drivers/usb/musb-new/musb_host.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * MUSB OTG driver host support
   4  *
   5  * Copyright 2005 Mentor Graphics Corporation
   6  * Copyright (C) 2005-2006 by Texas Instruments
   7  * Copyright (C) 2006-2007 Nokia Corporation
   8  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
   9  */
  10
  11 #ifndef __UBOOT__
  12 #include <dm/device_compat.h>
  13 #include <dm/devres.h>
  14 #include <linux/module.h>
  15 #include <linux/kernel.h>
  16 #include <linux/delay.h>
  17 #include <linux/sched.h>
  18 #include <linux/slab.h>
  19 #include <linux/errno.h>
  20 #include <linux/init.h>
  21 #include <linux/list.h>
  22 #include <linux/dma-mapping.h>
  23 #else
  24 #include <common.h>
  25 #include <usb.h>
  26 #include "linux-compat.h"
  27 #include "usb-compat.h"
  28 #endif
  29
  30 #include "musb_core.h"
  31 #include "musb_host.h"
  32
  33
  34 /* MUSB HOST status 22-mar-2006
  35  *
  36  * - There's still lots of partial code duplication for fault paths, so
  37  *   they aren't handled as consistently as they need to be.
  38  *
  39  * - PIO mostly behaved when last tested.
  40  *     + including ep0, with all usbtest cases 9, 10
  41  *     + usbtest 14 (ep0out) doesn't seem to run at all
  42  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
  43  *       configurations, but otherwise double buffering passes basic tests.
  44  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
  45  *
  46  * - DMA (CPPI) ... partially behaves, not currently recommended
  47  *     + about 1/15 the speed of typical EHCI implementations (PCI)
  48  *     + RX, all too often reqpkt seems to misbehave after tx
  49  *     + TX, no known issues (other than evident silicon issue)
  50  *
  51  * - DMA (Mentor/OMAP) ...has at least toggle update problems
  52  *
  53  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
  54  *   starvation ... nothing yet for TX, interrupt, or bulk.
  55  *
  56  * - Not tested with HNP, but some SRP paths seem to behave.
  57  *
  58  * NOTE 24-August-2006:
  59  *
  60  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
  61  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
  62  *   mostly works, except that with "usbnet" it's easy to trigger cases
  63  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
  64  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
  65  *   although ARP RX wins.  (That test was done with a full speed link.)
  66  */
  67
  68
  69 /*
  70  * NOTE on endpoint usage:
  71  *
  72  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
  73  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
  74  * (Yes, bulk _could_ use more of the endpoints than that, and would even
  75  * benefit from it.)
  76  *
  77  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
  78  * So far that scheduling is both dumb and optimistic:  the endpoint will be
  79  * "claimed" until its software queue is no longer refilled.  No multiplexing
  80  * of transfers between endpoints, or anything clever.
  81  */
  82
  83
  84 static void musb_ep_program(struct musb *musb, u8 epnum,
  85                         struct urb *urb, int is_out,
  86                         u8 *buf, u32 offset, u32 len);
  87
  88 /*
  89  * Clear TX fifo. Needed to avoid BABBLE errors.
  90  */
  91 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
  92 {
  93         struct musb     *musb = ep->musb;
  94         void __iomem    *epio = ep->regs;
  95         u16             csr;
  96         u16             lastcsr = 0;
  97         int             retries = 1000;
  98
  99         csr = musb_readw(epio, MUSB_TXCSR);
 100         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
 101                 if (csr != lastcsr)
 102                         dev_dbg(musb->controller, "Host TX FIFONOTEMPTY csr: %02x\n", csr);
 103                 lastcsr = csr;
 104                 csr |= MUSB_TXCSR_FLUSHFIFO;
 105                 musb_writew(epio, MUSB_TXCSR, csr);
 106                 csr = musb_readw(epio, MUSB_TXCSR);
 107                 if (WARN(retries-- < 1,
 108                                 "Could not flush host TX%d fifo: csr: %04x\n",
 109                                 ep->epnum, csr))
 110                         return;
 111                 mdelay(1);
 112         }
 113 }
 114
 115 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
 116 {
 117         void __iomem    *epio = ep->regs;
 118         u16             csr;
 119         int             retries = 5;
 120
 121         /* scrub any data left in the fifo */
 122         do {
 123                 csr = musb_readw(epio, MUSB_TXCSR);
 124                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
 125                         break;
 126                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
 127                 csr = musb_readw(epio, MUSB_TXCSR);
 128                 udelay(10);
 129         } while (--retries);
 130
 131         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
 132                         ep->epnum, csr);
 133
 134         /* and reset for the next transfer */
 135         musb_writew(epio, MUSB_TXCSR, 0);
 136 }
 137
 138 /*
 139  * Start transmit. Caller is responsible for locking shared resources.
 140  * musb must be locked.
 141  */
 142 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
 143 {
 144         u16     txcsr;
 145
 146         /* NOTE: no locks here; caller should lock and select EP */
 147         if (ep->epnum) {
 148                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 149                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
 150                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 151         } else {
 152                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
 153                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
 154         }
 155
 156 }
 157
 158 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
 159 {
 160         u16     txcsr;
 161
 162         /* NOTE: no locks here; caller should lock and select EP */
 163         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 164         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
 165         if (is_cppi_enabled())
 166                 txcsr |= MUSB_TXCSR_DMAMODE;
 167         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 168 }
 169
 170 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
 171 {
 172         if (is_in != 0 || ep->is_shared_fifo)
 173                 ep->in_qh  = qh;
 174         if (is_in == 0 || ep->is_shared_fifo)
 175                 ep->out_qh = qh;
 176 }
 177
 178 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
 179 {
 180         return is_in ? ep->in_qh : ep->out_qh;
 181 }
 182
 183 /*
 184  * Start the URB at the front of an endpoint's queue
 185  * end must be claimed from the caller.
 186  *
 187  * Context: controller locked, irqs blocked
 188  */
 189 static void
 190 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
 191 {
 192         u16                     frame;
 193         u32                     len;
 194         void __iomem            *mbase =  musb->mregs;
 195         struct urb              *urb = next_urb(qh);
 196         void                    *buf = urb->transfer_buffer;
 197         u32                     offset = 0;
 198         struct musb_hw_ep       *hw_ep = qh->hw_ep;
 199         unsigned                pipe = urb->pipe;
 200         u8                      address = usb_pipedevice(pipe);
 201         int                     epnum = hw_ep->epnum;
 202
 203         /* initialize software qh state */
 204         qh->offset = 0;
 205         qh->segsize = 0;
 206
 207         /* gather right source of data */
 208         switch (qh->type) {
 209         case USB_ENDPOINT_XFER_CONTROL:
 210                 /* control transfers always start with SETUP */
 211                 is_in = 0;
 212                 musb->ep0_stage = MUSB_EP0_START;
 213                 buf = urb->setup_packet;
 214                 len = 8;
 215                 break;
 216 #ifndef __UBOOT__
 217         case USB_ENDPOINT_XFER_ISOC:
 218                 qh->iso_idx = 0;
 219                 qh->frame = 0;
 220                 offset = urb->iso_frame_desc[0].offset;
 221                 len = urb->iso_frame_desc[0].length;
 222                 break;
 223 #endif
 224         default:                /* bulk, interrupt */
 225                 /* actual_length may be nonzero on retry paths */
 226                 buf = urb->transfer_buffer + urb->actual_length;
 227                 len = urb->transfer_buffer_length - urb->actual_length;
 228         }
 229
 230         dev_dbg(musb->controller, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
 231                         qh, urb, address, qh->epnum,
 232                         is_in ? "in" : "out",
 233                         ({char *s; switch (qh->type) {
 234                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
 235                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
 236 #ifndef __UBOOT__
 237                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
 238 #endif
 239                         default:                        s = "-intr"; break;
 240                         }; s; }),
 241                         epnum, buf + offset, len);
 242
 243         /* Configure endpoint */
 244         musb_ep_set_qh(hw_ep, is_in, qh);
 245         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
 246
 247         /* transmit may have more work: start it when it is time */
 248         if (is_in)
 249                 return;
 250
 251         /* determine if the time is right for a periodic transfer */
 252         switch (qh->type) {
 253 #ifndef __UBOOT__
 254         case USB_ENDPOINT_XFER_ISOC:
 255 #endif
 256         case USB_ENDPOINT_XFER_INT:
 257                 dev_dbg(musb->controller, "check whether there's still time for periodic Tx\n");
 258                 frame = musb_readw(mbase, MUSB_FRAME);
 259                 /* FIXME this doesn't implement that scheduling policy ...
 260                  * or handle framecounter wrapping
 261                  */
 262 #ifndef __UBOOT__
 263                 if ((urb->transfer_flags & URB_ISO_ASAP)
 264                                 || (frame >= urb->start_frame)) {
 265                         /* REVISIT the SOF irq handler shouldn't duplicate
 266                          * this code; and we don't init urb->start_frame...
 267                          */
 268                         qh->frame = 0;
 269                         goto start;
 270                 } else {
 271 #endif
 272                         qh->frame = urb->start_frame;
 273                         /* enable SOF interrupt so we can count down */
 274                         dev_dbg(musb->controller, "SOF for %d\n", epnum);
 275 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
 276                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
 277 #endif
 278 #ifndef __UBOOT__
 279                 }
 280 #endif
 281                 break;
 282         default:
 283 start:
 284                 dev_dbg(musb->controller, "Start TX%d %s\n", epnum,
 285                         hw_ep->tx_channel ? "dma" : "pio");
 286
 287                 if (!hw_ep->tx_channel)
 288                         musb_h_tx_start(hw_ep);
 289                 else if (is_cppi_enabled() || tusb_dma_omap())
 290                         musb_h_tx_dma_start(hw_ep);
 291         }
 292 }
 293
 294 /* Context: caller owns controller lock, IRQs are blocked */
 295 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
 296 __releases(musb->lock)
 297 __acquires(musb->lock)
 298 {
 299         dev_dbg(musb->controller,
 300                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
 301                         urb, urb->complete, status,
 302                         usb_pipedevice(urb->pipe),
 303                         usb_pipeendpoint(urb->pipe),
 304                         usb_pipein(urb->pipe) ? "in" : "out",
 305                         urb->actual_length, urb->transfer_buffer_length
 306                         );
 307
 308         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
 309         spin_unlock(&musb->lock);
 310         usb_hcd_giveback_urb(musb_to_hcd(musb), urb, status);
 311         spin_lock(&musb->lock);
 312 }
 313
 314 /* For bulk/interrupt endpoints only */
 315 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
 316                                     struct urb *urb)
 317 {
 318         void __iomem            *epio = qh->hw_ep->regs;
 319         u16                     csr;
 320
 321         /*
 322          * FIXME: the current Mentor DMA code seems to have
 323          * problems getting toggle correct.
 324          */
 325
 326         if (is_in)
 327                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
 328         else
 329                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
 330
 331         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
 332 }
 333
 334 /*
 335  * Advance this hardware endpoint's queue, completing the specified URB and
 336  * advancing to either the next URB queued to that qh, or else invalidating
 337  * that qh and advancing to the next qh scheduled after the current one.
 338  *
 339  * Context: caller owns controller lock, IRQs are blocked
 340  */
 341 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
 342                                   struct musb_hw_ep *hw_ep, int is_in)
 343 {
 344         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
 345         struct musb_hw_ep       *ep = qh->hw_ep;
 346         int                     ready = qh->is_ready;
 347         int                     status;
 348
 349         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
 350
 351         /* save toggle eagerly, for paranoia */
 352         switch (qh->type) {
 353         case USB_ENDPOINT_XFER_BULK:
 354         case USB_ENDPOINT_XFER_INT:
 355                 musb_save_toggle(qh, is_in, urb);
 356                 break;
 357 #ifndef __UBOOT__
 358         case USB_ENDPOINT_XFER_ISOC:
 359                 if (status == 0 && urb->error_count)
 360                         status = -EXDEV;
 361                 break;
 362 #endif
 363         }
 364
 365         qh->is_ready = 0;
 366         musb_giveback(musb, urb, status);
 367         qh->is_ready = ready;
 368
 369         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
 370          * invalidate qh as soon as list_empty(&hep->urb_list)
 371          */
 372         if (list_empty(&qh->hep->urb_list)) {
 373                 struct list_head        *head;
 374                 struct dma_controller   *dma = musb->dma_controller;
 375
 376                 if (is_in) {
 377                         ep->rx_reinit = 1;
 378                         if (ep->rx_channel) {
 379                                 dma->channel_release(ep->rx_channel);
 380                                 ep->rx_channel = NULL;
 381                         }
 382                 } else {
 383                         ep->tx_reinit = 1;
 384                         if (ep->tx_channel) {
 385                                 dma->channel_release(ep->tx_channel);
 386                                 ep->tx_channel = NULL;
 387                         }
 388                 }
 389
 390                 /* Clobber old pointers to this qh */
 391                 musb_ep_set_qh(ep, is_in, NULL);
 392                 qh->hep->hcpriv = NULL;
 393
 394                 switch (qh->type) {
 395
 396                 case USB_ENDPOINT_XFER_CONTROL:
 397                 case USB_ENDPOINT_XFER_BULK:
 398                         /* fifo policy for these lists, except that NAKing
 399                          * should rotate a qh to the end (for fairness).
 400                          */
 401                         if (qh->mux == 1) {
 402                                 head = qh->ring.prev;
 403                                 list_del(&qh->ring);
 404                                 kfree(qh);
 405                                 qh = first_qh(head);
 406                                 break;
 407                         }
 408
 409                 case USB_ENDPOINT_XFER_ISOC:
 410                 case USB_ENDPOINT_XFER_INT:
 411                         /* this is where periodic bandwidth should be
 412                          * de-allocated if it's tracked and allocated;
 413                          * and where we'd update the schedule tree...
 414                          */
 415                         kfree(qh);
 416                         qh = NULL;
 417                         break;
 418                 }
 419         }
 420
 421         if (qh != NULL && qh->is_ready) {
 422                 dev_dbg(musb->controller, "... next ep%d %cX urb %p\n",
 423                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
 424                 musb_start_urb(musb, is_in, qh);
 425         }
 426 }
 427
 428 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
 429 {
 430         /* we don't want fifo to fill itself again;
 431          * ignore dma (various models),
 432          * leave toggle alone (may not have been saved yet)
 433          */
 434         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
 435         csr &= ~(MUSB_RXCSR_H_REQPKT
 436                 | MUSB_RXCSR_H_AUTOREQ
 437                 | MUSB_RXCSR_AUTOCLEAR);
 438
 439         /* write 2x to allow double buffering */
 440         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 441         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 442
 443         /* flush writebuffer */
 444         return musb_readw(hw_ep->regs, MUSB_RXCSR);
 445 }
 446
 447 /*
 448  * PIO RX for a packet (or part of it).
 449  */
 450 static bool
 451 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
 452 {
 453         u16                     rx_count;
 454         u8                      *buf;
 455         u16                     csr;
 456         bool                    done = false;
 457         u32                     length;
 458         int                     do_flush = 0;
 459         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 460         void __iomem            *epio = hw_ep->regs;
 461         struct musb_qh          *qh = hw_ep->in_qh;
 462         int                     pipe = urb->pipe;
 463         void                    *buffer = urb->transfer_buffer;
 464
 465         /* musb_ep_select(mbase, epnum); */
 466         rx_count = musb_readw(epio, MUSB_RXCOUNT);
 467         dev_dbg(musb->controller, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
 468                         urb->transfer_buffer, qh->offset,
 469                         urb->transfer_buffer_length);
 470
 471         /* unload FIFO */
 472 #ifndef __UBOOT__
 473         if (usb_pipeisoc(pipe)) {
 474                 int                                     status = 0;
 475                 struct usb_iso_packet_descriptor        *d;
 476
 477                 if (iso_err) {
 478                         status = -EILSEQ;
 479                         urb->error_count++;
 480                 }
 481
 482                 d = urb->iso_frame_desc + qh->iso_idx;
 483                 buf = buffer + d->offset;
 484                 length = d->length;
 485                 if (rx_count > length) {
 486                         if (status == 0) {
 487                                 status = -EOVERFLOW;
 488                                 urb->error_count++;
 489                         }
 490                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 491                         do_flush = 1;
 492                 } else
 493                         length = rx_count;
 494                 urb->actual_length += length;
 495                 d->actual_length = length;
 496
 497                 d->status = status;
 498
 499                 /* see if we are done */
 500                 done = (++qh->iso_idx >= urb->number_of_packets);
 501         } else {
 502 #endif
 503                 /* non-isoch */
 504                 buf = buffer + qh->offset;
 505                 length = urb->transfer_buffer_length - qh->offset;
 506                 if (rx_count > length) {
 507                         if (urb->status == -EINPROGRESS)
 508                                 urb->status = -EOVERFLOW;
 509                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 510                         do_flush = 1;
 511                 } else
 512                         length = rx_count;
 513                 urb->actual_length += length;
 514                 qh->offset += length;
 515
 516                 /* see if we are done */
 517                 done = (urb->actual_length == urb->transfer_buffer_length)
 518                         || (rx_count < qh->maxpacket)
 519                         || (urb->status != -EINPROGRESS);
 520                 if (done
 521                                 && (urb->status == -EINPROGRESS)
 522                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
 523                                 && (urb->actual_length
 524                                         < urb->transfer_buffer_length))
 525                         urb->status = -EREMOTEIO;
 526 #ifndef __UBOOT__
 527         }
 528 #endif
 529
 530         musb_read_fifo(hw_ep, length, buf);
 531
 532         csr = musb_readw(epio, MUSB_RXCSR);
 533         csr |= MUSB_RXCSR_H_WZC_BITS;
 534         if (unlikely(do_flush))
 535                 musb_h_flush_rxfifo(hw_ep, csr);
 536         else {
 537                 /* REVISIT this assumes AUTOCLEAR is never set */
 538                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
 539                 if (!done)
 540                         csr |= MUSB_RXCSR_H_REQPKT;
 541                 musb_writew(epio, MUSB_RXCSR, csr);
 542         }
 543
 544         return done;
 545 }
 546
 547 /* we don't always need to reinit a given side of an endpoint...
 548  * when we do, use tx/rx reinit routine and then construct a new CSR
 549  * to address data toggle, NYET, and DMA or PIO.
 550  *
 551  * it's possible that driver bugs (especially for DMA) or aborting a
 552  * transfer might have left the endpoint busier than it should be.
 553  * the busy/not-empty tests are basically paranoia.
 554  */
 555 static void
 556 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, struct musb_hw_ep *ep)
 557 {
 558         u16     csr;
 559
 560         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
 561          * That always uses tx_reinit since ep0 repurposes TX register
 562          * offsets; the initial SETUP packet is also a kind of OUT.
 563          */
 564
 565         /* if programmed for Tx, put it in RX mode */
 566         if (ep->is_shared_fifo) {
 567                 csr = musb_readw(ep->regs, MUSB_TXCSR);
 568                 if (csr & MUSB_TXCSR_MODE) {
 569                         musb_h_tx_flush_fifo(ep);
 570                         csr = musb_readw(ep->regs, MUSB_TXCSR);
 571                         musb_writew(ep->regs, MUSB_TXCSR,
 572                                     csr | MUSB_TXCSR_FRCDATATOG);
 573                 }
 574
 575                 /*
 576                  * Clear the MODE bit (and everything else) to enable Rx.
 577                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
 578                  */
 579                 if (csr & MUSB_TXCSR_DMAMODE)
 580                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
 581                 musb_writew(ep->regs, MUSB_TXCSR, 0);
 582
 583         /* scrub all previous state, clearing toggle */
 584         } else {
 585                 csr = musb_readw(ep->regs, MUSB_RXCSR);
 586                 if (csr & MUSB_RXCSR_RXPKTRDY)
 587                         WARNING("rx%d, packet/%d ready?\n", ep->epnum,
 588                                 musb_readw(ep->regs, MUSB_RXCOUNT));
 589
 590                 musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
 591         }
 592
 593         /* target addr and (for multipoint) hub addr/port */
 594         if (musb->is_multipoint) {
 595                 musb_write_rxfunaddr(ep->target_regs, qh->addr_reg);
 596                 musb_write_rxhubaddr(ep->target_regs, qh->h_addr_reg);
 597                 musb_write_rxhubport(ep->target_regs, qh->h_port_reg);
 598
 599         } else
 600                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
 601
 602         /* protocol/endpoint, interval/NAKlimit, i/o size */
 603         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
 604         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
 605         /* NOTE: bulk combining rewrites high bits of maxpacket */
 606         /* Set RXMAXP with the FIFO size of the endpoint
 607          * to disable double buffer mode.
 608          */
 609         if (musb->double_buffer_not_ok)
 610                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
 611         else
 612                 musb_writew(ep->regs, MUSB_RXMAXP,
 613                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
 614
 615         ep->rx_reinit = 0;
 616 }
 617
 618 static bool musb_tx_dma_program(struct dma_controller *dma,
 619                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
 620                 struct urb *urb, u32 offset, u32 length)
 621 {
 622         struct dma_channel      *channel = hw_ep->tx_channel;
 623         void __iomem            *epio = hw_ep->regs;
 624         u16                     pkt_size = qh->maxpacket;
 625         u16                     csr;
 626         u8                      mode;
 627
 628 #ifdef  CONFIG_USB_INVENTRA_DMA
 629         if (length > channel->max_len)
 630                 length = channel->max_len;
 631
 632         csr = musb_readw(epio, MUSB_TXCSR);
 633         if (length > pkt_size) {
 634                 mode = 1;
 635                 csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
 636                 /* autoset shouldn't be set in high bandwidth */
 637                 if (qh->hb_mult == 1)
 638                         csr |= MUSB_TXCSR_AUTOSET;
 639         } else {
 640                 mode = 0;
 641                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
 642                 csr |= MUSB_TXCSR_DMAENAB; /* against programmer's guide */
 643         }
 644         channel->desired_mode = mode;
 645         musb_writew(epio, MUSB_TXCSR, csr);
 646 #else
 647         if (!is_cppi_enabled() && !tusb_dma_omap())
 648                 return false;
 649
 650         channel->actual_len = 0;
 651
 652         /*
 653          * TX uses "RNDIS" mode automatically but needs help
 654          * to identify the zero-length-final-packet case.
 655          */
 656         mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
 657 #endif
 658
 659         qh->segsize = length;
 660
 661         /*
 662          * Ensure the data reaches to main memory before starting
 663          * DMA transfer
 664          */
 665         wmb();
 666
 667         if (!dma->channel_program(channel, pkt_size, mode,
 668                         urb->transfer_dma + offset, length)) {
 669                 dma->channel_release(channel);
 670                 hw_ep->tx_channel = NULL;
 671
 672                 csr = musb_readw(epio, MUSB_TXCSR);
 673                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
 674                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
 675                 return false;
 676         }
 677         return true;
 678 }
 679
 680 /*
 681  * Program an HDRC endpoint as per the given URB
 682  * Context: irqs blocked, controller lock held
 683  */
 684 static void musb_ep_program(struct musb *musb, u8 epnum,
 685                         struct urb *urb, int is_out,
 686                         u8 *buf, u32 offset, u32 len)
 687 {
 688         struct dma_controller   *dma_controller;
 689         struct dma_channel      *dma_channel;
 690         u8                      dma_ok;
 691         void __iomem            *mbase = musb->mregs;
 692         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 693         void __iomem            *epio = hw_ep->regs;
 694         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
 695         u16                     packet_sz = qh->maxpacket;
 696
 697         dev_dbg(musb->controller, "%s hw%d urb %p spd%d dev%d ep%d%s "
 698                                 "h_addr%02x h_port%02x bytes %d\n",
 699                         is_out ? "-->" : "<--",
 700                         epnum, urb, urb->dev->speed,
 701                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
 702                         qh->h_addr_reg, qh->h_port_reg,
 703                         len);
 704
 705         musb_ep_select(mbase, epnum);
 706
 707         /* candidate for DMA? */
 708         dma_controller = musb->dma_controller;
 709         if (is_dma_capable() && epnum && dma_controller) {
 710                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
 711                 if (!dma_channel) {
 712                         dma_channel = dma_controller->channel_alloc(
 713                                         dma_controller, hw_ep, is_out);
 714                         if (is_out)
 715                                 hw_ep->tx_channel = dma_channel;
 716                         else
 717                                 hw_ep->rx_channel = dma_channel;
 718                 }
 719         } else
 720                 dma_channel = NULL;
 721
 722         /* make sure we clear DMAEnab, autoSet bits from previous run */
 723
 724         /* OUT/transmit/EP0 or IN/receive? */
 725         if (is_out) {
 726                 u16     csr;
 727                 u16     int_txe;
 728                 u16     load_count;
 729
 730                 csr = musb_readw(epio, MUSB_TXCSR);
 731
 732                 /* disable interrupt in case we flush */
 733                 int_txe = musb_readw(mbase, MUSB_INTRTXE);
 734                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
 735
 736                 /* general endpoint setup */
 737                 if (epnum) {
 738                         /* flush all old state, set default */
 739                         musb_h_tx_flush_fifo(hw_ep);
 740
 741                         /*
 742                          * We must not clear the DMAMODE bit before or in
 743                          * the same cycle with the DMAENAB bit, so we clear
 744                          * the latter first...
 745                          */
 746                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
 747                                         | MUSB_TXCSR_AUTOSET
 748                                         | MUSB_TXCSR_DMAENAB
 749                                         | MUSB_TXCSR_FRCDATATOG
 750                                         | MUSB_TXCSR_H_RXSTALL
 751                                         | MUSB_TXCSR_H_ERROR
 752                                         | MUSB_TXCSR_TXPKTRDY
 753                                         );
 754                         csr |= MUSB_TXCSR_MODE;
 755
 756                         if (usb_gettoggle(urb->dev, qh->epnum, 1))
 757                                 csr |= MUSB_TXCSR_H_WR_DATATOGGLE
 758                                         | MUSB_TXCSR_H_DATATOGGLE;
 759                         else
 760                                 csr |= MUSB_TXCSR_CLRDATATOG;
 761
 762                         musb_writew(epio, MUSB_TXCSR, csr);
 763                         /* REVISIT may need to clear FLUSHFIFO ... */
 764                         csr &= ~MUSB_TXCSR_DMAMODE;
 765                         musb_writew(epio, MUSB_TXCSR, csr);
 766                         csr = musb_readw(epio, MUSB_TXCSR);
 767                 } else {
 768                         /* endpoint 0: just flush */
 769                         musb_h_ep0_flush_fifo(hw_ep);
 770                 }
 771
 772                 /* target addr and (for multipoint) hub addr/port */
 773                 if (musb->is_multipoint) {
 774                         musb_write_txfunaddr(mbase, epnum, qh->addr_reg);
 775                         musb_write_txhubaddr(mbase, epnum, qh->h_addr_reg);
 776                         musb_write_txhubport(mbase, epnum, qh->h_port_reg);
 777 /* FIXME if !epnum, do the same for RX ... */
 778                 } else
 779                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
 780
 781                 /* protocol/endpoint/interval/NAKlimit */
 782                 if (epnum) {
 783                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
 784                         if (musb->double_buffer_not_ok)
 785                                 musb_writew(epio, MUSB_TXMAXP,
 786                                                 hw_ep->max_packet_sz_tx);
 787                         else if (can_bulk_split(musb, qh->type))
 788                                 musb_writew(epio, MUSB_TXMAXP, packet_sz
 789                                         | ((hw_ep->max_packet_sz_tx /
 790                                                 packet_sz) - 1) << 11);
 791                         else
 792                                 musb_writew(epio, MUSB_TXMAXP,
 793                                                 qh->maxpacket |
 794                                                 ((qh->hb_mult - 1) << 11));
 795                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
 796                 } else {
 797                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
 798                         if (musb->is_multipoint)
 799                                 musb_writeb(epio, MUSB_TYPE0,
 800                                                 qh->type_reg);
 801                 }
 802
 803                 if (can_bulk_split(musb, qh->type))
 804                         load_count = min((u32) hw_ep->max_packet_sz_tx,
 805                                                 len);
 806                 else
 807                         load_count = min((u32) packet_sz, len);
 808
 809                 if (dma_channel && musb_tx_dma_program(dma_controller,
 810                                         hw_ep, qh, urb, offset, len))
 811                         load_count = 0;
 812
 813                 if (load_count) {
 814                         /* PIO to load FIFO */
 815                         qh->segsize = load_count;
 816                         musb_write_fifo(hw_ep, load_count, buf);
 817                 }
 818
 819                 /* re-enable interrupt */
 820                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
 821
 822         /* IN/receive */
 823         } else {
 824                 u16     csr;
 825
 826                 if (hw_ep->rx_reinit) {
 827                         musb_rx_reinit(musb, qh, hw_ep);
 828
 829                         /* init new state: toggle and NYET, maybe DMA later */
 830                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
 831                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
 832                                         | MUSB_RXCSR_H_DATATOGGLE;
 833                         else
 834                                 csr = 0;
 835                         if (qh->type == USB_ENDPOINT_XFER_INT)
 836                                 csr |= MUSB_RXCSR_DISNYET;
 837
 838                 } else {
 839                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 840
 841                         if (csr & (MUSB_RXCSR_RXPKTRDY
 842                                         | MUSB_RXCSR_DMAENAB
 843                                         | MUSB_RXCSR_H_REQPKT))
 844                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
 845                                                 hw_ep->epnum, csr);
 846
 847                         /* scrub any stale state, leaving toggle alone */
 848                         csr &= MUSB_RXCSR_DISNYET;
 849                 }
 850
 851                 /* kick things off */
 852
 853                 if ((is_cppi_enabled() || tusb_dma_omap()) && dma_channel) {
 854                         /* Candidate for DMA */
 855                         dma_channel->actual_len = 0L;
 856                         qh->segsize = len;
 857
 858                         /* AUTOREQ is in a DMA register */
 859                         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 860                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 861
 862                         /*
 863                          * Unless caller treats short RX transfers as
 864                          * errors, we dare not queue multiple transfers.
 865                          */
 866                         dma_ok = dma_controller->channel_program(dma_channel,
 867                                         packet_sz, !(urb->transfer_flags &
 868                                                      URB_SHORT_NOT_OK),
 869                                         urb->transfer_dma + offset,
 870                                         qh->segsize);
 871                         if (!dma_ok) {
 872                                 dma_controller->channel_release(dma_channel);
 873                                 hw_ep->rx_channel = dma_channel = NULL;
 874                         } else
 875                                 csr |= MUSB_RXCSR_DMAENAB;
 876                 }
 877
 878                 csr |= MUSB_RXCSR_H_REQPKT;
 879                 dev_dbg(musb->controller, "RXCSR%d := %04x\n", epnum, csr);
 880                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 881                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 882         }
 883 }
 884
 885
 886 /*
 887  * Service the default endpoint (ep0) as host.
 888  * Return true until it's time to start the status stage.
 889  */
 890 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
 891 {
 892         bool                     more = false;
 893         u8                      *fifo_dest = NULL;
 894         u16                     fifo_count = 0;
 895         struct musb_hw_ep       *hw_ep = musb->control_ep;
 896         struct musb_qh          *qh = hw_ep->in_qh;
 897         struct usb_ctrlrequest  *request;
 898
 899         switch (musb->ep0_stage) {
 900         case MUSB_EP0_IN:
 901                 fifo_dest = urb->transfer_buffer + urb->actual_length;
 902                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
 903                                    urb->actual_length);
 904                 if (fifo_count < len)
 905                         urb->status = -EOVERFLOW;
 906
 907                 musb_read_fifo(hw_ep, fifo_count, fifo_dest);
 908
 909                 urb->actual_length += fifo_count;
 910                 if (len < qh->maxpacket) {
 911                         /* always terminate on short read; it's
 912                          * rarely reported as an error.
 913                          */
 914                 } else if (urb->actual_length <
 915                                 urb->transfer_buffer_length)
 916                         more = true;
 917                 break;
 918         case MUSB_EP0_START:
 919                 request = (struct usb_ctrlrequest *) urb->setup_packet;
 920
 921                 if (!request->wLength) {
 922                         dev_dbg(musb->controller, "start no-DATA\n");
 923                         break;
 924                 } else if (request->bRequestType & USB_DIR_IN) {
 925                         dev_dbg(musb->controller, "start IN-DATA\n");
 926                         musb->ep0_stage = MUSB_EP0_IN;
 927                         more = true;
 928                         break;
 929                 } else {
 930                         dev_dbg(musb->controller, "start OUT-DATA\n");
 931                         musb->ep0_stage = MUSB_EP0_OUT;
 932                         more = true;
 933                 }
 934                 /* FALLTHROUGH */
 935         case MUSB_EP0_OUT:
 936                 fifo_count = min_t(size_t, qh->maxpacket,
 937                                    urb->transfer_buffer_length -
 938                                    urb->actual_length);
 939                 if (fifo_count) {
 940                         fifo_dest = (u8 *) (urb->transfer_buffer
 941                                         + urb->actual_length);
 942                         dev_dbg(musb->controller, "Sending %d byte%s to ep0 fifo %p\n",
 943                                         fifo_count,
 944                                         (fifo_count == 1) ? "" : "s",
 945                                         fifo_dest);
 946                         musb_write_fifo(hw_ep, fifo_count, fifo_dest);
 947
 948                         urb->actual_length += fifo_count;
 949                         more = true;
 950                 }
 951                 break;
 952         default:
 953                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
 954                 break;
 955         }
 956
 957         return more;
 958 }
 959
 960 /*
 961  * Handle default endpoint interrupt as host. Only called in IRQ time
 962  * from musb_interrupt().
 963  *
 964  * called with controller irqlocked
 965  */
 966 irqreturn_t musb_h_ep0_irq(struct musb *musb)
 967 {
 968         struct urb              *urb;
 969         u16                     csr, len;
 970         int                     status = 0;
 971         void __iomem            *mbase = musb->mregs;
 972         struct musb_hw_ep       *hw_ep = musb->control_ep;
 973         void __iomem            *epio = hw_ep->regs;
 974         struct musb_qh          *qh = hw_ep->in_qh;
 975         bool                    complete = false;
 976         irqreturn_t             retval = IRQ_NONE;
 977
 978         /* ep0 only has one queue, "in" */
 979         urb = next_urb(qh);
 980
 981         musb_ep_select(mbase, 0);
 982         csr = musb_readw(epio, MUSB_CSR0);
 983         len = (csr & MUSB_CSR0_RXPKTRDY)
 984                         ? musb_readb(epio, MUSB_COUNT0)
 985                         : 0;
 986
 987         dev_dbg(musb->controller, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
 988                 csr, qh, len, urb, musb->ep0_stage);
 989
 990         /* if we just did status stage, we are done */
 991         if (MUSB_EP0_STATUS == musb->ep0_stage) {
 992                 retval = IRQ_HANDLED;
 993                 complete = true;
 994         }
 995
 996         /* prepare status */
 997         if (csr & MUSB_CSR0_H_RXSTALL) {
 998                 dev_dbg(musb->controller, "STALLING ENDPOINT\n");
 999                 status = -EPIPE;
1000
1001         } else if (csr & MUSB_CSR0_H_ERROR) {
1002                 dev_dbg(musb->controller, "no response, csr0 %04x\n", csr);
1003                 status = -EPROTO;
1004
1005         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
1006                 dev_dbg(musb->controller, "control NAK timeout\n");
1007
1008                 /* NOTE:  this code path would be a good place to PAUSE a
1009                  * control transfer, if another one is queued, so that
1010                  * ep0 is more likely to stay busy.  That's already done
1011                  * for bulk RX transfers.
1012                  *
1013                  * if (qh->ring.next != &musb->control), then
1014                  * we have a candidate... NAKing is *NOT* an error
1015                  */
1016                 musb_writew(epio, MUSB_CSR0, 0);
1017                 retval = IRQ_HANDLED;
1018         }
1019
1020         if (status) {
1021                 dev_dbg(musb->controller, "aborting\n");
1022                 retval = IRQ_HANDLED;
1023                 if (urb)
1024                         urb->status = status;
1025                 complete = true;
1026
1027                 /* use the proper sequence to abort the transfer */
1028                 if (csr & MUSB_CSR0_H_REQPKT) {
1029                         csr &= ~MUSB_CSR0_H_REQPKT;
1030                         musb_writew(epio, MUSB_CSR0, csr);
1031                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1032                         musb_writew(epio, MUSB_CSR0, csr);
1033                 } else {
1034                         musb_h_ep0_flush_fifo(hw_ep);
1035                 }
1036
1037                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1038
1039                 /* clear it */
1040                 musb_writew(epio, MUSB_CSR0, 0);
1041         }
1042
1043         if (unlikely(!urb)) {
1044                 /* stop endpoint since we have no place for its data, this
1045                  * SHOULD NEVER HAPPEN! */
1046                 ERR("no URB for end 0\n");
1047
1048                 musb_h_ep0_flush_fifo(hw_ep);
1049                 goto done;
1050         }
1051
1052         if (!complete) {
1053                 /* call common logic and prepare response */
1054                 if (musb_h_ep0_continue(musb, len, urb)) {
1055                         /* more packets required */
1056                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1057                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1058                 } else {
1059                         /* data transfer complete; perform status phase */
1060                         if (usb_pipeout(urb->pipe)
1061                                         || !urb->transfer_buffer_length)
1062                                 csr = MUSB_CSR0_H_STATUSPKT
1063                                         | MUSB_CSR0_H_REQPKT;
1064                         else
1065                                 csr = MUSB_CSR0_H_STATUSPKT
1066                                         | MUSB_CSR0_TXPKTRDY;
1067
1068                         /* flag status stage */
1069                         musb->ep0_stage = MUSB_EP0_STATUS;
1070
1071                         dev_dbg(musb->controller, "ep0 STATUS, csr %04x\n", csr);
1072
1073                 }
1074                 musb_writew(epio, MUSB_CSR0, csr);
1075                 retval = IRQ_HANDLED;
1076         } else
1077                 musb->ep0_stage = MUSB_EP0_IDLE;
1078
1079         /* call completion handler if done */
1080         if (complete)
1081                 musb_advance_schedule(musb, urb, hw_ep, 1);
1082 done:
1083         return retval;
1084 }
1085
1086
1087 #ifdef CONFIG_USB_INVENTRA_DMA
1088
1089 /* Host side TX (OUT) using Mentor DMA works as follows:
1090         submit_urb ->
1091                 - if queue was empty, Program Endpoint
1092                 - ... which starts DMA to fifo in mode 1 or 0
1093
1094         DMA Isr (transfer complete) -> TxAvail()
1095                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1096                                         only in musb_cleanup_urb)
1097                 - TxPktRdy has to be set in mode 0 or for
1098                         short packets in mode 1.
1099 */
1100
1101 #endif
1102
1103 /* Service a Tx-Available or dma completion irq for the endpoint */
1104 void musb_host_tx(struct musb *musb, u8 epnum)
1105 {
1106         int                     pipe;
1107         bool                    done = false;
1108         u16                     tx_csr;
1109         size_t                  length = 0;
1110         size_t                  offset = 0;
1111         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1112         void __iomem            *epio = hw_ep->regs;
1113         struct musb_qh          *qh = hw_ep->out_qh;
1114         struct urb              *urb = next_urb(qh);
1115         u32                     status = 0;
1116         void __iomem            *mbase = musb->mregs;
1117         struct dma_channel      *dma;
1118         bool                    transfer_pending = false;
1119
1120         musb_ep_select(mbase, epnum);
1121         tx_csr = musb_readw(epio, MUSB_TXCSR);
1122
1123         /* with CPPI, DMA sometimes triggers "extra" irqs */
1124         if (!urb) {
1125                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1126                 return;
1127         }
1128
1129         pipe = urb->pipe;
1130         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1131         dev_dbg(musb->controller, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1132                         dma ? ", dma" : "");
1133
1134         /* check for errors */
1135         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1136                 /* dma was disabled, fifo flushed */
1137                 dev_dbg(musb->controller, "TX end %d stall\n", epnum);
1138
1139                 /* stall; record URB status */
1140                 status = -EPIPE;
1141
1142         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1143                 /* (NON-ISO) dma was disabled, fifo flushed */
1144                 dev_dbg(musb->controller, "TX 3strikes on ep=%d\n", epnum);
1145
1146                 status = -ETIMEDOUT;
1147
1148         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1149                 dev_dbg(musb->controller, "TX end=%d device not responding\n", epnum);
1150
1151                 /* NOTE:  this code path would be a good place to PAUSE a
1152                  * transfer, if there's some other (nonperiodic) tx urb
1153                  * that could use this fifo.  (dma complicates it...)
1154                  * That's already done for bulk RX transfers.
1155                  *
1156                  * if (bulk && qh->ring.next != &musb->out_bulk), then
1157                  * we have a candidate... NAKing is *NOT* an error
1158                  */
1159                 musb_ep_select(mbase, epnum);
1160                 musb_writew(epio, MUSB_TXCSR,
1161                                 MUSB_TXCSR_H_WZC_BITS
1162                                 | MUSB_TXCSR_TXPKTRDY);
1163                 return;
1164         }
1165
1166         if (status) {
1167                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1168                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1169                         (void) musb->dma_controller->channel_abort(dma);
1170                 }
1171
1172                 /* do the proper sequence to abort the transfer in the
1173                  * usb core; the dma engine should already be stopped.
1174                  */
1175                 musb_h_tx_flush_fifo(hw_ep);
1176                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1177                                 | MUSB_TXCSR_DMAENAB
1178                                 | MUSB_TXCSR_H_ERROR
1179                                 | MUSB_TXCSR_H_RXSTALL
1180                                 | MUSB_TXCSR_H_NAKTIMEOUT
1181                                 );
1182
1183                 musb_ep_select(mbase, epnum);
1184                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1185                 /* REVISIT may need to clear FLUSHFIFO ... */
1186                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1187                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1188
1189                 done = true;
1190         }
1191
1192         /* second cppi case */
1193         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1194                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1195                 return;
1196         }
1197
1198         if (is_dma_capable() && dma && !status) {
1199                 /*
1200                  * DMA has completed.  But if we're using DMA mode 1 (multi
1201                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1202                  * we can consider this transfer completed, lest we trash
1203                  * its last packet when writing the next URB's data.  So we
1204                  * switch back to mode 0 to get that interrupt; we'll come
1205                  * back here once it happens.
1206                  */
1207                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1208                         /*
1209                          * We shouldn't clear DMAMODE with DMAENAB set; so
1210                          * clear them in a safe order.  That should be OK
1211                          * once TXPKTRDY has been set (and I've never seen
1212                          * it being 0 at this moment -- DMA interrupt latency
1213                          * is significant) but if it hasn't been then we have
1214                          * no choice but to stop being polite and ignore the
1215                          * programmer's guide... :-)
1216                          *
1217                          * Note that we must write TXCSR with TXPKTRDY cleared
1218                          * in order not to re-trigger the packet send (this bit
1219                          * can't be cleared by CPU), and there's another caveat:
1220                          * TXPKTRDY may be set shortly and then cleared in the
1221                          * double-buffered FIFO mode, so we do an extra TXCSR
1222                          * read for debouncing...
1223                          */
1224                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1225                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1226                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1227                                             MUSB_TXCSR_TXPKTRDY);
1228                                 musb_writew(epio, MUSB_TXCSR,
1229                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1230                         }
1231                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1232                                     MUSB_TXCSR_TXPKTRDY);
1233                         musb_writew(epio, MUSB_TXCSR,
1234                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1235
1236                         /*
1237                          * There is no guarantee that we'll get an interrupt
1238                          * after clearing DMAMODE as we might have done this
1239                          * too late (after TXPKTRDY was cleared by controller).
1240                          * Re-read TXCSR as we have spoiled its previous value.
1241                          */
1242                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1243                 }
1244
1245                 /*
1246                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1247                  * In any case, we must check the FIFO status here and bail out
1248                  * only if the FIFO still has data -- that should prevent the
1249                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1250                  * FIFO mode too...
1251                  */
1252                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1253                         dev_dbg(musb->controller, "DMA complete but packet still in FIFO, "
1254                             "CSR %04x\n", tx_csr);
1255                         return;
1256                 }
1257         }
1258
1259         if (!status || dma || usb_pipeisoc(pipe)) {
1260                 if (dma)
1261                         length = dma->actual_len;
1262                 else
1263                         length = qh->segsize;
1264                 qh->offset += length;
1265
1266                 if (usb_pipeisoc(pipe)) {
1267 #ifndef __UBOOT__
1268                         struct usb_iso_packet_descriptor        *d;
1269
1270                         d = urb->iso_frame_desc + qh->iso_idx;
1271                         d->actual_length = length;
1272                         d->status = status;
1273                         if (++qh->iso_idx >= urb->number_of_packets) {
1274                                 done = true;
1275                         } else {
1276                                 d++;
1277                                 offset = d->offset;
1278                                 length = d->length;
1279                         }
1280 #endif
1281                 } else if (dma && urb->transfer_buffer_length == qh->offset) {
1282                         done = true;
1283                 } else {
1284                         /* see if we need to send more data, or ZLP */
1285                         if (qh->segsize < qh->maxpacket)
1286                                 done = true;
1287                         else if (qh->offset == urb->transfer_buffer_length
1288                                         && !(urb->transfer_flags
1289                                                 & URB_ZERO_PACKET))
1290                                 done = true;
1291                         if (!done) {
1292                                 offset = qh->offset;
1293                                 length = urb->transfer_buffer_length - offset;
1294                                 transfer_pending = true;
1295                         }
1296                 }
1297         }
1298
1299         /* urb->status != -EINPROGRESS means request has been faulted,
1300          * so we must abort this transfer after cleanup
1301          */
1302         if (urb->status != -EINPROGRESS) {
1303                 done = true;
1304                 if (status == 0)
1305                         status = urb->status;
1306         }
1307
1308         if (done) {
1309                 /* set status */
1310                 urb->status = status;
1311                 urb->actual_length = qh->offset;
1312                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1313                 return;
1314         } else if ((usb_pipeisoc(pipe) || transfer_pending) && dma) {
1315                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1316                                 offset, length)) {
1317                         if (is_cppi_enabled() || tusb_dma_omap())
1318                                 musb_h_tx_dma_start(hw_ep);
1319                         return;
1320                 }
1321         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1322                 dev_dbg(musb->controller, "not complete, but DMA enabled?\n");
1323                 return;
1324         }
1325
1326         /*
1327          * PIO: start next packet in this URB.
1328          *
1329          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1330          * (and presumably, FIFO is not half-full) we should write *two*
1331          * packets before updating TXCSR; other docs disagree...
1332          */
1333         if (length > qh->maxpacket)
1334                 length = qh->maxpacket;
1335         /* Unmap the buffer so that CPU can use it */
1336         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1337         musb_write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1338         qh->segsize = length;
1339
1340         musb_ep_select(mbase, epnum);
1341         musb_writew(epio, MUSB_TXCSR,
1342                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1343 }
1344
1345
1346 #ifdef CONFIG_USB_INVENTRA_DMA
1347
1348 /* Host side RX (IN) using Mentor DMA works as follows:
1349         submit_urb ->
1350                 - if queue was empty, ProgramEndpoint
1351                 - first IN token is sent out (by setting ReqPkt)
1352         LinuxIsr -> RxReady()
1353         /\      => first packet is received
1354         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1355         |               -> DMA Isr (transfer complete) -> RxReady()
1356         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1357         |                   - if urb not complete, send next IN token (ReqPkt)
1358         |                          |            else complete urb.
1359         |                          |
1360         ---------------------------
1361  *
1362  * Nuances of mode 1:
1363  *      For short packets, no ack (+RxPktRdy) is sent automatically
1364  *      (even if AutoClear is ON)
1365  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1366  *      automatically => major problem, as collecting the next packet becomes
1367  *      difficult. Hence mode 1 is not used.
1368  *
1369  * REVISIT
1370  *      All we care about at this driver level is that
1371  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1372  *       (b) termination conditions are: short RX, or buffer full;
1373  *       (c) fault modes include
1374  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1375  *             (and that endpoint's dma queue stops immediately)
1376  *           - overflow (full, PLUS more bytes in the terminal packet)
1377  *
1378  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1379  *      thus be a great candidate for using mode 1 ... for all but the
1380  *      last packet of one URB's transfer.
1381  */
1382
1383 #endif
1384
1385 /* Schedule next QH from musb->in_bulk and move the current qh to
1386  * the end; avoids starvation for other endpoints.
1387  */
1388 static void musb_bulk_rx_nak_timeout(struct musb *musb, struct musb_hw_ep *ep)
1389 {
1390         struct dma_channel      *dma;
1391         struct urb              *urb;
1392         void __iomem            *mbase = musb->mregs;
1393         void __iomem            *epio = ep->regs;
1394         struct musb_qh          *cur_qh, *next_qh;
1395         u16                     rx_csr;
1396
1397         musb_ep_select(mbase, ep->epnum);
1398         dma = is_dma_capable() ? ep->rx_channel : NULL;
1399
1400         /* clear nak timeout bit */
1401         rx_csr = musb_readw(epio, MUSB_RXCSR);
1402         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1403         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1404         musb_writew(epio, MUSB_RXCSR, rx_csr);
1405
1406         cur_qh = first_qh(&musb->in_bulk);
1407         if (cur_qh) {
1408                 urb = next_urb(cur_qh);
1409                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1410                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1411                         musb->dma_controller->channel_abort(dma);
1412                         urb->actual_length += dma->actual_len;
1413                         dma->actual_len = 0L;
1414                 }
1415                 musb_save_toggle(cur_qh, 1, urb);
1416
1417                 /* move cur_qh to end of queue */
1418                 list_move_tail(&cur_qh->ring, &musb->in_bulk);
1419
1420                 /* get the next qh from musb->in_bulk */
1421                 next_qh = first_qh(&musb->in_bulk);
1422
1423                 /* set rx_reinit and schedule the next qh */
1424                 ep->rx_reinit = 1;
1425                 musb_start_urb(musb, 1, next_qh);
1426         }
1427 }
1428
1429 /*
1430  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1431  * and high-bandwidth IN transfer cases.
1432  */
1433 void musb_host_rx(struct musb *musb, u8 epnum)
1434 {
1435         struct urb              *urb;
1436         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1437         void __iomem            *epio = hw_ep->regs;
1438         struct musb_qh          *qh = hw_ep->in_qh;
1439         size_t                  xfer_len;
1440         void __iomem            *mbase = musb->mregs;
1441         int                     pipe;
1442         u16                     rx_csr, val;
1443         bool                    iso_err = false;
1444         bool                    done = false;
1445         u32                     status;
1446         struct dma_channel      *dma;
1447
1448         musb_ep_select(mbase, epnum);
1449
1450         urb = next_urb(qh);
1451         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1452         status = 0;
1453         xfer_len = 0;
1454
1455         rx_csr = musb_readw(epio, MUSB_RXCSR);
1456         val = rx_csr;
1457
1458         if (unlikely(!urb)) {
1459                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1460                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1461                  * with fifo full.  (Only with DMA??)
1462                  */
1463                 dev_dbg(musb->controller, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1464                         musb_readw(epio, MUSB_RXCOUNT));
1465                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1466                 return;
1467         }
1468
1469         pipe = urb->pipe;
1470
1471         dev_dbg(musb->controller, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1472                 epnum, rx_csr, urb->actual_length,
1473                 dma ? dma->actual_len : 0);
1474
1475         /* check for errors, concurrent stall & unlink is not really
1476          * handled yet! */
1477         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1478                 dev_dbg(musb->controller, "RX end %d STALL\n", epnum);
1479
1480                 /* stall; record URB status */
1481                 status = -EPIPE;
1482
1483         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1484                 dev_dbg(musb->controller, "end %d RX proto error\n", epnum);
1485
1486                 status = -EPROTO;
1487                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1488
1489         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1490
1491                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1492                         dev_dbg(musb->controller, "RX end %d NAK timeout\n", epnum);
1493
1494                         /* NOTE: NAKing is *NOT* an error, so we want to
1495                          * continue.  Except ... if there's a request for
1496                          * another QH, use that instead of starving it.
1497                          *
1498                          * Devices like Ethernet and serial adapters keep
1499                          * reads posted at all times, which will starve
1500                          * other devices without this logic.
1501                          */
1502                         if (usb_pipebulk(urb->pipe)
1503                                         && qh->mux == 1
1504                                         && !list_is_singular(&musb->in_bulk)) {
1505                                 musb_bulk_rx_nak_timeout(musb, hw_ep);
1506                                 return;
1507                         }
1508                         musb_ep_select(mbase, epnum);
1509                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1510                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1511                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1512
1513                         goto finish;
1514                 } else {
1515                         dev_dbg(musb->controller, "RX end %d ISO data error\n", epnum);
1516                         /* packet error reported later */
1517                         iso_err = true;
1518                 }
1519         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1520                 dev_dbg(musb->controller, "end %d high bandwidth incomplete ISO packet RX\n",
1521                                 epnum);
1522                 status = -EPROTO;
1523         }
1524
1525         /* faults abort the transfer */
1526         if (status) {
1527                 /* clean up dma and collect transfer count */
1528                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1529                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1530                         (void) musb->dma_controller->channel_abort(dma);
1531                         xfer_len = dma->actual_len;
1532                 }
1533                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1534                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1535                 done = true;
1536                 goto finish;
1537         }
1538
1539         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1540                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1541                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1542                 goto finish;
1543         }
1544
1545         /* thorough shutdown for now ... given more precise fault handling
1546          * and better queueing support, we might keep a DMA pipeline going
1547          * while processing this irq for earlier completions.
1548          */
1549
1550         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1551
1552 #ifndef CONFIG_USB_INVENTRA_DMA
1553         if (rx_csr & MUSB_RXCSR_H_REQPKT)  {
1554                 /* REVISIT this happened for a while on some short reads...
1555                  * the cleanup still needs investigation... looks bad...
1556                  * and also duplicates dma cleanup code above ... plus,
1557                  * shouldn't this be the "half full" double buffer case?
1558                  */
1559                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1560                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1561                         (void) musb->dma_controller->channel_abort(dma);
1562                         xfer_len = dma->actual_len;
1563                         done = true;
1564                 }
1565
1566                 dev_dbg(musb->controller, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1567                                 xfer_len, dma ? ", dma" : "");
1568                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1569
1570                 musb_ep_select(mbase, epnum);
1571                 musb_writew(epio, MUSB_RXCSR,
1572                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1573         }
1574 #endif
1575         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1576                 xfer_len = dma->actual_len;
1577
1578                 val &= ~(MUSB_RXCSR_DMAENAB
1579                         | MUSB_RXCSR_H_AUTOREQ
1580                         | MUSB_RXCSR_AUTOCLEAR
1581                         | MUSB_RXCSR_RXPKTRDY);
1582                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1583
1584 #ifdef CONFIG_USB_INVENTRA_DMA
1585                 if (usb_pipeisoc(pipe)) {
1586                         struct usb_iso_packet_descriptor *d;
1587
1588                         d = urb->iso_frame_desc + qh->iso_idx;
1589                         d->actual_length = xfer_len;
1590
1591                         /* even if there was an error, we did the dma
1592                          * for iso_frame_desc->length
1593                          */
1594                         if (d->status != -EILSEQ && d->status != -EOVERFLOW)
1595                                 d->status = 0;
1596
1597                         if (++qh->iso_idx >= urb->number_of_packets)
1598                                 done = true;
1599                         else
1600                                 done = false;
1601
1602                 } else  {
1603                 /* done if urb buffer is full or short packet is recd */
1604                 done = (urb->actual_length + xfer_len >=
1605                                 urb->transfer_buffer_length
1606                         || dma->actual_len < qh->maxpacket);
1607                 }
1608
1609                 /* send IN token for next packet, without AUTOREQ */
1610                 if (!done) {
1611                         val |= MUSB_RXCSR_H_REQPKT;
1612                         musb_writew(epio, MUSB_RXCSR,
1613                                 MUSB_RXCSR_H_WZC_BITS | val);
1614                 }
1615
1616                 dev_dbg(musb->controller, "ep %d dma %s, rxcsr %04x, rxcount %d\n", epnum,
1617                         done ? "off" : "reset",
1618                         musb_readw(epio, MUSB_RXCSR),
1619                         musb_readw(epio, MUSB_RXCOUNT));
1620 #else
1621                 done = true;
1622 #endif
1623         } else if (urb->status == -EINPROGRESS) {
1624                 /* if no errors, be sure a packet is ready for unloading */
1625                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1626                         status = -EPROTO;
1627                         ERR("Rx interrupt with no errors or packet!\n");
1628
1629                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1630
1631 /* SCRUB (RX) */
1632                         /* do the proper sequence to abort the transfer */
1633                         musb_ep_select(mbase, epnum);
1634                         val &= ~MUSB_RXCSR_H_REQPKT;
1635                         musb_writew(epio, MUSB_RXCSR, val);
1636                         goto finish;
1637                 }
1638
1639                 /* we are expecting IN packets */
1640 #ifdef CONFIG_USB_INVENTRA_DMA
1641                 if (dma) {
1642                         struct dma_controller   *c;
1643                         u16                     rx_count;
1644                         int                     ret, length;
1645                         dma_addr_t              buf;
1646
1647                         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1648
1649                         dev_dbg(musb->controller, "RX%d count %d, buffer 0x%x len %d/%d\n",
1650                                         epnum, rx_count,
1651                                         urb->transfer_dma
1652                                                 + urb->actual_length,
1653                                         qh->offset,
1654                                         urb->transfer_buffer_length);
1655
1656                         c = musb->dma_controller;
1657
1658                         if (usb_pipeisoc(pipe)) {
1659                                 int d_status = 0;
1660                                 struct usb_iso_packet_descriptor *d;
1661
1662                                 d = urb->iso_frame_desc + qh->iso_idx;
1663
1664                                 if (iso_err) {
1665                                         d_status = -EILSEQ;
1666                                         urb->error_count++;
1667                                 }
1668                                 if (rx_count > d->length) {
1669                                         if (d_status == 0) {
1670                                                 d_status = -EOVERFLOW;
1671                                                 urb->error_count++;
1672                                         }
1673                                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n",\
1674                                             rx_count, d->length);
1675
1676                                         length = d->length;
1677                                 } else
1678                                         length = rx_count;
1679                                 d->status = d_status;
1680                                 buf = urb->transfer_dma + d->offset;
1681                         } else {
1682                                 length = rx_count;
1683                                 buf = urb->transfer_dma +
1684                                                 urb->actual_length;
1685                         }
1686
1687                         dma->desired_mode = 0;
1688 #ifdef USE_MODE1
1689                         /* because of the issue below, mode 1 will
1690                          * only rarely behave with correct semantics.
1691                          */
1692                         if ((urb->transfer_flags &
1693                                                 URB_SHORT_NOT_OK)
1694                                 && (urb->transfer_buffer_length -
1695                                                 urb->actual_length)
1696                                         > qh->maxpacket)
1697                                 dma->desired_mode = 1;
1698                         if (rx_count < hw_ep->max_packet_sz_rx) {
1699                                 length = rx_count;
1700                                 dma->desired_mode = 0;
1701                         } else {
1702                                 length = urb->transfer_buffer_length;
1703                         }
1704 #endif
1705
1706 /* Disadvantage of using mode 1:
1707  *      It's basically usable only for mass storage class; essentially all
1708  *      other protocols also terminate transfers on short packets.
1709  *
1710  * Details:
1711  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1712  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1713  *      to use the extra IN token to grab the last packet using mode 0, then
1714  *      the problem is that you cannot be sure when the device will send the
1715  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1716  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1717  *      transfer, while sometimes it is recd just a little late so that if you
1718  *      try to configure for mode 0 soon after the mode 1 transfer is
1719  *      completed, you will find rxcount 0. Okay, so you might think why not
1720  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1721  */
1722
1723                         val = musb_readw(epio, MUSB_RXCSR);
1724                         val &= ~MUSB_RXCSR_H_REQPKT;
1725
1726                         if (dma->desired_mode == 0)
1727                                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1728                         else
1729                                 val |= MUSB_RXCSR_H_AUTOREQ;
1730                         val |= MUSB_RXCSR_DMAENAB;
1731
1732                         /* autoclear shouldn't be set in high bandwidth */
1733                         if (qh->hb_mult == 1)
1734                                 val |= MUSB_RXCSR_AUTOCLEAR;
1735
1736                         musb_writew(epio, MUSB_RXCSR,
1737                                 MUSB_RXCSR_H_WZC_BITS | val);
1738
1739                         /* REVISIT if when actual_length != 0,
1740                          * transfer_buffer_length needs to be
1741                          * adjusted first...
1742                          */
1743                         ret = c->channel_program(
1744                                 dma, qh->maxpacket,
1745                                 dma->desired_mode, buf, length);
1746
1747                         if (!ret) {
1748                                 c->channel_release(dma);
1749                                 hw_ep->rx_channel = NULL;
1750                                 dma = NULL;
1751                                 val = musb_readw(epio, MUSB_RXCSR);
1752                                 val &= ~(MUSB_RXCSR_DMAENAB
1753                                         | MUSB_RXCSR_H_AUTOREQ
1754                                         | MUSB_RXCSR_AUTOCLEAR);
1755                                 musb_writew(epio, MUSB_RXCSR, val);
1756                         }
1757                 }
1758 #endif  /* Mentor DMA */
1759
1760                 if (!dma) {
1761                         /* Unmap the buffer so that CPU can use it */
1762                         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1763                         done = musb_host_packet_rx(musb, urb,
1764                                         epnum, iso_err);
1765                         dev_dbg(musb->controller, "read %spacket\n", done ? "last " : "");
1766                 }
1767         }
1768
1769 finish:
1770         urb->actual_length += xfer_len;
1771         qh->offset += xfer_len;
1772         if (done) {
1773                 if (urb->status == -EINPROGRESS)
1774                         urb->status = status;
1775                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
1776         }
1777 }
1778
1779 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
1780  * the software schedule associates multiple such nodes with a given
1781  * host side hardware endpoint + direction; scheduling may activate
1782  * that hardware endpoint.
1783  */
1784 static int musb_schedule(
1785         struct musb             *musb,
1786         struct musb_qh          *qh,
1787         int                     is_in)
1788 {
1789         int                     idle;
1790         int                     best_diff;
1791         int                     best_end, epnum;
1792         struct musb_hw_ep       *hw_ep = NULL;
1793         struct list_head        *head = NULL;
1794         u8                      toggle;
1795         u8                      txtype;
1796         struct urb              *urb = next_urb(qh);
1797
1798         /* use fixed hardware for control and bulk */
1799         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
1800                 head = &musb->control;
1801                 hw_ep = musb->control_ep;
1802                 goto success;
1803         }
1804
1805         /* else, periodic transfers get muxed to other endpoints */
1806
1807         /*
1808          * We know this qh hasn't been scheduled, so all we need to do
1809          * is choose which hardware endpoint to put it on ...
1810          *
1811          * REVISIT what we really want here is a regular schedule tree
1812          * like e.g. OHCI uses.
1813          */
1814         best_diff = 4096;
1815         best_end = -1;
1816
1817         for (epnum = 1, hw_ep = musb->endpoints + 1;
1818                         epnum < musb->nr_endpoints;
1819                         epnum++, hw_ep++) {
1820                 int     diff;
1821
1822                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
1823                         continue;
1824
1825                 if (hw_ep == musb->bulk_ep)
1826                         continue;
1827
1828                 if (is_in)
1829                         diff = hw_ep->max_packet_sz_rx;
1830                 else
1831                         diff = hw_ep->max_packet_sz_tx;
1832                 diff -= (qh->maxpacket * qh->hb_mult);
1833
1834                 if (diff >= 0 && best_diff > diff) {
1835
1836                         /*
1837                          * Mentor controller has a bug in that if we schedule
1838                          * a BULK Tx transfer on an endpoint that had earlier
1839                          * handled ISOC then the BULK transfer has to start on
1840                          * a zero toggle.  If the BULK transfer starts on a 1
1841                          * toggle then this transfer will fail as the mentor
1842                          * controller starts the Bulk transfer on a 0 toggle
1843                          * irrespective of the programming of the toggle bits
1844                          * in the TXCSR register.  Check for this condition
1845                          * while allocating the EP for a Tx Bulk transfer.  If
1846                          * so skip this EP.
1847                          */
1848                         hw_ep = musb->endpoints + epnum;
1849                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
1850                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
1851                                         >> 4) & 0x3;
1852                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
1853                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
1854                                 continue;
1855
1856                         best_diff = diff;
1857                         best_end = epnum;
1858                 }
1859         }
1860         /* use bulk reserved ep1 if no other ep is free */
1861         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
1862                 hw_ep = musb->bulk_ep;
1863                 if (is_in)
1864                         head = &musb->in_bulk;
1865                 else
1866                         head = &musb->out_bulk;
1867
1868                 /* Enable bulk RX NAK timeout scheme when bulk requests are
1869                  * multiplexed.  This scheme doen't work in high speed to full
1870                  * speed scenario as NAK interrupts are not coming from a
1871                  * full speed device connected to a high speed device.
1872                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
1873                  * 4 (8 frame or 8ms) for FS device.
1874                  */
1875                 if (is_in && qh->dev)
1876                         qh->intv_reg =
1877                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
1878                 goto success;
1879         } else if (best_end < 0) {
1880                 return -ENOSPC;
1881         }
1882
1883         idle = 1;
1884         qh->mux = 0;
1885         hw_ep = musb->endpoints + best_end;
1886         dev_dbg(musb->controller, "qh %p periodic slot %d\n", qh, best_end);
1887 success:
1888         if (head) {
1889                 idle = list_empty(head);
1890                 list_add_tail(&qh->ring, head);
1891                 qh->mux = 1;
1892         }
1893         qh->hw_ep = hw_ep;
1894         qh->hep->hcpriv = qh;
1895         if (idle)
1896                 musb_start_urb(musb, is_in, qh);
1897         return 0;
1898 }
1899
1900 #ifdef __UBOOT__
1901 /* check if transaction translator is needed for device */
1902 static int tt_needed(struct musb *musb, struct usb_device *dev)
1903 {
1904         if ((musb_readb(musb->mregs, MUSB_POWER) & MUSB_POWER_HSMODE) &&
1905                         (dev->speed < USB_SPEED_HIGH))
1906                 return 1;
1907         return 0;
1908 }
1909 #endif
1910
1911 #ifndef __UBOOT__
1912 static int musb_urb_enqueue(
1913 #else
1914 int musb_urb_enqueue(
1915 #endif
1916         struct usb_hcd                  *hcd,
1917         struct urb                      *urb,
1918         gfp_t                           mem_flags)
1919 {
1920         unsigned long                   flags;
1921         struct musb                     *musb = hcd_to_musb(hcd);
1922         struct usb_host_endpoint        *hep = urb->ep;
1923         struct musb_qh                  *qh;
1924         struct usb_endpoint_descriptor  *epd = &hep->desc;
1925         int                             ret;
1926         unsigned                        type_reg;
1927         unsigned                        interval;
1928
1929         /* host role must be active */
1930         if (!is_host_active(musb) || !musb->is_active)
1931                 return -ENODEV;
1932
1933         spin_lock_irqsave(&musb->lock, flags);
1934         ret = usb_hcd_link_urb_to_ep(hcd, urb);
1935         qh = ret ? NULL : hep->hcpriv;
1936         if (qh)
1937                 urb->hcpriv = qh;
1938         spin_unlock_irqrestore(&musb->lock, flags);
1939
1940         /* DMA mapping was already done, if needed, and this urb is on
1941          * hep->urb_list now ... so we're done, unless hep wasn't yet
1942          * scheduled onto a live qh.
1943          *
1944          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
1945          * disabled, testing for empty qh->ring and avoiding qh setup costs
1946          * except for the first urb queued after a config change.
1947          */
1948         if (qh || ret)
1949                 return ret;
1950
1951         /* Allocate and initialize qh, minimizing the work done each time
1952          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
1953          *
1954          * REVISIT consider a dedicated qh kmem_cache, so it's harder
1955          * for bugs in other kernel code to break this driver...
1956          */
1957         qh = kzalloc(sizeof *qh, mem_flags);
1958         if (!qh) {
1959                 spin_lock_irqsave(&musb->lock, flags);
1960                 usb_hcd_unlink_urb_from_ep(hcd, urb);
1961                 spin_unlock_irqrestore(&musb->lock, flags);
1962                 return -ENOMEM;
1963         }
1964
1965         qh->hep = hep;
1966         qh->dev = urb->dev;
1967         INIT_LIST_HEAD(&qh->ring);
1968         qh->is_ready = 1;
1969
1970         qh->maxpacket = usb_endpoint_maxp(epd);
1971         qh->type = usb_endpoint_type(epd);
1972
1973         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
1974          * Some musb cores don't support high bandwidth ISO transfers; and
1975          * we don't (yet!) support high bandwidth interrupt transfers.
1976          */
1977         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
1978         if (qh->hb_mult > 1) {
1979                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
1980
1981                 if (ok)
1982                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
1983                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
1984                 if (!ok) {
1985                         ret = -EMSGSIZE;
1986                         goto done;
1987                 }
1988                 qh->maxpacket &= 0x7ff;
1989         }
1990
1991         qh->epnum = usb_endpoint_num(epd);
1992
1993         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
1994         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
1995
1996         /* precompute rxtype/txtype/type0 register */
1997         type_reg = (qh->type << 4) | qh->epnum;
1998         switch (urb->dev->speed) {
1999         case USB_SPEED_LOW:
2000                 type_reg |= 0xc0;
2001                 break;
2002         case USB_SPEED_FULL:
2003                 type_reg |= 0x80;
2004                 break;
2005         default:
2006                 type_reg |= 0x40;
2007         }
2008         qh->type_reg = type_reg;
2009
2010         /* Precompute RXINTERVAL/TXINTERVAL register */
2011         switch (qh->type) {
2012         case USB_ENDPOINT_XFER_INT:
2013                 /*
2014                  * Full/low speeds use the  linear encoding,
2015                  * high speed uses the logarithmic encoding.
2016                  */
2017                 if (urb->dev->speed <= USB_SPEED_FULL) {
2018                         interval = max_t(u8, epd->bInterval, 1);
2019                         break;
2020                 }
2021                 /* FALLTHROUGH */
2022         case USB_ENDPOINT_XFER_ISOC:
2023                 /* ISO always uses logarithmic encoding */
2024                 interval = min_t(u8, epd->bInterval, 16);
2025                 break;
2026         default:
2027                 /* REVISIT we actually want to use NAK limits, hinting to the
2028                  * transfer scheduling logic to try some other qh, e.g. try
2029                  * for 2 msec first:
2030                  *
2031                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2032                  *
2033                  * The downside of disabling this is that transfer scheduling
2034                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2035                  * peripheral could make that hurt.  That's perfectly normal
2036                  * for reads from network or serial adapters ... so we have
2037                  * partial NAKlimit support for bulk RX.
2038                  *
2039                  * The upside of disabling it is simpler transfer scheduling.
2040                  */
2041                 interval = 0;
2042         }
2043         qh->intv_reg = interval;
2044
2045         /* precompute addressing for external hub/tt ports */
2046         if (musb->is_multipoint) {
2047 #ifndef __UBOOT__
2048                 struct usb_device       *parent = urb->dev->parent;
2049 #else
2050                 struct usb_device       *parent = usb_dev_get_parent(urb->dev);
2051 #endif
2052
2053 #ifndef __UBOOT__
2054                 if (parent != hcd->self.root_hub) {
2055 #else
2056                 if (parent) {
2057 #endif
2058                         qh->h_addr_reg = (u8) parent->devnum;
2059
2060 #ifndef __UBOOT__
2061                         /* set up tt info if needed */
2062                         if (urb->dev->tt) {
2063                                 qh->h_port_reg = (u8) urb->dev->ttport;
2064                                 if (urb->dev->tt->hub)
2065                                         qh->h_addr_reg =
2066                                                 (u8) urb->dev->tt->hub->devnum;
2067                                 if (urb->dev->tt->multi)
2068                                         qh->h_addr_reg |= 0x80;
2069                         }
2070 #else
2071                         if (tt_needed(musb, urb->dev)) {
2072                                 uint8_t portnr = 0;
2073                                 uint8_t hubaddr = 0;
2074                                 usb_find_usb2_hub_address_port(urb->dev,
2075                                                                &hubaddr,
2076                                                                &portnr);
2077                                 qh->h_addr_reg = hubaddr;
2078                                 qh->h_port_reg = portnr;
2079                         }
2080 #endif
2081                 }
2082         }
2083
2084         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2085          * until we get real dma queues (with an entry for each urb/buffer),
2086          * we only have work to do in the former case.
2087          */
2088         spin_lock_irqsave(&musb->lock, flags);
2089         if (hep->hcpriv) {
2090                 /* some concurrent activity submitted another urb to hep...
2091                  * odd, rare, error prone, but legal.
2092                  */
2093                 kfree(qh);
2094                 qh = NULL;
2095                 ret = 0;
2096         } else
2097                 ret = musb_schedule(musb, qh,
2098                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2099
2100         if (ret == 0) {
2101                 urb->hcpriv = qh;
2102                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2103                  * musb_start_urb(), but otherwise only konicawc cares ...
2104                  */
2105         }
2106         spin_unlock_irqrestore(&musb->lock, flags);
2107
2108 done:
2109         if (ret != 0) {
2110                 spin_lock_irqsave(&musb->lock, flags);
2111                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2112                 spin_unlock_irqrestore(&musb->lock, flags);
2113                 kfree(qh);
2114         }
2115         return ret;
2116 }
2117
2118 /*
2119  * abort a transfer that's at the head of a hardware queue.
2120  * called with controller locked, irqs blocked
2121  * that hardware queue advances to the next transfer, unless prevented
2122  */
2123 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2124 {
2125         struct musb_hw_ep       *ep = qh->hw_ep;
2126         struct musb             *musb = ep->musb;
2127         void __iomem            *epio = ep->regs;
2128         unsigned                hw_end = ep->epnum;
2129         void __iomem            *regs = ep->musb->mregs;
2130         int                     is_in = usb_pipein(urb->pipe);
2131         int                     status = 0;
2132         u16                     csr;
2133
2134         musb_ep_select(regs, hw_end);
2135
2136         if (is_dma_capable()) {
2137                 struct dma_channel      *dma;
2138
2139                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2140                 if (dma) {
2141                         status = ep->musb->dma_controller->channel_abort(dma);
2142                         dev_dbg(musb->controller,
2143                                 "abort %cX%d DMA for urb %p --> %d\n",
2144                                 is_in ? 'R' : 'T', ep->epnum,
2145                                 urb, status);
2146                         urb->actual_length += dma->actual_len;
2147                 }
2148         }
2149
2150         /* turn off DMA requests, discard state, stop polling ... */
2151         if (ep->epnum && is_in) {
2152                 /* giveback saves bulk toggle */
2153                 csr = musb_h_flush_rxfifo(ep, 0);
2154
2155                 /* REVISIT we still get an irq; should likely clear the
2156                  * endpoint's irq status here to avoid bogus irqs.
2157                  * clearing that status is platform-specific...
2158                  */
2159         } else if (ep->epnum) {
2160                 musb_h_tx_flush_fifo(ep);
2161                 csr = musb_readw(epio, MUSB_TXCSR);
2162                 csr &= ~(MUSB_TXCSR_AUTOSET
2163                         | MUSB_TXCSR_DMAENAB
2164                         | MUSB_TXCSR_H_RXSTALL
2165                         | MUSB_TXCSR_H_NAKTIMEOUT
2166                         | MUSB_TXCSR_H_ERROR
2167                         | MUSB_TXCSR_TXPKTRDY);
2168                 musb_writew(epio, MUSB_TXCSR, csr);
2169                 /* REVISIT may need to clear FLUSHFIFO ... */
2170                 musb_writew(epio, MUSB_TXCSR, csr);
2171                 /* flush cpu writebuffer */
2172                 csr = musb_readw(epio, MUSB_TXCSR);
2173         } else  {
2174                 musb_h_ep0_flush_fifo(ep);
2175         }
2176         if (status == 0)
2177                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2178         return status;
2179 }
2180
2181 #ifndef __UBOOT__
2182 static int musb_urb_dequeue(
2183 #else
2184 int musb_urb_dequeue(
2185 #endif
2186         struct usb_hcd *hcd,
2187         struct urb *urb,
2188         int status)
2189 {
2190         struct musb             *musb = hcd_to_musb(hcd);
2191         struct musb_qh          *qh;
2192         unsigned long           flags;
2193         int                     is_in  = usb_pipein(urb->pipe);
2194         int                     ret;
2195
2196         dev_dbg(musb->controller, "urb=%p, dev%d ep%d%s\n", urb,
2197                         usb_pipedevice(urb->pipe),
2198                         usb_pipeendpoint(urb->pipe),
2199                         is_in ? "in" : "out");
2200
2201         spin_lock_irqsave(&musb->lock, flags);
2202         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2203         if (ret)
2204                 goto done;
2205
2206         qh = urb->hcpriv;
2207         if (!qh)
2208                 goto done;
2209
2210         /*
2211          * Any URB not actively programmed into endpoint hardware can be
2212          * immediately given back; that's any URB not at the head of an
2213          * endpoint queue, unless someday we get real DMA queues.  And even
2214          * if it's at the head, it might not be known to the hardware...
2215          *
2216          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2217          * has already been updated.  This is a synchronous abort; it'd be
2218          * OK to hold off until after some IRQ, though.
2219          *
2220          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2221          */
2222         if (!qh->is_ready
2223                         || urb->urb_list.prev != &qh->hep->urb_list
2224                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2225                 int     ready = qh->is_ready;
2226
2227                 qh->is_ready = 0;
2228                 musb_giveback(musb, urb, 0);
2229                 qh->is_ready = ready;
2230
2231                 /* If nothing else (usually musb_giveback) is using it
2232                  * and its URB list has emptied, recycle this qh.
2233                  */
2234                 if (ready && list_empty(&qh->hep->urb_list)) {
2235                         qh->hep->hcpriv = NULL;
2236                         list_del(&qh->ring);
2237                         kfree(qh);
2238                 }
2239         } else
2240                 ret = musb_cleanup_urb(urb, qh);
2241 done:
2242         spin_unlock_irqrestore(&musb->lock, flags);
2243         return ret;
2244 }
2245
2246 #ifndef __UBOOT__
2247 /* disable an endpoint */
2248 static void
2249 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2250 {
2251         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2252         unsigned long           flags;
2253         struct musb             *musb = hcd_to_musb(hcd);
2254         struct musb_qh          *qh;
2255         struct urb              *urb;
2256
2257         spin_lock_irqsave(&musb->lock, flags);
2258
2259         qh = hep->hcpriv;
2260         if (qh == NULL)
2261                 goto exit;
2262
2263         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2264
2265         /* Kick the first URB off the hardware, if needed */
2266         qh->is_ready = 0;
2267         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2268                 urb = next_urb(qh);
2269
2270                 /* make software (then hardware) stop ASAP */
2271                 if (!urb->unlinked)
2272                         urb->status = -ESHUTDOWN;
2273
2274                 /* cleanup */
2275                 musb_cleanup_urb(urb, qh);
2276
2277                 /* Then nuke all the others ... and advance the
2278                  * queue on hw_ep (e.g. bulk ring) when we're done.
2279                  */
2280                 while (!list_empty(&hep->urb_list)) {
2281                         urb = next_urb(qh);
2282                         urb->status = -ESHUTDOWN;
2283                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2284                 }
2285         } else {
2286                 /* Just empty the queue; the hardware is busy with
2287                  * other transfers, and since !qh->is_ready nothing
2288                  * will activate any of these as it advances.
2289                  */
2290                 while (!list_empty(&hep->urb_list))
2291                         musb_giveback(musb, next_urb(qh), -ESHUTDOWN);
2292
2293                 hep->hcpriv = NULL;
2294                 list_del(&qh->ring);
2295                 kfree(qh);
2296         }
2297 exit:
2298         spin_unlock_irqrestore(&musb->lock, flags);
2299 }
2300
2301 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2302 {
2303         struct musb     *musb = hcd_to_musb(hcd);
2304
2305         return musb_readw(musb->mregs, MUSB_FRAME);
2306 }
2307
2308 static int musb_h_start(struct usb_hcd *hcd)
2309 {
2310         struct musb     *musb = hcd_to_musb(hcd);
2311
2312         /* NOTE: musb_start() is called when the hub driver turns
2313          * on port power, or when (OTG) peripheral starts.
2314          */
2315         hcd->state = HC_STATE_RUNNING;
2316         musb->port1_status = 0;
2317         return 0;
2318 }
2319
2320 static void musb_h_stop(struct usb_hcd *hcd)
2321 {
2322         musb_stop(hcd_to_musb(hcd));
2323         hcd->state = HC_STATE_HALT;
2324 }
2325
2326 static int musb_bus_suspend(struct usb_hcd *hcd)
2327 {
2328         struct musb     *musb = hcd_to_musb(hcd);
2329         u8              devctl;
2330
2331         if (!is_host_active(musb))
2332                 return 0;
2333
2334         switch (musb->xceiv->state) {
2335         case OTG_STATE_A_SUSPEND:
2336                 return 0;
2337         case OTG_STATE_A_WAIT_VRISE:
2338                 /* ID could be grounded even if there's no device
2339                  * on the other end of the cable.  NOTE that the
2340                  * A_WAIT_VRISE timers are messy with MUSB...
2341                  */
2342                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2343                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2344                         musb->xceiv->state = OTG_STATE_A_WAIT_BCON;
2345                 break;
2346         default:
2347                 break;
2348         }
2349
2350         if (musb->is_active) {
2351                 WARNING("trying to suspend as %s while active\n",
2352                                 otg_state_string(musb->xceiv->state));
2353                 return -EBUSY;
2354         } else
2355                 return 0;
2356 }
2357
2358 static int musb_bus_resume(struct usb_hcd *hcd)
2359 {
2360         /* resuming child port does the work */
2361         return 0;
2362 }
2363
2364 const struct hc_driver musb_hc_driver = {
2365         .description            = "musb-hcd",
2366         .product_desc           = "MUSB HDRC host driver",
2367         .hcd_priv_size          = sizeof(struct musb),
2368         .flags                  = HCD_USB2 | HCD_MEMORY,
2369
2370         /* not using irq handler or reset hooks from usbcore, since
2371          * those must be shared with peripheral code for OTG configs
2372          */
2373
2374         .start                  = musb_h_start,
2375         .stop                   = musb_h_stop,
2376
2377         .get_frame_number       = musb_h_get_frame_number,
2378
2379         .urb_enqueue            = musb_urb_enqueue,
2380         .urb_dequeue            = musb_urb_dequeue,
2381         .endpoint_disable       = musb_h_disable,
2382
2383         .hub_status_data        = musb_hub_status_data,
2384         .hub_control            = musb_hub_control,
2385         .bus_suspend            = musb_bus_suspend,
2386         .bus_resume             = musb_bus_resume,
2387         /* .start_port_reset    = NULL, */
2388         /* .hub_irq_enable      = NULL, */
2389 };
2390 #endif