drivers/spi/tegra20_slink.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * NVIDIA Tegra SPI-SLINK controller
   4  *
   5  * Copyright (c) 2010-2013 NVIDIA Corporation
   6  */
   7
   8 #include <common.h>
   9 #include <dm.h>
  10 #include <log.h>
  11 #include <time.h>
  12 #include <asm/io.h>
  13 #include <asm/arch/clock.h>
  14 #include <asm/arch-tegra/clk_rst.h>
  15 #include <spi.h>
  16 #include <fdtdec.h>
  17 #include <linux/delay.h>
  18 #include "tegra_spi.h"
  19
  20 DECLARE_GLOBAL_DATA_PTR;
  21
  22 /* COMMAND */
  23 #define SLINK_CMD_ENB                   BIT(31)
  24 #define SLINK_CMD_GO                    BIT(30)
  25 #define SLINK_CMD_M_S                   BIT(28)
  26 #define SLINK_CMD_IDLE_SCLK_DRIVE_LOW   (0 << 24)
  27 #define SLINK_CMD_IDLE_SCLK_DRIVE_HIGH  BIT(24)
  28 #define SLINK_CMD_IDLE_SCLK_PULL_LOW    (2 << 24)
  29 #define SLINK_CMD_IDLE_SCLK_PULL_HIGH   (3 << 24)
  30 #define SLINK_CMD_IDLE_SCLK_MASK        (3 << 24)
  31 #define SLINK_CMD_CK_SDA                BIT(21)
  32 #define SLINK_CMD_CS_POL                BIT(13)
  33 #define SLINK_CMD_CS_VAL                BIT(12)
  34 #define SLINK_CMD_CS_SOFT               BIT(11)
  35 #define SLINK_CMD_BIT_LENGTH            BIT(4)
  36 #define SLINK_CMD_BIT_LENGTH_MASK       GENMASK(4, 0)
  37 /* COMMAND2 */
  38 #define SLINK_CMD2_TXEN                 BIT(30)
  39 #define SLINK_CMD2_RXEN                 BIT(31)
  40 #define SLINK_CMD2_SS_EN                BIT(18)
  41 #define SLINK_CMD2_SS_EN_SHIFT          18
  42 #define SLINK_CMD2_SS_EN_MASK           GENMASK(19, 18)
  43 #define SLINK_CMD2_CS_ACTIVE_BETWEEN    BIT(17)
  44 /* STATUS */
  45 #define SLINK_STAT_BSY                  BIT(31)
  46 #define SLINK_STAT_RDY                  BIT(30)
  47 #define SLINK_STAT_ERR                  BIT(29)
  48 #define SLINK_STAT_RXF_FLUSH            BIT(27)
  49 #define SLINK_STAT_TXF_FLUSH            BIT(26)
  50 #define SLINK_STAT_RXF_OVF              BIT(25)
  51 #define SLINK_STAT_TXF_UNR              BIT(24)
  52 #define SLINK_STAT_RXF_EMPTY            BIT(23)
  53 #define SLINK_STAT_RXF_FULL             BIT(22)
  54 #define SLINK_STAT_TXF_EMPTY            BIT(21)
  55 #define SLINK_STAT_TXF_FULL             BIT(20)
  56 #define SLINK_STAT_TXF_OVF              BIT(19)
  57 #define SLINK_STAT_RXF_UNR              BIT(18)
  58 #define SLINK_STAT_CUR_BLKCNT           BIT(15)
  59 /* STATUS2 */
  60 #define SLINK_STAT2_RXF_FULL_CNT        BIT(16)
  61 #define SLINK_STAT2_TXF_FULL_CNT        BIT(0)
  62
  63 #define SPI_TIMEOUT             1000
  64 #define TEGRA_SPI_MAX_FREQ      52000000
  65
  66 struct spi_regs {
  67         u32 command;    /* SLINK_COMMAND_0 register  */
  68         u32 command2;   /* SLINK_COMMAND2_0 reg */
  69         u32 status;     /* SLINK_STATUS_0 register */
  70         u32 reserved;   /* Reserved offset 0C */
  71         u32 mas_data;   /* SLINK_MAS_DATA_0 reg */
  72         u32 slav_data;  /* SLINK_SLAVE_DATA_0 reg */
  73         u32 dma_ctl;    /* SLINK_DMA_CTL_0 register */
  74         u32 status2;    /* SLINK_STATUS2_0 reg */
  75         u32 rsvd[56];   /* 0x20 to 0xFF reserved */
  76         u32 tx_fifo;    /* SLINK_TX_FIFO_0 reg off 100h */
  77         u32 rsvd2[31];  /* 0x104 to 0x17F reserved */
  78         u32 rx_fifo;    /* SLINK_RX_FIFO_0 reg off 180h */
  79 };
  80
  81 struct tegra30_spi_priv {
  82         struct spi_regs *regs;
  83         unsigned int freq;
  84         unsigned int mode;
  85         int periph_id;
  86         int valid;
  87         int last_transaction_us;
  88 };
  89
  90 struct tegra_spi_slave {
  91         struct spi_slave slave;
  92         struct tegra30_spi_priv *ctrl;
  93 };
  94
  95 static int tegra30_spi_ofdata_to_platdata(struct udevice *bus)
  96 {
  97         struct tegra_spi_platdata *plat = bus->platdata;
  98         const void *blob = gd->fdt_blob;
  99         int node = dev_of_offset(bus);
 100
 101         plat->base = devfdt_get_addr(bus);
 102         plat->periph_id = clock_decode_periph_id(bus);
 103
 104         if (plat->periph_id == PERIPH_ID_NONE) {
 105                 debug("%s: could not decode periph id %d\n", __func__,
 106                       plat->periph_id);
 107                 return -FDT_ERR_NOTFOUND;
 108         }
 109
 110         /* Use 500KHz as a suitable default */
 111         plat->frequency = fdtdec_get_int(blob, node, "spi-max-frequency",
 112                                         500000);
 113         plat->deactivate_delay_us = fdtdec_get_int(blob, node,
 114                                         "spi-deactivate-delay", 0);
 115         debug("%s: base=%#08lx, periph_id=%d, max-frequency=%d, deactivate_delay=%d\n",
 116               __func__, plat->base, plat->periph_id, plat->frequency,
 117               plat->deactivate_delay_us);
 118
 119         return 0;
 120 }
 121
 122 static int tegra30_spi_probe(struct udevice *bus)
 123 {
 124         struct tegra_spi_platdata *plat = dev_get_platdata(bus);
 125         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 126
 127         priv->regs = (struct spi_regs *)plat->base;
 128
 129         priv->last_transaction_us = timer_get_us();
 130         priv->freq = plat->frequency;
 131         priv->periph_id = plat->periph_id;
 132
 133         /* Change SPI clock to correct frequency, PLLP_OUT0 source */
 134         clock_start_periph_pll(priv->periph_id, CLOCK_ID_PERIPH,
 135                                priv->freq);
 136
 137         return 0;
 138 }
 139
 140 static int tegra30_spi_claim_bus(struct udevice *dev)
 141 {
 142         struct udevice *bus = dev->parent;
 143         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 144         struct spi_regs *regs = priv->regs;
 145         u32 reg;
 146
 147         /* Change SPI clock to correct frequency, PLLP_OUT0 source */
 148         clock_start_periph_pll(priv->periph_id, CLOCK_ID_PERIPH,
 149                                priv->freq);
 150
 151         /* Clear stale status here */
 152         reg = SLINK_STAT_RDY | SLINK_STAT_RXF_FLUSH | SLINK_STAT_TXF_FLUSH | \
 153                 SLINK_STAT_RXF_UNR | SLINK_STAT_TXF_OVF;
 154         writel(reg, &regs->status);
 155         debug("%s: STATUS = %08x\n", __func__, readl(&regs->status));
 156
 157         /* Set master mode and sw controlled CS */
 158         reg = readl(&regs->command);
 159         reg |= SLINK_CMD_M_S | SLINK_CMD_CS_SOFT;
 160         writel(reg, &regs->command);
 161         debug("%s: COMMAND = %08x\n", __func__, readl(&regs->command));
 162
 163         return 0;
 164 }
 165
 166 static void spi_cs_activate(struct udevice *dev)
 167 {
 168         struct udevice *bus = dev->parent;
 169         struct tegra_spi_platdata *pdata = dev_get_platdata(bus);
 170         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 171
 172         /* If it's too soon to do another transaction, wait */
 173         if (pdata->deactivate_delay_us &&
 174             priv->last_transaction_us) {
 175                 ulong delay_us;         /* The delay completed so far */
 176                 delay_us = timer_get_us() - priv->last_transaction_us;
 177                 if (delay_us < pdata->deactivate_delay_us)
 178                         udelay(pdata->deactivate_delay_us - delay_us);
 179         }
 180
 181         /* CS is negated on Tegra, so drive a 1 to get a 0 */
 182         setbits_le32(&priv->regs->command, SLINK_CMD_CS_VAL);
 183 }
 184
 185 static void spi_cs_deactivate(struct udevice *dev)
 186 {
 187         struct udevice *bus = dev->parent;
 188         struct tegra_spi_platdata *pdata = dev_get_platdata(bus);
 189         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 190
 191         /* CS is negated on Tegra, so drive a 0 to get a 1 */
 192         clrbits_le32(&priv->regs->command, SLINK_CMD_CS_VAL);
 193
 194         /* Remember time of this transaction so we can honour the bus delay */
 195         if (pdata->deactivate_delay_us)
 196                 priv->last_transaction_us = timer_get_us();
 197 }
 198
 199 static int tegra30_spi_xfer(struct udevice *dev, unsigned int bitlen,
 200                             const void *data_out, void *data_in,
 201                             unsigned long flags)
 202 {
 203         struct udevice *bus = dev->parent;
 204         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 205         struct spi_regs *regs = priv->regs;
 206         u32 reg, tmpdout, tmpdin = 0;
 207         const u8 *dout = data_out;
 208         u8 *din = data_in;
 209         int num_bytes;
 210         int ret;
 211
 212         debug("%s: slave %u:%u dout %p din %p bitlen %u\n",
 213               __func__, bus->seq, spi_chip_select(dev), dout, din, bitlen);
 214         if (bitlen % 8)
 215                 return -1;
 216         num_bytes = bitlen / 8;
 217
 218         ret = 0;
 219
 220         reg = readl(&regs->status);
 221         writel(reg, &regs->status);     /* Clear all SPI events via R/W */
 222         debug("%s entry: STATUS = %08x\n", __func__, reg);
 223
 224         reg = readl(&regs->status2);
 225         writel(reg, &regs->status2);    /* Clear all STATUS2 events via R/W */
 226         debug("%s entry: STATUS2 = %08x\n", __func__, reg);
 227
 228         debug("%s entry: COMMAND = %08x\n", __func__, readl(&regs->command));
 229
 230         clrsetbits_le32(&regs->command2, SLINK_CMD2_SS_EN_MASK,
 231                         SLINK_CMD2_TXEN | SLINK_CMD2_RXEN |
 232                         (spi_chip_select(dev) << SLINK_CMD2_SS_EN_SHIFT));
 233         debug("%s entry: COMMAND2 = %08x\n", __func__, readl(&regs->command2));
 234
 235         if (flags & SPI_XFER_BEGIN)
 236                 spi_cs_activate(dev);
 237
 238         /* handle data in 32-bit chunks */
 239         while (num_bytes > 0) {
 240                 int bytes;
 241                 int is_read = 0;
 242                 int tm, i;
 243
 244                 tmpdout = 0;
 245                 bytes = (num_bytes > 4) ?  4 : num_bytes;
 246
 247                 if (dout != NULL) {
 248                         for (i = 0; i < bytes; ++i)
 249                                 tmpdout = (tmpdout << 8) | dout[i];
 250                         dout += bytes;
 251                 }
 252
 253                 num_bytes -= bytes;
 254
 255                 clrsetbits_le32(&regs->command, SLINK_CMD_BIT_LENGTH_MASK,
 256                                 bytes * 8 - 1);
 257                 writel(tmpdout, &regs->tx_fifo);
 258                 setbits_le32(&regs->command, SLINK_CMD_GO);
 259
 260                 /*
 261                  * Wait for SPI transmit FIFO to empty, or to time out.
 262                  * The RX FIFO status will be read and cleared last
 263                  */
 264                 for (tm = 0, is_read = 0; tm < SPI_TIMEOUT; ++tm) {
 265                         u32 status;
 266
 267                         status = readl(&regs->status);
 268
 269                         /* We can exit when we've had both RX and TX activity */
 270                         if (is_read && (status & SLINK_STAT_TXF_EMPTY))
 271                                 break;
 272
 273                         if ((status & (SLINK_STAT_BSY | SLINK_STAT_RDY)) !=
 274                                         SLINK_STAT_RDY)
 275                                 tm++;
 276
 277                         else if (!(status & SLINK_STAT_RXF_EMPTY)) {
 278                                 tmpdin = readl(&regs->rx_fifo);
 279                                 is_read = 1;
 280
 281                                 /* swap bytes read in */
 282                                 if (din != NULL) {
 283                                         for (i = bytes - 1; i >= 0; --i) {
 284                                                 din[i] = tmpdin & 0xff;
 285                                                 tmpdin >>= 8;
 286                                         }
 287                                         din += bytes;
 288                                 }
 289                         }
 290                 }
 291
 292                 if (tm >= SPI_TIMEOUT)
 293                         ret = tm;
 294
 295                 /* clear ACK RDY, etc. bits */
 296                 writel(readl(&regs->status), &regs->status);
 297         }
 298
 299         if (flags & SPI_XFER_END)
 300                 spi_cs_deactivate(dev);
 301
 302         debug("%s: transfer ended. Value=%08x, status = %08x\n",
 303               __func__, tmpdin, readl(&regs->status));
 304
 305         if (ret) {
 306                 printf("%s: timeout during SPI transfer, tm %d\n",
 307                        __func__, ret);
 308                 return -1;
 309         }
 310
 311         return 0;
 312 }
 313
 314 static int tegra30_spi_set_speed(struct udevice *bus, uint speed)
 315 {
 316         struct tegra_spi_platdata *plat = bus->platdata;
 317         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 318
 319         if (speed > plat->frequency)
 320                 speed = plat->frequency;
 321         priv->freq = speed;
 322         debug("%s: regs=%p, speed=%d\n", __func__, priv->regs, priv->freq);
 323
 324         return 0;
 325 }
 326
 327 static int tegra30_spi_set_mode(struct udevice *bus, uint mode)
 328 {
 329         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 330         struct spi_regs *regs = priv->regs;
 331         u32 reg;
 332
 333         reg = readl(&regs->command);
 334
 335         /* Set CPOL and CPHA */
 336         reg &= ~(SLINK_CMD_IDLE_SCLK_MASK | SLINK_CMD_CK_SDA);
 337         if (mode & SPI_CPHA)
 338                 reg |= SLINK_CMD_CK_SDA;
 339
 340         if (mode & SPI_CPOL)
 341                 reg |= SLINK_CMD_IDLE_SCLK_DRIVE_HIGH;
 342         else
 343                 reg |= SLINK_CMD_IDLE_SCLK_DRIVE_LOW;
 344
 345         writel(reg, &regs->command);
 346
 347         priv->mode = mode;
 348         debug("%s: regs=%p, mode=%d\n", __func__, priv->regs, priv->mode);
 349
 350         return 0;
 351 }
 352
 353 static const struct dm_spi_ops tegra30_spi_ops = {
 354         .claim_bus      = tegra30_spi_claim_bus,
 355         .xfer           = tegra30_spi_xfer,
 356         .set_speed      = tegra30_spi_set_speed,
 357         .set_mode       = tegra30_spi_set_mode,
 358         /*
 359          * cs_info is not needed, since we require all chip selects to be
 360          * in the device tree explicitly
 361          */
 362 };
 363
 364 static const struct udevice_id tegra30_spi_ids[] = {
 365         { .compatible = "nvidia,tegra20-slink" },
 366         { }
 367 };
 368
 369 U_BOOT_DRIVER(tegra30_spi) = {
 370         .name   = "tegra20_slink",
 371         .id     = UCLASS_SPI,
 372         .of_match = tegra30_spi_ids,
 373         .ops    = &tegra30_spi_ops,
 374         .ofdata_to_platdata = tegra30_spi_ofdata_to_platdata,
 375         .platdata_auto_alloc_size = sizeof(struct tegra_spi_platdata),
 376         .priv_auto_alloc_size = sizeof(struct tegra30_spi_priv),
 377         .probe  = tegra30_spi_probe,
 378 };