drivers/spi/mxc_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2008, Guennadi Liakhovetski <lg@denx.de>
   4  */
   5
   6 #include <common.h>
   7 #include <dm.h>
   8 #include <log.h>
   9 #include <malloc.h>
  10 #include <spi.h>
  11 #include <dm/device_compat.h>
  12 #include <linux/errno.h>
  13 #include <asm/io.h>
  14 #include <asm/gpio.h>
  15 #include <asm/arch/imx-regs.h>
  16 #include <asm/arch/clock.h>
  17 #include <asm/mach-imx/spi.h>
  18
  19 DECLARE_GLOBAL_DATA_PTR;
  20
  21 #ifdef CONFIG_MX27
  22 /* i.MX27 has a completely wrong register layout and register definitions in the
  23  * datasheet, the correct one is in the Freescale's Linux driver */
  24
  25 #error "i.MX27 CSPI not supported due to drastic differences in register definitions" \
  26 "See linux mxc_spi driver from Freescale for details."
  27 #endif
  28
  29 __weak int board_spi_cs_gpio(unsigned bus, unsigned cs)
  30 {
  31         return -1;
  32 }
  33
  34 #define OUT     MXC_GPIO_DIRECTION_OUT
  35
  36 #define reg_read readl
  37 #define reg_write(a, v) writel(v, a)
  38
  39 #if !defined(CONFIG_SYS_SPI_MXC_WAIT)
  40 #define CONFIG_SYS_SPI_MXC_WAIT         (CONFIG_SYS_HZ/100)     /* 10 ms */
  41 #endif
  42
  43 #define MAX_CS_COUNT    4
  44
  45 struct mxc_spi_slave {
  46         struct spi_slave slave;
  47         unsigned long   base;
  48         u32             ctrl_reg;
  49 #if defined(MXC_ECSPI)
  50         u32             cfg_reg;
  51 #endif
  52         int             gpio;
  53         int             ss_pol;
  54         unsigned int    max_hz;
  55         unsigned int    mode;
  56         struct gpio_desc ss;
  57         struct gpio_desc cs_gpios[MAX_CS_COUNT];
  58         struct udevice *dev;
  59 };
  60
  61 static inline struct mxc_spi_slave *to_mxc_spi_slave(struct spi_slave *slave)
  62 {
  63         return container_of(slave, struct mxc_spi_slave, slave);
  64 }
  65
  66 static void mxc_spi_cs_activate(struct mxc_spi_slave *mxcs)
  67 {
  68 #if defined(CONFIG_DM_SPI)
  69         struct udevice *dev = mxcs->dev;
  70         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
  71
  72         u32 cs = slave_plat->cs;
  73
  74         if (!dm_gpio_is_valid(&mxcs->cs_gpios[cs]))
  75                 return;
  76
  77         dm_gpio_set_value(&mxcs->cs_gpios[cs], 1);
  78 #else
  79         if (mxcs->gpio > 0)
  80                 gpio_set_value(mxcs->gpio, mxcs->ss_pol);
  81 #endif
  82 }
  83
  84 static void mxc_spi_cs_deactivate(struct mxc_spi_slave *mxcs)
  85 {
  86 #if defined(CONFIG_DM_SPI)
  87         struct udevice *dev = mxcs->dev;
  88         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
  89
  90         u32 cs = slave_plat->cs;
  91
  92         if (!dm_gpio_is_valid(&mxcs->cs_gpios[cs]))
  93                 return;
  94
  95         dm_gpio_set_value(&mxcs->cs_gpios[cs], 0);
  96 #else
  97         if (mxcs->gpio > 0)
  98                 gpio_set_value(mxcs->gpio, !(mxcs->ss_pol));
  99 #endif
 100 }
 101
 102 u32 get_cspi_div(u32 div)
 103 {
 104         int i;
 105
 106         for (i = 0; i < 8; i++) {
 107                 if (div <= (4 << i))
 108                         return i;
 109         }
 110         return i;
 111 }
 112
 113 #ifdef MXC_CSPI
 114 static s32 spi_cfg_mxc(struct mxc_spi_slave *mxcs, unsigned int cs)
 115 {
 116         unsigned int ctrl_reg;
 117         u32 clk_src;
 118         u32 div;
 119         unsigned int max_hz = mxcs->max_hz;
 120         unsigned int mode = mxcs->mode;
 121
 122         clk_src = mxc_get_clock(MXC_CSPI_CLK);
 123
 124         div = DIV_ROUND_UP(clk_src, max_hz);
 125         div = get_cspi_div(div);
 126
 127         debug("clk %d Hz, div %d, real clk %d Hz\n",
 128                 max_hz, div, clk_src / (4 << div));
 129
 130         ctrl_reg = MXC_CSPICTRL_CHIPSELECT(cs) |
 131                 MXC_CSPICTRL_BITCOUNT(MXC_CSPICTRL_MAXBITS) |
 132                 MXC_CSPICTRL_DATARATE(div) |
 133                 MXC_CSPICTRL_EN |
 134 #ifdef CONFIG_MX35
 135                 MXC_CSPICTRL_SSCTL |
 136 #endif
 137                 MXC_CSPICTRL_MODE;
 138
 139         if (mode & SPI_CPHA)
 140                 ctrl_reg |= MXC_CSPICTRL_PHA;
 141         if (mode & SPI_CPOL)
 142                 ctrl_reg |= MXC_CSPICTRL_POL;
 143         if (mode & SPI_CS_HIGH)
 144                 ctrl_reg |= MXC_CSPICTRL_SSPOL;
 145         mxcs->ctrl_reg = ctrl_reg;
 146
 147         return 0;
 148 }
 149 #endif
 150
 151 #ifdef MXC_ECSPI
 152 static s32 spi_cfg_mxc(struct mxc_spi_slave *mxcs, unsigned int cs)
 153 {
 154         u32 clk_src = mxc_get_clock(MXC_CSPI_CLK);
 155         s32 reg_ctrl, reg_config;
 156         u32 ss_pol = 0, sclkpol = 0, sclkpha = 0, sclkctl = 0;
 157         u32 pre_div = 0, post_div = 0;
 158         struct cspi_regs *regs = (struct cspi_regs *)mxcs->base;
 159         unsigned int max_hz = mxcs->max_hz;
 160         unsigned int mode = mxcs->mode;
 161
 162         /*
 163          * Reset SPI and set all CSs to master mode, if toggling
 164          * between slave and master mode we might see a glitch
 165          * on the clock line
 166          */
 167         reg_ctrl = MXC_CSPICTRL_MODE_MASK;
 168         reg_write(&regs->ctrl, reg_ctrl);
 169         reg_ctrl |=  MXC_CSPICTRL_EN;
 170         reg_write(&regs->ctrl, reg_ctrl);
 171
 172         if (clk_src > max_hz) {
 173                 pre_div = (clk_src - 1) / max_hz;
 174                 /* fls(1) = 1, fls(0x80000000) = 32, fls(16) = 5 */
 175                 post_div = fls(pre_div);
 176                 if (post_div > 4) {
 177                         post_div -= 4;
 178                         if (post_div >= 16) {
 179                                 printf("Error: no divider for the freq: %d\n",
 180                                         max_hz);
 181                                 return -1;
 182                         }
 183                         pre_div >>= post_div;
 184                 } else {
 185                         post_div = 0;
 186                 }
 187         }
 188
 189         debug("pre_div = %d, post_div=%d\n", pre_div, post_div);
 190         reg_ctrl = (reg_ctrl & ~MXC_CSPICTRL_SELCHAN(3)) |
 191                 MXC_CSPICTRL_SELCHAN(cs);
 192         reg_ctrl = (reg_ctrl & ~MXC_CSPICTRL_PREDIV(0x0F)) |
 193                 MXC_CSPICTRL_PREDIV(pre_div);
 194         reg_ctrl = (reg_ctrl & ~MXC_CSPICTRL_POSTDIV(0x0F)) |
 195                 MXC_CSPICTRL_POSTDIV(post_div);
 196
 197         if (mode & SPI_CS_HIGH)
 198                 ss_pol = 1;
 199
 200         if (mode & SPI_CPOL) {
 201                 sclkpol = 1;
 202                 sclkctl = 1;
 203         }
 204
 205         if (mode & SPI_CPHA)
 206                 sclkpha = 1;
 207
 208         reg_config = reg_read(&regs->cfg);
 209
 210         /*
 211          * Configuration register setup
 212          * The MX51 supports different setup for each SS
 213          */
 214         reg_config = (reg_config & ~(1 << (cs + MXC_CSPICON_SSPOL))) |
 215                 (ss_pol << (cs + MXC_CSPICON_SSPOL));
 216         reg_config = (reg_config & ~(1 << (cs + MXC_CSPICON_POL))) |
 217                 (sclkpol << (cs + MXC_CSPICON_POL));
 218         reg_config = (reg_config & ~(1 << (cs + MXC_CSPICON_CTL))) |
 219                 (sclkctl << (cs + MXC_CSPICON_CTL));
 220         reg_config = (reg_config & ~(1 << (cs + MXC_CSPICON_PHA))) |
 221                 (sclkpha << (cs + MXC_CSPICON_PHA));
 222
 223         debug("reg_ctrl = 0x%x\n", reg_ctrl);
 224         reg_write(&regs->ctrl, reg_ctrl);
 225         debug("reg_config = 0x%x\n", reg_config);
 226         reg_write(&regs->cfg, reg_config);
 227
 228         /* save config register and control register */
 229         mxcs->ctrl_reg = reg_ctrl;
 230         mxcs->cfg_reg = reg_config;
 231
 232         /* clear interrupt reg */
 233         reg_write(&regs->intr, 0);
 234         reg_write(&regs->stat, MXC_CSPICTRL_TC | MXC_CSPICTRL_RXOVF);
 235
 236         return 0;
 237 }
 238 #endif
 239
 240 int spi_xchg_single(struct mxc_spi_slave *mxcs, unsigned int bitlen,
 241         const u8 *dout, u8 *din, unsigned long flags)
 242 {
 243         int nbytes = DIV_ROUND_UP(bitlen, 8);
 244         u32 data, cnt, i;
 245         struct cspi_regs *regs = (struct cspi_regs *)mxcs->base;
 246         u32 ts;
 247         int status;
 248
 249         debug("%s: bitlen %d dout 0x%lx din 0x%lx\n",
 250                 __func__, bitlen, (ulong)dout, (ulong)din);
 251
 252         mxcs->ctrl_reg = (mxcs->ctrl_reg &
 253                 ~MXC_CSPICTRL_BITCOUNT(MXC_CSPICTRL_MAXBITS)) |
 254                 MXC_CSPICTRL_BITCOUNT(bitlen - 1);
 255
 256         reg_write(&regs->ctrl, mxcs->ctrl_reg | MXC_CSPICTRL_EN);
 257 #ifdef MXC_ECSPI
 258         reg_write(&regs->cfg, mxcs->cfg_reg);
 259 #endif
 260
 261         /* Clear interrupt register */
 262         reg_write(&regs->stat, MXC_CSPICTRL_TC | MXC_CSPICTRL_RXOVF);
 263
 264         /*
 265          * The SPI controller works only with words,
 266          * check if less than a word is sent.
 267          * Access to the FIFO is only 32 bit
 268          */
 269         if (bitlen % 32) {
 270                 data = 0;
 271                 cnt = (bitlen % 32) / 8;
 272                 if (dout) {
 273                         for (i = 0; i < cnt; i++) {
 274                                 data = (data << 8) | (*dout++ & 0xFF);
 275                         }
 276                 }
 277                 debug("Sending SPI 0x%x\n", data);
 278
 279                 reg_write(&regs->txdata, data);
 280                 nbytes -= cnt;
 281         }
 282
 283         data = 0;
 284
 285         while (nbytes > 0) {
 286                 data = 0;
 287                 if (dout) {
 288                         /* Buffer is not 32-bit aligned */
 289                         if ((unsigned long)dout & 0x03) {
 290                                 data = 0;
 291                                 for (i = 0; i < 4; i++)
 292                                         data = (data << 8) | (*dout++ & 0xFF);
 293                         } else {
 294                                 data = *(u32 *)dout;
 295                                 data = cpu_to_be32(data);
 296                                 dout += 4;
 297                         }
 298                 }
 299                 debug("Sending SPI 0x%x\n", data);
 300                 reg_write(&regs->txdata, data);
 301                 nbytes -= 4;
 302         }
 303
 304         /* FIFO is written, now starts the transfer setting the XCH bit */
 305         reg_write(&regs->ctrl, mxcs->ctrl_reg |
 306                 MXC_CSPICTRL_EN | MXC_CSPICTRL_XCH);
 307
 308         ts = get_timer(0);
 309         status = reg_read(&regs->stat);
 310         /* Wait until the TC (Transfer completed) bit is set */
 311         while ((status & MXC_CSPICTRL_TC) == 0) {
 312                 if (get_timer(ts) > CONFIG_SYS_SPI_MXC_WAIT) {
 313                         printf("spi_xchg_single: Timeout!\n");
 314                         return -1;
 315                 }
 316                 status = reg_read(&regs->stat);
 317         }
 318
 319         /* Transfer completed, clear any pending request */
 320         reg_write(&regs->stat, MXC_CSPICTRL_TC | MXC_CSPICTRL_RXOVF);
 321
 322         nbytes = DIV_ROUND_UP(bitlen, 8);
 323
 324         cnt = nbytes % 32;
 325
 326         if (bitlen % 32) {
 327                 data = reg_read(&regs->rxdata);
 328                 cnt = (bitlen % 32) / 8;
 329                 data = cpu_to_be32(data) >> ((sizeof(data) - cnt) * 8);
 330                 debug("SPI Rx unaligned: 0x%x\n", data);
 331                 if (din) {
 332                         memcpy(din, &data, cnt);
 333                         din += cnt;
 334                 }
 335                 nbytes -= cnt;
 336         }
 337
 338         while (nbytes > 0) {
 339                 u32 tmp;
 340                 tmp = reg_read(&regs->rxdata);
 341                 data = cpu_to_be32(tmp);
 342                 debug("SPI Rx: 0x%x 0x%x\n", tmp, data);
 343                 cnt = min_t(u32, nbytes, sizeof(data));
 344                 if (din) {
 345                         memcpy(din, &data, cnt);
 346                         din += cnt;
 347                 }
 348                 nbytes -= cnt;
 349         }
 350
 351         return 0;
 352
 353 }
 354
 355 static int mxc_spi_xfer_internal(struct mxc_spi_slave *mxcs,
 356                                  unsigned int bitlen, const void *dout,
 357                                  void *din, unsigned long flags)
 358 {
 359         int n_bytes = DIV_ROUND_UP(bitlen, 8);
 360         int n_bits;
 361         int ret;
 362         u32 blk_size;
 363         u8 *p_outbuf = (u8 *)dout;
 364         u8 *p_inbuf = (u8 *)din;
 365
 366         if (!mxcs)
 367                 return -EINVAL;
 368
 369         if (flags & SPI_XFER_BEGIN)
 370                 mxc_spi_cs_activate(mxcs);
 371
 372         while (n_bytes > 0) {
 373                 if (n_bytes < MAX_SPI_BYTES)
 374                         blk_size = n_bytes;
 375                 else
 376                         blk_size = MAX_SPI_BYTES;
 377
 378                 n_bits = blk_size * 8;
 379
 380                 ret = spi_xchg_single(mxcs, n_bits, p_outbuf, p_inbuf, 0);
 381
 382                 if (ret)
 383                         return ret;
 384                 if (dout)
 385                         p_outbuf += blk_size;
 386                 if (din)
 387                         p_inbuf += blk_size;
 388                 n_bytes -= blk_size;
 389         }
 390
 391         if (flags & SPI_XFER_END) {
 392                 mxc_spi_cs_deactivate(mxcs);
 393         }
 394
 395         return 0;
 396 }
 397
 398 static int mxc_spi_claim_bus_internal(struct mxc_spi_slave *mxcs, int cs)
 399 {
 400         struct cspi_regs *regs = (struct cspi_regs *)mxcs->base;
 401         int ret;
 402
 403         reg_write(&regs->rxdata, 1);
 404         udelay(1);
 405         ret = spi_cfg_mxc(mxcs, cs);
 406         if (ret) {
 407                 printf("mxc_spi: cannot setup SPI controller\n");
 408                 return ret;
 409         }
 410         reg_write(&regs->period, MXC_CSPIPERIOD_32KHZ);
 411         reg_write(&regs->intr, 0);
 412
 413         return 0;
 414 }
 415
 416 #ifndef CONFIG_DM_SPI
 417 int spi_xfer(struct spi_slave *slave, unsigned int bitlen, const void *dout,
 418                 void *din, unsigned long flags)
 419 {
 420         struct mxc_spi_slave *mxcs = to_mxc_spi_slave(slave);
 421
 422         return mxc_spi_xfer_internal(mxcs, bitlen, dout, din, flags);
 423 }
 424
 425 /*
 426  * Some SPI devices require active chip-select over multiple
 427  * transactions, we achieve this using a GPIO. Still, the SPI
 428  * controller has to be configured to use one of its own chipselects.
 429  * To use this feature you have to implement board_spi_cs_gpio() to assign
 430  * a gpio value for each cs (-1 if cs doesn't need to use gpio).
 431  * You must use some unused on this SPI controller cs between 0 and 3.
 432  */
 433 static int setup_cs_gpio(struct mxc_spi_slave *mxcs,
 434                          unsigned int bus, unsigned int cs)
 435 {
 436         int ret;
 437
 438         mxcs->gpio = board_spi_cs_gpio(bus, cs);
 439         if (mxcs->gpio == -1)
 440                 return 0;
 441
 442         gpio_request(mxcs->gpio, "spi-cs");
 443         ret = gpio_direction_output(mxcs->gpio, !(mxcs->ss_pol));
 444         if (ret) {
 445                 printf("mxc_spi: cannot setup gpio %d\n", mxcs->gpio);
 446                 return -EINVAL;
 447         }
 448
 449         return 0;
 450 }
 451
 452 static unsigned long spi_bases[] = {
 453         MXC_SPI_BASE_ADDRESSES
 454 };
 455
 456 struct spi_slave *spi_setup_slave(unsigned int bus, unsigned int cs,
 457                         unsigned int max_hz, unsigned int mode)
 458 {
 459         struct mxc_spi_slave *mxcs;
 460         int ret;
 461
 462         if (bus >= ARRAY_SIZE(spi_bases))
 463                 return NULL;
 464
 465         if (max_hz == 0) {
 466                 printf("Error: desired clock is 0\n");
 467                 return NULL;
 468         }
 469
 470         mxcs = spi_alloc_slave(struct mxc_spi_slave, bus, cs);
 471         if (!mxcs) {
 472                 puts("mxc_spi: SPI Slave not allocated !\n");
 473                 return NULL;
 474         }
 475
 476         mxcs->ss_pol = (mode & SPI_CS_HIGH) ? 1 : 0;
 477
 478         ret = setup_cs_gpio(mxcs, bus, cs);
 479         if (ret < 0) {
 480                 free(mxcs);
 481                 return NULL;
 482         }
 483
 484         mxcs->base = spi_bases[bus];
 485         mxcs->max_hz = max_hz;
 486         mxcs->mode = mode;
 487
 488         return &mxcs->slave;
 489 }
 490
 491 void spi_free_slave(struct spi_slave *slave)
 492 {
 493         struct mxc_spi_slave *mxcs = to_mxc_spi_slave(slave);
 494
 495         free(mxcs);
 496 }
 497
 498 int spi_claim_bus(struct spi_slave *slave)
 499 {
 500         struct mxc_spi_slave *mxcs = to_mxc_spi_slave(slave);
 501
 502         return mxc_spi_claim_bus_internal(mxcs, slave->cs);
 503 }
 504
 505 void spi_release_bus(struct spi_slave *slave)
 506 {
 507         /* TODO: Shut the controller down */
 508 }
 509 #else
 510
 511 static int mxc_spi_probe(struct udevice *bus)
 512 {
 513         struct mxc_spi_slave *mxcs = dev_get_platdata(bus);
 514         int node = dev_of_offset(bus);
 515         const void *blob = gd->fdt_blob;
 516         int ret;
 517         int i;
 518
 519         ret = gpio_request_list_by_name(bus, "cs-gpios", mxcs->cs_gpios,
 520                                         ARRAY_SIZE(mxcs->cs_gpios), 0);
 521         if (ret < 0) {
 522                 pr_err("Can't get %s gpios! Error: %d", bus->name, ret);
 523                 return ret;
 524         }
 525
 526         for (i = 0; i < ARRAY_SIZE(mxcs->cs_gpios); i++) {
 527                 if (!dm_gpio_is_valid(&mxcs->cs_gpios[i]))
 528                         continue;
 529
 530                 ret = dm_gpio_set_dir_flags(&mxcs->cs_gpios[i],
 531                                             GPIOD_IS_OUT | GPIOD_ACTIVE_LOW);
 532                 if (ret) {
 533                         dev_err(bus, "Setting cs %d error\n", i);
 534                         return ret;
 535                 }
 536         }
 537
 538         mxcs->base = devfdt_get_addr(bus);
 539         if (mxcs->base == FDT_ADDR_T_NONE)
 540                 return -ENODEV;
 541
 542         mxcs->max_hz = fdtdec_get_int(blob, node, "spi-max-frequency",
 543                                       20000000);
 544
 545         return 0;
 546 }
 547
 548 static int mxc_spi_xfer(struct udevice *dev, unsigned int bitlen,
 549                 const void *dout, void *din, unsigned long flags)
 550 {
 551         struct mxc_spi_slave *mxcs = dev_get_platdata(dev->parent);
 552
 553
 554         return mxc_spi_xfer_internal(mxcs, bitlen, dout, din, flags);
 555 }
 556
 557 static int mxc_spi_claim_bus(struct udevice *dev)
 558 {
 559         struct mxc_spi_slave *mxcs = dev_get_platdata(dev->parent);
 560         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 561
 562         mxcs->dev = dev;
 563
 564         return mxc_spi_claim_bus_internal(mxcs, slave_plat->cs);
 565 }
 566
 567 static int mxc_spi_release_bus(struct udevice *dev)
 568 {
 569         return 0;
 570 }
 571
 572 static int mxc_spi_set_speed(struct udevice *bus, uint speed)
 573 {
 574         /* Nothing to do */
 575         return 0;
 576 }
 577
 578 static int mxc_spi_set_mode(struct udevice *bus, uint mode)
 579 {
 580         struct mxc_spi_slave *mxcs = dev_get_platdata(bus);
 581
 582         mxcs->mode = mode;
 583         mxcs->ss_pol = (mode & SPI_CS_HIGH) ? 1 : 0;
 584
 585         return 0;
 586 }
 587
 588 static const struct dm_spi_ops mxc_spi_ops = {
 589         .claim_bus      = mxc_spi_claim_bus,
 590         .release_bus    = mxc_spi_release_bus,
 591         .xfer           = mxc_spi_xfer,
 592         .set_speed      = mxc_spi_set_speed,
 593         .set_mode       = mxc_spi_set_mode,
 594 };
 595
 596 static const struct udevice_id mxc_spi_ids[] = {
 597         { .compatible = "fsl,imx51-ecspi" },
 598         { }
 599 };
 600
 601 U_BOOT_DRIVER(mxc_spi) = {
 602         .name   = "mxc_spi",
 603         .id     = UCLASS_SPI,
 604         .of_match = mxc_spi_ids,
 605         .ops    = &mxc_spi_ops,
 606         .platdata_auto_alloc_size = sizeof(struct mxc_spi_slave),
 607         .probe  = mxc_spi_probe,
 608 };
 609 #endif