drivers/phy/phy-ti-am654.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /**
   3  * PCIe SERDES driver for AM654x SoC
   4  *
   5  * Copyright (C) 2018 Texas Instruments
   6  * Author: Kishon Vijay Abraham I <kishon@ti.com>
   7  */
   8
   9 #include <common.h>
  10 #include <clk-uclass.h>
  11 #include <dm.h>
  12 #include <dm/device.h>
  13 #include <dm/lists.h>
  14 #include <dt-bindings/phy/phy.h>
  15 #include <generic-phy.h>
  16 #include <asm/io.h>
  17 #include <asm/arch/sys_proto.h>
  18 #include <power-domain.h>
  19 #include <regmap.h>
  20 #include <syscon.h>
  21 #include <linux/err.h>
  22
  23 #define CMU_R07C                0x7c
  24 #define CMU_MASTER_CDN_O        BIT(24)
  25
  26 #define COMLANE_R138            0xb38
  27 #define CONFIG_VERSION_REG_MASK GENMASK(23, 16)
  28 #define CONFIG_VERSION_REG_SHIFT 16
  29 #define VERSION                 0x70
  30
  31 #define COMLANE_R190            0xb90
  32 #define L1_MASTER_CDN_O         BIT(9)
  33
  34 #define COMLANE_R194            0xb94
  35 #define CMU_OK_I_0              BIT(19)
  36
  37 #define SERDES_CTRL             0x1fd0
  38 #define POR_EN                  BIT(29)
  39
  40 #define WIZ_LANEXCTL_STS        0x1fe0
  41 #define TX0_ENABLE_OVL          BIT(31)
  42 #define TX0_ENABLE_MASK         GENMASK(30, 29)
  43 #define TX0_ENABLE_SHIFT        29
  44 #define TX0_DISABLE_STATE       0x0
  45 #define TX0_SLEEP_STATE         0x1
  46 #define TX0_SNOOZE_STATE        0x2
  47 #define TX0_ENABLE_STATE        0x3
  48 #define RX0_ENABLE_OVL          BIT(15)
  49 #define RX0_ENABLE_MASK         GENMASK(14, 13)
  50 #define RX0_ENABLE_SHIFT        13
  51 #define RX0_DISABLE_STATE       0x0
  52 #define RX0_SLEEP_STATE         0x1
  53 #define RX0_SNOOZE_STATE        0x2
  54 #define RX0_ENABLE_STATE        0x3
  55
  56 #define WIZ_PLL_CTRL            0x1ff4
  57 #define PLL_ENABLE_OVL          BIT(31)
  58 #define PLL_ENABLE_MASK         GENMASK(30, 29)
  59 #define PLL_ENABLE_SHIFT        29
  60 #define PLL_DISABLE_STATE       0x0
  61 #define PLL_SLEEP_STATE         0x1
  62 #define PLL_SNOOZE_STATE        0x2
  63 #define PLL_ENABLE_STATE        0x3
  64 #define PLL_OK                  BIT(28)
  65
  66 #define PLL_LOCK_TIME           1000    /* in milliseconds */
  67 #define SLEEP_TIME              100     /* in microseconds */
  68
  69 #define LANE_USB3               0x0
  70 #define LANE_PCIE0_LANE0        0x1
  71
  72 #define LANE_PCIE1_LANE0        0x0
  73 #define LANE_PCIE0_LANE1        0x1
  74
  75 #define SERDES_NUM_CLOCKS       3
  76
  77 /* SERDES control MMR bit offsets */
  78 #define SERDES_CTL_LANE_FUNC_SEL_SHIFT  0
  79 #define SERDES_CTL_LANE_FUNC_SEL_MASK   GENMASK(1, 0)
  80 #define SERDES_CTL_CLK_SEL_SHIFT        4
  81 #define SERDES_CTL_CLK_SEL_MASK         GENMASK(7, 4)
  82
  83 /**
  84  * struct serdes_am654_mux_clk_data - clock controller information structure
  85  */
  86 struct serdes_am654_mux_clk_data {
  87         struct regmap *regmap;
  88         struct clk_bulk parents;
  89 };
  90
  91 static int serdes_am654_mux_clk_probe(struct udevice *dev)
  92 {
  93         struct serdes_am654_mux_clk_data *data = dev_get_priv(dev);
  94         struct udevice *syscon;
  95         struct regmap *regmap;
  96         int ret;
  97
  98         debug("%s(dev=%s)\n", __func__, dev->name);
  99
 100         if (!data)
 101                 return -ENOMEM;
 102
 103         ret = uclass_get_device_by_phandle(UCLASS_SYSCON, dev,
 104                                            "ti,serdes-clk", &syscon);
 105         if (ret) {
 106                 dev_err(dev, "unable to find syscon device\n");
 107                 return ret;
 108         }
 109
 110         regmap = syscon_get_regmap(syscon);
 111         if (IS_ERR(regmap)) {
 112                 dev_err(dev, "Fail to get Syscon regmap\n");
 113                 return PTR_ERR(regmap);
 114         }
 115
 116         data->regmap = regmap;
 117
 118         ret = clk_get_bulk(dev, &data->parents);
 119         if (ret) {
 120                 dev_err(dev, "Failed to obtain parent clocks\n");
 121                 return ret;
 122         }
 123
 124         return 0;
 125 }
 126
 127 static int mux_table[SERDES_NUM_CLOCKS][3] = {
 128         /*
 129          * The entries represent values for selecting between
 130          * {left input, external reference clock, right input}
 131          * Only one of Left Output or Right Output should be used since
 132          * both left and right output clock uses the same bits and modifying
 133          * one clock will impact the other.
 134          */
 135         { BIT(2),               0, BIT(0) }, /* Mux of CMU refclk */
 136         {     -1,          BIT(3), BIT(1) }, /* Mux of Left Output */
 137         { BIT(1), BIT(3) | BIT(1),     -1 }, /* Mux of Right Output */
 138 };
 139
 140 static int serdes_am654_mux_clk_set_parent(struct clk *clk, struct clk *parent)
 141 {
 142         struct serdes_am654_mux_clk_data *data = dev_get_priv(clk->dev);
 143         u32 val;
 144         int i;
 145
 146         debug("%s(clk=%s, parent=%s)\n", __func__, clk->dev->name,
 147               parent->dev->name);
 148
 149         /*
 150          * Since we have the same device-tree node represent both the
 151          * clock and serdes device, we have two devices associated with
 152          * the serdes node. assigned-clocks for this node is processed twice,
 153          * once for the clock device and another time for the serdes
 154          * device. When it is processed for the clock device, it is before
 155          * the probe for clock device has been called. We ignore this case
 156          * and rely on assigned-clocks to be processed correctly for the
 157          * serdes case.
 158          */
 159         if (!data->regmap)
 160                 return 0;
 161
 162         for (i = 0; i < data->parents.count; i++) {
 163                 if (clk_is_match(&data->parents.clks[i], parent))
 164                         break;
 165         }
 166
 167         if (i >= data->parents.count)
 168                 return -EINVAL;
 169
 170         val = mux_table[clk->id][i];
 171         val <<= SERDES_CTL_CLK_SEL_SHIFT;
 172
 173         regmap_update_bits(data->regmap, 0, SERDES_CTL_CLK_SEL_MASK, val);
 174
 175         return 0;
 176 }
 177
 178 static struct clk_ops serdes_am654_mux_clk_ops = {
 179         .set_parent = serdes_am654_mux_clk_set_parent,
 180 };
 181
 182 U_BOOT_DRIVER(serdes_am654_mux_clk) = {
 183         .name = "ti-serdes-am654-mux-clk",
 184         .id = UCLASS_CLK,
 185         .probe = serdes_am654_mux_clk_probe,
 186         .priv_auto_alloc_size = sizeof(struct serdes_am654_mux_clk_data),
 187         .ops = &serdes_am654_mux_clk_ops,
 188 };
 189
 190 struct serdes_am654 {
 191         struct regmap *regmap;
 192         struct regmap *serdes_ctl;
 193 };
 194
 195 static int serdes_am654_enable_pll(struct serdes_am654 *phy)
 196 {
 197         u32 mask = PLL_ENABLE_OVL | PLL_ENABLE_MASK;
 198         u32 val = PLL_ENABLE_OVL | (PLL_ENABLE_STATE << PLL_ENABLE_SHIFT);
 199
 200         regmap_update_bits(phy->regmap, WIZ_PLL_CTRL, mask, val);
 201
 202         return regmap_read_poll_timeout(phy->regmap, WIZ_PLL_CTRL, val,
 203                                         val & PLL_OK, 1000, PLL_LOCK_TIME);
 204 }
 205
 206 static void serdes_am654_disable_pll(struct serdes_am654 *phy)
 207 {
 208         u32 mask = PLL_ENABLE_OVL | PLL_ENABLE_MASK;
 209
 210         regmap_update_bits(phy->regmap, WIZ_PLL_CTRL, mask, 0);
 211 }
 212
 213 static int serdes_am654_enable_txrx(struct serdes_am654 *phy)
 214 {
 215         u32 mask;
 216         u32 val;
 217
 218         /* Enable TX */
 219         mask = TX0_ENABLE_OVL | TX0_ENABLE_MASK;
 220         val = TX0_ENABLE_OVL | (TX0_ENABLE_STATE << TX0_ENABLE_SHIFT);
 221         regmap_update_bits(phy->regmap, WIZ_LANEXCTL_STS, mask, val);
 222
 223         /* Enable RX */
 224         mask = RX0_ENABLE_OVL | RX0_ENABLE_MASK;
 225         val = RX0_ENABLE_OVL | (RX0_ENABLE_STATE << RX0_ENABLE_SHIFT);
 226         regmap_update_bits(phy->regmap, WIZ_LANEXCTL_STS, mask, val);
 227
 228         return 0;
 229 }
 230
 231 static int serdes_am654_disable_txrx(struct serdes_am654 *phy)
 232 {
 233         u32 mask;
 234
 235         /* Disable TX */
 236         mask = TX0_ENABLE_OVL | TX0_ENABLE_MASK;
 237         regmap_update_bits(phy->regmap, WIZ_LANEXCTL_STS, mask, 0);
 238
 239         /* Disable RX */
 240         mask = RX0_ENABLE_OVL | RX0_ENABLE_MASK;
 241         regmap_update_bits(phy->regmap, WIZ_LANEXCTL_STS, mask, 0);
 242
 243         return 0;
 244 }
 245
 246 static int serdes_am654_power_on(struct phy *x)
 247 {
 248         struct serdes_am654 *phy = dev_get_priv(x->dev);
 249         int ret;
 250         u32 val;
 251
 252         ret = serdes_am654_enable_pll(phy);
 253         if (ret) {
 254                 dev_err(x->dev, "Failed to enable PLL\n");
 255                 return ret;
 256         }
 257
 258         ret = serdes_am654_enable_txrx(phy);
 259         if (ret) {
 260                 dev_err(x->dev, "Failed to enable TX RX\n");
 261                 return ret;
 262         }
 263
 264         return regmap_read_poll_timeout(phy->regmap, COMLANE_R194, val,
 265                                         val & CMU_OK_I_0, SLEEP_TIME,
 266                                         PLL_LOCK_TIME);
 267 }
 268
 269 static int serdes_am654_power_off(struct phy *x)
 270 {
 271         struct serdes_am654 *phy = dev_get_priv(x->dev);
 272
 273         serdes_am654_disable_txrx(phy);
 274         serdes_am654_disable_pll(phy);
 275
 276         return 0;
 277 }
 278
 279 static int serdes_am654_init(struct phy *x)
 280 {
 281         struct serdes_am654 *phy = dev_get_priv(x->dev);
 282         u32 mask;
 283         u32 val;
 284
 285         mask = CONFIG_VERSION_REG_MASK;
 286         val = VERSION << CONFIG_VERSION_REG_SHIFT;
 287         regmap_update_bits(phy->regmap, COMLANE_R138, mask, val);
 288
 289         val = CMU_MASTER_CDN_O;
 290         regmap_update_bits(phy->regmap, CMU_R07C, val, val);
 291
 292         val = L1_MASTER_CDN_O;
 293         regmap_update_bits(phy->regmap, COMLANE_R190, val, val);
 294
 295         return 0;
 296 }
 297
 298 static int serdes_am654_reset(struct phy *x)
 299 {
 300         struct serdes_am654 *phy = dev_get_priv(x->dev);
 301         u32 val;
 302
 303         val = POR_EN;
 304         regmap_update_bits(phy->regmap, SERDES_CTRL, val, val);
 305         mdelay(1);
 306         regmap_update_bits(phy->regmap, SERDES_CTRL, val, 0);
 307
 308         return 0;
 309 }
 310
 311 static int serdes_am654_of_xlate(struct phy *x,
 312                                  struct ofnode_phandle_args *args)
 313 {
 314         struct serdes_am654 *phy = dev_get_priv(x->dev);
 315
 316         if (args->args_count != 2) {
 317                 dev_err(phy->dev, "Invalid DT PHY argument count: %d\n",
 318                         args->args_count);
 319                 return -EINVAL;
 320         }
 321
 322         if (args->args[0] != PHY_TYPE_PCIE) {
 323                 dev_err(phy->dev, "Unrecognized PHY type: %d\n",
 324                         args->args[0]);
 325                 return -EINVAL;
 326         }
 327
 328         x->id = args->args[0] | (args->args[1] << 16);
 329
 330         /* Setup mux mode using second argument */
 331         regmap_update_bits(phy->serdes_ctl, 0, SERDES_CTL_LANE_FUNC_SEL_MASK,
 332                            args->args[1]);
 333
 334         return 0;
 335 }
 336
 337 static int serdes_am654_bind(struct udevice *dev)
 338 {
 339         int ret;
 340
 341         ret = device_bind_driver_to_node(dev->parent,
 342                                          "ti-serdes-am654-mux-clk",
 343                                          dev_read_name(dev), dev->node,
 344                                          NULL);
 345         if (ret) {
 346                 dev_err(dev, "%s: not able to bind clock driver\n", __func__);
 347                 return ret;
 348         }
 349
 350         return 0;
 351 }
 352
 353 static int serdes_am654_probe(struct udevice *dev)
 354 {
 355         struct serdes_am654 *phy = dev_get_priv(dev);
 356         struct power_domain serdes_pwrdmn;
 357         struct regmap *serdes_ctl;
 358         struct regmap *map;
 359         int ret;
 360
 361         ret = regmap_init_mem(dev_ofnode(dev), &map);
 362         if (ret)
 363                 return ret;
 364
 365         phy->regmap = map;
 366
 367         serdes_ctl = syscon_regmap_lookup_by_phandle(dev, "ti,serdes-clk");
 368         if (IS_ERR(serdes_ctl)) {
 369                 dev_err(dev, "unable to find syscon device\n");
 370                 return PTR_ERR(serdes_ctl);
 371         }
 372
 373         phy->serdes_ctl = serdes_ctl;
 374
 375         ret = power_domain_get_by_index(dev, &serdes_pwrdmn, 0);
 376         if (ret) {
 377                 dev_err(dev, "failed to get power domain\n");
 378                 return ret;
 379         }
 380
 381         ret = power_domain_on(&serdes_pwrdmn);
 382         if (ret) {
 383                 dev_err(dev, "Power domain on failed\n");
 384                 return ret;
 385         }
 386
 387         return 0;
 388 }
 389
 390 static const struct udevice_id serdes_am654_phy_ids[] = {
 391         {
 392                 .compatible = "ti,phy-am654-serdes",
 393         },
 394 };
 395
 396 static const struct phy_ops serdes_am654_phy_ops = {
 397         .reset          = serdes_am654_reset,
 398         .init           = serdes_am654_init,
 399         .power_on       = serdes_am654_power_on,
 400         .power_off      = serdes_am654_power_off,
 401         .of_xlate       = serdes_am654_of_xlate,
 402 };
 403
 404 U_BOOT_DRIVER(am654_serdes_phy) = {
 405         .name   = "am654_serdes_phy",
 406         .id     = UCLASS_PHY,
 407         .of_match = serdes_am654_phy_ids,
 408         .bind = serdes_am654_bind,
 409         .ops = &serdes_am654_phy_ops,
 410         .probe = serdes_am654_probe,
 411         .priv_auto_alloc_size = sizeof(struct serdes_am654),
 412 };