drivers/phy/marvell/comphy_a3700.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2015-2016 Marvell International Ltd.
   4  */
   5
   6 #include <common.h>
   7 #include <fdtdec.h>
   8 #include <log.h>
   9 #include <asm/io.h>
  10 #include <asm/arch/cpu.h>
  11 #include <asm/arch/soc.h>
  12
  13 #include "comphy_a3700.h"
  14
  15 DECLARE_GLOBAL_DATA_PTR;
  16
  17 struct comphy_mux_data a3700_comphy_mux_data[] = {
  18 /* Lane 0 */
  19         {
  20                 4,
  21                 {
  22                         { PHY_TYPE_UNCONNECTED, 0x0 },
  23                         { PHY_TYPE_SGMII1,      0x0 },
  24                         { PHY_TYPE_USB3_HOST0,  0x1 },
  25                         { PHY_TYPE_USB3_DEVICE, 0x1 }
  26                 }
  27         },
  28 /* Lane 1 */
  29         {
  30                 3,
  31                 {
  32                         { PHY_TYPE_UNCONNECTED, 0x0},
  33                         { PHY_TYPE_SGMII0,      0x0},
  34                         { PHY_TYPE_PEX0,        0x1}
  35                 }
  36         },
  37 /* Lane 2 */
  38         {
  39                 4,
  40                 {
  41                         { PHY_TYPE_UNCONNECTED, 0x0},
  42                         { PHY_TYPE_SATA0,       0x0},
  43                         { PHY_TYPE_USB3_HOST0,  0x1},
  44                         { PHY_TYPE_USB3_DEVICE, 0x1}
  45                 }
  46         },
  47 };
  48
  49 struct sgmii_phy_init_data_fix {
  50         u16 addr;
  51         u16 value;
  52 };
  53
  54 /* Changes to 40M1G25 mode data required for running 40M3G125 init mode */
  55 static struct sgmii_phy_init_data_fix sgmii_phy_init_fix[] = {
  56         {0x005, 0x07CC}, {0x015, 0x0000}, {0x01B, 0x0000}, {0x01D, 0x0000},
  57         {0x01E, 0x0000}, {0x01F, 0x0000}, {0x020, 0x0000}, {0x021, 0x0030},
  58         {0x026, 0x0888}, {0x04D, 0x0152}, {0x04F, 0xA020}, {0x050, 0x07CC},
  59         {0x053, 0xE9CA}, {0x055, 0xBD97}, {0x071, 0x3015}, {0x076, 0x03AA},
  60         {0x07C, 0x0FDF}, {0x0C2, 0x3030}, {0x0C3, 0x8000}, {0x0E2, 0x5550},
  61         {0x0E3, 0x12A4}, {0x0E4, 0x7D00}, {0x0E6, 0x0C83}, {0x101, 0xFCC0},
  62         {0x104, 0x0C10}
  63 };
  64
  65 /* 40M1G25 mode init data */
  66 static u16 sgmii_phy_init[512] = {
  67         /* 0       1       2       3       4       5       6       7 */
  68         /*-----------------------------------------------------------*/
  69         /* 8       9       A       B       C       D       E       F */
  70         0x3110, 0xFD83, 0x6430, 0x412F, 0x82C0, 0x06FA, 0x4500, 0x6D26, /* 00 */
  71         0xAFC0, 0x8000, 0xC000, 0x0000, 0x2000, 0x49CC, 0x0BC9, 0x2A52, /* 08 */
  72         0x0BD2, 0x0CDE, 0x13D2, 0x0CE8, 0x1149, 0x10E0, 0x0000, 0x0000, /* 10 */
  73         0x0000, 0x0000, 0x0000, 0x0001, 0x0000, 0x4134, 0x0D2D, 0xFFFF, /* 18 */
  74         0xFFE0, 0x4030, 0x1016, 0x0030, 0x0000, 0x0800, 0x0866, 0x0000, /* 20 */
  75         0x0000, 0x0000, 0xFFFF, 0xFFFF, 0xFFFF, 0xFFFF, 0xFFFF, 0xFFFF, /* 28 */
  76         0xFFFF, 0xFFFF, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /* 30 */
  77         0x0000, 0x0000, 0x000F, 0x6A62, 0x1988, 0x3100, 0x3100, 0x3100, /* 38 */
  78         0x3100, 0xA708, 0x2430, 0x0830, 0x1030, 0x4610, 0xFF00, 0xFF00, /* 40 */
  79         0x0060, 0x1000, 0x0400, 0x0040, 0x00F0, 0x0155, 0x1100, 0xA02A, /* 48 */
  80         0x06FA, 0x0080, 0xB008, 0xE3ED, 0x5002, 0xB592, 0x7A80, 0x0001, /* 50 */
  81         0x020A, 0x8820, 0x6014, 0x8054, 0xACAA, 0xFC88, 0x2A02, 0x45CF, /* 58 */
  82         0x000F, 0x1817, 0x2860, 0x064F, 0x0000, 0x0204, 0x1800, 0x6000, /* 60 */
  83         0x810F, 0x4F23, 0x4000, 0x4498, 0x0850, 0x0000, 0x000E, 0x1002, /* 68 */
  84         0x9D3A, 0x3009, 0xD066, 0x0491, 0x0001, 0x6AB0, 0x0399, 0x3780, /* 70 */
  85         0x0040, 0x5AC0, 0x4A80, 0x0000, 0x01DF, 0x0000, 0x0007, 0x0000, /* 78 */
  86         0x2D54, 0x00A1, 0x4000, 0x0100, 0xA20A, 0x0000, 0x0000, 0x0000, /* 80 */
  87         0x0000, 0x0000, 0x0000, 0x7400, 0x0E81, 0x1000, 0x1242, 0x0210, /* 88 */
  88         0x80DF, 0x0F1F, 0x2F3F, 0x4F5F, 0x6F7F, 0x0F1F, 0x2F3F, 0x4F5F, /* 90 */
  89         0x6F7F, 0x4BAD, 0x0000, 0x0000, 0x0800, 0x0000, 0x2400, 0xB651, /* 98 */
  90         0xC9E0, 0x4247, 0x0A24, 0x0000, 0xAF19, 0x1004, 0x0000, 0x0000, /* A0 */
  91         0x0000, 0x0013, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /* A8 */
  92         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /* B0 */
  93         0x0000, 0x0000, 0x0000, 0x0060, 0x0000, 0x0000, 0x0000, 0x0000, /* B8 */
  94         0x0000, 0x0000, 0x3010, 0xFA00, 0x0000, 0x0000, 0x0000, 0x0003, /* C0 */
  95         0x1618, 0x8200, 0x8000, 0x0400, 0x050F, 0x0000, 0x0000, 0x0000, /* C8 */
  96         0x4C93, 0x0000, 0x1000, 0x1120, 0x0010, 0x1242, 0x1242, 0x1E00, /* D0 */
  97         0x0000, 0x0000, 0x0000, 0x00F8, 0x0000, 0x0041, 0x0800, 0x0000, /* D8 */
  98         0x82A0, 0x572E, 0x2490, 0x14A9, 0x4E00, 0x0000, 0x0803, 0x0541, /* E0 */
  99         0x0C15, 0x0000, 0x0000, 0x0400, 0x2626, 0x0000, 0x0000, 0x4200, /* E8 */
 100         0x0000, 0xAA55, 0x1020, 0x0000, 0x0000, 0x5010, 0x0000, 0x0000, /* F0 */
 101         0x0000, 0x0000, 0x5000, 0x0000, 0x0000, 0x0000, 0x02F2, 0x0000, /* F8 */
 102         0x101F, 0xFDC0, 0x4000, 0x8010, 0x0110, 0x0006, 0x0000, 0x0000, /*100 */
 103         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*108 */
 104         0x04CF, 0x0000, 0x04CF, 0x0000, 0x04CF, 0x0000, 0x04C6, 0x0000, /*110 */
 105         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*118 */
 106         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*120 */
 107         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*128 */
 108         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*130 */
 109         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*138 */
 110         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*140 */
 111         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*148 */
 112         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*150 */
 113         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*158 */
 114         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*160 */
 115         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*168 */
 116         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*170 */
 117         0x0000, 0x0000, 0x0000, 0x00F0, 0x08A2, 0x3112, 0x0A14, 0x0000, /*178 */
 118         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*180 */
 119         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*188 */
 120         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*190 */
 121         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*198 */
 122         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1A0 */
 123         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1A8 */
 124         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1B0 */
 125         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1B8 */
 126         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1C0 */
 127         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1C8 */
 128         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1D0 */
 129         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1D8 */
 130         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1E0 */
 131         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1E8 */
 132         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, /*1F0 */
 133         0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000, 0x0000  /*1F8 */
 134 };
 135
 136 /*
 137  * comphy_poll_reg
 138  *
 139  * return: 1 on success, 0 on timeout
 140  */
 141 static u32 comphy_poll_reg(void *addr, u32 val, u32 mask, u8 op_type)
 142 {
 143         u32 rval = 0xDEAD, timeout;
 144
 145         for (timeout = PLL_LOCK_TIMEOUT; timeout > 0; timeout--) {
 146                 if (op_type == POLL_16B_REG)
 147                         rval = readw(addr);     /* 16 bit */
 148                 else
 149                         rval = readl(addr) ;    /* 32 bit */
 150
 151                 if ((rval & mask) == val)
 152                         return 1;
 153
 154                 udelay(10000);
 155         }
 156
 157         debug("Time out waiting (%p = %#010x)\n", addr, rval);
 158         return 0;
 159 }
 160
 161 /*
 162  * comphy_pcie_power_up
 163  *
 164  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 165  */
 166 static int comphy_pcie_power_up(u32 speed, u32 invert)
 167 {
 168         int ret;
 169
 170         debug_enter();
 171
 172         /*
 173          * 1. Enable max PLL.
 174          */
 175         reg_set16(phy_addr(PCIE, LANE_CFG1), bf_use_max_pll_rate, 0);
 176
 177         /*
 178          * 2. Select 20 bit SERDES interface.
 179          */
 180         reg_set16(phy_addr(PCIE, GLOB_CLK_SRC_LO), bf_cfg_sel_20b, 0);
 181
 182         /*
 183          * 3. Force to use reg setting for PCIe mode
 184          */
 185         reg_set16(phy_addr(PCIE, MISC_REG1), bf_sel_bits_pcie_force, 0);
 186
 187         /*
 188          * 4. Change RX wait
 189          */
 190         reg_set16(phy_addr(PCIE, PWR_MGM_TIM1), 0x10C, 0xFFFF);
 191
 192         /*
 193          * 5. Enable idle sync
 194          */
 195         reg_set16(phy_addr(PCIE, UNIT_CTRL), 0x60 | rb_idle_sync_en, 0xFFFF);
 196
 197         /*
 198          * 6. Enable the output of 100M/125M/500M clock
 199          */
 200         reg_set16(phy_addr(PCIE, MISC_REG0),
 201                   0xA00D | rb_clk500m_en | rb_clk100m_125m_en, 0xFFFF);
 202
 203         /*
 204          * 7. Enable TX
 205          */
 206         reg_set(PCIE_REF_CLK_ADDR, 0x1342, 0xFFFFFFFF);
 207
 208         /*
 209          * 8. Check crystal jumper setting and program the Power and PLL
 210          *    Control accordingly
 211          */
 212         if (get_ref_clk() == 40) {
 213                 /* 40 MHz */
 214                 reg_set16(phy_addr(PCIE, PWR_PLL_CTRL), 0xFC63, 0xFFFF);
 215         } else {
 216                 /* 25 MHz */
 217                 reg_set16(phy_addr(PCIE, PWR_PLL_CTRL), 0xFC62, 0xFFFF);
 218         }
 219
 220         /*
 221          * 9. Override Speed_PLL value and use MAC PLL
 222          */
 223         reg_set16(phy_addr(PCIE, KVCO_CAL_CTRL), 0x0040 | rb_use_max_pll_rate,
 224                   0xFFFF);
 225
 226         /*
 227          * 10. Check the Polarity invert bit
 228          */
 229         if (invert & PHY_POLARITY_TXD_INVERT)
 230                 reg_set16(phy_addr(PCIE, SYNC_PATTERN), phy_txd_inv, 0);
 231
 232         if (invert & PHY_POLARITY_RXD_INVERT)
 233                 reg_set16(phy_addr(PCIE, SYNC_PATTERN), phy_rxd_inv, 0);
 234
 235         /*
 236          * 11. Release SW reset
 237          */
 238         reg_set16(phy_addr(PCIE, GLOB_PHY_CTRL0),
 239                   rb_mode_core_clk_freq_sel | rb_mode_pipe_width_32,
 240                   bf_soft_rst | bf_mode_refdiv);
 241
 242         /* Wait for > 55 us to allow PCLK be enabled */
 243         udelay(PLL_SET_DELAY_US);
 244
 245         /* Assert PCLK enabled */
 246         ret = comphy_poll_reg(phy_addr(PCIE, LANE_STAT1),       /* address */
 247                               rb_txdclk_pclk_en,                /* value */
 248                               rb_txdclk_pclk_en,                /* mask */
 249                               POLL_16B_REG);                    /* 16bit */
 250         if (!ret)
 251                 printf("Failed to lock PCIe PLL\n");
 252
 253         debug_exit();
 254
 255         /* Return the status of the PLL */
 256         return ret;
 257 }
 258
 259 /*
 260  * reg_set_indirect
 261  *
 262  * return: void
 263  */
 264 static void reg_set_indirect(u32 reg, u16 data, u16 mask)
 265 {
 266         reg_set(rh_vsreg_addr, reg, 0xFFFFFFFF);
 267         reg_set(rh_vsreg_data, data, mask);
 268 }
 269
 270 /*
 271  * comphy_sata_power_up
 272  *
 273  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 274  */
 275 static int comphy_sata_power_up(void)
 276 {
 277         int ret;
 278
 279         debug_enter();
 280
 281         /*
 282          * 0. Swap SATA TX lines
 283          */
 284         reg_set_indirect(vphy_sync_pattern_reg, bs_txd_inv, bs_txd_inv);
 285
 286         /*
 287          * 1. Select 40-bit data width width
 288          */
 289         reg_set_indirect(vphy_loopback_reg0, 0x800, bs_phyintf_40bit);
 290
 291         /*
 292          * 2. Select reference clock and PHY mode (SATA)
 293          */
 294         if (get_ref_clk() == 40) {
 295                 /* 40 MHz */
 296                 reg_set_indirect(vphy_power_reg0, 0x3, 0x00FF);
 297         } else {
 298                 /* 20 MHz */
 299                 reg_set_indirect(vphy_power_reg0, 0x1, 0x00FF);
 300         }
 301
 302         /*
 303          * 3. Use maximum PLL rate (no power save)
 304          */
 305         reg_set_indirect(vphy_calctl_reg, bs_max_pll_rate, bs_max_pll_rate);
 306
 307         /*
 308          * 4. Reset reserved bit (??)
 309          */
 310         reg_set_indirect(vphy_reserve_reg, 0, bs_phyctrl_frm_pin);
 311
 312         /*
 313          * 5. Set vendor-specific configuration (??)
 314          */
 315         reg_set(rh_vs0_a, vsata_ctrl_reg, 0xFFFFFFFF);
 316         reg_set(rh_vs0_d, bs_phy_pu_pll, bs_phy_pu_pll);
 317
 318         /* Wait for > 55 us to allow PLL be enabled */
 319         udelay(PLL_SET_DELAY_US);
 320
 321         /* Assert SATA PLL enabled */
 322         reg_set(rh_vsreg_addr, vphy_loopback_reg0, 0xFFFFFFFF);
 323         ret = comphy_poll_reg(rh_vsreg_data,    /* address */
 324                               bs_pll_ready_tx,  /* value */
 325                               bs_pll_ready_tx,  /* mask */
 326                               POLL_32B_REG);    /* 32bit */
 327         if (!ret)
 328                 printf("Failed to lock SATA PLL\n");
 329
 330         debug_exit();
 331
 332         return ret;
 333 }
 334
 335 /*
 336  * usb3_reg_set16
 337  *
 338  * return: void
 339  */
 340 static void usb3_reg_set16(u32 reg, u16 data, u16 mask, u32 lane)
 341 {
 342         /*
 343          * When Lane 2 PHY is for USB3, access the PHY registers
 344          * through indirect Address and Data registers INDIR_ACC_PHY_ADDR
 345          * (RD00E0178h [31:0]) and INDIR_ACC_PHY_DATA (RD00E017Ch [31:0])
 346          * within the SATA Host Controller registers, Lane 2 base register
 347          * offset is 0x200
 348          */
 349
 350         if (lane == 2)
 351                 reg_set_indirect(USB3PHY_LANE2_REG_BASE_OFFSET + reg, data,
 352                                  mask);
 353         else
 354                 reg_set16(phy_addr(USB3, reg), data, mask);
 355 }
 356
 357 /*
 358  * comphy_usb3_power_up
 359  *
 360  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 361  */
 362 static int comphy_usb3_power_up(u32 lane, u32 type, u32 speed, u32 invert)
 363 {
 364         int ret;
 365
 366         debug_enter();
 367
 368         /*
 369          * 1. Power up OTG module
 370          */
 371         reg_set(USB2_PHY_OTG_CTRL_ADDR, rb_pu_otg, 0);
 372
 373         /*
 374          * 2. Set counter for 100us pulse in USB3 Host and Device
 375          * restore default burst size limit (Reference Clock 31:24)
 376          */
 377         reg_set(USB3_CTRPUL_VAL_REG, 0x8 << 24, rb_usb3_ctr_100ns);
 378
 379
 380         /* 0xd005c300 = 0x1001 */
 381         /* set PRD_TXDEEMPH (3.5db de-emph) */
 382         usb3_reg_set16(LANE_CFG0, 0x1, 0xFF, lane);
 383
 384         /*
 385          * Set BIT0: enable transmitter in high impedance mode
 386          * Set BIT[3:4]: delay 2 clock cycles for HiZ off latency
 387          * Set BIT6: Tx detect Rx at HiZ mode
 388          * Unset BIT15: set to 0 to set USB3 De-emphasize level to -3.5db
 389          *              together with bit 0 of COMPHY_REG_LANE_CFG0_ADDR
 390          *              register
 391          */
 392         usb3_reg_set16(LANE_CFG1,
 393                        tx_det_rx_mode | gen2_tx_data_dly_deft
 394                        | tx_elec_idle_mode_en,
 395                        prd_txdeemph1_mask | tx_det_rx_mode
 396                        | gen2_tx_data_dly_mask | tx_elec_idle_mode_en, lane);
 397
 398         /* 0xd005c310 = 0x93: set Spread Spectrum Clock Enabled */
 399         usb3_reg_set16(LANE_CFG4, bf_spread_spectrum_clock_en, 0x80, lane);
 400
 401         /*
 402          * set Override Margining Controls From the MAC: Use margining signals
 403          * from lane configuration
 404          */
 405         usb3_reg_set16(TEST_MODE_CTRL, rb_mode_margin_override, 0xFFFF, lane);
 406
 407         /* set Lane-to-Lane Bundle Clock Sampling Period = per PCLK cycles */
 408         /* set Mode Clock Source = PCLK is generated from REFCLK */
 409         usb3_reg_set16(GLOB_CLK_SRC_LO, 0x0, 0xFF, lane);
 410
 411         /* set G2 Spread Spectrum Clock Amplitude at 4K */
 412         usb3_reg_set16(GEN2_SETTINGS_2, g2_tx_ssc_amp, 0xF000, lane);
 413
 414         /*
 415          * unset G3 Spread Spectrum Clock Amplitude & set G3 TX and RX Register
 416          * Master Current Select
 417          */
 418         usb3_reg_set16(GEN2_SETTINGS_3, 0x0, 0xFFFF, lane);
 419
 420         /*
 421          * 3. Check crystal jumper setting and program the Power and PLL
 422          * Control accordingly
 423          * 4. Change RX wait
 424          */
 425         if (get_ref_clk() == 40) {
 426                 /* 40 MHz */
 427                 usb3_reg_set16(PWR_PLL_CTRL, 0xFCA3, 0xFFFF, lane);
 428                 usb3_reg_set16(PWR_MGM_TIM1, 0x10C, 0xFFFF, lane);
 429         } else {
 430                 /* 25 MHz */
 431                 usb3_reg_set16(PWR_PLL_CTRL, 0xFCA2, 0xFFFF, lane);
 432                 usb3_reg_set16(PWR_MGM_TIM1, 0x107, 0xFFFF, lane);
 433         }
 434
 435         /*
 436          * 5. Enable idle sync
 437          */
 438         usb3_reg_set16(UNIT_CTRL, 0x60 | rb_idle_sync_en, 0xFFFF, lane);
 439
 440         /*
 441          * 6. Enable the output of 500M clock
 442          */
 443         usb3_reg_set16(MISC_REG0, 0xA00D | rb_clk500m_en, 0xFFFF, lane);
 444
 445         /*
 446          * 7. Set 20-bit data width
 447          */
 448         usb3_reg_set16(DIG_LB_EN, 0x0400, 0xFFFF, lane);
 449
 450         /*
 451          * 8. Override Speed_PLL value and use MAC PLL
 452          */
 453         usb3_reg_set16(KVCO_CAL_CTRL, 0x0040 | rb_use_max_pll_rate, 0xFFFF,
 454                        lane);
 455
 456         /*
 457          * 9. Check the Polarity invert bit
 458          */
 459         if (invert & PHY_POLARITY_TXD_INVERT)
 460                 usb3_reg_set16(SYNC_PATTERN, phy_txd_inv, 0, lane);
 461
 462         if (invert & PHY_POLARITY_RXD_INVERT)
 463                 usb3_reg_set16(SYNC_PATTERN, phy_rxd_inv, 0, lane);
 464
 465         /*
 466          * 10. Set max speed generation to USB3.0 5Gbps
 467          */
 468         usb3_reg_set16(SYNC_MASK_GEN, 0x0400, 0x0C00, lane);
 469
 470         /*
 471          * 11. Set capacitor value for FFE gain peaking to 0xF
 472          */
 473         usb3_reg_set16(GEN3_SETTINGS_3, 0xF, 0xF, lane);
 474
 475         /*
 476          * 12. Release SW reset
 477          */
 478         usb3_reg_set16(GLOB_PHY_CTRL0,
 479                        rb_mode_core_clk_freq_sel | rb_mode_pipe_width_32
 480                        | 0x20, 0xFFFF, lane);
 481
 482         /* Wait for > 55 us to allow PCLK be enabled */
 483         udelay(PLL_SET_DELAY_US);
 484
 485         /* Assert PCLK enabled */
 486         if (lane == 2) {
 487                 reg_set(rh_vsreg_addr,
 488                         LANE_STAT1 + USB3PHY_LANE2_REG_BASE_OFFSET,
 489                         0xFFFFFFFF);
 490                 ret = comphy_poll_reg(rh_vsreg_data,            /* address */
 491                                       rb_txdclk_pclk_en,        /* value */
 492                                       rb_txdclk_pclk_en,        /* mask */
 493                                       POLL_32B_REG);            /* 32bit */
 494         } else {
 495                 ret = comphy_poll_reg(phy_addr(USB3, LANE_STAT1), /* address */
 496                                       rb_txdclk_pclk_en,          /* value */
 497                                       rb_txdclk_pclk_en,          /* mask */
 498                                       POLL_16B_REG);              /* 16bit */
 499         }
 500         if (!ret)
 501                 printf("Failed to lock USB3 PLL\n");
 502
 503         /*
 504          * Set Soft ID for Host mode (Device mode works with Hard ID
 505          * detection)
 506          */
 507         if (type == PHY_TYPE_USB3_HOST0) {
 508                 /*
 509                  * set   BIT0: set ID_MODE of Host/Device = "Soft ID" (BIT1)
 510                  * clear BIT1: set SOFT_ID = Host
 511                  * set   BIT4: set INT_MODE = ID. Interrupt Mode: enable
 512                  *             interrupt by ID instead of using both interrupts
 513                  *             of HOST and Device ORed simultaneously
 514                  *             INT_MODE=ID in order to avoid unexpected
 515                  *             behaviour or both interrupts together
 516                  */
 517                 reg_set(USB32_CTRL_BASE,
 518                         usb32_ctrl_id_mode | usb32_ctrl_int_mode,
 519                         usb32_ctrl_id_mode | usb32_ctrl_soft_id |
 520                         usb32_ctrl_int_mode);
 521         }
 522
 523         debug_exit();
 524
 525         return ret;
 526 }
 527
 528 /*
 529  * comphy_usb2_power_up
 530  *
 531  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 532  */
 533 static int comphy_usb2_power_up(u8 usb32)
 534 {
 535         int ret;
 536
 537         debug_enter();
 538
 539         if (usb32 != 0 && usb32 != 1) {
 540                 printf("invalid usb32 value: (%d), should be either 0 or 1\n",
 541                        usb32);
 542                 debug_exit();
 543                 return 0;
 544         }
 545
 546         /*
 547          * 0. Setup PLL. 40MHz clock uses defaults.
 548          *    See "PLL Settings for Typical REFCLK" table
 549          */
 550         if (get_ref_clk() == 25) {
 551                 reg_set(USB2_PHY_BASE(usb32), 5 | (96 << 16),
 552                         0x3F | (0xFF << 16) | (0x3 << 28));
 553         }
 554
 555         /*
 556          * 1. PHY pull up and disable USB2 suspend
 557          */
 558         reg_set(USB2_PHY_CTRL_ADDR(usb32),
 559                 RB_USB2PHY_SUSPM(usb32) | RB_USB2PHY_PU(usb32), 0);
 560
 561         if (usb32 != 0) {
 562                 /*
 563                  * 2. Power up OTG module
 564                  */
 565                 reg_set(USB2_PHY_OTG_CTRL_ADDR, rb_pu_otg, 0);
 566
 567                 /*
 568                  * 3. Configure PHY charger detection
 569                  */
 570                 reg_set(USB2_PHY_CHRGR_DET_ADDR, 0,
 571                         rb_cdp_en | rb_dcp_en | rb_pd_en | rb_cdp_dm_auto |
 572                         rb_enswitch_dp | rb_enswitch_dm | rb_pu_chrg_dtc);
 573         }
 574
 575         /* Assert PLL calibration done */
 576         ret = comphy_poll_reg(USB2_PHY_CAL_CTRL_ADDR(usb32),
 577                               rb_usb2phy_pllcal_done,   /* value */
 578                               rb_usb2phy_pllcal_done,   /* mask */
 579                               POLL_32B_REG);            /* 32bit */
 580         if (!ret)
 581                 printf("Failed to end USB2 PLL calibration\n");
 582
 583         /* Assert impedance calibration done */
 584         ret = comphy_poll_reg(USB2_PHY_CAL_CTRL_ADDR(usb32),
 585                               rb_usb2phy_impcal_done,   /* value */
 586                               rb_usb2phy_impcal_done,   /* mask */
 587                               POLL_32B_REG);            /* 32bit */
 588         if (!ret)
 589                 printf("Failed to end USB2 impedance calibration\n");
 590
 591         /* Assert squetch calibration done */
 592         ret = comphy_poll_reg(USB2_PHY_RX_CHAN_CTRL1_ADDR(usb32),
 593                               rb_usb2phy_sqcal_done,    /* value */
 594                               rb_usb2phy_sqcal_done,    /* mask */
 595                               POLL_32B_REG);            /* 32bit */
 596         if (!ret)
 597                 printf("Failed to end USB2 unknown calibration\n");
 598
 599         /* Assert PLL is ready */
 600         ret = comphy_poll_reg(USB2_PHY_PLL_CTRL0_ADDR(usb32),
 601                               rb_usb2phy_pll_ready,             /* value */
 602                               rb_usb2phy_pll_ready,             /* mask */
 603                               POLL_32B_REG);            /* 32bit */
 604
 605         if (!ret)
 606                 printf("Failed to lock USB2 PLL\n");
 607
 608         debug_exit();
 609
 610         return ret;
 611 }
 612
 613 /*
 614  * comphy_emmc_power_up
 615  *
 616  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 617  */
 618 static int comphy_emmc_power_up(void)
 619 {
 620         debug_enter();
 621
 622         /*
 623          * 1. Bus power ON, Bus voltage 1.8V
 624          */
 625         reg_set(SDIO_HOST_CTRL1_ADDR, 0xB00, 0xF00);
 626
 627         /*
 628          * 2. Set FIFO parameters
 629          */
 630         reg_set(SDIO_SDHC_FIFO_ADDR, 0x315, 0xFFFFFFFF);
 631
 632         /*
 633          * 3. Set Capabilities 1_2
 634          */
 635         reg_set(SDIO_CAP_12_ADDR, 0x25FAC8B2, 0xFFFFFFFF);
 636
 637         /*
 638          * 4. Set Endian
 639          */
 640         reg_set(SDIO_ENDIAN_ADDR, 0x00c00000, 0);
 641
 642         /*
 643          * 4. Init PHY
 644          */
 645         reg_set(SDIO_PHY_TIMING_ADDR, 0x80000000, 0x80000000);
 646         reg_set(SDIO_PHY_PAD_CTRL0_ADDR, 0x50000000, 0xF0000000);
 647
 648         /*
 649          * 5. DLL reset
 650          */
 651         reg_set(SDIO_DLL_RST_ADDR, 0xFFFEFFFF, 0);
 652         reg_set(SDIO_DLL_RST_ADDR, 0x00010000, 0);
 653
 654         debug_exit();
 655
 656         return 1;
 657 }
 658
 659 /*
 660  * comphy_sgmii_power_up
 661  *
 662  * return:
 663  */
 664 static void comphy_sgmii_phy_init(u32 lane, u32 speed)
 665 {
 666         const int fix_arr_sz = ARRAY_SIZE(sgmii_phy_init_fix);
 667         int addr, fix_idx;
 668         u16 val;
 669
 670         fix_idx = 0;
 671         for (addr = 0; addr < 512; addr++) {
 672                 /*
 673                  * All PHY register values are defined in full for 3.125Gbps
 674                  * SERDES speed. The values required for 1.25 Gbps are almost
 675                  * the same and only few registers should be "fixed" in
 676                  * comparison to 3.125 Gbps values. These register values are
 677                  * stored in "sgmii_phy_init_fix" array.
 678                  */
 679                 if ((speed != PHY_SPEED_1_25G) &&
 680                     (sgmii_phy_init_fix[fix_idx].addr == addr)) {
 681                         /* Use new value */
 682                         val = sgmii_phy_init_fix[fix_idx].value;
 683                         if (fix_idx < fix_arr_sz)
 684                                 fix_idx++;
 685                 } else {
 686                         val = sgmii_phy_init[addr];
 687                 }
 688
 689                 reg_set16(sgmiiphy_addr(lane, addr), val, 0xFFFF);
 690         }
 691 }
 692
 693 /*
 694  * comphy_sgmii_power_up
 695  *
 696  * return: 1 if PLL locked (OK), 0 otherwise (FAIL)
 697  */
 698 static int comphy_sgmii_power_up(u32 lane, u32 speed, u32 invert)
 699 {
 700         int ret;
 701         u32 saved_selector;
 702
 703         debug_enter();
 704
 705         /*
 706          * 1. Configure PHY to SATA/SAS mode by setting pin PIN_PIPE_SEL=0
 707          */
 708         saved_selector = readl(COMPHY_SEL_ADDR);
 709         reg_set(COMPHY_SEL_ADDR, 0, 0xFFFFFFFF);
 710
 711         /*
 712          * 2. Reset PHY by setting PHY input port PIN_RESET=1.
 713          * 3. Set PHY input port PIN_TX_IDLE=1, PIN_PU_IVREF=1 to keep
 714          *    PHY TXP/TXN output to idle state during PHY initialization
 715          * 4. Set PHY input port PIN_PU_PLL=0, PIN_PU_RX=0, PIN_PU_TX=0.
 716          */
 717         reg_set(COMPHY_PHY_CFG1_ADDR(lane),
 718                 rb_pin_reset_comphy | rb_pin_tx_idle | rb_pin_pu_iveref,
 719                 rb_pin_reset_core | rb_pin_pu_pll |
 720                 rb_pin_pu_rx | rb_pin_pu_tx);
 721
 722         /*
 723          * 5. Release reset to the PHY by setting PIN_RESET=0.
 724          */
 725         reg_set(COMPHY_PHY_CFG1_ADDR(lane), 0, rb_pin_reset_comphy);
 726
 727         /*
 728          * 7. Set PIN_PHY_GEN_TX[3:0] and PIN_PHY_GEN_RX[3:0] to decide
 729          *    COMPHY bit rate
 730          */
 731         if (speed == PHY_SPEED_3_125G) { /* 3.125 GHz */
 732                 reg_set(COMPHY_PHY_CFG1_ADDR(lane),
 733                         (0x8 << rf_gen_rx_sel_shift) |
 734                         (0x8 << rf_gen_tx_sel_shift),
 735                         rf_gen_rx_select | rf_gen_tx_select);
 736
 737         } else if (speed == PHY_SPEED_1_25G) { /* 1.25 GHz */
 738                 reg_set(COMPHY_PHY_CFG1_ADDR(lane),
 739                         (0x6 << rf_gen_rx_sel_shift) |
 740                         (0x6 << rf_gen_tx_sel_shift),
 741                         rf_gen_rx_select | rf_gen_tx_select);
 742         } else {
 743                 printf("Unsupported COMPHY speed!\n");
 744                 return 0;
 745         }
 746
 747         /*
 748          * 8. Wait 1mS for bandgap and reference clocks to stabilize;
 749          *    then start SW programming.
 750          */
 751         mdelay(10);
 752
 753         /* 9. Program COMPHY register PHY_MODE */
 754         reg_set16(sgmiiphy_addr(lane, PWR_PLL_CTRL),
 755                   PHY_MODE_SGMII << rf_phy_mode_shift, rf_phy_mode_mask);
 756
 757         /*
 758          * 10. Set COMPHY register REFCLK_SEL to select the correct REFCLK
 759          *     source
 760          */
 761         reg_set16(sgmiiphy_addr(lane, MISC_REG0), 0, rb_ref_clk_sel);
 762
 763         /*
 764          * 11. Set correct reference clock frequency in COMPHY register
 765          *     REF_FREF_SEL.
 766          */
 767         if (get_ref_clk() == 40) {
 768                 reg_set16(sgmiiphy_addr(lane, PWR_PLL_CTRL),
 769                           0x4 << rf_ref_freq_sel_shift, rf_ref_freq_sel_mask);
 770         } else {
 771                 /* 25MHz */
 772                 reg_set16(sgmiiphy_addr(lane, PWR_PLL_CTRL),
 773                           0x1 << rf_ref_freq_sel_shift, rf_ref_freq_sel_mask);
 774         }
 775
 776         /* 12. Program COMPHY register PHY_GEN_MAX[1:0] */
 777         /*
 778          * This step is mentioned in the flow received from verification team.
 779          * However the PHY_GEN_MAX value is only meaningful for other
 780          * interfaces (not SGMII). For instance, it selects SATA speed
 781          * 1.5/3/6 Gbps or PCIe speed  2.5/5 Gbps
 782          */
 783
 784         /*
 785          * 13. Program COMPHY register SEL_BITS to set correct parallel data
 786          *     bus width
 787          */
 788         /* 10bit */
 789         reg_set16(sgmiiphy_addr(lane, DIG_LB_EN), 0, rf_data_width_mask);
 790
 791         /*
 792          * 14. As long as DFE function needs to be enabled in any mode,
 793          *     COMPHY register DFE_UPDATE_EN[5:0] shall be programmed to 0x3F
 794          *     for real chip during COMPHY power on.
 795          */
 796         /*
 797          * The step 14 exists (and empty) in the original initialization flow
 798          * obtained from the verification team. According to the functional
 799          * specification DFE_UPDATE_EN already has the default value 0x3F
 800          */
 801
 802         /*
 803          * 15. Program COMPHY GEN registers.
 804          *     These registers should be programmed based on the lab testing
 805          *     result to achieve optimal performance. Please contact the CEA
 806          *     group to get the related GEN table during real chip bring-up.
 807          *     We only requred to run though the entire registers programming
 808          *     flow defined by "comphy_sgmii_phy_init" when the REF clock is
 809          *     40 MHz. For REF clock 25 MHz the default values stored in PHY
 810          *     registers are OK.
 811          */
 812         debug("Running C-DPI phy init %s mode\n",
 813               speed == PHY_SPEED_3_125G ? "2G5" : "1G");
 814         if (get_ref_clk() == 40)
 815                 comphy_sgmii_phy_init(lane, speed);
 816
 817         /*
 818          * 16. [Simulation Only] should not be used for real chip.
 819          *     By pass power up calibration by programming EXT_FORCE_CAL_DONE
 820          *     (R02h[9]) to 1 to shorten COMPHY simulation time.
 821          */
 822         /*
 823          * 17. [Simulation Only: should not be used for real chip]
 824          *     Program COMPHY register FAST_DFE_TIMER_EN=1 to shorten RX
 825          *     training simulation time.
 826          */
 827
 828         /*
 829          * 18. Check the PHY Polarity invert bit
 830          */
 831         if (invert & PHY_POLARITY_TXD_INVERT)
 832                 reg_set16(sgmiiphy_addr(lane, SYNC_PATTERN), phy_txd_inv, 0);
 833
 834         if (invert & PHY_POLARITY_RXD_INVERT)
 835                 reg_set16(sgmiiphy_addr(lane, SYNC_PATTERN), phy_rxd_inv, 0);
 836
 837         /*
 838          * 19. Set PHY input ports PIN_PU_PLL, PIN_PU_TX and PIN_PU_RX to 1
 839          *     to start PHY power up sequence. All the PHY register
 840          *     programming should be done before PIN_PU_PLL=1. There should be
 841          *     no register programming for normal PHY operation from this point.
 842          */
 843         reg_set(COMPHY_PHY_CFG1_ADDR(lane),
 844                 rb_pin_pu_pll | rb_pin_pu_rx | rb_pin_pu_tx,
 845                 rb_pin_pu_pll | rb_pin_pu_rx | rb_pin_pu_tx);
 846
 847         /*
 848          * 20. Wait for PHY power up sequence to finish by checking output ports
 849          *     PIN_PLL_READY_TX=1 and PIN_PLL_READY_RX=1.
 850          */
 851         ret = comphy_poll_reg(COMPHY_PHY_STAT1_ADDR(lane),      /* address */
 852                               rb_pll_ready_tx | rb_pll_ready_rx, /* value */
 853                               rb_pll_ready_tx | rb_pll_ready_rx, /* mask */
 854                               POLL_32B_REG);                    /* 32bit */
 855         if (!ret)
 856                 printf("Failed to lock PLL for SGMII PHY %d\n", lane);
 857
 858         /*
 859          * 21. Set COMPHY input port PIN_TX_IDLE=0
 860          */
 861         reg_set(COMPHY_PHY_CFG1_ADDR(lane), 0x0, rb_pin_tx_idle);
 862
 863         /*
 864          * 22. After valid data appear on PIN_RXDATA bus, set PIN_RX_INIT=1.
 865          *     to start RX initialization. PIN_RX_INIT_DONE will be cleared to
 866          *     0 by the PHY. After RX initialization is done, PIN_RX_INIT_DONE
 867          *     will be set to 1 by COMPHY. Set PIN_RX_INIT=0 after
 868          *     PIN_RX_INIT_DONE= 1.
 869          *     Please refer to RX initialization part for details.
 870          */
 871         reg_set(COMPHY_PHY_CFG1_ADDR(lane), rb_phy_rx_init, 0x0);
 872
 873         ret = comphy_poll_reg(COMPHY_PHY_STAT1_ADDR(lane), /* address */
 874                               rb_rx_init_done,                  /* value */
 875                               rb_rx_init_done,                  /* mask */
 876                               POLL_32B_REG);                    /* 32bit */
 877         if (!ret)
 878                 printf("Failed to init RX of SGMII PHY %d\n", lane);
 879
 880         /*
 881          * Restore saved selector.
 882          */
 883         reg_set(COMPHY_SEL_ADDR, saved_selector, 0xFFFFFFFF);
 884
 885         debug_exit();
 886
 887         return ret;
 888 }
 889
 890 void comphy_dedicated_phys_init(void)
 891 {
 892         int node, usb32, ret = 1;
 893         const void *blob = gd->fdt_blob;
 894
 895         debug_enter();
 896
 897         for (usb32 = 0; usb32 <= 1; usb32++) {
 898                 /*
 899                  * There are 2 UTMI PHYs in this SOC.
 900                  * One is independendent and one is paired with USB3 port (OTG)
 901                  */
 902                 if (usb32 == 0) {
 903                         node = fdt_node_offset_by_compatible(
 904                                 blob, -1, "marvell,armada3700-ehci");
 905                 } else {
 906                         node = fdt_node_offset_by_compatible(
 907                                 blob, -1, "marvell,armada3700-xhci");
 908                 }
 909
 910                 if (node > 0) {
 911                         if (fdtdec_get_is_enabled(blob, node)) {
 912                                 ret = comphy_usb2_power_up(usb32);
 913                                 if (!ret)
 914                                         printf("Failed to initialize UTMI PHY\n");
 915                                 else
 916                                         debug("UTMI PHY init succeed\n");
 917                         } else {
 918                                 debug("USB%d node is disabled\n",
 919                                       usb32 == 0 ? 2 : 3);
 920                         }
 921                 } else {
 922                         debug("No USB%d node in DT\n", usb32 == 0 ? 2 : 3);
 923                 }
 924         }
 925
 926         node = fdt_node_offset_by_compatible(blob, -1,
 927                                              "marvell,armada-3700-ahci");
 928         if (node > 0) {
 929                 if (fdtdec_get_is_enabled(blob, node)) {
 930                         ret = comphy_sata_power_up();
 931                         if (!ret)
 932                                 printf("Failed to initialize SATA PHY\n");
 933                         else
 934                                 debug("SATA PHY init succeed\n");
 935                 } else {
 936                         debug("SATA node is disabled\n");
 937                 }
 938         }  else {
 939                 debug("No SATA node in DT\n");
 940         }
 941
 942         node = fdt_node_offset_by_compatible(blob, -1,
 943                                              "marvell,armada-8k-sdhci");
 944         if (node <= 0) {
 945                 node = fdt_node_offset_by_compatible(
 946                         blob, -1, "marvell,armada-3700-sdhci");
 947         }
 948
 949         if (node > 0) {
 950                 if (fdtdec_get_is_enabled(blob, node)) {
 951                         ret = comphy_emmc_power_up();
 952                         if (!ret)
 953                                 printf("Failed to initialize SDIO/eMMC PHY\n");
 954                         else
 955                                 debug("SDIO/eMMC PHY init succeed\n");
 956                 } else {
 957                         debug("SDIO/eMMC node is disabled\n");
 958                 }
 959         }  else {
 960                 debug("No SDIO/eMMC node in DT\n");
 961         }
 962
 963         debug_exit();
 964 }
 965
 966 int comphy_a3700_init(struct chip_serdes_phy_config *chip_cfg,
 967                       struct comphy_map *serdes_map)
 968 {
 969         struct comphy_map *comphy_map;
 970         u32 comphy_max_count = chip_cfg->comphy_lanes_count;
 971         u32 lane, ret = 0;
 972
 973         debug_enter();
 974
 975         /* Initialize PHY mux */
 976         chip_cfg->mux_data = a3700_comphy_mux_data;
 977         comphy_mux_init(chip_cfg, serdes_map, COMPHY_SEL_ADDR);
 978
 979         for (lane = 0, comphy_map = serdes_map; lane < comphy_max_count;
 980              lane++, comphy_map++) {
 981                 debug("Initialize serdes number %d\n", lane);
 982                 debug("Serdes type = 0x%x invert=%d\n",
 983                       comphy_map->type, comphy_map->invert);
 984
 985                 switch (comphy_map->type) {
 986                 case PHY_TYPE_UNCONNECTED:
 987                         continue;
 988                         break;
 989
 990                 case PHY_TYPE_PEX0:
 991                         ret = comphy_pcie_power_up(comphy_map->speed,
 992                                                    comphy_map->invert);
 993                         break;
 994
 995                 case PHY_TYPE_USB3_HOST0:
 996                 case PHY_TYPE_USB3_DEVICE:
 997                         ret = comphy_usb3_power_up(lane,
 998                                                    comphy_map->type,
 999                                                    comphy_map->speed,
1000                                                    comphy_map->invert);
1001                         break;
1002
1003                 case PHY_TYPE_SGMII0:
1004                 case PHY_TYPE_SGMII1:
1005                         ret = comphy_sgmii_power_up(lane, comphy_map->speed,
1006                                                     comphy_map->invert);
1007                         break;
1008
1009                 default:
1010                         debug("Unknown SerDes type, skip initialize SerDes %d\n",
1011                               lane);
1012                         ret = 1;
1013                         break;
1014                 }
1015                 if (!ret)
1016                         printf("PLL is not locked - Failed to initialize lane %d\n",
1017                                lane);
1018         }
1019
1020         debug_exit();
1021         return ret;
1022 }