drivers/pci/pcie_rockchip.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Rockchip PCIe Headers
   4  *
   5  * Copyright (c) 2016 Rockchip, Inc.
   6  * Copyright (c) 2020 Amarula Solutions(India)
   7  * Copyright (c) 2020 Jagan Teki <jagan@amarulasolutions.com>
   8  * Copyright (c) 2019 Patrick Wildt <patrick@blueri.se>
   9  *
  10  */
  11
  12 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  13 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  14
  15 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  16 #define PCIE_CLIENT_BASE                0x0
  17 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  18 #define PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  19 #define PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  20 #define PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  21 #define PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  22 #define PCIE_CLIENT_BASIC_STATUS1       0x0048
  23 #define PCIE_CLIENT_LINK_STATUS_UP      GENMASK(21, 20)
  24 #define PCIE_CLIENT_LINK_STATUS_MASK    GENMASK(21, 20)
  25 #define PCIE_LINK_UP(x) \
  26         (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
  27 #define PCIE_RC_NORMAL_BASE             0x800000
  28 #define PCIE_LM_BASE                    0x900000
  29 #define PCIE_LM_VENDOR_ID              (PCIE_LM_BASE + 0x44)
  30 #define PCIE_LM_VENDOR_ROCKCHIP         0x1d87
  31 #define PCIE_LM_RCBAR                   (PCIE_LM_BASE + 0x300)
  32 #define PCIE_LM_RCBARPIE                BIT(19)
  33 #define PCIE_LM_RCBARPIS                BIT(20)
  34 #define PCIE_RC_BASE                    0xa00000
  35 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_BASE + 0x0c4)
  36 #define PCIE_RC_CONFIG_DCR_CSPL_SHIFT   18
  37 #define PCIE_RC_CONFIG_DCR_CPLS_SHIFT   26
  38 #define PCIE_RC_PCIE_LCAP               (PCIE_RC_BASE + 0x0cc)
  39 #define PCIE_RC_PCIE_LCAP_APMS_L0S      BIT(10)
  40 #define PCIE_ATR_BASE                   0xc00000
  41 #define PCIE_ATR_OB_ADDR0(i)            (PCIE_ATR_BASE + 0x000 + (i) * 0x20)
  42 #define PCIE_ATR_OB_ADDR1(i)            (PCIE_ATR_BASE + 0x004 + (i) * 0x20)
  43 #define PCIE_ATR_OB_DESC0(i)            (PCIE_ATR_BASE + 0x008 + (i) * 0x20)
  44 #define PCIE_ATR_OB_DESC1(i)            (PCIE_ATR_BASE + 0x00c + (i) * 0x20)
  45 #define PCIE_ATR_IB_ADDR0(i)            (PCIE_ATR_BASE + 0x800 + (i) * 0x8)
  46 #define PCIE_ATR_IB_ADDR1(i)            (PCIE_ATR_BASE + 0x804 + (i) * 0x8)
  47 #define PCIE_ATR_HDR_MEM                0x2
  48 #define PCIE_ATR_HDR_IO                 0x6
  49 #define PCIE_ATR_HDR_CFG_TYPE0          0xa
  50 #define PCIE_ATR_HDR_CFG_TYPE1          0xb
  51 #define PCIE_ATR_HDR_RID                BIT(23)
  52
  53 #define PCIE_ATR_OB_REGION0_SIZE        (32 * 1024 * 1024)
  54 #define PCIE_ATR_OB_REGION_SIZE         (1 * 1024 * 1024)
  55
  56 /*
  57  * The higher 16-bit of this register is used for write protection
  58  * only if BIT(x + 16) set to 1 the BIT(x) can be written.
  59  */
  60 #define HIWORD_UPDATE_MASK(val, mask, shift) \
  61                 ((val) << (shift) | (mask) << ((shift) + 16))
  62
  63 #define PHY_CFG_DATA_SHIFT    7
  64 #define PHY_CFG_ADDR_SHIFT    1
  65 #define PHY_CFG_DATA_MASK     0xf
  66 #define PHY_CFG_ADDR_MASK     0x3f
  67 #define PHY_CFG_RD_MASK       0x3ff
  68 #define PHY_CFG_WR_ENABLE     1
  69 #define PHY_CFG_WR_DISABLE    1
  70 #define PHY_CFG_WR_SHIFT      0
  71 #define PHY_CFG_WR_MASK       1
  72 #define PHY_CFG_PLL_LOCK      0x10
  73 #define PHY_CFG_CLK_TEST      0x10
  74 #define PHY_CFG_CLK_SCC       0x12
  75 #define PHY_CFG_SEPE_RATE     BIT(3)
  76 #define PHY_CFG_PLL_100M      BIT(3)
  77 #define PHY_PLL_LOCKED        BIT(9)
  78 #define PHY_PLL_OUTPUT        BIT(10)
  79 #define PHY_LANE_IDLE_OFF     0x1
  80 #define PHY_LANE_IDLE_MASK    0x1
  81 #define PHY_LANE_IDLE_A_SHIFT 3
  82 #define PHY_LANE_IDLE_B_SHIFT 4
  83 #define PHY_LANE_IDLE_C_SHIFT 5
  84 #define PHY_LANE_IDLE_D_SHIFT 6
  85
  86 #define PCIE_PHY_CONF           0xe220
  87 #define PCIE_PHY_STATUS         0xe2a4
  88 #define PCIE_PHY_LANEOFF        0xe214
  89
  90 struct rockchip_pcie_phy {
  91         void *reg_base;
  92         struct clk refclk;
  93         struct reset_ctl phy_rst;
  94         struct rockchip_pcie_phy_ops *ops;
  95 };
  96
  97 struct rockchip_pcie_phy_ops {
  98         int (*init)(struct rockchip_pcie_phy *phy);
  99         int (*exit)(struct rockchip_pcie_phy *phy);
 100         int (*power_on)(struct rockchip_pcie_phy *phy);
 101         int (*power_off)(struct rockchip_pcie_phy *phy);
 102 };
 103
 104 struct rockchip_pcie {
 105         fdt_addr_t axi_base;
 106         fdt_addr_t apb_base;
 107         int first_busno;
 108         struct udevice *dev;
 109         struct rockchip_pcie_phy rk_phy;
 110         struct rockchip_pcie_phy *phy;
 111
 112         /* resets */
 113         struct reset_ctl core_rst;
 114         struct reset_ctl mgmt_rst;
 115         struct reset_ctl mgmt_sticky_rst;
 116         struct reset_ctl pipe_rst;
 117         struct reset_ctl pm_rst;
 118         struct reset_ctl pclk_rst;
 119         struct reset_ctl aclk_rst;
 120
 121         /* gpio */
 122         struct gpio_desc ep_gpio;
 123
 124         /* vpcie regulators */
 125         struct udevice *vpcie12v;
 126         struct udevice *vpcie3v3;
 127         struct udevice *vpcie1v8;
 128         struct udevice *vpcie0v9;
 129 };
 130
 131 int rockchip_pcie_phy_get(struct udevice *dev);
 132
 133 inline struct rockchip_pcie_phy *pcie_get_phy(struct rockchip_pcie *pcie)
 134 {
 135         return pcie->phy;
 136 }
 137
 138 inline
 139 struct rockchip_pcie_phy_ops *phy_get_ops(struct rockchip_pcie_phy *phy)
 140 {
 141         return (struct rockchip_pcie_phy_ops *)phy->ops;
 142 }