drivers/pci/pcie_layerscape.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2017-2019 NXP
   4  * Copyright 2014-2015 Freescale Semiconductor, Inc.
   5  * Layerscape PCIe driver
   6  */
   7
   8 #include <common.h>
   9 #include <asm/arch/fsl_serdes.h>
  10 #include <pci.h>
  11 #include <asm/io.h>
  12 #include <errno.h>
  13 #include <malloc.h>
  14 #include <dm.h>
  15 #if defined(CONFIG_FSL_LSCH2) || defined(CONFIG_FSL_LSCH3) || \
  16         defined(CONFIG_ARM)
  17 #include <asm/arch/clock.h>
  18 #endif
  19 #include "pcie_layerscape.h"
  20
  21 DECLARE_GLOBAL_DATA_PTR;
  22
  23 LIST_HEAD(ls_pcie_list);
  24
  25 static unsigned int dbi_readl(struct ls_pcie *pcie, unsigned int offset)
  26 {
  27         return in_le32(pcie->dbi + offset);
  28 }
  29
  30 static void dbi_writel(struct ls_pcie *pcie, unsigned int value,
  31                        unsigned int offset)
  32 {
  33         out_le32(pcie->dbi + offset, value);
  34 }
  35
  36 static unsigned int ctrl_readl(struct ls_pcie *pcie, unsigned int offset)
  37 {
  38         if (pcie->big_endian)
  39                 return in_be32(pcie->ctrl + offset);
  40         else
  41                 return in_le32(pcie->ctrl + offset);
  42 }
  43
  44 static void ctrl_writel(struct ls_pcie *pcie, unsigned int value,
  45                         unsigned int offset)
  46 {
  47         if (pcie->big_endian)
  48                 out_be32(pcie->ctrl + offset, value);
  49         else
  50                 out_le32(pcie->ctrl + offset, value);
  51 }
  52
  53 static int ls_pcie_ltssm(struct ls_pcie *pcie)
  54 {
  55         u32 state;
  56         uint svr;
  57
  58         svr = get_svr();
  59         if (((svr >> SVR_VAR_PER_SHIFT) & SVR_LS102XA_MASK) == SVR_LS102XA) {
  60                 state = ctrl_readl(pcie, LS1021_PEXMSCPORTSR(pcie->idx));
  61                 state = (state >> LS1021_LTSSM_STATE_SHIFT) & LTSSM_STATE_MASK;
  62         } else {
  63                 state = ctrl_readl(pcie, PCIE_PF_DBG) & LTSSM_STATE_MASK;
  64         }
  65
  66         return state;
  67 }
  68
  69 static int ls_pcie_link_up(struct ls_pcie *pcie)
  70 {
  71         int ltssm;
  72
  73         ltssm = ls_pcie_ltssm(pcie);
  74         if (ltssm < LTSSM_PCIE_L0)
  75                 return 0;
  76
  77         return 1;
  78 }
  79
  80 static void ls_pcie_cfg0_set_busdev(struct ls_pcie *pcie, u32 busdev)
  81 {
  82         dbi_writel(pcie, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
  83                    PCIE_ATU_VIEWPORT);
  84         dbi_writel(pcie, busdev, PCIE_ATU_LOWER_TARGET);
  85 }
  86
  87 static void ls_pcie_cfg1_set_busdev(struct ls_pcie *pcie, u32 busdev)
  88 {
  89         dbi_writel(pcie, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
  90                    PCIE_ATU_VIEWPORT);
  91         dbi_writel(pcie, busdev, PCIE_ATU_LOWER_TARGET);
  92 }
  93
  94 static void ls_pcie_atu_outbound_set(struct ls_pcie *pcie, int idx, int type,
  95                                       u64 phys, u64 bus_addr, pci_size_t size)
  96 {
  97         dbi_writel(pcie, PCIE_ATU_REGION_OUTBOUND | idx, PCIE_ATU_VIEWPORT);
  98         dbi_writel(pcie, (u32)phys, PCIE_ATU_LOWER_BASE);
  99         dbi_writel(pcie, phys >> 32, PCIE_ATU_UPPER_BASE);
 100         dbi_writel(pcie, (u32)phys + size - 1, PCIE_ATU_LIMIT);
 101         dbi_writel(pcie, (u32)bus_addr, PCIE_ATU_LOWER_TARGET);
 102         dbi_writel(pcie, bus_addr >> 32, PCIE_ATU_UPPER_TARGET);
 103         dbi_writel(pcie, type, PCIE_ATU_CR1);
 104         dbi_writel(pcie, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 105 }
 106
 107 /* Use bar match mode and MEM type as default */
 108 static void ls_pcie_atu_inbound_set(struct ls_pcie *pcie, int idx,
 109                                      int bar, u64 phys)
 110 {
 111         dbi_writel(pcie, PCIE_ATU_REGION_INBOUND | idx, PCIE_ATU_VIEWPORT);
 112         dbi_writel(pcie, (u32)phys, PCIE_ATU_LOWER_TARGET);
 113         dbi_writel(pcie, phys >> 32, PCIE_ATU_UPPER_TARGET);
 114         dbi_writel(pcie, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);
 115         dbi_writel(pcie, PCIE_ATU_ENABLE | PCIE_ATU_BAR_MODE_ENABLE |
 116                    PCIE_ATU_BAR_NUM(bar), PCIE_ATU_CR2);
 117 }
 118
 119 static void ls_pcie_dump_atu(struct ls_pcie *pcie)
 120 {
 121         int i;
 122
 123         for (i = 0; i < PCIE_ATU_REGION_NUM; i++) {
 124                 dbi_writel(pcie, PCIE_ATU_REGION_OUTBOUND | i,
 125                            PCIE_ATU_VIEWPORT);
 126                 debug("iATU%d:\n", i);
 127                 debug("\tLOWER PHYS 0x%08x\n",
 128                       dbi_readl(pcie, PCIE_ATU_LOWER_BASE));
 129                 debug("\tUPPER PHYS 0x%08x\n",
 130                       dbi_readl(pcie, PCIE_ATU_UPPER_BASE));
 131                 debug("\tLOWER BUS  0x%08x\n",
 132                       dbi_readl(pcie, PCIE_ATU_LOWER_TARGET));
 133                 debug("\tUPPER BUS  0x%08x\n",
 134                       dbi_readl(pcie, PCIE_ATU_UPPER_TARGET));
 135                 debug("\tLIMIT      0x%08x\n",
 136                       readl(pcie->dbi + PCIE_ATU_LIMIT));
 137                 debug("\tCR1        0x%08x\n",
 138                       dbi_readl(pcie, PCIE_ATU_CR1));
 139                 debug("\tCR2        0x%08x\n",
 140                       dbi_readl(pcie, PCIE_ATU_CR2));
 141         }
 142 }
 143
 144 static void ls_pcie_setup_atu(struct ls_pcie *pcie)
 145 {
 146         struct pci_region *io, *mem, *pref;
 147         unsigned long long offset = 0;
 148         int idx = 0;
 149         uint svr;
 150
 151         svr = get_svr();
 152         if (((svr >> SVR_VAR_PER_SHIFT) & SVR_LS102XA_MASK) == SVR_LS102XA) {
 153                 offset = LS1021_PCIE_SPACE_OFFSET +
 154                          LS1021_PCIE_SPACE_SIZE * pcie->idx;
 155         }
 156
 157         /* ATU 0 : OUTBOUND : CFG0 */
 158         ls_pcie_atu_outbound_set(pcie, PCIE_ATU_REGION_INDEX0,
 159                                  PCIE_ATU_TYPE_CFG0,
 160                                  pcie->cfg_res.start + offset,
 161                                  0,
 162                                  fdt_resource_size(&pcie->cfg_res) / 2);
 163         /* ATU 1 : OUTBOUND : CFG1 */
 164         ls_pcie_atu_outbound_set(pcie, PCIE_ATU_REGION_INDEX1,
 165                                  PCIE_ATU_TYPE_CFG1,
 166                                  pcie->cfg_res.start + offset +
 167                                  fdt_resource_size(&pcie->cfg_res) / 2,
 168                                  0,
 169                                  fdt_resource_size(&pcie->cfg_res) / 2);
 170
 171         pci_get_regions(pcie->bus, &io, &mem, &pref);
 172         idx = PCIE_ATU_REGION_INDEX1 + 1;
 173
 174         /* Fix the pcie memory map for LS2088A series SoCs */
 175         svr = (svr >> SVR_VAR_PER_SHIFT) & 0xFFFFFE;
 176         if (svr == SVR_LS2088A || svr == SVR_LS2084A ||
 177             svr == SVR_LS2048A || svr == SVR_LS2044A ||
 178             svr == SVR_LS2081A || svr == SVR_LS2041A) {
 179                 if (io)
 180                         io->phys_start = (io->phys_start &
 181                                          (PCIE_PHYS_SIZE - 1)) +
 182                                          LS2088A_PCIE1_PHYS_ADDR +
 183                                          LS2088A_PCIE_PHYS_SIZE * pcie->idx;
 184                 if (mem)
 185                         mem->phys_start = (mem->phys_start &
 186                                          (PCIE_PHYS_SIZE - 1)) +
 187                                          LS2088A_PCIE1_PHYS_ADDR +
 188                                          LS2088A_PCIE_PHYS_SIZE * pcie->idx;
 189                 if (pref)
 190                         pref->phys_start = (pref->phys_start &
 191                                          (PCIE_PHYS_SIZE - 1)) +
 192                                          LS2088A_PCIE1_PHYS_ADDR +
 193                                          LS2088A_PCIE_PHYS_SIZE * pcie->idx;
 194         }
 195
 196         if (io)
 197                 /* ATU : OUTBOUND : IO */
 198                 ls_pcie_atu_outbound_set(pcie, idx++,
 199                                          PCIE_ATU_TYPE_IO,
 200                                          io->phys_start + offset,
 201                                          io->bus_start,
 202                                          io->size);
 203
 204         if (mem)
 205                 /* ATU : OUTBOUND : MEM */
 206                 ls_pcie_atu_outbound_set(pcie, idx++,
 207                                          PCIE_ATU_TYPE_MEM,
 208                                          mem->phys_start + offset,
 209                                          mem->bus_start,
 210                                          mem->size);
 211
 212         if (pref)
 213                 /* ATU : OUTBOUND : pref */
 214                 ls_pcie_atu_outbound_set(pcie, idx++,
 215                                          PCIE_ATU_TYPE_MEM,
 216                                          pref->phys_start + offset,
 217                                          pref->bus_start,
 218                                          pref->size);
 219
 220         ls_pcie_dump_atu(pcie);
 221 }
 222
 223 /* Return 0 if the address is valid, -errno if not valid */
 224 static int ls_pcie_addr_valid(struct ls_pcie *pcie, pci_dev_t bdf)
 225 {
 226         struct udevice *bus = pcie->bus;
 227
 228         if (pcie->mode == PCI_HEADER_TYPE_NORMAL)
 229                 return -ENODEV;
 230
 231         if (!pcie->enabled)
 232                 return -ENXIO;
 233
 234         if (PCI_BUS(bdf) < bus->seq)
 235                 return -EINVAL;
 236
 237         if ((PCI_BUS(bdf) > bus->seq) && (!ls_pcie_link_up(pcie)))
 238                 return -EINVAL;
 239
 240         if (PCI_BUS(bdf) <= (bus->seq + 1) && (PCI_DEV(bdf) > 0))
 241                 return -EINVAL;
 242
 243         return 0;
 244 }
 245
 246 int ls_pcie_conf_address(const struct udevice *bus, pci_dev_t bdf,
 247                          uint offset, void **paddress)
 248 {
 249         struct ls_pcie *pcie = dev_get_priv(bus);
 250         u32 busdev;
 251
 252         if (ls_pcie_addr_valid(pcie, bdf))
 253                 return -EINVAL;
 254
 255         if (PCI_BUS(bdf) == bus->seq) {
 256                 *paddress = pcie->dbi + offset;
 257                 return 0;
 258         }
 259
 260         busdev = PCIE_ATU_BUS(PCI_BUS(bdf) - bus->seq) |
 261                  PCIE_ATU_DEV(PCI_DEV(bdf)) |
 262                  PCIE_ATU_FUNC(PCI_FUNC(bdf));
 263
 264         if (PCI_BUS(bdf) == bus->seq + 1) {
 265                 ls_pcie_cfg0_set_busdev(pcie, busdev);
 266                 *paddress = pcie->cfg0 + offset;
 267         } else {
 268                 ls_pcie_cfg1_set_busdev(pcie, busdev);
 269                 *paddress = pcie->cfg1 + offset;
 270         }
 271         return 0;
 272 }
 273
 274 static int ls_pcie_read_config(const struct udevice *bus, pci_dev_t bdf,
 275                                uint offset, ulong *valuep,
 276                                enum pci_size_t size)
 277 {
 278         return pci_generic_mmap_read_config(bus, ls_pcie_conf_address,
 279                                             bdf, offset, valuep, size);
 280 }
 281
 282 static int ls_pcie_write_config(struct udevice *bus, pci_dev_t bdf,
 283                                 uint offset, ulong value,
 284                                 enum pci_size_t size)
 285 {
 286         return pci_generic_mmap_write_config(bus, ls_pcie_conf_address,
 287                                              bdf, offset, value, size);
 288 }
 289
 290 /* Clear multi-function bit */
 291 static void ls_pcie_clear_multifunction(struct ls_pcie *pcie)
 292 {
 293         writeb(PCI_HEADER_TYPE_BRIDGE, pcie->dbi + PCI_HEADER_TYPE);
 294 }
 295
 296 /* Fix class value */
 297 static void ls_pcie_fix_class(struct ls_pcie *pcie)
 298 {
 299         writew(PCI_CLASS_BRIDGE_PCI, pcie->dbi + PCI_CLASS_DEVICE);
 300 }
 301
 302 /* Drop MSG TLP except for Vendor MSG */
 303 static void ls_pcie_drop_msg_tlp(struct ls_pcie *pcie)
 304 {
 305         u32 val;
 306
 307         val = dbi_readl(pcie, PCIE_STRFMR1);
 308         val &= 0xDFFFFFFF;
 309         dbi_writel(pcie, val, PCIE_STRFMR1);
 310 }
 311
 312 /* Disable all bars in RC mode */
 313 static void ls_pcie_disable_bars(struct ls_pcie *pcie)
 314 {
 315         dbi_writel(pcie, 0, PCIE_CS2_OFFSET + PCI_BASE_ADDRESS_0);
 316         dbi_writel(pcie, 0, PCIE_CS2_OFFSET + PCI_BASE_ADDRESS_1);
 317         dbi_writel(pcie, 0xfffffffe, PCIE_CS2_OFFSET + PCI_ROM_ADDRESS1);
 318 }
 319
 320 static void ls_pcie_setup_ctrl(struct ls_pcie *pcie)
 321 {
 322         ls_pcie_setup_atu(pcie);
 323
 324         dbi_writel(pcie, 1, PCIE_DBI_RO_WR_EN);
 325         ls_pcie_fix_class(pcie);
 326         ls_pcie_clear_multifunction(pcie);
 327         ls_pcie_drop_msg_tlp(pcie);
 328         dbi_writel(pcie, 0, PCIE_DBI_RO_WR_EN);
 329
 330         ls_pcie_disable_bars(pcie);
 331         pcie->stream_id_cur = 0;
 332 }
 333
 334 static void ls_pcie_ep_setup_atu(struct ls_pcie *pcie)
 335 {
 336         u64 phys = CONFIG_SYS_PCI_EP_MEMORY_BASE;
 337
 338         /* ATU 0 : INBOUND : map BAR0 */
 339         ls_pcie_atu_inbound_set(pcie, 0, 0, phys);
 340         /* ATU 1 : INBOUND : map BAR1 */
 341         phys += PCIE_BAR1_SIZE;
 342         ls_pcie_atu_inbound_set(pcie, 1, 1, phys);
 343         /* ATU 2 : INBOUND : map BAR2 */
 344         phys += PCIE_BAR2_SIZE;
 345         ls_pcie_atu_inbound_set(pcie, 2, 2, phys);
 346         /* ATU 3 : INBOUND : map BAR4 */
 347         phys = CONFIG_SYS_PCI_EP_MEMORY_BASE + PCIE_BAR4_SIZE;
 348         ls_pcie_atu_inbound_set(pcie, 3, 4, phys);
 349
 350         /* ATU 0 : OUTBOUND : map MEM */
 351         ls_pcie_atu_outbound_set(pcie, 0,
 352                                  PCIE_ATU_TYPE_MEM,
 353                                  pcie->cfg_res.start,
 354                                  0,
 355                                  CONFIG_SYS_PCI_MEMORY_SIZE);
 356 }
 357
 358 /* BAR0 and BAR1 are 32bit BAR2 and BAR4 are 64bit */
 359 static void ls_pcie_ep_setup_bar(void *bar_base, int bar, u32 size)
 360 {
 361         /* The least inbound window is 4KiB */
 362         if (size < 4 * 1024)
 363                 return;
 364
 365         switch (bar) {
 366         case 0:
 367                 writel(size - 1, bar_base + PCI_BASE_ADDRESS_0);
 368                 break;
 369         case 1:
 370                 writel(size - 1, bar_base + PCI_BASE_ADDRESS_1);
 371                 break;
 372         case 2:
 373                 writel(size - 1, bar_base + PCI_BASE_ADDRESS_2);
 374                 writel(0, bar_base + PCI_BASE_ADDRESS_3);
 375                 break;
 376         case 4:
 377                 writel(size - 1, bar_base + PCI_BASE_ADDRESS_4);
 378                 writel(0, bar_base + PCI_BASE_ADDRESS_5);
 379                 break;
 380         default:
 381                 break;
 382         }
 383 }
 384
 385 static void ls_pcie_ep_setup_bars(void *bar_base)
 386 {
 387         /* BAR0 - 32bit - 4K configuration */
 388         ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
 389         /* BAR1 - 32bit - 8K MSIX*/
 390         ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
 391         /* BAR2 - 64bit - 4K MEM desciptor */
 392         ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
 393         /* BAR4 - 64bit - 1M MEM*/
 394         ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
 395 }
 396
 397 static void ls_pcie_ep_enable_cfg(struct ls_pcie *pcie)
 398 {
 399         u32 config;
 400
 401         config = ctrl_readl(pcie,  PCIE_PF_CONFIG);
 402         config |= PCIE_CONFIG_READY;
 403         ctrl_writel(pcie, config, PCIE_PF_CONFIG);
 404 }
 405
 406 static void ls_pcie_setup_ep(struct ls_pcie *pcie)
 407 {
 408         u32 sriov;
 409
 410         sriov = readl(pcie->dbi + PCIE_SRIOV);
 411         if (PCI_EXT_CAP_ID(sriov) == PCI_EXT_CAP_ID_SRIOV) {
 412                 int pf, vf;
 413
 414                 for (pf = 0; pf < PCIE_PF_NUM; pf++) {
 415                         for (vf = 0; vf <= PCIE_VF_NUM; vf++) {
 416                                 ctrl_writel(pcie, PCIE_LCTRL0_VAL(pf, vf),
 417                                             PCIE_PF_VF_CTRL);
 418
 419                                 ls_pcie_ep_setup_bars(pcie->dbi);
 420                                 ls_pcie_ep_setup_atu(pcie);
 421                         }
 422                 }
 423                 /* Disable CFG2 */
 424                 ctrl_writel(pcie, 0, PCIE_PF_VF_CTRL);
 425         } else {
 426                 ls_pcie_ep_setup_bars(pcie->dbi + PCIE_NO_SRIOV_BAR_BASE);
 427                 ls_pcie_ep_setup_atu(pcie);
 428         }
 429
 430         ls_pcie_ep_enable_cfg(pcie);
 431 }
 432
 433 static int ls_pcie_probe(struct udevice *dev)
 434 {
 435         struct ls_pcie *pcie = dev_get_priv(dev);
 436         const void *fdt = gd->fdt_blob;
 437         int node = dev_of_offset(dev);
 438         u16 link_sta;
 439         uint svr;
 440         int ret;
 441         fdt_size_t cfg_size;
 442
 443         pcie->bus = dev;
 444
 445         ret = fdt_get_named_resource(fdt, node, "reg", "reg-names",
 446                                      "dbi", &pcie->dbi_res);
 447         if (ret) {
 448                 printf("ls-pcie: resource \"dbi\" not found\n");
 449                 return ret;
 450         }
 451
 452         pcie->idx = (pcie->dbi_res.start - PCIE_SYS_BASE_ADDR) / PCIE_CCSR_SIZE;
 453
 454         list_add(&pcie->list, &ls_pcie_list);
 455
 456         pcie->enabled = is_serdes_configured(PCIE_SRDS_PRTCL(pcie->idx));
 457         if (!pcie->enabled) {
 458                 printf("PCIe%d: %s disabled\n", pcie->idx, dev->name);
 459                 return 0;
 460         }
 461
 462         pcie->dbi = map_physmem(pcie->dbi_res.start,
 463                                 fdt_resource_size(&pcie->dbi_res),
 464                                 MAP_NOCACHE);
 465
 466         ret = fdt_get_named_resource(fdt, node, "reg", "reg-names",
 467                                      "lut", &pcie->lut_res);
 468         if (!ret)
 469                 pcie->lut = map_physmem(pcie->lut_res.start,
 470                                         fdt_resource_size(&pcie->lut_res),
 471                                         MAP_NOCACHE);
 472
 473         ret = fdt_get_named_resource(fdt, node, "reg", "reg-names",
 474                                      "ctrl", &pcie->ctrl_res);
 475         if (!ret)
 476                 pcie->ctrl = map_physmem(pcie->ctrl_res.start,
 477                                          fdt_resource_size(&pcie->ctrl_res),
 478                                          MAP_NOCACHE);
 479         if (!pcie->ctrl)
 480                 pcie->ctrl = pcie->lut;
 481
 482         if (!pcie->ctrl) {
 483                 printf("%s: NOT find CTRL\n", dev->name);
 484                 return -1;
 485         }
 486
 487         ret = fdt_get_named_resource(fdt, node, "reg", "reg-names",
 488                                      "config", &pcie->cfg_res);
 489         if (ret) {
 490                 printf("%s: resource \"config\" not found\n", dev->name);
 491                 return ret;
 492         }
 493
 494         /*
 495          * Fix the pcie memory map address and PF control registers address
 496          * for LS2088A series SoCs
 497          */
 498         svr = get_svr();
 499         svr = (svr >> SVR_VAR_PER_SHIFT) & 0xFFFFFE;
 500         if (svr == SVR_LS2088A || svr == SVR_LS2084A ||
 501             svr == SVR_LS2048A || svr == SVR_LS2044A ||
 502             svr == SVR_LS2081A || svr == SVR_LS2041A) {
 503                 cfg_size = fdt_resource_size(&pcie->cfg_res);
 504                 pcie->cfg_res.start = LS2088A_PCIE1_PHYS_ADDR +
 505                                         LS2088A_PCIE_PHYS_SIZE * pcie->idx;
 506                 pcie->cfg_res.end = pcie->cfg_res.start + cfg_size;
 507                 pcie->ctrl = pcie->lut + 0x40000;
 508         }
 509
 510         pcie->cfg0 = map_physmem(pcie->cfg_res.start,
 511                                  fdt_resource_size(&pcie->cfg_res),
 512                                  MAP_NOCACHE);
 513         pcie->cfg1 = pcie->cfg0 + fdt_resource_size(&pcie->cfg_res) / 2;
 514
 515         pcie->big_endian = fdtdec_get_bool(fdt, node, "big-endian");
 516
 517         debug("%s dbi:%lx lut:%lx ctrl:0x%lx cfg0:0x%lx, big-endian:%d\n",
 518               dev->name, (unsigned long)pcie->dbi, (unsigned long)pcie->lut,
 519               (unsigned long)pcie->ctrl, (unsigned long)pcie->cfg0,
 520               pcie->big_endian);
 521
 522         pcie->mode = readb(pcie->dbi + PCI_HEADER_TYPE) & 0x7f;
 523
 524         if (pcie->mode == PCI_HEADER_TYPE_NORMAL) {
 525                 printf("PCIe%u: %s %s", pcie->idx, dev->name, "Endpoint");
 526                         ls_pcie_setup_ep(pcie);
 527         } else {
 528                 printf("PCIe%u: %s %s", pcie->idx, dev->name, "Root Complex");
 529                         ls_pcie_setup_ctrl(pcie);
 530         }
 531
 532         if (!ls_pcie_link_up(pcie)) {
 533                 /* Let the user know there's no PCIe link */
 534                 printf(": no link\n");
 535                 return 0;
 536         }
 537
 538         /* Print the negotiated PCIe link width */
 539         link_sta = readw(pcie->dbi + PCIE_LINK_STA);
 540         printf(": x%d gen%d\n", (link_sta & PCIE_LINK_WIDTH_MASK) >> 4,
 541                link_sta & PCIE_LINK_SPEED_MASK);
 542
 543         return 0;
 544 }
 545
 546 static const struct dm_pci_ops ls_pcie_ops = {
 547         .read_config    = ls_pcie_read_config,
 548         .write_config   = ls_pcie_write_config,
 549 };
 550
 551 static const struct udevice_id ls_pcie_ids[] = {
 552         { .compatible = "fsl,ls-pcie" },
 553         { }
 554 };
 555
 556 U_BOOT_DRIVER(pci_layerscape) = {
 557         .name = "pci_layerscape",
 558         .id = UCLASS_PCI,
 559         .of_match = ls_pcie_ids,
 560         .ops = &ls_pcie_ops,
 561         .probe  = ls_pcie_probe,
 562         .priv_auto_alloc_size = sizeof(struct ls_pcie),
 563 };