drivers/net/sni_ave.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /**
   3  * sni_ave.c - Socionext UniPhier AVE ethernet driver
   4  * Copyright 2016-2018 Socionext inc.
   5  */
   6
   7 #include <clk.h>
   8 #include <cpu_func.h>
   9 #include <dm.h>
  10 #include <fdt_support.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <miiphy.h>
  14 #include <net.h>
  15 #include <regmap.h>
  16 #include <reset.h>
  17 #include <syscon.h>
  18 #include <asm/cache.h>
  19 #include <dm/device_compat.h>
  20 #include <linux/err.h>
  21 #include <linux/io.h>
  22 #include <linux/iopoll.h>
  23
  24 #define AVE_GRST_DELAY_MSEC     40
  25 #define AVE_MIN_XMITSIZE        60
  26 #define AVE_SEND_TIMEOUT_COUNT  1000
  27 #define AVE_MDIO_TIMEOUT_USEC   10000
  28 #define AVE_HALT_TIMEOUT_USEC   10000
  29
  30 /* General Register Group */
  31 #define AVE_IDR                 0x000   /* ID */
  32 #define AVE_VR                  0x004   /* Version */
  33 #define AVE_GRR                 0x008   /* Global Reset */
  34 #define AVE_CFGR                0x00c   /* Configuration */
  35
  36 /* Interrupt Register Group */
  37 #define AVE_GIMR                0x100   /* Global Interrupt Mask */
  38 #define AVE_GISR                0x104   /* Global Interrupt Status */
  39
  40 /* MAC Register Group */
  41 #define AVE_TXCR                0x200   /* TX Setup */
  42 #define AVE_RXCR                0x204   /* RX Setup */
  43 #define AVE_RXMAC1R             0x208   /* MAC address (lower) */
  44 #define AVE_RXMAC2R             0x20c   /* MAC address (upper) */
  45 #define AVE_MDIOCTR             0x214   /* MDIO Control */
  46 #define AVE_MDIOAR              0x218   /* MDIO Address */
  47 #define AVE_MDIOWDR             0x21c   /* MDIO Data */
  48 #define AVE_MDIOSR              0x220   /* MDIO Status */
  49 #define AVE_MDIORDR             0x224   /* MDIO Rd Data */
  50
  51 /* Descriptor Control Register Group */
  52 #define AVE_DESCC               0x300   /* Descriptor Control */
  53 #define AVE_TXDC                0x304   /* TX Descriptor Configuration */
  54 #define AVE_RXDC                0x308   /* RX Descriptor Ring0 Configuration */
  55 #define AVE_IIRQC               0x34c   /* Interval IRQ Control */
  56
  57 /* 64bit descriptor memory */
  58 #define AVE_DESC_SIZE_64        12      /* Descriptor Size */
  59 #define AVE_TXDM_64             0x1000  /* Tx Descriptor Memory */
  60 #define AVE_RXDM_64             0x1c00  /* Rx Descriptor Memory */
  61
  62 /* 32bit descriptor memory */
  63 #define AVE_DESC_SIZE_32        8       /* Descriptor Size */
  64 #define AVE_TXDM_32             0x1000  /* Tx Descriptor Memory */
  65 #define AVE_RXDM_32             0x1800  /* Rx Descriptor Memory */
  66
  67 /* RMII Bridge Register Group */
  68 #define AVE_RSTCTRL             0x8028  /* Reset control */
  69 #define AVE_RSTCTRL_RMIIRST     BIT(16)
  70 #define AVE_LINKSEL             0x8034  /* Link speed setting */
  71 #define AVE_LINKSEL_100M        BIT(0)
  72
  73 /* AVE_GRR */
  74 #define AVE_GRR_PHYRST          BIT(4)  /* Reset external PHY */
  75 #define AVE_GRR_GRST            BIT(0)  /* Reset all MAC */
  76
  77 /* AVE_CFGR */
  78 #define AVE_CFGR_MII            BIT(27) /* Func mode (1:MII/RMII, 0:RGMII) */
  79
  80 /* AVE_GISR (common with GIMR) */
  81 #define AVE_GIMR_CLR            0
  82 #define AVE_GISR_CLR            GENMASK(31, 0)
  83
  84 /* AVE_TXCR */
  85 #define AVE_TXCR_FLOCTR         BIT(18) /* Flow control */
  86 #define AVE_TXCR_TXSPD_1G       BIT(17)
  87 #define AVE_TXCR_TXSPD_100      BIT(16)
  88
  89 /* AVE_RXCR */
  90 #define AVE_RXCR_RXEN           BIT(30) /* Rx enable */
  91 #define AVE_RXCR_FDUPEN         BIT(22) /* Interface mode */
  92 #define AVE_RXCR_FLOCTR         BIT(21) /* Flow control */
  93
  94 /* AVE_MDIOCTR */
  95 #define AVE_MDIOCTR_RREQ        BIT(3)  /* Read request */
  96 #define AVE_MDIOCTR_WREQ        BIT(2)  /* Write request */
  97
  98 /* AVE_MDIOSR */
  99 #define AVE_MDIOSR_STS          BIT(0)  /* access status */
 100
 101 /* AVE_DESCC */
 102 #define AVE_DESCC_RXDSTPSTS     BIT(20)
 103 #define AVE_DESCC_RD0           BIT(8)  /* Enable Rx descriptor Ring0 */
 104 #define AVE_DESCC_RXDSTP        BIT(4)  /* Pause Rx descriptor */
 105 #define AVE_DESCC_TD            BIT(0)  /* Enable Tx descriptor */
 106
 107 /* AVE_TXDC/RXDC */
 108 #define AVE_DESC_SIZE(priv, num) \
 109         ((num) * ((priv)->data->is_desc_64bit ? AVE_DESC_SIZE_64 :      \
 110                   AVE_DESC_SIZE_32))
 111
 112 /* Command status for descriptor */
 113 #define AVE_STS_OWN             BIT(31) /* Descriptor ownership */
 114 #define AVE_STS_OK              BIT(27) /* Normal transmit */
 115 #define AVE_STS_1ST             BIT(26) /* Head of buffer chain */
 116 #define AVE_STS_LAST            BIT(25) /* Tail of buffer chain */
 117 #define AVE_STS_PKTLEN_TX_MASK  GENMASK(15, 0)
 118 #define AVE_STS_PKTLEN_RX_MASK  GENMASK(10, 0)
 119
 120 #define AVE_DESC_OFS_CMDSTS     0
 121 #define AVE_DESC_OFS_ADDRL      4
 122 #define AVE_DESC_OFS_ADDRU      8
 123
 124 /* Parameter for ethernet frame */
 125 #define AVE_RXCR_MTU            1518
 126
 127 /* SG */
 128 #define SG_ETPINMODE            0x540
 129 #define SG_ETPINMODE_EXTPHY     BIT(1)  /* for LD11 */
 130 #define SG_ETPINMODE_RMII(ins)  BIT(ins)
 131
 132 #define AVE_MAX_CLKS            4
 133 #define AVE_MAX_RSTS            2
 134
 135 enum desc_id {
 136         AVE_DESCID_TX,
 137         AVE_DESCID_RX,
 138 };
 139
 140 struct ave_private {
 141         phys_addr_t iobase;
 142         unsigned int nclks;
 143         struct clk clk[AVE_MAX_CLKS];
 144         unsigned int nrsts;
 145         struct reset_ctl rst[AVE_MAX_RSTS];
 146         struct regmap *regmap;
 147         unsigned int regmap_arg;
 148
 149         struct mii_dev *bus;
 150         struct phy_device *phydev;
 151         int phy_mode;
 152         int max_speed;
 153
 154         int rx_pos;
 155         int rx_siz;
 156         int rx_off;
 157         int tx_num;
 158
 159         u8 tx_adj_packetbuf[PKTSIZE_ALIGN + PKTALIGN];
 160         void *tx_adj_buf;
 161
 162         const struct ave_soc_data *data;
 163 };
 164
 165 struct ave_soc_data {
 166         bool    is_desc_64bit;
 167         const char      *clock_names[AVE_MAX_CLKS];
 168         const char      *reset_names[AVE_MAX_RSTS];
 169         int     (*get_pinmode)(struct ave_private *priv);
 170 };
 171
 172 static u32 ave_desc_read(struct ave_private *priv, enum desc_id id, int entry,
 173                          int offset)
 174 {
 175         int desc_size;
 176         u32 addr;
 177
 178         if (priv->data->is_desc_64bit) {
 179                 desc_size = AVE_DESC_SIZE_64;
 180                 addr = (id == AVE_DESCID_TX) ? AVE_TXDM_64 : AVE_RXDM_64;
 181         } else {
 182                 desc_size = AVE_DESC_SIZE_32;
 183                 addr = (id == AVE_DESCID_TX) ? AVE_TXDM_32 : AVE_RXDM_32;
 184         }
 185
 186         addr += entry * desc_size + offset;
 187
 188         return readl(priv->iobase + addr);
 189 }
 190
 191 static u32 ave_desc_read_cmdsts(struct ave_private *priv, enum desc_id id,
 192                                 int entry)
 193 {
 194         return ave_desc_read(priv, id, entry, AVE_DESC_OFS_CMDSTS);
 195 }
 196
 197 static void ave_desc_write(struct ave_private *priv, enum desc_id id,
 198                            int entry, int offset, u32 val)
 199 {
 200         int desc_size;
 201         u32 addr;
 202
 203         if (priv->data->is_desc_64bit) {
 204                 desc_size = AVE_DESC_SIZE_64;
 205                 addr = (id == AVE_DESCID_TX) ? AVE_TXDM_64 : AVE_RXDM_64;
 206         } else {
 207                 desc_size = AVE_DESC_SIZE_32;
 208                 addr = (id == AVE_DESCID_TX) ? AVE_TXDM_32 : AVE_RXDM_32;
 209         }
 210
 211         addr += entry * desc_size + offset;
 212         writel(val, priv->iobase + addr);
 213 }
 214
 215 static void ave_desc_write_cmdsts(struct ave_private *priv, enum desc_id id,
 216                                   int entry, u32 val)
 217 {
 218         ave_desc_write(priv, id, entry, AVE_DESC_OFS_CMDSTS, val);
 219 }
 220
 221 static void ave_desc_write_addr(struct ave_private *priv, enum desc_id id,
 222                                 int entry, uintptr_t paddr)
 223 {
 224         ave_desc_write(priv, id, entry,
 225                        AVE_DESC_OFS_ADDRL, lower_32_bits(paddr));
 226         if (priv->data->is_desc_64bit)
 227                 ave_desc_write(priv, id, entry,
 228                                AVE_DESC_OFS_ADDRU, upper_32_bits(paddr));
 229 }
 230
 231 static void ave_cache_invalidate(uintptr_t vaddr, int len)
 232 {
 233         invalidate_dcache_range(rounddown(vaddr, ARCH_DMA_MINALIGN),
 234                                 roundup(vaddr + len, ARCH_DMA_MINALIGN));
 235 }
 236
 237 static void ave_cache_flush(uintptr_t vaddr, int len)
 238 {
 239         flush_dcache_range(rounddown(vaddr, ARCH_DMA_MINALIGN),
 240                            roundup(vaddr + len, ARCH_DMA_MINALIGN));
 241 }
 242
 243 static int ave_mdiobus_read(struct mii_dev *bus,
 244                             int phyid, int devad, int regnum)
 245 {
 246         struct ave_private *priv = bus->priv;
 247         u32 mdioctl, mdiosr;
 248         int ret;
 249
 250         /* write address */
 251         writel((phyid << 8) | regnum, priv->iobase + AVE_MDIOAR);
 252
 253         /* read request */
 254         mdioctl = readl(priv->iobase + AVE_MDIOCTR);
 255         writel(mdioctl | AVE_MDIOCTR_RREQ, priv->iobase + AVE_MDIOCTR);
 256
 257         ret = readl_poll_timeout(priv->iobase + AVE_MDIOSR, mdiosr,
 258                                  !(mdiosr & AVE_MDIOSR_STS),
 259                                  AVE_MDIO_TIMEOUT_USEC);
 260         if (ret) {
 261                 pr_err("%s: failed to read from mdio (phy:%d reg:%x)\n",
 262                        priv->phydev->dev->name, phyid, regnum);
 263                 return ret;
 264         }
 265
 266         return readl(priv->iobase + AVE_MDIORDR) & GENMASK(15, 0);
 267 }
 268
 269 static int ave_mdiobus_write(struct mii_dev *bus,
 270                              int phyid, int devad, int regnum, u16 val)
 271 {
 272         struct ave_private *priv = bus->priv;
 273         u32 mdioctl, mdiosr;
 274         int ret;
 275
 276         /* write address */
 277         writel((phyid << 8) | regnum, priv->iobase + AVE_MDIOAR);
 278
 279         /* write data */
 280         writel(val, priv->iobase + AVE_MDIOWDR);
 281
 282         /* write request */
 283         mdioctl = readl(priv->iobase + AVE_MDIOCTR);
 284         writel((mdioctl | AVE_MDIOCTR_WREQ) & ~AVE_MDIOCTR_RREQ,
 285                priv->iobase + AVE_MDIOCTR);
 286
 287         ret = readl_poll_timeout(priv->iobase + AVE_MDIOSR, mdiosr,
 288                                  !(mdiosr & AVE_MDIOSR_STS),
 289                                  AVE_MDIO_TIMEOUT_USEC);
 290         if (ret)
 291                 pr_err("%s: failed to write to mdio (phy:%d reg:%x)\n",
 292                        priv->phydev->dev->name, phyid, regnum);
 293
 294         return ret;
 295 }
 296
 297 static int ave_adjust_link(struct ave_private *priv)
 298 {
 299         struct phy_device *phydev = priv->phydev;
 300         struct eth_pdata *pdata = dev_get_platdata(phydev->dev);
 301         u32 val, txcr, rxcr, rxcr_org;
 302         u16 rmt_adv = 0, lcl_adv = 0;
 303         u8 cap;
 304
 305         /* set RGMII speed */
 306         val = readl(priv->iobase + AVE_TXCR);
 307         val &= ~(AVE_TXCR_TXSPD_100 | AVE_TXCR_TXSPD_1G);
 308
 309         if (phy_interface_is_rgmii(phydev) && phydev->speed == SPEED_1000)
 310                 val |= AVE_TXCR_TXSPD_1G;
 311         else if (phydev->speed == SPEED_100)
 312                 val |= AVE_TXCR_TXSPD_100;
 313
 314         writel(val, priv->iobase + AVE_TXCR);
 315
 316         /* set RMII speed (100M/10M only)  */
 317         if (!phy_interface_is_rgmii(phydev)) {
 318                 val = readl(priv->iobase + AVE_LINKSEL);
 319                 if (phydev->speed == SPEED_10)
 320                         val &= ~AVE_LINKSEL_100M;
 321                 else
 322                         val |= AVE_LINKSEL_100M;
 323                 writel(val, priv->iobase + AVE_LINKSEL);
 324         }
 325
 326         /* check current RXCR/TXCR */
 327         rxcr = readl(priv->iobase + AVE_RXCR);
 328         txcr = readl(priv->iobase + AVE_TXCR);
 329         rxcr_org = rxcr;
 330
 331         if (phydev->duplex) {
 332                 rxcr |= AVE_RXCR_FDUPEN;
 333
 334                 if (phydev->pause)
 335                         rmt_adv |= LPA_PAUSE_CAP;
 336                 if (phydev->asym_pause)
 337                         rmt_adv |= LPA_PAUSE_ASYM;
 338                 if (phydev->advertising & ADVERTISED_Pause)
 339                         lcl_adv |= ADVERTISE_PAUSE_CAP;
 340                 if (phydev->advertising & ADVERTISED_Asym_Pause)
 341                         lcl_adv |= ADVERTISE_PAUSE_ASYM;
 342
 343                 cap = mii_resolve_flowctrl_fdx(lcl_adv, rmt_adv);
 344                 if (cap & FLOW_CTRL_TX)
 345                         txcr |= AVE_TXCR_FLOCTR;
 346                 else
 347                         txcr &= ~AVE_TXCR_FLOCTR;
 348                 if (cap & FLOW_CTRL_RX)
 349                         rxcr |= AVE_RXCR_FLOCTR;
 350                 else
 351                         rxcr &= ~AVE_RXCR_FLOCTR;
 352         } else {
 353                 rxcr &= ~AVE_RXCR_FDUPEN;
 354                 rxcr &= ~AVE_RXCR_FLOCTR;
 355                 txcr &= ~AVE_TXCR_FLOCTR;
 356         }
 357
 358         if (rxcr_org != rxcr) {
 359                 /* disable Rx mac */
 360                 writel(rxcr & ~AVE_RXCR_RXEN, priv->iobase + AVE_RXCR);
 361                 /* change and enable TX/Rx mac */
 362                 writel(txcr, priv->iobase + AVE_TXCR);
 363                 writel(rxcr, priv->iobase + AVE_RXCR);
 364         }
 365
 366         pr_notice("%s: phy:%s speed:%d mac:%pM\n",
 367                   phydev->dev->name, phydev->drv->name, phydev->speed,
 368                   pdata->enetaddr);
 369
 370         return phydev->link;
 371 }
 372
 373 static int ave_mdiobus_init(struct ave_private *priv, const char *name)
 374 {
 375         struct mii_dev *bus = mdio_alloc();
 376
 377         if (!bus)
 378                 return -ENOMEM;
 379
 380         bus->read = ave_mdiobus_read;
 381         bus->write = ave_mdiobus_write;
 382         snprintf(bus->name, sizeof(bus->name), "%s", name);
 383         bus->priv = priv;
 384
 385         return mdio_register(bus);
 386 }
 387
 388 static int ave_phy_init(struct ave_private *priv, void *dev)
 389 {
 390         struct phy_device *phydev;
 391         int mask = GENMASK(31, 0), ret;
 392
 393         phydev = phy_find_by_mask(priv->bus, mask, priv->phy_mode);
 394         if (!phydev)
 395                 return -ENODEV;
 396
 397         phy_connect_dev(phydev, dev);
 398
 399         phydev->supported &= PHY_GBIT_FEATURES;
 400         if (priv->max_speed) {
 401                 ret = phy_set_supported(phydev, priv->max_speed);
 402                 if (ret)
 403                         return ret;
 404         }
 405         phydev->advertising = phydev->supported;
 406
 407         priv->phydev = phydev;
 408         phy_config(phydev);
 409
 410         return 0;
 411 }
 412
 413 static void ave_stop(struct udevice *dev)
 414 {
 415         struct ave_private *priv = dev_get_priv(dev);
 416         u32 val;
 417         int ret;
 418
 419         val = readl(priv->iobase + AVE_GRR);
 420         if (val)
 421                 return;
 422
 423         val = readl(priv->iobase + AVE_RXCR);
 424         val &= ~AVE_RXCR_RXEN;
 425         writel(val, priv->iobase + AVE_RXCR);
 426
 427         writel(0, priv->iobase + AVE_DESCC);
 428         ret = readl_poll_timeout(priv->iobase + AVE_DESCC, val, !val,
 429                                  AVE_HALT_TIMEOUT_USEC);
 430         if (ret)
 431                 pr_warn("%s: halt timeout\n", priv->phydev->dev->name);
 432
 433         writel(AVE_GRR_GRST, priv->iobase + AVE_GRR);
 434
 435         phy_shutdown(priv->phydev);
 436 }
 437
 438 static void ave_reset(struct ave_private *priv)
 439 {
 440         u32 val;
 441
 442         /* reset RMII register */
 443         val = readl(priv->iobase + AVE_RSTCTRL);
 444         val &= ~AVE_RSTCTRL_RMIIRST;
 445         writel(val, priv->iobase + AVE_RSTCTRL);
 446
 447         /* assert reset */
 448         writel(AVE_GRR_GRST | AVE_GRR_PHYRST, priv->iobase + AVE_GRR);
 449         mdelay(AVE_GRST_DELAY_MSEC);
 450
 451         /* 1st, negate PHY reset only */
 452         writel(AVE_GRR_GRST, priv->iobase + AVE_GRR);
 453         mdelay(AVE_GRST_DELAY_MSEC);
 454
 455         /* negate reset */
 456         writel(0, priv->iobase + AVE_GRR);
 457         mdelay(AVE_GRST_DELAY_MSEC);
 458
 459         /* negate RMII register */
 460         val = readl(priv->iobase + AVE_RSTCTRL);
 461         val |= AVE_RSTCTRL_RMIIRST;
 462         writel(val, priv->iobase + AVE_RSTCTRL);
 463 }
 464
 465 static int ave_start(struct udevice *dev)
 466 {
 467         struct ave_private *priv = dev_get_priv(dev);
 468         uintptr_t paddr;
 469         u32 val;
 470         int i;
 471
 472         ave_reset(priv);
 473
 474         priv->rx_pos = 0;
 475         priv->rx_off = 2; /* RX data has 2byte offsets */
 476         priv->tx_num = 0;
 477         priv->tx_adj_buf =
 478                 (void *)roundup((uintptr_t)&priv->tx_adj_packetbuf[0],
 479                                 PKTALIGN);
 480         priv->rx_siz = (PKTSIZE_ALIGN - priv->rx_off);
 481
 482         val = 0;
 483         if (priv->phy_mode != PHY_INTERFACE_MODE_RGMII)
 484                 val |= AVE_CFGR_MII;
 485         writel(val, priv->iobase + AVE_CFGR);
 486
 487         /* use one descriptor for Tx */
 488         writel(AVE_DESC_SIZE(priv, 1) << 16, priv->iobase + AVE_TXDC);
 489         ave_desc_write_cmdsts(priv, AVE_DESCID_TX, 0, 0);
 490         ave_desc_write_addr(priv, AVE_DESCID_TX, 0, 0);
 491
 492         /* use PKTBUFSRX descriptors for Rx */
 493         writel(AVE_DESC_SIZE(priv, PKTBUFSRX) << 16, priv->iobase + AVE_RXDC);
 494         for (i = 0; i < PKTBUFSRX; i++) {
 495                 paddr = (uintptr_t)net_rx_packets[i];
 496                 ave_cache_flush(paddr, priv->rx_siz + priv->rx_off);
 497                 ave_desc_write_addr(priv, AVE_DESCID_RX, i, paddr);
 498                 ave_desc_write_cmdsts(priv, AVE_DESCID_RX, i, priv->rx_siz);
 499         }
 500
 501         writel(AVE_GISR_CLR, priv->iobase + AVE_GISR);
 502         writel(AVE_GIMR_CLR, priv->iobase + AVE_GIMR);
 503
 504         writel(AVE_RXCR_RXEN | AVE_RXCR_FDUPEN | AVE_RXCR_FLOCTR | AVE_RXCR_MTU,
 505                priv->iobase + AVE_RXCR);
 506         writel(AVE_DESCC_RD0 | AVE_DESCC_TD, priv->iobase + AVE_DESCC);
 507
 508         phy_startup(priv->phydev);
 509         ave_adjust_link(priv);
 510
 511         return 0;
 512 }
 513
 514 static int ave_write_hwaddr(struct udevice *dev)
 515 {
 516         struct ave_private *priv = dev_get_priv(dev);
 517         struct eth_pdata *pdata = dev_get_platdata(dev);
 518         u8 *mac = pdata->enetaddr;
 519
 520         writel(mac[0] | mac[1] << 8 | mac[2] << 16 | mac[3] << 24,
 521                priv->iobase + AVE_RXMAC1R);
 522         writel(mac[4] | mac[5] << 8, priv->iobase + AVE_RXMAC2R);
 523
 524         return 0;
 525 }
 526
 527 static int ave_send(struct udevice *dev, void *packet, int length)
 528 {
 529         struct ave_private *priv = dev_get_priv(dev);
 530         u32 val;
 531         void *ptr = packet;
 532         int count;
 533
 534         /* adjust alignment for descriptor */
 535         if ((uintptr_t)ptr & 0x3) {
 536                 memcpy(priv->tx_adj_buf, (const void *)ptr, length);
 537                 ptr = priv->tx_adj_buf;
 538         }
 539
 540         /* padding for minimum length */
 541         if (length < AVE_MIN_XMITSIZE) {
 542                 memset(ptr + length, 0, AVE_MIN_XMITSIZE - length);
 543                 length = AVE_MIN_XMITSIZE;
 544         }
 545
 546         /* check ownership and wait for previous xmit done */
 547         count = AVE_SEND_TIMEOUT_COUNT;
 548         do {
 549                 val = ave_desc_read_cmdsts(priv, AVE_DESCID_TX, 0);
 550         } while ((val & AVE_STS_OWN) && --count);
 551         if (!count)
 552                 return -ETIMEDOUT;
 553
 554         ave_cache_flush((uintptr_t)ptr, length);
 555         ave_desc_write_addr(priv, AVE_DESCID_TX, 0, (uintptr_t)ptr);
 556
 557         val = AVE_STS_OWN | AVE_STS_1ST | AVE_STS_LAST |
 558                 (length & AVE_STS_PKTLEN_TX_MASK);
 559         ave_desc_write_cmdsts(priv, AVE_DESCID_TX, 0, val);
 560         priv->tx_num++;
 561
 562         count = AVE_SEND_TIMEOUT_COUNT;
 563         do {
 564                 val = ave_desc_read_cmdsts(priv, AVE_DESCID_TX, 0);
 565         } while ((val & AVE_STS_OWN) && --count);
 566         if (!count)
 567                 return -ETIMEDOUT;
 568
 569         if (!(val & AVE_STS_OK))
 570                 pr_warn("%s: bad send packet status:%08x\n",
 571                         priv->phydev->dev->name, le32_to_cpu(val));
 572
 573         return 0;
 574 }
 575
 576 static int ave_recv(struct udevice *dev, int flags, uchar **packetp)
 577 {
 578         struct ave_private *priv = dev_get_priv(dev);
 579         uchar *ptr;
 580         int length = 0;
 581         u32 cmdsts;
 582
 583         while (1) {
 584                 cmdsts = ave_desc_read_cmdsts(priv, AVE_DESCID_RX,
 585                                               priv->rx_pos);
 586                 if (!(cmdsts & AVE_STS_OWN))
 587                         /* hardware ownership, no received packets */
 588                         return -EAGAIN;
 589
 590                 ptr = net_rx_packets[priv->rx_pos] + priv->rx_off;
 591                 if (cmdsts & AVE_STS_OK)
 592                         break;
 593
 594                 pr_warn("%s: bad packet[%d] status:%08x ptr:%p\n",
 595                         priv->phydev->dev->name, priv->rx_pos,
 596                         le32_to_cpu(cmdsts), ptr);
 597         }
 598
 599         length = cmdsts & AVE_STS_PKTLEN_RX_MASK;
 600
 601         /* invalidate after DMA is done */
 602         ave_cache_invalidate((uintptr_t)ptr, length);
 603         *packetp = ptr;
 604
 605         return length;
 606 }
 607
 608 static int ave_free_packet(struct udevice *dev, uchar *packet, int length)
 609 {
 610         struct ave_private *priv = dev_get_priv(dev);
 611
 612         ave_cache_flush((uintptr_t)net_rx_packets[priv->rx_pos],
 613                         priv->rx_siz + priv->rx_off);
 614
 615         ave_desc_write_cmdsts(priv, AVE_DESCID_RX,
 616                               priv->rx_pos, priv->rx_siz);
 617
 618         if (++priv->rx_pos >= PKTBUFSRX)
 619                 priv->rx_pos = 0;
 620
 621         return 0;
 622 }
 623
 624 static int ave_pro4_get_pinmode(struct ave_private *priv)
 625 {
 626         u32 reg, mask, val = 0;
 627
 628         if (priv->regmap_arg > 0)
 629                 return -EINVAL;
 630
 631         mask = SG_ETPINMODE_RMII(0);
 632
 633         switch (priv->phy_mode) {
 634         case PHY_INTERFACE_MODE_RMII:
 635                 val = SG_ETPINMODE_RMII(0);
 636                 break;
 637         case PHY_INTERFACE_MODE_MII:
 638         case PHY_INTERFACE_MODE_RGMII:
 639                 break;
 640         default:
 641                 return -EINVAL;
 642         }
 643
 644         regmap_read(priv->regmap, SG_ETPINMODE, &reg);
 645         reg &= ~mask;
 646         reg |= val;
 647         regmap_write(priv->regmap, SG_ETPINMODE, reg);
 648
 649         return 0;
 650 }
 651
 652 static int ave_ld11_get_pinmode(struct ave_private *priv)
 653 {
 654         u32 reg, mask, val = 0;
 655
 656         if (priv->regmap_arg > 0)
 657                 return -EINVAL;
 658
 659         mask = SG_ETPINMODE_EXTPHY | SG_ETPINMODE_RMII(0);
 660
 661         switch (priv->phy_mode) {
 662         case PHY_INTERFACE_MODE_INTERNAL:
 663                 break;
 664         case PHY_INTERFACE_MODE_RMII:
 665                 val = SG_ETPINMODE_EXTPHY | SG_ETPINMODE_RMII(0);
 666                 break;
 667         default:
 668                 return -EINVAL;
 669         }
 670
 671         regmap_read(priv->regmap, SG_ETPINMODE, &reg);
 672         reg &= ~mask;
 673         reg |= val;
 674         regmap_write(priv->regmap, SG_ETPINMODE, reg);
 675
 676         return 0;
 677 }
 678
 679 static int ave_ld20_get_pinmode(struct ave_private *priv)
 680 {
 681         u32 reg, mask, val = 0;
 682
 683         if (priv->regmap_arg > 0)
 684                 return -EINVAL;
 685
 686         mask = SG_ETPINMODE_RMII(0);
 687
 688         switch (priv->phy_mode) {
 689         case PHY_INTERFACE_MODE_RMII:
 690                 val  = SG_ETPINMODE_RMII(0);
 691                 break;
 692         case PHY_INTERFACE_MODE_RGMII:
 693                 break;
 694         default:
 695                 return -EINVAL;
 696         }
 697
 698         regmap_read(priv->regmap, SG_ETPINMODE, &reg);
 699         reg &= ~mask;
 700         reg |= val;
 701         regmap_write(priv->regmap, SG_ETPINMODE, reg);
 702
 703         return 0;
 704 }
 705
 706 static int ave_pxs3_get_pinmode(struct ave_private *priv)
 707 {
 708         u32 reg, mask, val = 0;
 709
 710         if (priv->regmap_arg > 1)
 711                 return -EINVAL;
 712
 713         mask = SG_ETPINMODE_RMII(priv->regmap_arg);
 714
 715         switch (priv->phy_mode) {
 716         case PHY_INTERFACE_MODE_RMII:
 717                 val = SG_ETPINMODE_RMII(priv->regmap_arg);
 718                 break;
 719         case PHY_INTERFACE_MODE_RGMII:
 720                 break;
 721         default:
 722                 return -EINVAL;
 723         }
 724
 725         regmap_read(priv->regmap, SG_ETPINMODE, &reg);
 726         reg &= ~mask;
 727         reg |= val;
 728         regmap_write(priv->regmap, SG_ETPINMODE, reg);
 729
 730         return 0;
 731 }
 732
 733 static int ave_ofdata_to_platdata(struct udevice *dev)
 734 {
 735         struct eth_pdata *pdata = dev_get_platdata(dev);
 736         struct ave_private *priv = dev_get_priv(dev);
 737         struct ofnode_phandle_args args;
 738         const char *phy_mode;
 739         const u32 *valp;
 740         int ret, nc, nr;
 741         const char *name;
 742
 743         priv->data = (const struct ave_soc_data *)dev_get_driver_data(dev);
 744         if (!priv->data)
 745                 return -EINVAL;
 746
 747         pdata->iobase = devfdt_get_addr(dev);
 748         pdata->phy_interface = -1;
 749         phy_mode = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "phy-mode",
 750                                NULL);
 751         if (phy_mode)
 752                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 753         if (pdata->phy_interface == -1) {
 754                 dev_err(dev, "Invalid PHY interface '%s'\n", phy_mode);
 755                 return -EINVAL;
 756         }
 757
 758         pdata->max_speed = 0;
 759         valp = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "max-speed",
 760                            NULL);
 761         if (valp)
 762                 pdata->max_speed = fdt32_to_cpu(*valp);
 763
 764         for (nc = 0; nc < AVE_MAX_CLKS; nc++) {
 765                 name = priv->data->clock_names[nc];
 766                 if (!name)
 767                         break;
 768                 ret = clk_get_by_name(dev, name, &priv->clk[nc]);
 769                 if (ret) {
 770                         dev_err(dev, "Failed to get clocks property: %d\n",
 771                                 ret);
 772                         goto out_clk_free;
 773                 }
 774                 priv->nclks++;
 775         }
 776
 777         for (nr = 0; nr < AVE_MAX_RSTS; nr++) {
 778                 name = priv->data->reset_names[nr];
 779                 if (!name)
 780                         break;
 781                 ret = reset_get_by_name(dev, name, &priv->rst[nr]);
 782                 if (ret) {
 783                         dev_err(dev, "Failed to get resets property: %d\n",
 784                                 ret);
 785                         goto out_reset_free;
 786                 }
 787                 priv->nrsts++;
 788         }
 789
 790         ret = dev_read_phandle_with_args(dev, "socionext,syscon-phy-mode",
 791                                          NULL, 1, 0, &args);
 792         if (ret) {
 793                 dev_err(dev, "Failed to get syscon-phy-mode property: %d\n",
 794                         ret);
 795                 goto out_reset_free;
 796         }
 797
 798         priv->regmap = syscon_node_to_regmap(args.node);
 799         if (IS_ERR(priv->regmap)) {
 800                 ret = PTR_ERR(priv->regmap);
 801                 dev_err(dev, "can't get syscon: %d\n", ret);
 802                 goto out_reset_free;
 803         }
 804
 805         if (args.args_count != 1) {
 806                 ret = -EINVAL;
 807                 dev_err(dev, "Invalid argument of syscon-phy-mode\n");
 808                 goto out_reset_free;
 809         }
 810
 811         priv->regmap_arg = args.args[0];
 812
 813         return 0;
 814
 815 out_reset_free:
 816         while (--nr >= 0)
 817                 reset_free(&priv->rst[nr]);
 818 out_clk_free:
 819         while (--nc >= 0)
 820                 clk_free(&priv->clk[nc]);
 821
 822         return ret;
 823 }
 824
 825 static int ave_probe(struct udevice *dev)
 826 {
 827         struct eth_pdata *pdata = dev_get_platdata(dev);
 828         struct ave_private *priv = dev_get_priv(dev);
 829         int ret, nc, nr;
 830
 831         priv->data = (const struct ave_soc_data *)dev_get_driver_data(dev);
 832         if (!priv->data)
 833                 return -EINVAL;
 834
 835         priv->iobase = pdata->iobase;
 836         priv->phy_mode = pdata->phy_interface;
 837         priv->max_speed = pdata->max_speed;
 838
 839         ret = priv->data->get_pinmode(priv);
 840         if (ret) {
 841                 dev_err(dev, "Invalid phy-mode\n");
 842                 return -EINVAL;
 843         }
 844
 845         for (nc = 0; nc < priv->nclks; nc++) {
 846                 ret = clk_enable(&priv->clk[nc]);
 847                 if (ret) {
 848                         dev_err(dev, "Failed to enable clk: %d\n", ret);
 849                         goto out_clk_release;
 850                 }
 851         }
 852
 853         for (nr = 0; nr < priv->nrsts; nr++) {
 854                 ret = reset_deassert(&priv->rst[nr]);
 855                 if (ret) {
 856                         dev_err(dev, "Failed to deassert reset: %d\n", ret);
 857                         goto out_reset_release;
 858                 }
 859         }
 860
 861         ave_reset(priv);
 862
 863         ret = ave_mdiobus_init(priv, dev->name);
 864         if (ret) {
 865                 dev_err(dev, "Failed to initialize mdiobus: %d\n", ret);
 866                 goto out_reset_release;
 867         }
 868
 869         priv->bus = miiphy_get_dev_by_name(dev->name);
 870
 871         ret = ave_phy_init(priv, dev);
 872         if (ret) {
 873                 dev_err(dev, "Failed to initialize phy: %d\n", ret);
 874                 goto out_mdiobus_release;
 875         }
 876
 877         return 0;
 878
 879 out_mdiobus_release:
 880         mdio_unregister(priv->bus);
 881         mdio_free(priv->bus);
 882 out_reset_release:
 883         reset_release_all(priv->rst, nr);
 884 out_clk_release:
 885         clk_release_all(priv->clk, nc);
 886
 887         return ret;
 888 }
 889
 890 static int ave_remove(struct udevice *dev)
 891 {
 892         struct ave_private *priv = dev_get_priv(dev);
 893
 894         free(priv->phydev);
 895         mdio_unregister(priv->bus);
 896         mdio_free(priv->bus);
 897         reset_release_all(priv->rst, priv->nrsts);
 898         clk_release_all(priv->clk, priv->nclks);
 899
 900         return 0;
 901 }
 902
 903 static const struct eth_ops ave_ops = {
 904         .start        = ave_start,
 905         .stop         = ave_stop,
 906         .send         = ave_send,
 907         .recv         = ave_recv,
 908         .free_pkt     = ave_free_packet,
 909         .write_hwaddr = ave_write_hwaddr,
 910 };
 911
 912 static const struct ave_soc_data ave_pro4_data = {
 913         .is_desc_64bit = false,
 914         .clock_names = {
 915                 "gio", "ether", "ether-gb", "ether-phy",
 916         },
 917         .reset_names = {
 918                 "gio", "ether",
 919         },
 920         .get_pinmode = ave_pro4_get_pinmode,
 921 };
 922
 923 static const struct ave_soc_data ave_pxs2_data = {
 924         .is_desc_64bit = false,
 925         .clock_names = {
 926                 "ether",
 927         },
 928         .reset_names = {
 929                 "ether",
 930         },
 931         .get_pinmode = ave_pro4_get_pinmode,
 932 };
 933
 934 static const struct ave_soc_data ave_ld11_data = {
 935         .is_desc_64bit = false,
 936         .clock_names = {
 937                 "ether",
 938         },
 939         .reset_names = {
 940                 "ether",
 941         },
 942         .get_pinmode = ave_ld11_get_pinmode,
 943 };
 944
 945 static const struct ave_soc_data ave_ld20_data = {
 946         .is_desc_64bit = true,
 947         .clock_names = {
 948                 "ether",
 949         },
 950         .reset_names = {
 951                 "ether",
 952         },
 953         .get_pinmode = ave_ld20_get_pinmode,
 954 };
 955
 956 static const struct ave_soc_data ave_pxs3_data = {
 957         .is_desc_64bit = false,
 958         .clock_names = {
 959                 "ether",
 960         },
 961         .reset_names = {
 962                 "ether",
 963         },
 964         .get_pinmode = ave_pxs3_get_pinmode,
 965 };
 966
 967 static const struct udevice_id ave_ids[] = {
 968         {
 969                 .compatible = "socionext,uniphier-pro4-ave4",
 970                 .data = (ulong)&ave_pro4_data,
 971         },
 972         {
 973                 .compatible = "socionext,uniphier-pxs2-ave4",
 974                 .data = (ulong)&ave_pxs2_data,
 975         },
 976         {
 977                 .compatible = "socionext,uniphier-ld11-ave4",
 978                 .data = (ulong)&ave_ld11_data,
 979         },
 980         {
 981                 .compatible = "socionext,uniphier-ld20-ave4",
 982                 .data = (ulong)&ave_ld20_data,
 983         },
 984         {
 985                 .compatible = "socionext,uniphier-pxs3-ave4",
 986                 .data = (ulong)&ave_pxs3_data,
 987         },
 988         { /* Sentinel */ }
 989 };
 990
 991 U_BOOT_DRIVER(ave) = {
 992         .name     = "ave",
 993         .id       = UCLASS_ETH,
 994         .of_match = ave_ids,
 995         .probe    = ave_probe,
 996         .remove   = ave_remove,
 997         .ofdata_to_platdata = ave_ofdata_to_platdata,
 998         .ops      = &ave_ops,
 999         .priv_auto_alloc_size = sizeof(struct ave_private),
1000         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1001 };