drivers/net/ravb.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * drivers/net/ravb.c
   4  *     This file is driver for Renesas Ethernet AVB.
   5  *
   6  * Copyright (C) 2015-2017  Renesas Electronics Corporation
   7  *
   8  * Based on the SuperH Ethernet driver.
   9  */
  10
  11 #include <common.h>
  12 #include <clk.h>
  13 #include <cpu_func.h>
  14 #include <dm.h>
  15 #include <errno.h>
  16 #include <log.h>
  17 #include <miiphy.h>
  18 #include <malloc.h>
  19 #include <asm/cache.h>
  20 #include <linux/mii.h>
  21 #include <wait_bit.h>
  22 #include <asm/io.h>
  23 #include <asm/gpio.h>
  24
  25 /* Registers */
  26 #define RAVB_REG_CCC            0x000
  27 #define RAVB_REG_DBAT           0x004
  28 #define RAVB_REG_CSR            0x00C
  29 #define RAVB_REG_APSR           0x08C
  30 #define RAVB_REG_RCR            0x090
  31 #define RAVB_REG_TGC            0x300
  32 #define RAVB_REG_TCCR           0x304
  33 #define RAVB_REG_RIC0           0x360
  34 #define RAVB_REG_RIC1           0x368
  35 #define RAVB_REG_RIC2           0x370
  36 #define RAVB_REG_TIC            0x378
  37 #define RAVB_REG_ECMR           0x500
  38 #define RAVB_REG_RFLR           0x508
  39 #define RAVB_REG_ECSIPR         0x518
  40 #define RAVB_REG_PIR            0x520
  41 #define RAVB_REG_GECMR          0x5b0
  42 #define RAVB_REG_MAHR           0x5c0
  43 #define RAVB_REG_MALR           0x5c8
  44
  45 #define CCC_OPC_CONFIG          BIT(0)
  46 #define CCC_OPC_OPERATION       BIT(1)
  47 #define CCC_BOC                 BIT(20)
  48
  49 #define CSR_OPS                 0x0000000F
  50 #define CSR_OPS_CONFIG          BIT(1)
  51
  52 #define APSR_TDM                BIT(14)
  53
  54 #define TCCR_TSRQ0              BIT(0)
  55
  56 #define RFLR_RFL_MIN            0x05EE
  57
  58 #define PIR_MDI                 BIT(3)
  59 #define PIR_MDO                 BIT(2)
  60 #define PIR_MMD                 BIT(1)
  61 #define PIR_MDC                 BIT(0)
  62
  63 #define ECMR_TRCCM              BIT(26)
  64 #define ECMR_RZPF               BIT(20)
  65 #define ECMR_PFR                BIT(18)
  66 #define ECMR_RXF                BIT(17)
  67 #define ECMR_RE                 BIT(6)
  68 #define ECMR_TE                 BIT(5)
  69 #define ECMR_DM                 BIT(1)
  70 #define ECMR_CHG_DM             (ECMR_TRCCM | ECMR_RZPF | ECMR_PFR | ECMR_RXF)
  71
  72 /* DMA Descriptors */
  73 #define RAVB_NUM_BASE_DESC              16
  74 #define RAVB_NUM_TX_DESC                8
  75 #define RAVB_NUM_RX_DESC                8
  76
  77 #define RAVB_TX_QUEUE_OFFSET            0
  78 #define RAVB_RX_QUEUE_OFFSET            4
  79
  80 #define RAVB_DESC_DT(n)                 ((n) << 28)
  81 #define RAVB_DESC_DT_FSINGLE            RAVB_DESC_DT(0x7)
  82 #define RAVB_DESC_DT_LINKFIX            RAVB_DESC_DT(0x9)
  83 #define RAVB_DESC_DT_EOS                RAVB_DESC_DT(0xa)
  84 #define RAVB_DESC_DT_FEMPTY             RAVB_DESC_DT(0xc)
  85 #define RAVB_DESC_DT_EEMPTY             RAVB_DESC_DT(0x3)
  86 #define RAVB_DESC_DT_MASK               RAVB_DESC_DT(0xf)
  87
  88 #define RAVB_DESC_DS(n)                 (((n) & 0xfff) << 0)
  89 #define RAVB_DESC_DS_MASK               0xfff
  90
  91 #define RAVB_RX_DESC_MSC_MC             BIT(23)
  92 #define RAVB_RX_DESC_MSC_CEEF           BIT(22)
  93 #define RAVB_RX_DESC_MSC_CRL            BIT(21)
  94 #define RAVB_RX_DESC_MSC_FRE            BIT(20)
  95 #define RAVB_RX_DESC_MSC_RTLF           BIT(19)
  96 #define RAVB_RX_DESC_MSC_RTSF           BIT(18)
  97 #define RAVB_RX_DESC_MSC_RFE            BIT(17)
  98 #define RAVB_RX_DESC_MSC_CRC            BIT(16)
  99 #define RAVB_RX_DESC_MSC_MASK           (0xff << 16)
 100
 101 #define RAVB_RX_DESC_MSC_RX_ERR_MASK \
 102         (RAVB_RX_DESC_MSC_CRC | RAVB_RX_DESC_MSC_RFE | RAVB_RX_DESC_MSC_RTLF | \
 103          RAVB_RX_DESC_MSC_RTSF | RAVB_RX_DESC_MSC_CEEF)
 104
 105 #define RAVB_TX_TIMEOUT_MS              1000
 106
 107 struct ravb_desc {
 108         u32     ctrl;
 109         u32     dptr;
 110 };
 111
 112 struct ravb_rxdesc {
 113         struct ravb_desc        data;
 114         struct ravb_desc        link;
 115         u8                      __pad[48];
 116         u8                      packet[PKTSIZE_ALIGN];
 117 };
 118
 119 struct ravb_priv {
 120         struct ravb_desc        base_desc[RAVB_NUM_BASE_DESC];
 121         struct ravb_desc        tx_desc[RAVB_NUM_TX_DESC];
 122         struct ravb_rxdesc      rx_desc[RAVB_NUM_RX_DESC];
 123         u32                     rx_desc_idx;
 124         u32                     tx_desc_idx;
 125
 126         struct phy_device       *phydev;
 127         struct mii_dev          *bus;
 128         void __iomem            *iobase;
 129         struct clk              clk;
 130         struct gpio_desc        reset_gpio;
 131 };
 132
 133 static inline void ravb_flush_dcache(u32 addr, u32 len)
 134 {
 135         flush_dcache_range(addr, addr + len);
 136 }
 137
 138 static inline void ravb_invalidate_dcache(u32 addr, u32 len)
 139 {
 140         u32 start = addr & ~((uintptr_t)ARCH_DMA_MINALIGN - 1);
 141         u32 end = roundup(addr + len, ARCH_DMA_MINALIGN);
 142         invalidate_dcache_range(start, end);
 143 }
 144
 145 static int ravb_send(struct udevice *dev, void *packet, int len)
 146 {
 147         struct ravb_priv *eth = dev_get_priv(dev);
 148         struct ravb_desc *desc = &eth->tx_desc[eth->tx_desc_idx];
 149         unsigned int start;
 150
 151         /* Update TX descriptor */
 152         ravb_flush_dcache((uintptr_t)packet, len);
 153         memset(desc, 0x0, sizeof(*desc));
 154         desc->ctrl = RAVB_DESC_DT_FSINGLE | RAVB_DESC_DS(len);
 155         desc->dptr = (uintptr_t)packet;
 156         ravb_flush_dcache((uintptr_t)desc, sizeof(*desc));
 157
 158         /* Restart the transmitter if disabled */
 159         if (!(readl(eth->iobase + RAVB_REG_TCCR) & TCCR_TSRQ0))
 160                 setbits_le32(eth->iobase + RAVB_REG_TCCR, TCCR_TSRQ0);
 161
 162         /* Wait until packet is transmitted */
 163         start = get_timer(0);
 164         while (get_timer(start) < RAVB_TX_TIMEOUT_MS) {
 165                 ravb_invalidate_dcache((uintptr_t)desc, sizeof(*desc));
 166                 if ((desc->ctrl & RAVB_DESC_DT_MASK) != RAVB_DESC_DT_FSINGLE)
 167                         break;
 168                 udelay(10);
 169         };
 170
 171         if (get_timer(start) >= RAVB_TX_TIMEOUT_MS)
 172                 return -ETIMEDOUT;
 173
 174         eth->tx_desc_idx = (eth->tx_desc_idx + 1) % (RAVB_NUM_TX_DESC - 1);
 175         return 0;
 176 }
 177
 178 static int ravb_recv(struct udevice *dev, int flags, uchar **packetp)
 179 {
 180         struct ravb_priv *eth = dev_get_priv(dev);
 181         struct ravb_rxdesc *desc = &eth->rx_desc[eth->rx_desc_idx];
 182         int len;
 183         u8 *packet;
 184
 185         /* Check if the rx descriptor is ready */
 186         ravb_invalidate_dcache((uintptr_t)desc, sizeof(*desc));
 187         if ((desc->data.ctrl & RAVB_DESC_DT_MASK) == RAVB_DESC_DT_FEMPTY)
 188                 return -EAGAIN;
 189
 190         /* Check for errors */
 191         if (desc->data.ctrl & RAVB_RX_DESC_MSC_RX_ERR_MASK) {
 192                 desc->data.ctrl &= ~RAVB_RX_DESC_MSC_MASK;
 193                 return -EAGAIN;
 194         }
 195
 196         len = desc->data.ctrl & RAVB_DESC_DS_MASK;
 197         packet = (u8 *)(uintptr_t)desc->data.dptr;
 198         ravb_invalidate_dcache((uintptr_t)packet, len);
 199
 200         *packetp = packet;
 201         return len;
 202 }
 203
 204 static int ravb_free_pkt(struct udevice *dev, uchar *packet, int length)
 205 {
 206         struct ravb_priv *eth = dev_get_priv(dev);
 207         struct ravb_rxdesc *desc = &eth->rx_desc[eth->rx_desc_idx];
 208
 209         /* Make current descriptor available again */
 210         desc->data.ctrl = RAVB_DESC_DT_FEMPTY | RAVB_DESC_DS(PKTSIZE_ALIGN);
 211         ravb_flush_dcache((uintptr_t)desc, sizeof(*desc));
 212
 213         /* Point to the next descriptor */
 214         eth->rx_desc_idx = (eth->rx_desc_idx + 1) % RAVB_NUM_RX_DESC;
 215         desc = &eth->rx_desc[eth->rx_desc_idx];
 216         ravb_invalidate_dcache((uintptr_t)desc, sizeof(*desc));
 217
 218         return 0;
 219 }
 220
 221 static int ravb_reset(struct udevice *dev)
 222 {
 223         struct ravb_priv *eth = dev_get_priv(dev);
 224
 225         /* Set config mode */
 226         writel(CCC_OPC_CONFIG, eth->iobase + RAVB_REG_CCC);
 227
 228         /* Check the operating mode is changed to the config mode. */
 229         return wait_for_bit_le32(eth->iobase + RAVB_REG_CSR,
 230                                  CSR_OPS_CONFIG, true, 100, true);
 231 }
 232
 233 static void ravb_base_desc_init(struct ravb_priv *eth)
 234 {
 235         const u32 desc_size = RAVB_NUM_BASE_DESC * sizeof(struct ravb_desc);
 236         int i;
 237
 238         /* Initialize all descriptors */
 239         memset(eth->base_desc, 0x0, desc_size);
 240
 241         for (i = 0; i < RAVB_NUM_BASE_DESC; i++)
 242                 eth->base_desc[i].ctrl = RAVB_DESC_DT_EOS;
 243
 244         ravb_flush_dcache((uintptr_t)eth->base_desc, desc_size);
 245
 246         /* Register the descriptor base address table */
 247         writel((uintptr_t)eth->base_desc, eth->iobase + RAVB_REG_DBAT);
 248 }
 249
 250 static void ravb_tx_desc_init(struct ravb_priv *eth)
 251 {
 252         const u32 desc_size = RAVB_NUM_TX_DESC * sizeof(struct ravb_desc);
 253         int i;
 254
 255         /* Initialize all descriptors */
 256         memset(eth->tx_desc, 0x0, desc_size);
 257         eth->tx_desc_idx = 0;
 258
 259         for (i = 0; i < RAVB_NUM_TX_DESC; i++)
 260                 eth->tx_desc[i].ctrl = RAVB_DESC_DT_EEMPTY;
 261
 262         /* Mark the end of the descriptors */
 263         eth->tx_desc[RAVB_NUM_TX_DESC - 1].ctrl = RAVB_DESC_DT_LINKFIX;
 264         eth->tx_desc[RAVB_NUM_TX_DESC - 1].dptr = (uintptr_t)eth->tx_desc;
 265         ravb_flush_dcache((uintptr_t)eth->tx_desc, desc_size);
 266
 267         /* Point the controller to the TX descriptor list. */
 268         eth->base_desc[RAVB_TX_QUEUE_OFFSET].ctrl = RAVB_DESC_DT_LINKFIX;
 269         eth->base_desc[RAVB_TX_QUEUE_OFFSET].dptr = (uintptr_t)eth->tx_desc;
 270         ravb_flush_dcache((uintptr_t)&eth->base_desc[RAVB_TX_QUEUE_OFFSET],
 271                           sizeof(struct ravb_desc));
 272 }
 273
 274 static void ravb_rx_desc_init(struct ravb_priv *eth)
 275 {
 276         const u32 desc_size = RAVB_NUM_RX_DESC * sizeof(struct ravb_rxdesc);
 277         int i;
 278
 279         /* Initialize all descriptors */
 280         memset(eth->rx_desc, 0x0, desc_size);
 281         eth->rx_desc_idx = 0;
 282
 283         for (i = 0; i < RAVB_NUM_RX_DESC; i++) {
 284                 eth->rx_desc[i].data.ctrl = RAVB_DESC_DT_EEMPTY |
 285                                             RAVB_DESC_DS(PKTSIZE_ALIGN);
 286                 eth->rx_desc[i].data.dptr = (uintptr_t)eth->rx_desc[i].packet;
 287
 288                 eth->rx_desc[i].link.ctrl = RAVB_DESC_DT_LINKFIX;
 289                 eth->rx_desc[i].link.dptr = (uintptr_t)&eth->rx_desc[i + 1];
 290         }
 291
 292         /* Mark the end of the descriptors */
 293         eth->rx_desc[RAVB_NUM_RX_DESC - 1].link.ctrl = RAVB_DESC_DT_LINKFIX;
 294         eth->rx_desc[RAVB_NUM_RX_DESC - 1].link.dptr = (uintptr_t)eth->rx_desc;
 295         ravb_flush_dcache((uintptr_t)eth->rx_desc, desc_size);
 296
 297         /* Point the controller to the rx descriptor list */
 298         eth->base_desc[RAVB_RX_QUEUE_OFFSET].ctrl = RAVB_DESC_DT_LINKFIX;
 299         eth->base_desc[RAVB_RX_QUEUE_OFFSET].dptr = (uintptr_t)eth->rx_desc;
 300         ravb_flush_dcache((uintptr_t)&eth->base_desc[RAVB_RX_QUEUE_OFFSET],
 301                           sizeof(struct ravb_desc));
 302 }
 303
 304 static int ravb_phy_config(struct udevice *dev)
 305 {
 306         struct ravb_priv *eth = dev_get_priv(dev);
 307         struct eth_pdata *pdata = dev_get_platdata(dev);
 308         struct phy_device *phydev;
 309         int mask = 0xffffffff, reg;
 310
 311         if (dm_gpio_is_valid(&eth->reset_gpio)) {
 312                 dm_gpio_set_value(&eth->reset_gpio, 1);
 313                 mdelay(20);
 314                 dm_gpio_set_value(&eth->reset_gpio, 0);
 315                 mdelay(1);
 316         }
 317
 318         phydev = phy_find_by_mask(eth->bus, mask, pdata->phy_interface);
 319         if (!phydev)
 320                 return -ENODEV;
 321
 322         phy_connect_dev(phydev, dev);
 323
 324         eth->phydev = phydev;
 325
 326         phydev->supported &= SUPPORTED_100baseT_Full |
 327                              SUPPORTED_1000baseT_Full | SUPPORTED_Autoneg |
 328                              SUPPORTED_TP | SUPPORTED_MII | SUPPORTED_Pause |
 329                              SUPPORTED_Asym_Pause;
 330
 331         if (pdata->max_speed != 1000) {
 332                 phydev->supported &= ~SUPPORTED_1000baseT_Full;
 333                 reg = phy_read(phydev, -1, MII_CTRL1000);
 334                 reg &= ~(BIT(9) | BIT(8));
 335                 phy_write(phydev, -1, MII_CTRL1000, reg);
 336         }
 337
 338         phy_config(phydev);
 339
 340         return 0;
 341 }
 342
 343 /* Set Mac address */
 344 static int ravb_write_hwaddr(struct udevice *dev)
 345 {
 346         struct ravb_priv *eth = dev_get_priv(dev);
 347         struct eth_pdata *pdata = dev_get_platdata(dev);
 348         unsigned char *mac = pdata->enetaddr;
 349
 350         writel((mac[0] << 24) | (mac[1] << 16) | (mac[2] << 8) | mac[3],
 351                eth->iobase + RAVB_REG_MAHR);
 352
 353         writel((mac[4] << 8) | mac[5], eth->iobase + RAVB_REG_MALR);
 354
 355         return 0;
 356 }
 357
 358 /* E-MAC init function */
 359 static int ravb_mac_init(struct ravb_priv *eth)
 360 {
 361         /* Disable MAC Interrupt */
 362         writel(0, eth->iobase + RAVB_REG_ECSIPR);
 363
 364         /* Recv frame limit set register */
 365         writel(RFLR_RFL_MIN, eth->iobase + RAVB_REG_RFLR);
 366
 367         return 0;
 368 }
 369
 370 /* AVB-DMAC init function */
 371 static int ravb_dmac_init(struct udevice *dev)
 372 {
 373         struct ravb_priv *eth = dev_get_priv(dev);
 374         struct eth_pdata *pdata = dev_get_platdata(dev);
 375         int ret = 0;
 376
 377         /* Set CONFIG mode */
 378         ret = ravb_reset(dev);
 379         if (ret)
 380                 return ret;
 381
 382         /* Disable all interrupts */
 383         writel(0, eth->iobase + RAVB_REG_RIC0);
 384         writel(0, eth->iobase + RAVB_REG_RIC1);
 385         writel(0, eth->iobase + RAVB_REG_RIC2);
 386         writel(0, eth->iobase + RAVB_REG_TIC);
 387
 388         /* Set little endian */
 389         clrbits_le32(eth->iobase + RAVB_REG_CCC, CCC_BOC);
 390
 391         /* AVB rx set */
 392         writel(0x18000001, eth->iobase + RAVB_REG_RCR);
 393
 394         /* FIFO size set */
 395         writel(0x00222210, eth->iobase + RAVB_REG_TGC);
 396
 397         /* Delay CLK: 2ns (not applicable on R-Car E3/D3) */
 398         if ((rmobile_get_cpu_type() == RMOBILE_CPU_TYPE_R8A77990) ||
 399             (rmobile_get_cpu_type() == RMOBILE_CPU_TYPE_R8A77995))
 400                 return 0;
 401
 402         if ((pdata->phy_interface == PHY_INTERFACE_MODE_RGMII_ID) ||
 403             (pdata->phy_interface == PHY_INTERFACE_MODE_RGMII_TXID))
 404                 writel(APSR_TDM, eth->iobase + RAVB_REG_APSR);
 405
 406         return 0;
 407 }
 408
 409 static int ravb_config(struct udevice *dev)
 410 {
 411         struct ravb_priv *eth = dev_get_priv(dev);
 412         struct phy_device *phy = eth->phydev;
 413         u32 mask = ECMR_CHG_DM | ECMR_RE | ECMR_TE;
 414         int ret;
 415
 416         /* Configure AVB-DMAC register */
 417         ravb_dmac_init(dev);
 418
 419         /* Configure E-MAC registers */
 420         ravb_mac_init(eth);
 421         ravb_write_hwaddr(dev);
 422
 423         ret = phy_startup(phy);
 424         if (ret)
 425                 return ret;
 426
 427         /* Set the transfer speed */
 428         if (phy->speed == 100)
 429                 writel(0, eth->iobase + RAVB_REG_GECMR);
 430         else if (phy->speed == 1000)
 431                 writel(1, eth->iobase + RAVB_REG_GECMR);
 432
 433         /* Check if full duplex mode is supported by the phy */
 434         if (phy->duplex)
 435                 mask |= ECMR_DM;
 436
 437         writel(mask, eth->iobase + RAVB_REG_ECMR);
 438
 439         phy->drv->writeext(phy, -1, 0x02, 0x08, (0x0f << 5) | 0x19);
 440
 441         return 0;
 442 }
 443
 444 static int ravb_start(struct udevice *dev)
 445 {
 446         struct ravb_priv *eth = dev_get_priv(dev);
 447         int ret;
 448
 449         ret = ravb_reset(dev);
 450         if (ret)
 451                 return ret;
 452
 453         ravb_base_desc_init(eth);
 454         ravb_tx_desc_init(eth);
 455         ravb_rx_desc_init(eth);
 456
 457         ret = ravb_config(dev);
 458         if (ret)
 459                 return ret;
 460
 461         /* Setting the control will start the AVB-DMAC process. */
 462         writel(CCC_OPC_OPERATION, eth->iobase + RAVB_REG_CCC);
 463
 464         return 0;
 465 }
 466
 467 static void ravb_stop(struct udevice *dev)
 468 {
 469         struct ravb_priv *eth = dev_get_priv(dev);
 470
 471         phy_shutdown(eth->phydev);
 472         ravb_reset(dev);
 473 }
 474
 475 static int ravb_probe(struct udevice *dev)
 476 {
 477         struct eth_pdata *pdata = dev_get_platdata(dev);
 478         struct ravb_priv *eth = dev_get_priv(dev);
 479         struct ofnode_phandle_args phandle_args;
 480         struct mii_dev *mdiodev;
 481         void __iomem *iobase;
 482         int ret;
 483
 484         iobase = map_physmem(pdata->iobase, 0x1000, MAP_NOCACHE);
 485         eth->iobase = iobase;
 486
 487         ret = clk_get_by_index(dev, 0, &eth->clk);
 488         if (ret < 0)
 489                 goto err_mdio_alloc;
 490
 491         ret = dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0, &phandle_args);
 492         if (!ret) {
 493                 gpio_request_by_name_nodev(phandle_args.node, "reset-gpios", 0,
 494                                            &eth->reset_gpio, GPIOD_IS_OUT);
 495         }
 496
 497         if (!dm_gpio_is_valid(&eth->reset_gpio)) {
 498                 gpio_request_by_name(dev, "reset-gpios", 0, &eth->reset_gpio,
 499                                      GPIOD_IS_OUT);
 500         }
 501
 502         mdiodev = mdio_alloc();
 503         if (!mdiodev) {
 504                 ret = -ENOMEM;
 505                 goto err_mdio_alloc;
 506         }
 507
 508         mdiodev->read = bb_miiphy_read;
 509         mdiodev->write = bb_miiphy_write;
 510         bb_miiphy_buses[0].priv = eth;
 511         snprintf(mdiodev->name, sizeof(mdiodev->name), dev->name);
 512
 513         ret = mdio_register(mdiodev);
 514         if (ret < 0)
 515                 goto err_mdio_register;
 516
 517         eth->bus = miiphy_get_dev_by_name(dev->name);
 518
 519         /* Bring up PHY */
 520         ret = clk_enable(&eth->clk);
 521         if (ret)
 522                 goto err_mdio_register;
 523
 524         ret = ravb_reset(dev);
 525         if (ret)
 526                 goto err_mdio_reset;
 527
 528         ret = ravb_phy_config(dev);
 529         if (ret)
 530                 goto err_mdio_reset;
 531
 532         return 0;
 533
 534 err_mdio_reset:
 535         clk_disable(&eth->clk);
 536 err_mdio_register:
 537         mdio_free(mdiodev);
 538 err_mdio_alloc:
 539         unmap_physmem(eth->iobase, MAP_NOCACHE);
 540         return ret;
 541 }
 542
 543 static int ravb_remove(struct udevice *dev)
 544 {
 545         struct ravb_priv *eth = dev_get_priv(dev);
 546
 547         clk_disable(&eth->clk);
 548
 549         free(eth->phydev);
 550         mdio_unregister(eth->bus);
 551         mdio_free(eth->bus);
 552         if (dm_gpio_is_valid(&eth->reset_gpio))
 553                 dm_gpio_free(dev, &eth->reset_gpio);
 554         unmap_physmem(eth->iobase, MAP_NOCACHE);
 555
 556         return 0;
 557 }
 558
 559 int ravb_bb_init(struct bb_miiphy_bus *bus)
 560 {
 561         return 0;
 562 }
 563
 564 int ravb_bb_mdio_active(struct bb_miiphy_bus *bus)
 565 {
 566         struct ravb_priv *eth = bus->priv;
 567
 568         setbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MMD);
 569
 570         return 0;
 571 }
 572
 573 int ravb_bb_mdio_tristate(struct bb_miiphy_bus *bus)
 574 {
 575         struct ravb_priv *eth = bus->priv;
 576
 577         clrbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MMD);
 578
 579         return 0;
 580 }
 581
 582 int ravb_bb_set_mdio(struct bb_miiphy_bus *bus, int v)
 583 {
 584         struct ravb_priv *eth = bus->priv;
 585
 586         if (v)
 587                 setbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MDO);
 588         else
 589                 clrbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MDO);
 590
 591         return 0;
 592 }
 593
 594 int ravb_bb_get_mdio(struct bb_miiphy_bus *bus, int *v)
 595 {
 596         struct ravb_priv *eth = bus->priv;
 597
 598         *v = (readl(eth->iobase + RAVB_REG_PIR) & PIR_MDI) >> 3;
 599
 600         return 0;
 601 }
 602
 603 int ravb_bb_set_mdc(struct bb_miiphy_bus *bus, int v)
 604 {
 605         struct ravb_priv *eth = bus->priv;
 606
 607         if (v)
 608                 setbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MDC);
 609         else
 610                 clrbits_le32(eth->iobase + RAVB_REG_PIR, PIR_MDC);
 611
 612         return 0;
 613 }
 614
 615 int ravb_bb_delay(struct bb_miiphy_bus *bus)
 616 {
 617         udelay(10);
 618
 619         return 0;
 620 }
 621
 622 struct bb_miiphy_bus bb_miiphy_buses[] = {
 623         {
 624                 .name           = "ravb",
 625                 .init           = ravb_bb_init,
 626                 .mdio_active    = ravb_bb_mdio_active,
 627                 .mdio_tristate  = ravb_bb_mdio_tristate,
 628                 .set_mdio       = ravb_bb_set_mdio,
 629                 .get_mdio       = ravb_bb_get_mdio,
 630                 .set_mdc        = ravb_bb_set_mdc,
 631                 .delay          = ravb_bb_delay,
 632         },
 633 };
 634 int bb_miiphy_buses_num = ARRAY_SIZE(bb_miiphy_buses);
 635
 636 static const struct eth_ops ravb_ops = {
 637         .start                  = ravb_start,
 638         .send                   = ravb_send,
 639         .recv                   = ravb_recv,
 640         .free_pkt               = ravb_free_pkt,
 641         .stop                   = ravb_stop,
 642         .write_hwaddr           = ravb_write_hwaddr,
 643 };
 644
 645 int ravb_ofdata_to_platdata(struct udevice *dev)
 646 {
 647         struct eth_pdata *pdata = dev_get_platdata(dev);
 648         const char *phy_mode;
 649         const fdt32_t *cell;
 650         int ret = 0;
 651
 652         pdata->iobase = devfdt_get_addr(dev);
 653         pdata->phy_interface = -1;
 654         phy_mode = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "phy-mode",
 655                                NULL);
 656         if (phy_mode)
 657                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 658         if (pdata->phy_interface == -1) {
 659                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
 660                 return -EINVAL;
 661         }
 662
 663         pdata->max_speed = 1000;
 664         cell = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "max-speed", NULL);
 665         if (cell)
 666                 pdata->max_speed = fdt32_to_cpu(*cell);
 667
 668         sprintf(bb_miiphy_buses[0].name, dev->name);
 669
 670         return ret;
 671 }
 672
 673 static const struct udevice_id ravb_ids[] = {
 674         { .compatible = "renesas,etheravb-r8a7795" },
 675         { .compatible = "renesas,etheravb-r8a7796" },
 676         { .compatible = "renesas,etheravb-r8a77965" },
 677         { .compatible = "renesas,etheravb-r8a77970" },
 678         { .compatible = "renesas,etheravb-r8a77990" },
 679         { .compatible = "renesas,etheravb-r8a77995" },
 680         { .compatible = "renesas,etheravb-rcar-gen3" },
 681         { }
 682 };
 683
 684 U_BOOT_DRIVER(eth_ravb) = {
 685         .name           = "ravb",
 686         .id             = UCLASS_ETH,
 687         .of_match       = ravb_ids,
 688         .ofdata_to_platdata = ravb_ofdata_to_platdata,
 689         .probe          = ravb_probe,
 690         .remove         = ravb_remove,
 691         .ops            = &ravb_ops,
 692         .priv_auto_alloc_size = sizeof(struct ravb_priv),
 693         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 694         .flags          = DM_FLAG_ALLOC_PRIV_DMA,
 695 };