drivers/net/mvpp2.c

   1 /*
   2  * Driver for Marvell PPv2 network controller for Armada 375 SoC.
   3  *
   4  * Copyright (C) 2014 Marvell
   5  *
   6  * Marcin Wojtas <mw@semihalf.com>
   7  *
   8  * U-Boot version:
   9  * Copyright (C) 2016-2017 Stefan Roese <sr@denx.de>
  10  *
  11  * This file is licensed under the terms of the GNU General Public
  12  * License version 2. This program is licensed "as is" without any
  13  * warranty of any kind, whether express or implied.
  14  */
  15
  16 #include <common.h>
  17 #include <cpu_func.h>
  18 #include <dm.h>
  19 #include <asm/cache.h>
  20 #include <dm/device-internal.h>
  21 #include <dm/device_compat.h>
  22 #include <dm/devres.h>
  23 #include <dm/lists.h>
  24 #include <net.h>
  25 #include <netdev.h>
  26 #include <config.h>
  27 #include <malloc.h>
  28 #include <asm/io.h>
  29 #include <linux/bug.h>
  30 #include <linux/err.h>
  31 #include <linux/errno.h>
  32 #include <phy.h>
  33 #include <miiphy.h>
  34 #include <watchdog.h>
  35 #include <asm/arch/cpu.h>
  36 #include <asm/arch/soc.h>
  37 #include <linux/compat.h>
  38 #include <linux/libfdt.h>
  39 #include <linux/mbus.h>
  40 #include <asm-generic/gpio.h>
  41 #include <fdt_support.h>
  42 #include <linux/mdio.h>
  43
  44 DECLARE_GLOBAL_DATA_PTR;
  45
  46 #define __verify_pcpu_ptr(ptr)                                          \
  47 do {                                                                    \
  48         const void __percpu *__vpp_verify = (typeof((ptr) + 0))NULL;    \
  49         (void)__vpp_verify;                                             \
  50 } while (0)
  51
  52 #define VERIFY_PERCPU_PTR(__p)                                          \
  53 ({                                                                      \
  54         __verify_pcpu_ptr(__p);                                         \
  55         (typeof(*(__p)) __kernel __force *)(__p);                       \
  56 })
  57
  58 #define per_cpu_ptr(ptr, cpu)   ({ (void)(cpu); VERIFY_PERCPU_PTR(ptr); })
  59 #define smp_processor_id()      0
  60 #define num_present_cpus()      1
  61 #define for_each_present_cpu(cpu)                       \
  62         for ((cpu) = 0; (cpu) < 1; (cpu)++)
  63
  64 #define NET_SKB_PAD     max(32, MVPP2_CPU_D_CACHE_LINE_SIZE)
  65
  66 #define CONFIG_NR_CPUS          1
  67
  68 /* 2(HW hdr) 14(MAC hdr) 4(CRC) 32(extra for cache prefetch) */
  69 #define WRAP                    (2 + ETH_HLEN + 4 + 32)
  70 #define MTU                     1500
  71 #define RX_BUFFER_SIZE          (ALIGN(MTU + WRAP, ARCH_DMA_MINALIGN))
  72
  73 /* RX Fifo Registers */
  74 #define MVPP2_RX_DATA_FIFO_SIZE_REG(port)       (0x00 + 4 * (port))
  75 #define MVPP2_RX_ATTR_FIFO_SIZE_REG(port)       (0x20 + 4 * (port))
  76 #define MVPP2_RX_MIN_PKT_SIZE_REG               0x60
  77 #define MVPP2_RX_FIFO_INIT_REG                  0x64
  78
  79 /* RX DMA Top Registers */
  80 #define MVPP2_RX_CTRL_REG(port)                 (0x140 + 4 * (port))
  81 #define     MVPP2_RX_LOW_LATENCY_PKT_SIZE(s)    (((s) & 0xfff) << 16)
  82 #define     MVPP2_RX_USE_PSEUDO_FOR_CSUM_MASK   BIT(31)
  83 #define MVPP2_POOL_BUF_SIZE_REG(pool)           (0x180 + 4 * (pool))
  84 #define     MVPP2_POOL_BUF_SIZE_OFFSET          5
  85 #define MVPP2_RXQ_CONFIG_REG(rxq)               (0x800 + 4 * (rxq))
  86 #define     MVPP2_SNOOP_PKT_SIZE_MASK           0x1ff
  87 #define     MVPP2_SNOOP_BUF_HDR_MASK            BIT(9)
  88 #define     MVPP2_RXQ_POOL_SHORT_OFFS           20
  89 #define     MVPP21_RXQ_POOL_SHORT_MASK          0x700000
  90 #define     MVPP22_RXQ_POOL_SHORT_MASK          0xf00000
  91 #define     MVPP2_RXQ_POOL_LONG_OFFS            24
  92 #define     MVPP21_RXQ_POOL_LONG_MASK           0x7000000
  93 #define     MVPP22_RXQ_POOL_LONG_MASK           0xf000000
  94 #define     MVPP2_RXQ_PACKET_OFFSET_OFFS        28
  95 #define     MVPP2_RXQ_PACKET_OFFSET_MASK        0x70000000
  96 #define     MVPP2_RXQ_DISABLE_MASK              BIT(31)
  97
  98 /* Parser Registers */
  99 #define MVPP2_PRS_INIT_LOOKUP_REG               0x1000
 100 #define     MVPP2_PRS_PORT_LU_MAX               0xf
 101 #define     MVPP2_PRS_PORT_LU_MASK(port)        (0xff << ((port) * 4))
 102 #define     MVPP2_PRS_PORT_LU_VAL(port, val)    ((val) << ((port) * 4))
 103 #define MVPP2_PRS_INIT_OFFS_REG(port)           (0x1004 + ((port) & 4))
 104 #define     MVPP2_PRS_INIT_OFF_MASK(port)       (0x3f << (((port) % 4) * 8))
 105 #define     MVPP2_PRS_INIT_OFF_VAL(port, val)   ((val) << (((port) % 4) * 8))
 106 #define MVPP2_PRS_MAX_LOOP_REG(port)            (0x100c + ((port) & 4))
 107 #define     MVPP2_PRS_MAX_LOOP_MASK(port)       (0xff << (((port) % 4) * 8))
 108 #define     MVPP2_PRS_MAX_LOOP_VAL(port, val)   ((val) << (((port) % 4) * 8))
 109 #define MVPP2_PRS_TCAM_IDX_REG                  0x1100
 110 #define MVPP2_PRS_TCAM_DATA_REG(idx)            (0x1104 + (idx) * 4)
 111 #define     MVPP2_PRS_TCAM_INV_MASK             BIT(31)
 112 #define MVPP2_PRS_SRAM_IDX_REG                  0x1200
 113 #define MVPP2_PRS_SRAM_DATA_REG(idx)            (0x1204 + (idx) * 4)
 114 #define MVPP2_PRS_TCAM_CTRL_REG                 0x1230
 115 #define     MVPP2_PRS_TCAM_EN_MASK              BIT(0)
 116
 117 /* Classifier Registers */
 118 #define MVPP2_CLS_MODE_REG                      0x1800
 119 #define     MVPP2_CLS_MODE_ACTIVE_MASK          BIT(0)
 120 #define MVPP2_CLS_PORT_WAY_REG                  0x1810
 121 #define     MVPP2_CLS_PORT_WAY_MASK(port)       (1 << (port))
 122 #define MVPP2_CLS_LKP_INDEX_REG                 0x1814
 123 #define     MVPP2_CLS_LKP_INDEX_WAY_OFFS        6
 124 #define MVPP2_CLS_LKP_TBL_REG                   0x1818
 125 #define     MVPP2_CLS_LKP_TBL_RXQ_MASK          0xff
 126 #define     MVPP2_CLS_LKP_TBL_LOOKUP_EN_MASK    BIT(25)
 127 #define MVPP2_CLS_FLOW_INDEX_REG                0x1820
 128 #define MVPP2_CLS_FLOW_TBL0_REG                 0x1824
 129 #define MVPP2_CLS_FLOW_TBL1_REG                 0x1828
 130 #define MVPP2_CLS_FLOW_TBL2_REG                 0x182c
 131 #define MVPP2_CLS_OVERSIZE_RXQ_LOW_REG(port)    (0x1980 + ((port) * 4))
 132 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_BITS     3
 133 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_MASK     0x7
 134 #define MVPP2_CLS_SWFWD_P2HQ_REG(port)          (0x19b0 + ((port) * 4))
 135 #define MVPP2_CLS_SWFWD_PCTRL_REG               0x19d0
 136 #define     MVPP2_CLS_SWFWD_PCTRL_MASK(port)    (1 << (port))
 137
 138 /* Descriptor Manager Top Registers */
 139 #define MVPP2_RXQ_NUM_REG                       0x2040
 140 #define MVPP2_RXQ_DESC_ADDR_REG                 0x2044
 141 #define     MVPP22_DESC_ADDR_OFFS               8
 142 #define MVPP2_RXQ_DESC_SIZE_REG                 0x2048
 143 #define     MVPP2_RXQ_DESC_SIZE_MASK            0x3ff0
 144 #define MVPP2_RXQ_STATUS_UPDATE_REG(rxq)        (0x3000 + 4 * (rxq))
 145 #define     MVPP2_RXQ_NUM_PROCESSED_OFFSET      0
 146 #define     MVPP2_RXQ_NUM_NEW_OFFSET            16
 147 #define MVPP2_RXQ_STATUS_REG(rxq)               (0x3400 + 4 * (rxq))
 148 #define     MVPP2_RXQ_OCCUPIED_MASK             0x3fff
 149 #define     MVPP2_RXQ_NON_OCCUPIED_OFFSET       16
 150 #define     MVPP2_RXQ_NON_OCCUPIED_MASK         0x3fff0000
 151 #define MVPP2_RXQ_THRESH_REG                    0x204c
 152 #define     MVPP2_OCCUPIED_THRESH_OFFSET        0
 153 #define     MVPP2_OCCUPIED_THRESH_MASK          0x3fff
 154 #define MVPP2_RXQ_INDEX_REG                     0x2050
 155 #define MVPP2_TXQ_NUM_REG                       0x2080
 156 #define MVPP2_TXQ_DESC_ADDR_REG                 0x2084
 157 #define MVPP2_TXQ_DESC_SIZE_REG                 0x2088
 158 #define     MVPP2_TXQ_DESC_SIZE_MASK            0x3ff0
 159 #define MVPP2_AGGR_TXQ_UPDATE_REG               0x2090
 160 #define MVPP2_TXQ_THRESH_REG                    0x2094
 161 #define     MVPP2_TRANSMITTED_THRESH_OFFSET     16
 162 #define     MVPP2_TRANSMITTED_THRESH_MASK       0x3fff0000
 163 #define MVPP2_TXQ_INDEX_REG                     0x2098
 164 #define MVPP2_TXQ_PREF_BUF_REG                  0x209c
 165 #define     MVPP2_PREF_BUF_PTR(desc)            ((desc) & 0xfff)
 166 #define     MVPP2_PREF_BUF_SIZE_4               (BIT(12) | BIT(13))
 167 #define     MVPP2_PREF_BUF_SIZE_16              (BIT(12) | BIT(14))
 168 #define     MVPP2_PREF_BUF_THRESH(val)          ((val) << 17)
 169 #define     MVPP2_TXQ_DRAIN_EN_MASK             BIT(31)
 170 #define MVPP2_TXQ_PENDING_REG                   0x20a0
 171 #define     MVPP2_TXQ_PENDING_MASK              0x3fff
 172 #define MVPP2_TXQ_INT_STATUS_REG                0x20a4
 173 #define MVPP2_TXQ_SENT_REG(txq)                 (0x3c00 + 4 * (txq))
 174 #define     MVPP2_TRANSMITTED_COUNT_OFFSET      16
 175 #define     MVPP2_TRANSMITTED_COUNT_MASK        0x3fff0000
 176 #define MVPP2_TXQ_RSVD_REQ_REG                  0x20b0
 177 #define     MVPP2_TXQ_RSVD_REQ_Q_OFFSET         16
 178 #define MVPP2_TXQ_RSVD_RSLT_REG                 0x20b4
 179 #define     MVPP2_TXQ_RSVD_RSLT_MASK            0x3fff
 180 #define MVPP2_TXQ_RSVD_CLR_REG                  0x20b8
 181 #define     MVPP2_TXQ_RSVD_CLR_OFFSET           16
 182 #define MVPP2_AGGR_TXQ_DESC_ADDR_REG(cpu)       (0x2100 + 4 * (cpu))
 183 #define     MVPP22_AGGR_TXQ_DESC_ADDR_OFFS      8
 184 #define MVPP2_AGGR_TXQ_DESC_SIZE_REG(cpu)       (0x2140 + 4 * (cpu))
 185 #define     MVPP2_AGGR_TXQ_DESC_SIZE_MASK       0x3ff0
 186 #define MVPP2_AGGR_TXQ_STATUS_REG(cpu)          (0x2180 + 4 * (cpu))
 187 #define     MVPP2_AGGR_TXQ_PENDING_MASK         0x3fff
 188 #define MVPP2_AGGR_TXQ_INDEX_REG(cpu)           (0x21c0 + 4 * (cpu))
 189
 190 /* MBUS bridge registers */
 191 #define MVPP2_WIN_BASE(w)                       (0x4000 + ((w) << 2))
 192 #define MVPP2_WIN_SIZE(w)                       (0x4020 + ((w) << 2))
 193 #define MVPP2_WIN_REMAP(w)                      (0x4040 + ((w) << 2))
 194 #define MVPP2_BASE_ADDR_ENABLE                  0x4060
 195
 196 /* AXI Bridge Registers */
 197 #define MVPP22_AXI_BM_WR_ATTR_REG               0x4100
 198 #define MVPP22_AXI_BM_RD_ATTR_REG               0x4104
 199 #define MVPP22_AXI_AGGRQ_DESCR_RD_ATTR_REG      0x4110
 200 #define MVPP22_AXI_TXQ_DESCR_WR_ATTR_REG        0x4114
 201 #define MVPP22_AXI_TXQ_DESCR_RD_ATTR_REG        0x4118
 202 #define MVPP22_AXI_RXQ_DESCR_WR_ATTR_REG        0x411c
 203 #define MVPP22_AXI_RX_DATA_WR_ATTR_REG          0x4120
 204 #define MVPP22_AXI_TX_DATA_RD_ATTR_REG          0x4130
 205 #define MVPP22_AXI_RD_NORMAL_CODE_REG           0x4150
 206 #define MVPP22_AXI_RD_SNOOP_CODE_REG            0x4154
 207 #define MVPP22_AXI_WR_NORMAL_CODE_REG           0x4160
 208 #define MVPP22_AXI_WR_SNOOP_CODE_REG            0x4164
 209
 210 /* Values for AXI Bridge registers */
 211 #define MVPP22_AXI_ATTR_CACHE_OFFS              0
 212 #define MVPP22_AXI_ATTR_DOMAIN_OFFS             12
 213
 214 #define MVPP22_AXI_CODE_CACHE_OFFS              0
 215 #define MVPP22_AXI_CODE_DOMAIN_OFFS             4
 216
 217 #define MVPP22_AXI_CODE_CACHE_NON_CACHE         0x3
 218 #define MVPP22_AXI_CODE_CACHE_WR_CACHE          0x7
 219 #define MVPP22_AXI_CODE_CACHE_RD_CACHE          0xb
 220
 221 #define MVPP22_AXI_CODE_DOMAIN_OUTER_DOM        2
 222 #define MVPP22_AXI_CODE_DOMAIN_SYSTEM           3
 223
 224 /* Interrupt Cause and Mask registers */
 225 #define MVPP2_ISR_RX_THRESHOLD_REG(rxq)         (0x5200 + 4 * (rxq))
 226 #define MVPP21_ISR_RXQ_GROUP_REG(rxq)           (0x5400 + 4 * (rxq))
 227
 228 #define MVPP22_ISR_RXQ_GROUP_INDEX_REG          0x5400
 229 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 230 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 231 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_OFFSET 7
 232
 233 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 234 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 235
 236 #define MVPP22_ISR_RXQ_SUB_GROUP_CONFIG_REG     0x5404
 237 #define MVPP22_ISR_RXQ_SUB_GROUP_STARTQ_MASK    0x1f
 238 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_MASK      0xf00
 239 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_OFFSET    8
 240
 241 #define MVPP2_ISR_ENABLE_REG(port)              (0x5420 + 4 * (port))
 242 #define     MVPP2_ISR_ENABLE_INTERRUPT(mask)    ((mask) & 0xffff)
 243 #define     MVPP2_ISR_DISABLE_INTERRUPT(mask)   (((mask) << 16) & 0xffff0000)
 244 #define MVPP2_ISR_RX_TX_CAUSE_REG(port)         (0x5480 + 4 * (port))
 245 #define     MVPP2_CAUSE_RXQ_OCCUP_DESC_ALL_MASK 0xffff
 246 #define     MVPP2_CAUSE_TXQ_OCCUP_DESC_ALL_MASK 0xff0000
 247 #define     MVPP2_CAUSE_RX_FIFO_OVERRUN_MASK    BIT(24)
 248 #define     MVPP2_CAUSE_FCS_ERR_MASK            BIT(25)
 249 #define     MVPP2_CAUSE_TX_FIFO_UNDERRUN_MASK   BIT(26)
 250 #define     MVPP2_CAUSE_TX_EXCEPTION_SUM_MASK   BIT(29)
 251 #define     MVPP2_CAUSE_RX_EXCEPTION_SUM_MASK   BIT(30)
 252 #define     MVPP2_CAUSE_MISC_SUM_MASK           BIT(31)
 253 #define MVPP2_ISR_RX_TX_MASK_REG(port)          (0x54a0 + 4 * (port))
 254 #define MVPP2_ISR_PON_RX_TX_MASK_REG            0x54bc
 255 #define     MVPP2_PON_CAUSE_RXQ_OCCUP_DESC_ALL_MASK     0xffff
 256 #define     MVPP2_PON_CAUSE_TXP_OCCUP_DESC_ALL_MASK     0x3fc00000
 257 #define     MVPP2_PON_CAUSE_MISC_SUM_MASK               BIT(31)
 258 #define MVPP2_ISR_MISC_CAUSE_REG                0x55b0
 259
 260 /* Buffer Manager registers */
 261 #define MVPP2_BM_POOL_BASE_REG(pool)            (0x6000 + ((pool) * 4))
 262 #define     MVPP2_BM_POOL_BASE_ADDR_MASK        0xfffff80
 263 #define MVPP2_BM_POOL_SIZE_REG(pool)            (0x6040 + ((pool) * 4))
 264 #define     MVPP2_BM_POOL_SIZE_MASK             0xfff0
 265 #define MVPP2_BM_POOL_READ_PTR_REG(pool)        (0x6080 + ((pool) * 4))
 266 #define     MVPP2_BM_POOL_GET_READ_PTR_MASK     0xfff0
 267 #define MVPP2_BM_POOL_PTRS_NUM_REG(pool)        (0x60c0 + ((pool) * 4))
 268 #define     MVPP2_BM_POOL_PTRS_NUM_MASK         0xfff0
 269 #define MVPP2_BM_BPPI_READ_PTR_REG(pool)        (0x6100 + ((pool) * 4))
 270 #define MVPP2_BM_BPPI_PTRS_NUM_REG(pool)        (0x6140 + ((pool) * 4))
 271 #define     MVPP2_BM_BPPI_PTR_NUM_MASK          0x7ff
 272 #define     MVPP2_BM_BPPI_PREFETCH_FULL_MASK    BIT(16)
 273 #define MVPP2_BM_POOL_CTRL_REG(pool)            (0x6200 + ((pool) * 4))
 274 #define     MVPP2_BM_START_MASK                 BIT(0)
 275 #define     MVPP2_BM_STOP_MASK                  BIT(1)
 276 #define     MVPP2_BM_STATE_MASK                 BIT(4)
 277 #define     MVPP2_BM_LOW_THRESH_OFFS            8
 278 #define     MVPP2_BM_LOW_THRESH_MASK            0x7f00
 279 #define     MVPP2_BM_LOW_THRESH_VALUE(val)      ((val) << \
 280                                                 MVPP2_BM_LOW_THRESH_OFFS)
 281 #define     MVPP2_BM_HIGH_THRESH_OFFS           16
 282 #define     MVPP2_BM_HIGH_THRESH_MASK           0x7f0000
 283 #define     MVPP2_BM_HIGH_THRESH_VALUE(val)     ((val) << \
 284                                                 MVPP2_BM_HIGH_THRESH_OFFS)
 285 #define MVPP2_BM_INTR_CAUSE_REG(pool)           (0x6240 + ((pool) * 4))
 286 #define     MVPP2_BM_RELEASED_DELAY_MASK        BIT(0)
 287 #define     MVPP2_BM_ALLOC_FAILED_MASK          BIT(1)
 288 #define     MVPP2_BM_BPPE_EMPTY_MASK            BIT(2)
 289 #define     MVPP2_BM_BPPE_FULL_MASK             BIT(3)
 290 #define     MVPP2_BM_AVAILABLE_BP_LOW_MASK      BIT(4)
 291 #define MVPP2_BM_INTR_MASK_REG(pool)            (0x6280 + ((pool) * 4))
 292 #define MVPP2_BM_PHY_ALLOC_REG(pool)            (0x6400 + ((pool) * 4))
 293 #define     MVPP2_BM_PHY_ALLOC_GRNTD_MASK       BIT(0)
 294 #define MVPP2_BM_VIRT_ALLOC_REG                 0x6440
 295 #define MVPP2_BM_ADDR_HIGH_ALLOC                0x6444
 296 #define     MVPP2_BM_ADDR_HIGH_PHYS_MASK        0xff
 297 #define     MVPP2_BM_ADDR_HIGH_VIRT_MASK        0xff00
 298 #define     MVPP2_BM_ADDR_HIGH_VIRT_SHIFT       8
 299 #define MVPP2_BM_PHY_RLS_REG(pool)              (0x6480 + ((pool) * 4))
 300 #define     MVPP2_BM_PHY_RLS_MC_BUFF_MASK       BIT(0)
 301 #define     MVPP2_BM_PHY_RLS_PRIO_EN_MASK       BIT(1)
 302 #define     MVPP2_BM_PHY_RLS_GRNTD_MASK         BIT(2)
 303 #define MVPP2_BM_VIRT_RLS_REG                   0x64c0
 304 #define MVPP21_BM_MC_RLS_REG                    0x64c4
 305 #define     MVPP2_BM_MC_ID_MASK                 0xfff
 306 #define     MVPP2_BM_FORCE_RELEASE_MASK         BIT(12)
 307 #define MVPP22_BM_ADDR_HIGH_RLS_REG             0x64c4
 308 #define     MVPP22_BM_ADDR_HIGH_PHYS_RLS_MASK   0xff
 309 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_MASK   0xff00
 310 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_SHIFT  8
 311 #define MVPP22_BM_MC_RLS_REG                    0x64d4
 312 #define MVPP22_BM_POOL_BASE_HIGH_REG            0x6310
 313 #define MVPP22_BM_POOL_BASE_HIGH_MASK           0xff
 314
 315 /* TX Scheduler registers */
 316 #define MVPP2_TXP_SCHED_PORT_INDEX_REG          0x8000
 317 #define MVPP2_TXP_SCHED_Q_CMD_REG               0x8004
 318 #define     MVPP2_TXP_SCHED_ENQ_MASK            0xff
 319 #define     MVPP2_TXP_SCHED_DISQ_OFFSET         8
 320 #define MVPP2_TXP_SCHED_CMD_1_REG               0x8010
 321 #define MVPP2_TXP_SCHED_PERIOD_REG              0x8018
 322 #define MVPP2_TXP_SCHED_MTU_REG                 0x801c
 323 #define     MVPP2_TXP_MTU_MAX                   0x7FFFF
 324 #define MVPP2_TXP_SCHED_REFILL_REG              0x8020
 325 #define     MVPP2_TXP_REFILL_TOKENS_ALL_MASK    0x7ffff
 326 #define     MVPP2_TXP_REFILL_PERIOD_ALL_MASK    0x3ff00000
 327 #define     MVPP2_TXP_REFILL_PERIOD_MASK(v)     ((v) << 20)
 328 #define MVPP2_TXP_SCHED_TOKEN_SIZE_REG          0x8024
 329 #define     MVPP2_TXP_TOKEN_SIZE_MAX            0xffffffff
 330 #define MVPP2_TXQ_SCHED_REFILL_REG(q)           (0x8040 + ((q) << 2))
 331 #define     MVPP2_TXQ_REFILL_TOKENS_ALL_MASK    0x7ffff
 332 #define     MVPP2_TXQ_REFILL_PERIOD_ALL_MASK    0x3ff00000
 333 #define     MVPP2_TXQ_REFILL_PERIOD_MASK(v)     ((v) << 20)
 334 #define MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(q)       (0x8060 + ((q) << 2))
 335 #define     MVPP2_TXQ_TOKEN_SIZE_MAX            0x7fffffff
 336 #define MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(q)       (0x8080 + ((q) << 2))
 337 #define     MVPP2_TXQ_TOKEN_CNTR_MAX            0xffffffff
 338
 339 /* TX general registers */
 340 #define MVPP2_TX_SNOOP_REG                      0x8800
 341 #define MVPP2_TX_PORT_FLUSH_REG                 0x8810
 342 #define     MVPP2_TX_PORT_FLUSH_MASK(port)      (1 << (port))
 343
 344 /* LMS registers */
 345 #define MVPP2_SRC_ADDR_MIDDLE                   0x24
 346 #define MVPP2_SRC_ADDR_HIGH                     0x28
 347 #define MVPP2_PHY_AN_CFG0_REG                   0x34
 348 #define     MVPP2_PHY_AN_STOP_SMI0_MASK         BIT(7)
 349 #define MVPP2_MNG_EXTENDED_GLOBAL_CTRL_REG      0x305c
 350 #define     MVPP2_EXT_GLOBAL_CTRL_DEFAULT       0x27
 351
 352 /* Per-port registers */
 353 #define MVPP2_GMAC_CTRL_0_REG                   0x0
 354 #define      MVPP2_GMAC_PORT_EN_MASK            BIT(0)
 355 #define      MVPP2_GMAC_PORT_TYPE_MASK          BIT(1)
 356 #define      MVPP2_GMAC_MAX_RX_SIZE_OFFS        2
 357 #define      MVPP2_GMAC_MAX_RX_SIZE_MASK        0x7ffc
 358 #define      MVPP2_GMAC_MIB_CNTR_EN_MASK        BIT(15)
 359 #define MVPP2_GMAC_CTRL_1_REG                   0x4
 360 #define      MVPP2_GMAC_PERIODIC_XON_EN_MASK    BIT(1)
 361 #define      MVPP2_GMAC_GMII_LB_EN_MASK         BIT(5)
 362 #define      MVPP2_GMAC_PCS_LB_EN_BIT           6
 363 #define      MVPP2_GMAC_PCS_LB_EN_MASK          BIT(6)
 364 #define      MVPP2_GMAC_SA_LOW_OFFS             7
 365 #define MVPP2_GMAC_CTRL_2_REG                   0x8
 366 #define      MVPP2_GMAC_INBAND_AN_MASK          BIT(0)
 367 #define      MVPP2_GMAC_SGMII_MODE_MASK         BIT(0)
 368 #define      MVPP2_GMAC_PCS_ENABLE_MASK         BIT(3)
 369 #define      MVPP2_GMAC_PORT_RGMII_MASK         BIT(4)
 370 #define      MVPP2_GMAC_PORT_DIS_PADING_MASK    BIT(5)
 371 #define      MVPP2_GMAC_PORT_RESET_MASK         BIT(6)
 372 #define      MVPP2_GMAC_CLK_125_BYPS_EN_MASK    BIT(9)
 373 #define MVPP2_GMAC_AUTONEG_CONFIG               0xc
 374 #define      MVPP2_GMAC_FORCE_LINK_DOWN         BIT(0)
 375 #define      MVPP2_GMAC_FORCE_LINK_PASS         BIT(1)
 376 #define      MVPP2_GMAC_EN_PCS_AN               BIT(2)
 377 #define      MVPP2_GMAC_AN_BYPASS_EN            BIT(3)
 378 #define      MVPP2_GMAC_CONFIG_MII_SPEED        BIT(5)
 379 #define      MVPP2_GMAC_CONFIG_GMII_SPEED       BIT(6)
 380 #define      MVPP2_GMAC_AN_SPEED_EN             BIT(7)
 381 #define      MVPP2_GMAC_FC_ADV_EN               BIT(9)
 382 #define      MVPP2_GMAC_EN_FC_AN                BIT(11)
 383 #define      MVPP2_GMAC_CONFIG_FULL_DUPLEX      BIT(12)
 384 #define      MVPP2_GMAC_AN_DUPLEX_EN            BIT(13)
 385 #define      MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG BIT(15)
 386 #define MVPP2_GMAC_PORT_FIFO_CFG_1_REG          0x1c
 387 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_OFFS     6
 388 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK 0x1fc0
 389 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(v)  (((v) << 6) & \
 390                                         MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK)
 391 #define MVPP2_GMAC_CTRL_4_REG                   0x90
 392 #define      MVPP2_GMAC_CTRL4_EXT_PIN_GMII_SEL_MASK     BIT(0)
 393 #define      MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK   BIT(5)
 394 #define      MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK  BIT(6)
 395 #define      MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK BIT(7)
 396
 397 /*
 398  * Per-port XGMAC registers. PPv2.2 only, only for GOP port 0,
 399  * relative to port->base.
 400  */
 401
 402 /* Port Mac Control0 */
 403 #define MVPP22_XLG_CTRL0_REG                    0x100
 404 #define      MVPP22_XLG_PORT_EN                 BIT(0)
 405 #define      MVPP22_XLG_MAC_RESETN              BIT(1)
 406 #define      MVPP22_XLG_RX_FC_EN                BIT(7)
 407 #define      MVPP22_XLG_MIBCNT_DIS              BIT(13)
 408 /* Port Mac Control1 */
 409 #define MVPP22_XLG_CTRL1_REG                    0x104
 410 #define      MVPP22_XLG_MAX_RX_SIZE_OFFS        0
 411 #define      MVPP22_XLG_MAX_RX_SIZE_MASK        0x1fff
 412 /* Port Interrupt Mask */
 413 #define MVPP22_XLG_INTERRUPT_MASK_REG           0x118
 414 #define      MVPP22_XLG_INTERRUPT_LINK_CHANGE   BIT(1)
 415 /* Port Mac Control3 */
 416 #define MVPP22_XLG_CTRL3_REG                    0x11c
 417 #define      MVPP22_XLG_CTRL3_MACMODESELECT_MASK        (7 << 13)
 418 #define      MVPP22_XLG_CTRL3_MACMODESELECT_GMAC        (0 << 13)
 419 #define      MVPP22_XLG_CTRL3_MACMODESELECT_10GMAC      (1 << 13)
 420 /* Port Mac Control4 */
 421 #define MVPP22_XLG_CTRL4_REG                    0x184
 422 #define      MVPP22_XLG_FORWARD_802_3X_FC_EN    BIT(5)
 423 #define      MVPP22_XLG_FORWARD_PFC_EN          BIT(6)
 424 #define      MVPP22_XLG_MODE_DMA_1G             BIT(12)
 425 #define      MVPP22_XLG_EN_IDLE_CHECK_FOR_LINK  BIT(14)
 426
 427 /* XPCS registers */
 428
 429 /* Global Configuration 0 */
 430 #define MVPP22_XPCS_GLOBAL_CFG_0_REG            0x0
 431 #define      MVPP22_XPCS_PCSRESET               BIT(0)
 432 #define      MVPP22_XPCS_PCSMODE_OFFS           3
 433 #define      MVPP22_XPCS_PCSMODE_MASK           (0x3 << \
 434                                                  MVPP22_XPCS_PCSMODE_OFFS)
 435 #define      MVPP22_XPCS_LANEACTIVE_OFFS        5
 436 #define      MVPP22_XPCS_LANEACTIVE_MASK        (0x3 << \
 437                                                  MVPP22_XPCS_LANEACTIVE_OFFS)
 438
 439 /* MPCS registers */
 440
 441 #define PCS40G_COMMON_CONTROL                   0x14
 442 #define      FORWARD_ERROR_CORRECTION_MASK      BIT(10)
 443
 444 #define PCS_CLOCK_RESET                         0x14c
 445 #define      TX_SD_CLK_RESET_MASK               BIT(0)
 446 #define      RX_SD_CLK_RESET_MASK               BIT(1)
 447 #define      MAC_CLK_RESET_MASK                 BIT(2)
 448 #define      CLK_DIVISION_RATIO_OFFS            4
 449 #define      CLK_DIVISION_RATIO_MASK            (0x7 << CLK_DIVISION_RATIO_OFFS)
 450 #define      CLK_DIV_PHASE_SET_MASK             BIT(11)
 451
 452 /* System Soft Reset 1 */
 453 #define GOP_SOFT_RESET_1_REG                    0x108
 454 #define     NETC_GOP_SOFT_RESET_OFFS            6
 455 #define     NETC_GOP_SOFT_RESET_MASK            (0x1 << \
 456                                                  NETC_GOP_SOFT_RESET_OFFS)
 457
 458 /* Ports Control 0 */
 459 #define NETCOMP_PORTS_CONTROL_0_REG             0x110
 460 #define     NETC_BUS_WIDTH_SELECT_OFFS          1
 461 #define     NETC_BUS_WIDTH_SELECT_MASK          (0x1 << \
 462                                                  NETC_BUS_WIDTH_SELECT_OFFS)
 463 #define     NETC_GIG_RX_DATA_SAMPLE_OFFS        29
 464 #define     NETC_GIG_RX_DATA_SAMPLE_MASK        (0x1 << \
 465                                                  NETC_GIG_RX_DATA_SAMPLE_OFFS)
 466 #define     NETC_CLK_DIV_PHASE_OFFS             31
 467 #define     NETC_CLK_DIV_PHASE_MASK             (0x1 << NETC_CLK_DIV_PHASE_OFFS)
 468 /* Ports Control 1 */
 469 #define NETCOMP_PORTS_CONTROL_1_REG             0x114
 470 #define     NETC_PORTS_ACTIVE_OFFSET(p)         (0 + p)
 471 #define     NETC_PORTS_ACTIVE_MASK(p)           (0x1 << \
 472                                                  NETC_PORTS_ACTIVE_OFFSET(p))
 473 #define     NETC_PORT_GIG_RF_RESET_OFFS(p)      (28 + p)
 474 #define     NETC_PORT_GIG_RF_RESET_MASK(p)      (0x1 << \
 475                                                  NETC_PORT_GIG_RF_RESET_OFFS(p))
 476 #define NETCOMP_CONTROL_0_REG                   0x120
 477 #define     NETC_GBE_PORT0_SGMII_MODE_OFFS      0
 478 #define     NETC_GBE_PORT0_SGMII_MODE_MASK      (0x1 << \
 479                                                  NETC_GBE_PORT0_SGMII_MODE_OFFS)
 480 #define     NETC_GBE_PORT1_SGMII_MODE_OFFS      1
 481 #define     NETC_GBE_PORT1_SGMII_MODE_MASK      (0x1 << \
 482                                                  NETC_GBE_PORT1_SGMII_MODE_OFFS)
 483 #define     NETC_GBE_PORT1_MII_MODE_OFFS        2
 484 #define     NETC_GBE_PORT1_MII_MODE_MASK        (0x1 << \
 485                                                  NETC_GBE_PORT1_MII_MODE_OFFS)
 486
 487 #define MVPP22_SMI_MISC_CFG_REG                 (MVPP22_SMI + 0x04)
 488 #define      MVPP22_SMI_POLLING_EN              BIT(10)
 489
 490 #define MVPP22_SMI_PHY_ADDR_REG(port)           (MVPP22_SMI + 0x04 + \
 491                                                  (0x4 * (port)))
 492
 493 #define MVPP2_CAUSE_TXQ_SENT_DESC_ALL_MASK      0xff
 494
 495 /* Descriptor ring Macros */
 496 #define MVPP2_QUEUE_NEXT_DESC(q, index) \
 497         (((index) < (q)->last_desc) ? ((index) + 1) : 0)
 498
 499 /* PP2.2: SMI: 0x12a200 -> offset 0x1200 to iface_base */
 500 #define MVPP22_SMI                              0x1200
 501
 502 /* Additional PPv2.2 offsets */
 503 #define MVPP22_MPCS                             0x007000
 504 #define MVPP22_XPCS                             0x007400
 505 #define MVPP22_PORT_BASE                        0x007e00
 506 #define MVPP22_PORT_OFFSET                      0x001000
 507 #define MVPP22_RFU1                             0x318000
 508
 509 /* Maximum number of ports */
 510 #define MVPP22_GOP_MAC_NUM                      4
 511
 512 /* Sets the field located at the specified in data */
 513 #define MVPP2_RGMII_TX_FIFO_MIN_TH              0x41
 514 #define MVPP2_SGMII_TX_FIFO_MIN_TH              0x5
 515 #define MVPP2_SGMII2_5_TX_FIFO_MIN_TH           0xb
 516
 517 /* Net Complex */
 518 enum mv_netc_topology {
 519         MV_NETC_GE_MAC2_SGMII           =       BIT(0),
 520         MV_NETC_GE_MAC3_SGMII           =       BIT(1),
 521         MV_NETC_GE_MAC3_RGMII           =       BIT(2),
 522 };
 523
 524 enum mv_netc_phase {
 525         MV_NETC_FIRST_PHASE,
 526         MV_NETC_SECOND_PHASE,
 527 };
 528
 529 enum mv_netc_sgmii_xmi_mode {
 530         MV_NETC_GBE_SGMII,
 531         MV_NETC_GBE_XMII,
 532 };
 533
 534 enum mv_netc_mii_mode {
 535         MV_NETC_GBE_RGMII,
 536         MV_NETC_GBE_MII,
 537 };
 538
 539 enum mv_netc_lanes {
 540         MV_NETC_LANE_23,
 541         MV_NETC_LANE_45,
 542 };
 543
 544 /* Various constants */
 545
 546 /* Coalescing */
 547 #define MVPP2_TXDONE_COAL_PKTS_THRESH   15
 548 #define MVPP2_TXDONE_HRTIMER_PERIOD_NS  1000000UL
 549 #define MVPP2_RX_COAL_PKTS              32
 550 #define MVPP2_RX_COAL_USEC              100
 551
 552 /* The two bytes Marvell header. Either contains a special value used
 553  * by Marvell switches when a specific hardware mode is enabled (not
 554  * supported by this driver) or is filled automatically by zeroes on
 555  * the RX side. Those two bytes being at the front of the Ethernet
 556  * header, they allow to have the IP header aligned on a 4 bytes
 557  * boundary automatically: the hardware skips those two bytes on its
 558  * own.
 559  */
 560 #define MVPP2_MH_SIZE                   2
 561 #define MVPP2_ETH_TYPE_LEN              2
 562 #define MVPP2_PPPOE_HDR_SIZE            8
 563 #define MVPP2_VLAN_TAG_LEN              4
 564
 565 /* Lbtd 802.3 type */
 566 #define MVPP2_IP_LBDT_TYPE              0xfffa
 567
 568 #define MVPP2_CPU_D_CACHE_LINE_SIZE     32
 569 #define MVPP2_TX_CSUM_MAX_SIZE          9800
 570
 571 /* Timeout constants */
 572 #define MVPP2_TX_DISABLE_TIMEOUT_MSEC   1000
 573 #define MVPP2_TX_PENDING_TIMEOUT_MSEC   1000
 574
 575 #define MVPP2_TX_MTU_MAX                0x7ffff
 576
 577 /* Maximum number of T-CONTs of PON port */
 578 #define MVPP2_MAX_TCONT                 16
 579
 580 /* Maximum number of supported ports */
 581 #define MVPP2_MAX_PORTS                 4
 582
 583 /* Maximum number of TXQs used by single port */
 584 #define MVPP2_MAX_TXQ                   8
 585
 586 /* Default number of TXQs in use */
 587 #define MVPP2_DEFAULT_TXQ               1
 588
 589 /* Default number of RXQs in use */
 590 #define MVPP2_DEFAULT_RXQ               1
 591 #define CONFIG_MV_ETH_RXQ               8       /* increment by 8 */
 592
 593 /* Max number of Rx descriptors */
 594 #define MVPP2_MAX_RXD                   16
 595
 596 /* Max number of Tx descriptors */
 597 #define MVPP2_MAX_TXD                   16
 598
 599 /* Amount of Tx descriptors that can be reserved at once by CPU */
 600 #define MVPP2_CPU_DESC_CHUNK            16
 601
 602 /* Max number of Tx descriptors in each aggregated queue */
 603 #define MVPP2_AGGR_TXQ_SIZE             16
 604
 605 /* Descriptor aligned size */
 606 #define MVPP2_DESC_ALIGNED_SIZE         32
 607
 608 /* Descriptor alignment mask */
 609 #define MVPP2_TX_DESC_ALIGN             (MVPP2_DESC_ALIGNED_SIZE - 1)
 610
 611 /* RX FIFO constants */
 612 #define MVPP21_RX_FIFO_PORT_DATA_SIZE           0x2000
 613 #define MVPP21_RX_FIFO_PORT_ATTR_SIZE           0x80
 614 #define MVPP22_RX_FIFO_10GB_PORT_DATA_SIZE      0x8000
 615 #define MVPP22_RX_FIFO_2_5GB_PORT_DATA_SIZE     0x2000
 616 #define MVPP22_RX_FIFO_1GB_PORT_DATA_SIZE       0x1000
 617 #define MVPP22_RX_FIFO_10GB_PORT_ATTR_SIZE      0x200
 618 #define MVPP22_RX_FIFO_2_5GB_PORT_ATTR_SIZE     0x80
 619 #define MVPP22_RX_FIFO_1GB_PORT_ATTR_SIZE       0x40
 620 #define MVPP2_RX_FIFO_PORT_MIN_PKT              0x80
 621
 622 /* TX general registers */
 623 #define MVPP22_TX_FIFO_SIZE_REG(eth_tx_port)    (0x8860 + ((eth_tx_port) << 2))
 624 #define MVPP22_TX_FIFO_SIZE_MASK                0xf
 625
 626 /* TX FIFO constants */
 627 #define MVPP2_TX_FIFO_DATA_SIZE_10KB            0xa
 628 #define MVPP2_TX_FIFO_DATA_SIZE_3KB             0x3
 629
 630 /* RX buffer constants */
 631 #define MVPP2_SKB_SHINFO_SIZE \
 632         0
 633
 634 #define MVPP2_RX_PKT_SIZE(mtu) \
 635         ALIGN((mtu) + MVPP2_MH_SIZE + MVPP2_VLAN_TAG_LEN + \
 636               ETH_HLEN + ETH_FCS_LEN, MVPP2_CPU_D_CACHE_LINE_SIZE)
 637
 638 #define MVPP2_RX_BUF_SIZE(pkt_size)     ((pkt_size) + NET_SKB_PAD)
 639 #define MVPP2_RX_TOTAL_SIZE(buf_size)   ((buf_size) + MVPP2_SKB_SHINFO_SIZE)
 640 #define MVPP2_RX_MAX_PKT_SIZE(total_size) \
 641         ((total_size) - NET_SKB_PAD - MVPP2_SKB_SHINFO_SIZE)
 642
 643 #define MVPP2_BIT_TO_BYTE(bit)          ((bit) / 8)
 644
 645 /* IPv6 max L3 address size */
 646 #define MVPP2_MAX_L3_ADDR_SIZE          16
 647
 648 /* Port flags */
 649 #define MVPP2_F_LOOPBACK                BIT(0)
 650
 651 /* Marvell tag types */
 652 enum mvpp2_tag_type {
 653         MVPP2_TAG_TYPE_NONE = 0,
 654         MVPP2_TAG_TYPE_MH   = 1,
 655         MVPP2_TAG_TYPE_DSA  = 2,
 656         MVPP2_TAG_TYPE_EDSA = 3,
 657         MVPP2_TAG_TYPE_VLAN = 4,
 658         MVPP2_TAG_TYPE_LAST = 5
 659 };
 660
 661 /* Parser constants */
 662 #define MVPP2_PRS_TCAM_SRAM_SIZE        256
 663 #define MVPP2_PRS_TCAM_WORDS            6
 664 #define MVPP2_PRS_SRAM_WORDS            4
 665 #define MVPP2_PRS_FLOW_ID_SIZE          64
 666 #define MVPP2_PRS_FLOW_ID_MASK          0x3f
 667 #define MVPP2_PRS_TCAM_ENTRY_INVALID    1
 668 #define MVPP2_PRS_TCAM_DSA_TAGGED_BIT   BIT(5)
 669 #define MVPP2_PRS_IPV4_HEAD             0x40
 670 #define MVPP2_PRS_IPV4_HEAD_MASK        0xf0
 671 #define MVPP2_PRS_IPV4_MC               0xe0
 672 #define MVPP2_PRS_IPV4_MC_MASK          0xf0
 673 #define MVPP2_PRS_IPV4_BC_MASK          0xff
 674 #define MVPP2_PRS_IPV4_IHL              0x5
 675 #define MVPP2_PRS_IPV4_IHL_MASK         0xf
 676 #define MVPP2_PRS_IPV6_MC               0xff
 677 #define MVPP2_PRS_IPV6_MC_MASK          0xff
 678 #define MVPP2_PRS_IPV6_HOP_MASK         0xff
 679 #define MVPP2_PRS_TCAM_PROTO_MASK       0xff
 680 #define MVPP2_PRS_TCAM_PROTO_MASK_L     0x3f
 681 #define MVPP2_PRS_DBL_VLANS_MAX         100
 682
 683 /* Tcam structure:
 684  * - lookup ID - 4 bits
 685  * - port ID - 1 byte
 686  * - additional information - 1 byte
 687  * - header data - 8 bytes
 688  * The fields are represented by MVPP2_PRS_TCAM_DATA_REG(5)->(0).
 689  */
 690 #define MVPP2_PRS_AI_BITS                       8
 691 #define MVPP2_PRS_PORT_MASK                     0xff
 692 #define MVPP2_PRS_LU_MASK                       0xf
 693 #define MVPP2_PRS_TCAM_DATA_BYTE(offs)          \
 694                                     (((offs) - ((offs) % 2)) * 2 + ((offs) % 2))
 695 #define MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)       \
 696                                               (((offs) * 2) - ((offs) % 2)  + 2)
 697 #define MVPP2_PRS_TCAM_AI_BYTE                  16
 698 #define MVPP2_PRS_TCAM_PORT_BYTE                17
 699 #define MVPP2_PRS_TCAM_LU_BYTE                  20
 700 #define MVPP2_PRS_TCAM_EN_OFFS(offs)            ((offs) + 2)
 701 #define MVPP2_PRS_TCAM_INV_WORD                 5
 702 /* Tcam entries ID */
 703 #define MVPP2_PE_DROP_ALL               0
 704 #define MVPP2_PE_FIRST_FREE_TID         1
 705 #define MVPP2_PE_LAST_FREE_TID          (MVPP2_PRS_TCAM_SRAM_SIZE - 31)
 706 #define MVPP2_PE_IP6_EXT_PROTO_UN       (MVPP2_PRS_TCAM_SRAM_SIZE - 30)
 707 #define MVPP2_PE_MAC_MC_IP6             (MVPP2_PRS_TCAM_SRAM_SIZE - 29)
 708 #define MVPP2_PE_IP6_ADDR_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 28)
 709 #define MVPP2_PE_IP4_ADDR_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 27)
 710 #define MVPP2_PE_LAST_DEFAULT_FLOW      (MVPP2_PRS_TCAM_SRAM_SIZE - 26)
 711 #define MVPP2_PE_FIRST_DEFAULT_FLOW     (MVPP2_PRS_TCAM_SRAM_SIZE - 19)
 712 #define MVPP2_PE_EDSA_TAGGED            (MVPP2_PRS_TCAM_SRAM_SIZE - 18)
 713 #define MVPP2_PE_EDSA_UNTAGGED          (MVPP2_PRS_TCAM_SRAM_SIZE - 17)
 714 #define MVPP2_PE_DSA_TAGGED             (MVPP2_PRS_TCAM_SRAM_SIZE - 16)
 715 #define MVPP2_PE_DSA_UNTAGGED           (MVPP2_PRS_TCAM_SRAM_SIZE - 15)
 716 #define MVPP2_PE_ETYPE_EDSA_TAGGED      (MVPP2_PRS_TCAM_SRAM_SIZE - 14)
 717 #define MVPP2_PE_ETYPE_EDSA_UNTAGGED    (MVPP2_PRS_TCAM_SRAM_SIZE - 13)
 718 #define MVPP2_PE_ETYPE_DSA_TAGGED       (MVPP2_PRS_TCAM_SRAM_SIZE - 12)
 719 #define MVPP2_PE_ETYPE_DSA_UNTAGGED     (MVPP2_PRS_TCAM_SRAM_SIZE - 11)
 720 #define MVPP2_PE_MH_DEFAULT             (MVPP2_PRS_TCAM_SRAM_SIZE - 10)
 721 #define MVPP2_PE_DSA_DEFAULT            (MVPP2_PRS_TCAM_SRAM_SIZE - 9)
 722 #define MVPP2_PE_IP6_PROTO_UN           (MVPP2_PRS_TCAM_SRAM_SIZE - 8)
 723 #define MVPP2_PE_IP4_PROTO_UN           (MVPP2_PRS_TCAM_SRAM_SIZE - 7)
 724 #define MVPP2_PE_ETH_TYPE_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 6)
 725 #define MVPP2_PE_VLAN_DBL               (MVPP2_PRS_TCAM_SRAM_SIZE - 5)
 726 #define MVPP2_PE_VLAN_NONE              (MVPP2_PRS_TCAM_SRAM_SIZE - 4)
 727 #define MVPP2_PE_MAC_MC_ALL             (MVPP2_PRS_TCAM_SRAM_SIZE - 3)
 728 #define MVPP2_PE_MAC_PROMISCUOUS        (MVPP2_PRS_TCAM_SRAM_SIZE - 2)
 729 #define MVPP2_PE_MAC_NON_PROMISCUOUS    (MVPP2_PRS_TCAM_SRAM_SIZE - 1)
 730
 731 /* Sram structure
 732  * The fields are represented by MVPP2_PRS_TCAM_DATA_REG(3)->(0).
 733  */
 734 #define MVPP2_PRS_SRAM_RI_OFFS                  0
 735 #define MVPP2_PRS_SRAM_RI_WORD                  0
 736 #define MVPP2_PRS_SRAM_RI_CTRL_OFFS             32
 737 #define MVPP2_PRS_SRAM_RI_CTRL_WORD             1
 738 #define MVPP2_PRS_SRAM_RI_CTRL_BITS             32
 739 #define MVPP2_PRS_SRAM_SHIFT_OFFS               64
 740 #define MVPP2_PRS_SRAM_SHIFT_SIGN_BIT           72
 741 #define MVPP2_PRS_SRAM_UDF_OFFS                 73
 742 #define MVPP2_PRS_SRAM_UDF_BITS                 8
 743 #define MVPP2_PRS_SRAM_UDF_MASK                 0xff
 744 #define MVPP2_PRS_SRAM_UDF_SIGN_BIT             81
 745 #define MVPP2_PRS_SRAM_UDF_TYPE_OFFS            82
 746 #define MVPP2_PRS_SRAM_UDF_TYPE_MASK            0x7
 747 #define MVPP2_PRS_SRAM_UDF_TYPE_L3              1
 748 #define MVPP2_PRS_SRAM_UDF_TYPE_L4              4
 749 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS        85
 750 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_MASK        0x3
 751 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD         1
 752 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_IP4_ADD     2
 753 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_IP6_ADD     3
 754 #define MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS          87
 755 #define MVPP2_PRS_SRAM_OP_SEL_UDF_BITS          2
 756 #define MVPP2_PRS_SRAM_OP_SEL_UDF_MASK          0x3
 757 #define MVPP2_PRS_SRAM_OP_SEL_UDF_ADD           0
 758 #define MVPP2_PRS_SRAM_OP_SEL_UDF_IP4_ADD       2
 759 #define MVPP2_PRS_SRAM_OP_SEL_UDF_IP6_ADD       3
 760 #define MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS         89
 761 #define MVPP2_PRS_SRAM_AI_OFFS                  90
 762 #define MVPP2_PRS_SRAM_AI_CTRL_OFFS             98
 763 #define MVPP2_PRS_SRAM_AI_CTRL_BITS             8
 764 #define MVPP2_PRS_SRAM_AI_MASK                  0xff
 765 #define MVPP2_PRS_SRAM_NEXT_LU_OFFS             106
 766 #define MVPP2_PRS_SRAM_NEXT_LU_MASK             0xf
 767 #define MVPP2_PRS_SRAM_LU_DONE_BIT              110
 768 #define MVPP2_PRS_SRAM_LU_GEN_BIT               111
 769
 770 /* Sram result info bits assignment */
 771 #define MVPP2_PRS_RI_MAC_ME_MASK                0x1
 772 #define MVPP2_PRS_RI_DSA_MASK                   0x2
 773 #define MVPP2_PRS_RI_VLAN_MASK                  (BIT(2) | BIT(3))
 774 #define MVPP2_PRS_RI_VLAN_NONE                  0x0
 775 #define MVPP2_PRS_RI_VLAN_SINGLE                BIT(2)
 776 #define MVPP2_PRS_RI_VLAN_DOUBLE                BIT(3)
 777 #define MVPP2_PRS_RI_VLAN_TRIPLE                (BIT(2) | BIT(3))
 778 #define MVPP2_PRS_RI_CPU_CODE_MASK              0x70
 779 #define MVPP2_PRS_RI_CPU_CODE_RX_SPEC           BIT(4)
 780 #define MVPP2_PRS_RI_L2_CAST_MASK               (BIT(9) | BIT(10))
 781 #define MVPP2_PRS_RI_L2_UCAST                   0x0
 782 #define MVPP2_PRS_RI_L2_MCAST                   BIT(9)
 783 #define MVPP2_PRS_RI_L2_BCAST                   BIT(10)
 784 #define MVPP2_PRS_RI_PPPOE_MASK                 0x800
 785 #define MVPP2_PRS_RI_L3_PROTO_MASK              (BIT(12) | BIT(13) | BIT(14))
 786 #define MVPP2_PRS_RI_L3_UN                      0x0
 787 #define MVPP2_PRS_RI_L3_IP4                     BIT(12)
 788 #define MVPP2_PRS_RI_L3_IP4_OPT                 BIT(13)
 789 #define MVPP2_PRS_RI_L3_IP4_OTHER               (BIT(12) | BIT(13))
 790 #define MVPP2_PRS_RI_L3_IP6                     BIT(14)
 791 #define MVPP2_PRS_RI_L3_IP6_EXT                 (BIT(12) | BIT(14))
 792 #define MVPP2_PRS_RI_L3_ARP                     (BIT(13) | BIT(14))
 793 #define MVPP2_PRS_RI_L3_ADDR_MASK               (BIT(15) | BIT(16))
 794 #define MVPP2_PRS_RI_L3_UCAST                   0x0
 795 #define MVPP2_PRS_RI_L3_MCAST                   BIT(15)
 796 #define MVPP2_PRS_RI_L3_BCAST                   (BIT(15) | BIT(16))
 797 #define MVPP2_PRS_RI_IP_FRAG_MASK               0x20000
 798 #define MVPP2_PRS_RI_UDF3_MASK                  0x300000
 799 #define MVPP2_PRS_RI_UDF3_RX_SPECIAL            BIT(21)
 800 #define MVPP2_PRS_RI_L4_PROTO_MASK              0x1c00000
 801 #define MVPP2_PRS_RI_L4_TCP                     BIT(22)
 802 #define MVPP2_PRS_RI_L4_UDP                     BIT(23)
 803 #define MVPP2_PRS_RI_L4_OTHER                   (BIT(22) | BIT(23))
 804 #define MVPP2_PRS_RI_UDF7_MASK                  0x60000000
 805 #define MVPP2_PRS_RI_UDF7_IP6_LITE              BIT(29)
 806 #define MVPP2_PRS_RI_DROP_MASK                  0x80000000
 807
 808 /* Sram additional info bits assignment */
 809 #define MVPP2_PRS_IPV4_DIP_AI_BIT               BIT(0)
 810 #define MVPP2_PRS_IPV6_NO_EXT_AI_BIT            BIT(0)
 811 #define MVPP2_PRS_IPV6_EXT_AI_BIT               BIT(1)
 812 #define MVPP2_PRS_IPV6_EXT_AH_AI_BIT            BIT(2)
 813 #define MVPP2_PRS_IPV6_EXT_AH_LEN_AI_BIT        BIT(3)
 814 #define MVPP2_PRS_IPV6_EXT_AH_L4_AI_BIT         BIT(4)
 815 #define MVPP2_PRS_SINGLE_VLAN_AI                0
 816 #define MVPP2_PRS_DBL_VLAN_AI_BIT               BIT(7)
 817
 818 /* DSA/EDSA type */
 819 #define MVPP2_PRS_TAGGED                true
 820 #define MVPP2_PRS_UNTAGGED              false
 821 #define MVPP2_PRS_EDSA                  true
 822 #define MVPP2_PRS_DSA                   false
 823
 824 /* MAC entries, shadow udf */
 825 enum mvpp2_prs_udf {
 826         MVPP2_PRS_UDF_MAC_DEF,
 827         MVPP2_PRS_UDF_MAC_RANGE,
 828         MVPP2_PRS_UDF_L2_DEF,
 829         MVPP2_PRS_UDF_L2_DEF_COPY,
 830         MVPP2_PRS_UDF_L2_USER,
 831 };
 832
 833 /* Lookup ID */
 834 enum mvpp2_prs_lookup {
 835         MVPP2_PRS_LU_MH,
 836         MVPP2_PRS_LU_MAC,
 837         MVPP2_PRS_LU_DSA,
 838         MVPP2_PRS_LU_VLAN,
 839         MVPP2_PRS_LU_L2,
 840         MVPP2_PRS_LU_PPPOE,
 841         MVPP2_PRS_LU_IP4,
 842         MVPP2_PRS_LU_IP6,
 843         MVPP2_PRS_LU_FLOWS,
 844         MVPP2_PRS_LU_LAST,
 845 };
 846
 847 /* L3 cast enum */
 848 enum mvpp2_prs_l3_cast {
 849         MVPP2_PRS_L3_UNI_CAST,
 850         MVPP2_PRS_L3_MULTI_CAST,
 851         MVPP2_PRS_L3_BROAD_CAST
 852 };
 853
 854 /* Classifier constants */
 855 #define MVPP2_CLS_FLOWS_TBL_SIZE        512
 856 #define MVPP2_CLS_FLOWS_TBL_DATA_WORDS  3
 857 #define MVPP2_CLS_LKP_TBL_SIZE          64
 858
 859 /* BM constants */
 860 #define MVPP2_BM_POOLS_NUM              1
 861 #define MVPP2_BM_LONG_BUF_NUM           16
 862 #define MVPP2_BM_SHORT_BUF_NUM          16
 863 #define MVPP2_BM_POOL_SIZE_MAX          (16*1024 - MVPP2_BM_POOL_PTR_ALIGN/4)
 864 #define MVPP2_BM_POOL_PTR_ALIGN         128
 865 #define MVPP2_BM_SWF_LONG_POOL(port)    0
 866
 867 /* BM cookie (32 bits) definition */
 868 #define MVPP2_BM_COOKIE_POOL_OFFS       8
 869 #define MVPP2_BM_COOKIE_CPU_OFFS        24
 870
 871 /* BM short pool packet size
 872  * These value assure that for SWF the total number
 873  * of bytes allocated for each buffer will be 512
 874  */
 875 #define MVPP2_BM_SHORT_PKT_SIZE         MVPP2_RX_MAX_PKT_SIZE(512)
 876
 877 enum mvpp2_bm_type {
 878         MVPP2_BM_FREE,
 879         MVPP2_BM_SWF_LONG,
 880         MVPP2_BM_SWF_SHORT
 881 };
 882
 883 /* Definitions */
 884
 885 /* Shared Packet Processor resources */
 886 struct mvpp2 {
 887         /* Shared registers' base addresses */
 888         void __iomem *base;
 889         void __iomem *lms_base;
 890         void __iomem *iface_base;
 891
 892         void __iomem *mpcs_base;
 893         void __iomem *xpcs_base;
 894         void __iomem *rfu1_base;
 895
 896         u32 netc_config;
 897
 898         /* List of pointers to port structures */
 899         struct mvpp2_port **port_list;
 900
 901         /* Aggregated TXQs */
 902         struct mvpp2_tx_queue *aggr_txqs;
 903
 904         /* BM pools */
 905         struct mvpp2_bm_pool *bm_pools;
 906
 907         /* PRS shadow table */
 908         struct mvpp2_prs_shadow *prs_shadow;
 909         /* PRS auxiliary table for double vlan entries control */
 910         bool *prs_double_vlans;
 911
 912         /* Tclk value */
 913         u32 tclk;
 914
 915         /* HW version */
 916         enum { MVPP21, MVPP22 } hw_version;
 917
 918         /* Maximum number of RXQs per port */
 919         unsigned int max_port_rxqs;
 920
 921         int probe_done;
 922         u8 num_ports;
 923 };
 924
 925 struct mvpp2_pcpu_stats {
 926         u64     rx_packets;
 927         u64     rx_bytes;
 928         u64     tx_packets;
 929         u64     tx_bytes;
 930 };
 931
 932 struct mvpp2_port {
 933         u8 id;
 934
 935         /* Index of the port from the "group of ports" complex point
 936          * of view
 937          */
 938         int gop_id;
 939
 940         int irq;
 941
 942         struct mvpp2 *priv;
 943
 944         /* Per-port registers' base address */
 945         void __iomem *base;
 946
 947         struct mvpp2_rx_queue **rxqs;
 948         struct mvpp2_tx_queue **txqs;
 949
 950         int pkt_size;
 951
 952         u32 pending_cause_rx;
 953
 954         /* Per-CPU port control */
 955         struct mvpp2_port_pcpu __percpu *pcpu;
 956
 957         /* Flags */
 958         unsigned long flags;
 959
 960         u16 tx_ring_size;
 961         u16 rx_ring_size;
 962         struct mvpp2_pcpu_stats __percpu *stats;
 963
 964         struct phy_device *phy_dev;
 965         phy_interface_t phy_interface;
 966         int phyaddr;
 967         struct udevice *mdio_dev;
 968         struct mii_dev *bus;
 969 #if CONFIG_IS_ENABLED(DM_GPIO)
 970         struct gpio_desc phy_reset_gpio;
 971         struct gpio_desc phy_tx_disable_gpio;
 972 #endif
 973         int init;
 974         unsigned int link;
 975         unsigned int duplex;
 976         unsigned int speed;
 977
 978         unsigned int phy_speed;         /* SGMII 1Gbps vs 2.5Gbps */
 979
 980         struct mvpp2_bm_pool *pool_long;
 981         struct mvpp2_bm_pool *pool_short;
 982
 983         /* Index of first port's physical RXQ */
 984         u8 first_rxq;
 985
 986         u8 dev_addr[ETH_ALEN];
 987 };
 988
 989 /* The mvpp2_tx_desc and mvpp2_rx_desc structures describe the
 990  * layout of the transmit and reception DMA descriptors, and their
 991  * layout is therefore defined by the hardware design
 992  */
 993
 994 #define MVPP2_TXD_L3_OFF_SHIFT          0
 995 #define MVPP2_TXD_IP_HLEN_SHIFT         8
 996 #define MVPP2_TXD_L4_CSUM_FRAG          BIT(13)
 997 #define MVPP2_TXD_L4_CSUM_NOT           BIT(14)
 998 #define MVPP2_TXD_IP_CSUM_DISABLE       BIT(15)
 999 #define MVPP2_TXD_PADDING_DISABLE       BIT(23)
1000 #define MVPP2_TXD_L4_UDP                BIT(24)
1001 #define MVPP2_TXD_L3_IP6                BIT(26)
1002 #define MVPP2_TXD_L_DESC                BIT(28)
1003 #define MVPP2_TXD_F_DESC                BIT(29)
1004
1005 #define MVPP2_RXD_ERR_SUMMARY           BIT(15)
1006 #define MVPP2_RXD_ERR_CODE_MASK         (BIT(13) | BIT(14))
1007 #define MVPP2_RXD_ERR_CRC               0x0
1008 #define MVPP2_RXD_ERR_OVERRUN           BIT(13)
1009 #define MVPP2_RXD_ERR_RESOURCE          (BIT(13) | BIT(14))
1010 #define MVPP2_RXD_BM_POOL_ID_OFFS       16
1011 #define MVPP2_RXD_BM_POOL_ID_MASK       (BIT(16) | BIT(17) | BIT(18))
1012 #define MVPP2_RXD_HWF_SYNC              BIT(21)
1013 #define MVPP2_RXD_L4_CSUM_OK            BIT(22)
1014 #define MVPP2_RXD_IP4_HEADER_ERR        BIT(24)
1015 #define MVPP2_RXD_L4_TCP                BIT(25)
1016 #define MVPP2_RXD_L4_UDP                BIT(26)
1017 #define MVPP2_RXD_L3_IP4                BIT(28)
1018 #define MVPP2_RXD_L3_IP6                BIT(30)
1019 #define MVPP2_RXD_BUF_HDR               BIT(31)
1020
1021 /* HW TX descriptor for PPv2.1 */
1022 struct mvpp21_tx_desc {
1023         u32 command;            /* Options used by HW for packet transmitting.*/
1024         u8  packet_offset;      /* the offset from the buffer beginning */
1025         u8  phys_txq;           /* destination queue ID                 */
1026         u16 data_size;          /* data size of transmitted packet in bytes */
1027         u32 buf_dma_addr;       /* physical addr of transmitted buffer  */
1028         u32 buf_cookie;         /* cookie for access to TX buffer in tx path */
1029         u32 reserved1[3];       /* hw_cmd (for future use, BM, PON, PNC) */
1030         u32 reserved2;          /* reserved (for future use)            */
1031 };
1032
1033 /* HW RX descriptor for PPv2.1 */
1034 struct mvpp21_rx_desc {
1035         u32 status;             /* info about received packet           */
1036         u16 reserved1;          /* parser_info (for future use, PnC)    */
1037         u16 data_size;          /* size of received packet in bytes     */
1038         u32 buf_dma_addr;       /* physical address of the buffer       */
1039         u32 buf_cookie;         /* cookie for access to RX buffer in rx path */
1040         u16 reserved2;          /* gem_port_id (for future use, PON)    */
1041         u16 reserved3;          /* csum_l4 (for future use, PnC)        */
1042         u8  reserved4;          /* bm_qset (for future use, BM)         */
1043         u8  reserved5;
1044         u16 reserved6;          /* classify_info (for future use, PnC)  */
1045         u32 reserved7;          /* flow_id (for future use, PnC) */
1046         u32 reserved8;
1047 };
1048
1049 /* HW TX descriptor for PPv2.2 */
1050 struct mvpp22_tx_desc {
1051         u32 command;
1052         u8  packet_offset;
1053         u8  phys_txq;
1054         u16 data_size;
1055         u64 reserved1;
1056         u64 buf_dma_addr_ptp;
1057         u64 buf_cookie_misc;
1058 };
1059
1060 /* HW RX descriptor for PPv2.2 */
1061 struct mvpp22_rx_desc {
1062         u32 status;
1063         u16 reserved1;
1064         u16 data_size;
1065         u32 reserved2;
1066         u32 reserved3;
1067         u64 buf_dma_addr_key_hash;
1068         u64 buf_cookie_misc;
1069 };
1070
1071 /* Opaque type used by the driver to manipulate the HW TX and RX
1072  * descriptors
1073  */
1074 struct mvpp2_tx_desc {
1075         union {
1076                 struct mvpp21_tx_desc pp21;
1077                 struct mvpp22_tx_desc pp22;
1078         };
1079 };
1080
1081 struct mvpp2_rx_desc {
1082         union {
1083                 struct mvpp21_rx_desc pp21;
1084                 struct mvpp22_rx_desc pp22;
1085         };
1086 };
1087
1088 /* Per-CPU Tx queue control */
1089 struct mvpp2_txq_pcpu {
1090         int cpu;
1091
1092         /* Number of Tx DMA descriptors in the descriptor ring */
1093         int size;
1094
1095         /* Number of currently used Tx DMA descriptor in the
1096          * descriptor ring
1097          */
1098         int count;
1099
1100         /* Number of Tx DMA descriptors reserved for each CPU */
1101         int reserved_num;
1102
1103         /* Index of last TX DMA descriptor that was inserted */
1104         int txq_put_index;
1105
1106         /* Index of the TX DMA descriptor to be cleaned up */
1107         int txq_get_index;
1108 };
1109
1110 struct mvpp2_tx_queue {
1111         /* Physical number of this Tx queue */
1112         u8 id;
1113
1114         /* Logical number of this Tx queue */
1115         u8 log_id;
1116
1117         /* Number of Tx DMA descriptors in the descriptor ring */
1118         int size;
1119
1120         /* Number of currently used Tx DMA descriptor in the descriptor ring */
1121         int count;
1122
1123         /* Per-CPU control of physical Tx queues */
1124         struct mvpp2_txq_pcpu __percpu *pcpu;
1125
1126         u32 done_pkts_coal;
1127
1128         /* Virtual address of thex Tx DMA descriptors array */
1129         struct mvpp2_tx_desc *descs;
1130
1131         /* DMA address of the Tx DMA descriptors array */
1132         dma_addr_t descs_dma;
1133
1134         /* Index of the last Tx DMA descriptor */
1135         int last_desc;
1136
1137         /* Index of the next Tx DMA descriptor to process */
1138         int next_desc_to_proc;
1139 };
1140
1141 struct mvpp2_rx_queue {
1142         /* RX queue number, in the range 0-31 for physical RXQs */
1143         u8 id;
1144
1145         /* Num of rx descriptors in the rx descriptor ring */
1146         int size;
1147
1148         u32 pkts_coal;
1149         u32 time_coal;
1150
1151         /* Virtual address of the RX DMA descriptors array */
1152         struct mvpp2_rx_desc *descs;
1153
1154         /* DMA address of the RX DMA descriptors array */
1155         dma_addr_t descs_dma;
1156
1157         /* Index of the last RX DMA descriptor */
1158         int last_desc;
1159
1160         /* Index of the next RX DMA descriptor to process */
1161         int next_desc_to_proc;
1162
1163         /* ID of port to which physical RXQ is mapped */
1164         int port;
1165
1166         /* Port's logic RXQ number to which physical RXQ is mapped */
1167         int logic_rxq;
1168 };
1169
1170 union mvpp2_prs_tcam_entry {
1171         u32 word[MVPP2_PRS_TCAM_WORDS];
1172         u8  byte[MVPP2_PRS_TCAM_WORDS * 4];
1173 };
1174
1175 union mvpp2_prs_sram_entry {
1176         u32 word[MVPP2_PRS_SRAM_WORDS];
1177         u8  byte[MVPP2_PRS_SRAM_WORDS * 4];
1178 };
1179
1180 struct mvpp2_prs_entry {
1181         u32 index;
1182         union mvpp2_prs_tcam_entry tcam;
1183         union mvpp2_prs_sram_entry sram;
1184 };
1185
1186 struct mvpp2_prs_shadow {
1187         bool valid;
1188         bool finish;
1189
1190         /* Lookup ID */
1191         int lu;
1192
1193         /* User defined offset */
1194         int udf;
1195
1196         /* Result info */
1197         u32 ri;
1198         u32 ri_mask;
1199 };
1200
1201 struct mvpp2_cls_flow_entry {
1202         u32 index;
1203         u32 data[MVPP2_CLS_FLOWS_TBL_DATA_WORDS];
1204 };
1205
1206 struct mvpp2_cls_lookup_entry {
1207         u32 lkpid;
1208         u32 way;
1209         u32 data;
1210 };
1211
1212 struct mvpp2_bm_pool {
1213         /* Pool number in the range 0-7 */
1214         int id;
1215         enum mvpp2_bm_type type;
1216
1217         /* Buffer Pointers Pool External (BPPE) size */
1218         int size;
1219         /* Number of buffers for this pool */
1220         int buf_num;
1221         /* Pool buffer size */
1222         int buf_size;
1223         /* Packet size */
1224         int pkt_size;
1225
1226         /* BPPE virtual base address */
1227         unsigned long *virt_addr;
1228         /* BPPE DMA base address */
1229         dma_addr_t dma_addr;
1230
1231         /* Ports using BM pool */
1232         u32 port_map;
1233 };
1234
1235 /* Static declaractions */
1236
1237 /* Number of RXQs used by single port */
1238 static int rxq_number = MVPP2_DEFAULT_RXQ;
1239 /* Number of TXQs used by single port */
1240 static int txq_number = MVPP2_DEFAULT_TXQ;
1241
1242 static int base_id;
1243
1244 #define MVPP2_DRIVER_NAME "mvpp2"
1245 #define MVPP2_DRIVER_VERSION "1.0"
1246
1247 /*
1248  * U-Boot internal data, mostly uncached buffers for descriptors and data
1249  */
1250 struct buffer_location {
1251         struct mvpp2_tx_desc *aggr_tx_descs;
1252         struct mvpp2_tx_desc *tx_descs;
1253         struct mvpp2_rx_desc *rx_descs;
1254         unsigned long *bm_pool[MVPP2_BM_POOLS_NUM];
1255         unsigned long *rx_buffer[MVPP2_BM_LONG_BUF_NUM];
1256         int first_rxq;
1257 };
1258
1259 /*
1260  * All 4 interfaces use the same global buffer, since only one interface
1261  * can be enabled at once
1262  */
1263 static struct buffer_location buffer_loc;
1264
1265 /*
1266  * Page table entries are set to 1MB, or multiples of 1MB
1267  * (not < 1MB). driver uses less bd's so use 1MB bdspace.
1268  */
1269 #define BD_SPACE        (1 << 20)
1270
1271 /* Utility/helper methods */
1272
1273 static void mvpp2_write(struct mvpp2 *priv, u32 offset, u32 data)
1274 {
1275         writel(data, priv->base + offset);
1276 }
1277
1278 static u32 mvpp2_read(struct mvpp2 *priv, u32 offset)
1279 {
1280         return readl(priv->base + offset);
1281 }
1282
1283 static void mvpp2_txdesc_dma_addr_set(struct mvpp2_port *port,
1284                                       struct mvpp2_tx_desc *tx_desc,
1285                                       dma_addr_t dma_addr)
1286 {
1287         if (port->priv->hw_version == MVPP21) {
1288                 tx_desc->pp21.buf_dma_addr = dma_addr;
1289         } else {
1290                 u64 val = (u64)dma_addr;
1291
1292                 tx_desc->pp22.buf_dma_addr_ptp &= ~GENMASK_ULL(40, 0);
1293                 tx_desc->pp22.buf_dma_addr_ptp |= val;
1294         }
1295 }
1296
1297 static void mvpp2_txdesc_size_set(struct mvpp2_port *port,
1298                                   struct mvpp2_tx_desc *tx_desc,
1299                                   size_t size)
1300 {
1301         if (port->priv->hw_version == MVPP21)
1302                 tx_desc->pp21.data_size = size;
1303         else
1304                 tx_desc->pp22.data_size = size;
1305 }
1306
1307 static void mvpp2_txdesc_txq_set(struct mvpp2_port *port,
1308                                  struct mvpp2_tx_desc *tx_desc,
1309                                  unsigned int txq)
1310 {
1311         if (port->priv->hw_version == MVPP21)
1312                 tx_desc->pp21.phys_txq = txq;
1313         else
1314                 tx_desc->pp22.phys_txq = txq;
1315 }
1316
1317 static void mvpp2_txdesc_cmd_set(struct mvpp2_port *port,
1318                                  struct mvpp2_tx_desc *tx_desc,
1319                                  unsigned int command)
1320 {
1321         if (port->priv->hw_version == MVPP21)
1322                 tx_desc->pp21.command = command;
1323         else
1324                 tx_desc->pp22.command = command;
1325 }
1326
1327 static void mvpp2_txdesc_offset_set(struct mvpp2_port *port,
1328                                     struct mvpp2_tx_desc *tx_desc,
1329                                     unsigned int offset)
1330 {
1331         if (port->priv->hw_version == MVPP21)
1332                 tx_desc->pp21.packet_offset = offset;
1333         else
1334                 tx_desc->pp22.packet_offset = offset;
1335 }
1336
1337 static dma_addr_t mvpp2_rxdesc_dma_addr_get(struct mvpp2_port *port,
1338                                             struct mvpp2_rx_desc *rx_desc)
1339 {
1340         if (port->priv->hw_version == MVPP21)
1341                 return rx_desc->pp21.buf_dma_addr;
1342         else
1343                 return rx_desc->pp22.buf_dma_addr_key_hash & GENMASK_ULL(40, 0);
1344 }
1345
1346 static unsigned long mvpp2_rxdesc_cookie_get(struct mvpp2_port *port,
1347                                              struct mvpp2_rx_desc *rx_desc)
1348 {
1349         if (port->priv->hw_version == MVPP21)
1350                 return rx_desc->pp21.buf_cookie;
1351         else
1352                 return rx_desc->pp22.buf_cookie_misc & GENMASK_ULL(40, 0);
1353 }
1354
1355 static size_t mvpp2_rxdesc_size_get(struct mvpp2_port *port,
1356                                     struct mvpp2_rx_desc *rx_desc)
1357 {
1358         if (port->priv->hw_version == MVPP21)
1359                 return rx_desc->pp21.data_size;
1360         else
1361                 return rx_desc->pp22.data_size;
1362 }
1363
1364 static u32 mvpp2_rxdesc_status_get(struct mvpp2_port *port,
1365                                    struct mvpp2_rx_desc *rx_desc)
1366 {
1367         if (port->priv->hw_version == MVPP21)
1368                 return rx_desc->pp21.status;
1369         else
1370                 return rx_desc->pp22.status;
1371 }
1372
1373 static void mvpp2_txq_inc_get(struct mvpp2_txq_pcpu *txq_pcpu)
1374 {
1375         txq_pcpu->txq_get_index++;
1376         if (txq_pcpu->txq_get_index == txq_pcpu->size)
1377                 txq_pcpu->txq_get_index = 0;
1378 }
1379
1380 /* Get number of physical egress port */
1381 static inline int mvpp2_egress_port(struct mvpp2_port *port)
1382 {
1383         return MVPP2_MAX_TCONT + port->id;
1384 }
1385
1386 /* Get number of physical TXQ */
1387 static inline int mvpp2_txq_phys(int port, int txq)
1388 {
1389         return (MVPP2_MAX_TCONT + port) * MVPP2_MAX_TXQ + txq;
1390 }
1391
1392 /* Parser configuration routines */
1393
1394 /* Update parser tcam and sram hw entries */
1395 static int mvpp2_prs_hw_write(struct mvpp2 *priv, struct mvpp2_prs_entry *pe)
1396 {
1397         int i;
1398
1399         if (pe->index > MVPP2_PRS_TCAM_SRAM_SIZE - 1)
1400                 return -EINVAL;
1401
1402         /* Clear entry invalidation bit */
1403         pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] &= ~MVPP2_PRS_TCAM_INV_MASK;
1404
1405         /* Write tcam index - indirect access */
1406         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, pe->index);
1407         for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
1408                 mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(i), pe->tcam.word[i]);
1409
1410         /* Write sram index - indirect access */
1411         mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, pe->index);
1412         for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
1413                 mvpp2_write(priv, MVPP2_PRS_SRAM_DATA_REG(i), pe->sram.word[i]);
1414
1415         return 0;
1416 }
1417
1418 /* Read tcam entry from hw */
1419 static int mvpp2_prs_hw_read(struct mvpp2 *priv, struct mvpp2_prs_entry *pe)
1420 {
1421         int i;
1422
1423         if (pe->index > MVPP2_PRS_TCAM_SRAM_SIZE - 1)
1424                 return -EINVAL;
1425
1426         /* Write tcam index - indirect access */
1427         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, pe->index);
1428
1429         pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] = mvpp2_read(priv,
1430                               MVPP2_PRS_TCAM_DATA_REG(MVPP2_PRS_TCAM_INV_WORD));
1431         if (pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] & MVPP2_PRS_TCAM_INV_MASK)
1432                 return MVPP2_PRS_TCAM_ENTRY_INVALID;
1433
1434         for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
1435                 pe->tcam.word[i] = mvpp2_read(priv, MVPP2_PRS_TCAM_DATA_REG(i));
1436
1437         /* Write sram index - indirect access */
1438         mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, pe->index);
1439         for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
1440                 pe->sram.word[i] = mvpp2_read(priv, MVPP2_PRS_SRAM_DATA_REG(i));
1441
1442         return 0;
1443 }
1444
1445 /* Invalidate tcam hw entry */
1446 static void mvpp2_prs_hw_inv(struct mvpp2 *priv, int index)
1447 {
1448         /* Write index - indirect access */
1449         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, index);
1450         mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(MVPP2_PRS_TCAM_INV_WORD),
1451                     MVPP2_PRS_TCAM_INV_MASK);
1452 }
1453
1454 /* Enable shadow table entry and set its lookup ID */
1455 static void mvpp2_prs_shadow_set(struct mvpp2 *priv, int index, int lu)
1456 {
1457         priv->prs_shadow[index].valid = true;
1458         priv->prs_shadow[index].lu = lu;
1459 }
1460
1461 /* Update ri fields in shadow table entry */
1462 static void mvpp2_prs_shadow_ri_set(struct mvpp2 *priv, int index,
1463                                     unsigned int ri, unsigned int ri_mask)
1464 {
1465         priv->prs_shadow[index].ri_mask = ri_mask;
1466         priv->prs_shadow[index].ri = ri;
1467 }
1468
1469 /* Update lookup field in tcam sw entry */
1470 static void mvpp2_prs_tcam_lu_set(struct mvpp2_prs_entry *pe, unsigned int lu)
1471 {
1472         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_LU_BYTE);
1473
1474         pe->tcam.byte[MVPP2_PRS_TCAM_LU_BYTE] = lu;
1475         pe->tcam.byte[enable_off] = MVPP2_PRS_LU_MASK;
1476 }
1477
1478 /* Update mask for single port in tcam sw entry */
1479 static void mvpp2_prs_tcam_port_set(struct mvpp2_prs_entry *pe,
1480                                     unsigned int port, bool add)
1481 {
1482         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1483
1484         if (add)
1485                 pe->tcam.byte[enable_off] &= ~(1 << port);
1486         else
1487                 pe->tcam.byte[enable_off] |= 1 << port;
1488 }
1489
1490 /* Update port map in tcam sw entry */
1491 static void mvpp2_prs_tcam_port_map_set(struct mvpp2_prs_entry *pe,
1492                                         unsigned int ports)
1493 {
1494         unsigned char port_mask = MVPP2_PRS_PORT_MASK;
1495         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1496
1497         pe->tcam.byte[MVPP2_PRS_TCAM_PORT_BYTE] = 0;
1498         pe->tcam.byte[enable_off] &= ~port_mask;
1499         pe->tcam.byte[enable_off] |= ~ports & MVPP2_PRS_PORT_MASK;
1500 }
1501
1502 /* Obtain port map from tcam sw entry */
1503 static unsigned int mvpp2_prs_tcam_port_map_get(struct mvpp2_prs_entry *pe)
1504 {
1505         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1506
1507         return ~(pe->tcam.byte[enable_off]) & MVPP2_PRS_PORT_MASK;
1508 }
1509
1510 /* Set byte of data and its enable bits in tcam sw entry */
1511 static void mvpp2_prs_tcam_data_byte_set(struct mvpp2_prs_entry *pe,
1512                                          unsigned int offs, unsigned char byte,
1513                                          unsigned char enable)
1514 {
1515         pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(offs)] = byte;
1516         pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)] = enable;
1517 }
1518
1519 /* Get byte of data and its enable bits from tcam sw entry */
1520 static void mvpp2_prs_tcam_data_byte_get(struct mvpp2_prs_entry *pe,
1521                                          unsigned int offs, unsigned char *byte,
1522                                          unsigned char *enable)
1523 {
1524         *byte = pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(offs)];
1525         *enable = pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)];
1526 }
1527
1528 /* Set ethertype in tcam sw entry */
1529 static void mvpp2_prs_match_etype(struct mvpp2_prs_entry *pe, int offset,
1530                                   unsigned short ethertype)
1531 {
1532         mvpp2_prs_tcam_data_byte_set(pe, offset + 0, ethertype >> 8, 0xff);
1533         mvpp2_prs_tcam_data_byte_set(pe, offset + 1, ethertype & 0xff, 0xff);
1534 }
1535
1536 /* Set bits in sram sw entry */
1537 static void mvpp2_prs_sram_bits_set(struct mvpp2_prs_entry *pe, int bit_num,
1538                                     int val)
1539 {
1540         pe->sram.byte[MVPP2_BIT_TO_BYTE(bit_num)] |= (val << (bit_num % 8));
1541 }
1542
1543 /* Clear bits in sram sw entry */
1544 static void mvpp2_prs_sram_bits_clear(struct mvpp2_prs_entry *pe, int bit_num,
1545                                       int val)
1546 {
1547         pe->sram.byte[MVPP2_BIT_TO_BYTE(bit_num)] &= ~(val << (bit_num % 8));
1548 }
1549
1550 /* Update ri bits in sram sw entry */
1551 static void mvpp2_prs_sram_ri_update(struct mvpp2_prs_entry *pe,
1552                                      unsigned int bits, unsigned int mask)
1553 {
1554         unsigned int i;
1555
1556         for (i = 0; i < MVPP2_PRS_SRAM_RI_CTRL_BITS; i++) {
1557                 int ri_off = MVPP2_PRS_SRAM_RI_OFFS;
1558
1559                 if (!(mask & BIT(i)))
1560                         continue;
1561
1562                 if (bits & BIT(i))
1563                         mvpp2_prs_sram_bits_set(pe, ri_off + i, 1);
1564                 else
1565                         mvpp2_prs_sram_bits_clear(pe, ri_off + i, 1);
1566
1567                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_RI_CTRL_OFFS + i, 1);
1568         }
1569 }
1570
1571 /* Update ai bits in sram sw entry */
1572 static void mvpp2_prs_sram_ai_update(struct mvpp2_prs_entry *pe,
1573                                      unsigned int bits, unsigned int mask)
1574 {
1575         unsigned int i;
1576         int ai_off = MVPP2_PRS_SRAM_AI_OFFS;
1577
1578         for (i = 0; i < MVPP2_PRS_SRAM_AI_CTRL_BITS; i++) {
1579
1580                 if (!(mask & BIT(i)))
1581                         continue;
1582
1583                 if (bits & BIT(i))
1584                         mvpp2_prs_sram_bits_set(pe, ai_off + i, 1);
1585                 else
1586                         mvpp2_prs_sram_bits_clear(pe, ai_off + i, 1);
1587
1588                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_AI_CTRL_OFFS + i, 1);
1589         }
1590 }
1591
1592 /* Read ai bits from sram sw entry */
1593 static int mvpp2_prs_sram_ai_get(struct mvpp2_prs_entry *pe)
1594 {
1595         u8 bits;
1596         int ai_off = MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_AI_OFFS);
1597         int ai_en_off = ai_off + 1;
1598         int ai_shift = MVPP2_PRS_SRAM_AI_OFFS % 8;
1599
1600         bits = (pe->sram.byte[ai_off] >> ai_shift) |
1601                (pe->sram.byte[ai_en_off] << (8 - ai_shift));
1602
1603         return bits;
1604 }
1605
1606 /* In sram sw entry set lookup ID field of the tcam key to be used in the next
1607  * lookup interation
1608  */
1609 static void mvpp2_prs_sram_next_lu_set(struct mvpp2_prs_entry *pe,
1610                                        unsigned int lu)
1611 {
1612         int sram_next_off = MVPP2_PRS_SRAM_NEXT_LU_OFFS;
1613
1614         mvpp2_prs_sram_bits_clear(pe, sram_next_off,
1615                                   MVPP2_PRS_SRAM_NEXT_LU_MASK);
1616         mvpp2_prs_sram_bits_set(pe, sram_next_off, lu);
1617 }
1618
1619 /* In the sram sw entry set sign and value of the next lookup offset
1620  * and the offset value generated to the classifier
1621  */
1622 static void mvpp2_prs_sram_shift_set(struct mvpp2_prs_entry *pe, int shift,
1623                                      unsigned int op)
1624 {
1625         /* Set sign */
1626         if (shift < 0) {
1627                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_SHIFT_SIGN_BIT, 1);
1628                 shift = 0 - shift;
1629         } else {
1630                 mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_SHIFT_SIGN_BIT, 1);
1631         }
1632
1633         /* Set value */
1634         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_SHIFT_OFFS)] =
1635                                                            (unsigned char)shift;
1636
1637         /* Reset and set operation */
1638         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS,
1639                                   MVPP2_PRS_SRAM_OP_SEL_SHIFT_MASK);
1640         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS, op);
1641
1642         /* Set base offset as current */
1643         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS, 1);
1644 }
1645
1646 /* In the sram sw entry set sign and value of the user defined offset
1647  * generated to the classifier
1648  */
1649 static void mvpp2_prs_sram_offset_set(struct mvpp2_prs_entry *pe,
1650                                       unsigned int type, int offset,
1651                                       unsigned int op)
1652 {
1653         /* Set sign */
1654         if (offset < 0) {
1655                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_SIGN_BIT, 1);
1656                 offset = 0 - offset;
1657         } else {
1658                 mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_SIGN_BIT, 1);
1659         }
1660
1661         /* Set value */
1662         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_OFFS,
1663                                   MVPP2_PRS_SRAM_UDF_MASK);
1664         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_OFFS, offset);
1665         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_UDF_OFFS +
1666                                         MVPP2_PRS_SRAM_UDF_BITS)] &=
1667               ~(MVPP2_PRS_SRAM_UDF_MASK >> (8 - (MVPP2_PRS_SRAM_UDF_OFFS % 8)));
1668         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_UDF_OFFS +
1669                                         MVPP2_PRS_SRAM_UDF_BITS)] |=
1670                                 (offset >> (8 - (MVPP2_PRS_SRAM_UDF_OFFS % 8)));
1671
1672         /* Set offset type */
1673         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_TYPE_OFFS,
1674                                   MVPP2_PRS_SRAM_UDF_TYPE_MASK);
1675         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_TYPE_OFFS, type);
1676
1677         /* Set offset operation */
1678         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS,
1679                                   MVPP2_PRS_SRAM_OP_SEL_UDF_MASK);
1680         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS, op);
1681
1682         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS +
1683                                         MVPP2_PRS_SRAM_OP_SEL_UDF_BITS)] &=
1684                                              ~(MVPP2_PRS_SRAM_OP_SEL_UDF_MASK >>
1685                                     (8 - (MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS % 8)));
1686
1687         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS +
1688                                         MVPP2_PRS_SRAM_OP_SEL_UDF_BITS)] |=
1689                              (op >> (8 - (MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS % 8)));
1690
1691         /* Set base offset as current */
1692         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS, 1);
1693 }
1694
1695 /* Find parser flow entry */
1696 static struct mvpp2_prs_entry *mvpp2_prs_flow_find(struct mvpp2 *priv, int flow)
1697 {
1698         struct mvpp2_prs_entry *pe;
1699         int tid;
1700
1701         pe = kzalloc(sizeof(*pe), GFP_KERNEL);
1702         if (!pe)
1703                 return NULL;
1704         mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_FLOWS);
1705
1706         /* Go through the all entires with MVPP2_PRS_LU_FLOWS */
1707         for (tid = MVPP2_PRS_TCAM_SRAM_SIZE - 1; tid >= 0; tid--) {
1708                 u8 bits;
1709
1710                 if (!priv->prs_shadow[tid].valid ||
1711                     priv->prs_shadow[tid].lu != MVPP2_PRS_LU_FLOWS)
1712                         continue;
1713
1714                 pe->index = tid;
1715                 mvpp2_prs_hw_read(priv, pe);
1716                 bits = mvpp2_prs_sram_ai_get(pe);
1717
1718                 /* Sram store classification lookup ID in AI bits [5:0] */
1719                 if ((bits & MVPP2_PRS_FLOW_ID_MASK) == flow)
1720                         return pe;
1721         }
1722         kfree(pe);
1723
1724         return NULL;
1725 }
1726
1727 /* Return first free tcam index, seeking from start to end */
1728 static int mvpp2_prs_tcam_first_free(struct mvpp2 *priv, unsigned char start,
1729                                      unsigned char end)
1730 {
1731         int tid;
1732
1733         if (start > end)
1734                 swap(start, end);
1735
1736         if (end >= MVPP2_PRS_TCAM_SRAM_SIZE)
1737                 end = MVPP2_PRS_TCAM_SRAM_SIZE - 1;
1738
1739         for (tid = start; tid <= end; tid++) {
1740                 if (!priv->prs_shadow[tid].valid)
1741                         return tid;
1742         }
1743
1744         return -EINVAL;
1745 }
1746
1747 /* Enable/disable dropping all mac da's */
1748 static void mvpp2_prs_mac_drop_all_set(struct mvpp2 *priv, int port, bool add)
1749 {
1750         struct mvpp2_prs_entry pe;
1751
1752         if (priv->prs_shadow[MVPP2_PE_DROP_ALL].valid) {
1753                 /* Entry exist - update port only */
1754                 pe.index = MVPP2_PE_DROP_ALL;
1755                 mvpp2_prs_hw_read(priv, &pe);
1756         } else {
1757                 /* Entry doesn't exist - create new */
1758                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1759                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1760                 pe.index = MVPP2_PE_DROP_ALL;
1761
1762                 /* Non-promiscuous mode for all ports - DROP unknown packets */
1763                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_DROP_MASK,
1764                                          MVPP2_PRS_RI_DROP_MASK);
1765
1766                 mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
1767                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1768
1769                 /* Update shadow table */
1770                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1771
1772                 /* Mask all ports */
1773                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1774         }
1775
1776         /* Update port mask */
1777         mvpp2_prs_tcam_port_set(&pe, port, add);
1778
1779         mvpp2_prs_hw_write(priv, &pe);
1780 }
1781
1782 /* Set port to promiscuous mode */
1783 static void mvpp2_prs_mac_promisc_set(struct mvpp2 *priv, int port, bool add)
1784 {
1785         struct mvpp2_prs_entry pe;
1786
1787         /* Promiscuous mode - Accept unknown packets */
1788
1789         if (priv->prs_shadow[MVPP2_PE_MAC_PROMISCUOUS].valid) {
1790                 /* Entry exist - update port only */
1791                 pe.index = MVPP2_PE_MAC_PROMISCUOUS;
1792                 mvpp2_prs_hw_read(priv, &pe);
1793         } else {
1794                 /* Entry doesn't exist - create new */
1795                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1796                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1797                 pe.index = MVPP2_PE_MAC_PROMISCUOUS;
1798
1799                 /* Continue - set next lookup */
1800                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_DSA);
1801
1802                 /* Set result info bits */
1803                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L2_UCAST,
1804                                          MVPP2_PRS_RI_L2_CAST_MASK);
1805
1806                 /* Shift to ethertype */
1807                 mvpp2_prs_sram_shift_set(&pe, 2 * ETH_ALEN,
1808                                          MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1809
1810                 /* Mask all ports */
1811                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1812
1813                 /* Update shadow table */
1814                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1815         }
1816
1817         /* Update port mask */
1818         mvpp2_prs_tcam_port_set(&pe, port, add);
1819
1820         mvpp2_prs_hw_write(priv, &pe);
1821 }
1822
1823 /* Accept multicast */
1824 static void mvpp2_prs_mac_multi_set(struct mvpp2 *priv, int port, int index,
1825                                     bool add)
1826 {
1827         struct mvpp2_prs_entry pe;
1828         unsigned char da_mc;
1829
1830         /* Ethernet multicast address first byte is
1831          * 0x01 for IPv4 and 0x33 for IPv6
1832          */
1833         da_mc = (index == MVPP2_PE_MAC_MC_ALL) ? 0x01 : 0x33;
1834
1835         if (priv->prs_shadow[index].valid) {
1836                 /* Entry exist - update port only */
1837                 pe.index = index;
1838                 mvpp2_prs_hw_read(priv, &pe);
1839         } else {
1840                 /* Entry doesn't exist - create new */
1841                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1842                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1843                 pe.index = index;
1844
1845                 /* Continue - set next lookup */
1846                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_DSA);
1847
1848                 /* Set result info bits */
1849                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L2_MCAST,
1850                                          MVPP2_PRS_RI_L2_CAST_MASK);
1851
1852                 /* Update tcam entry data first byte */
1853                 mvpp2_prs_tcam_data_byte_set(&pe, 0, da_mc, 0xff);
1854
1855                 /* Shift to ethertype */
1856                 mvpp2_prs_sram_shift_set(&pe, 2 * ETH_ALEN,
1857                                          MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1858
1859                 /* Mask all ports */
1860                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1861
1862                 /* Update shadow table */
1863                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1864         }
1865
1866         /* Update port mask */
1867         mvpp2_prs_tcam_port_set(&pe, port, add);
1868
1869         mvpp2_prs_hw_write(priv, &pe);
1870 }
1871
1872 /* Parser per-port initialization */
1873 static void mvpp2_prs_hw_port_init(struct mvpp2 *priv, int port, int lu_first,
1874                                    int lu_max, int offset)
1875 {
1876         u32 val;
1877
1878         /* Set lookup ID */
1879         val = mvpp2_read(priv, MVPP2_PRS_INIT_LOOKUP_REG);
1880         val &= ~MVPP2_PRS_PORT_LU_MASK(port);
1881         val |=  MVPP2_PRS_PORT_LU_VAL(port, lu_first);
1882         mvpp2_write(priv, MVPP2_PRS_INIT_LOOKUP_REG, val);
1883
1884         /* Set maximum number of loops for packet received from port */
1885         val = mvpp2_read(priv, MVPP2_PRS_MAX_LOOP_REG(port));
1886         val &= ~MVPP2_PRS_MAX_LOOP_MASK(port);
1887         val |= MVPP2_PRS_MAX_LOOP_VAL(port, lu_max);
1888         mvpp2_write(priv, MVPP2_PRS_MAX_LOOP_REG(port), val);
1889
1890         /* Set initial offset for packet header extraction for the first
1891          * searching loop
1892          */
1893         val = mvpp2_read(priv, MVPP2_PRS_INIT_OFFS_REG(port));
1894         val &= ~MVPP2_PRS_INIT_OFF_MASK(port);
1895         val |= MVPP2_PRS_INIT_OFF_VAL(port, offset);
1896         mvpp2_write(priv, MVPP2_PRS_INIT_OFFS_REG(port), val);
1897 }
1898
1899 /* Default flow entries initialization for all ports */
1900 static void mvpp2_prs_def_flow_init(struct mvpp2 *priv)
1901 {
1902         struct mvpp2_prs_entry pe;
1903         int port;
1904
1905         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
1906                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1907                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1908                 pe.index = MVPP2_PE_FIRST_DEFAULT_FLOW - port;
1909
1910                 /* Mask all ports */
1911                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1912
1913                 /* Set flow ID*/
1914                 mvpp2_prs_sram_ai_update(&pe, port, MVPP2_PRS_FLOW_ID_MASK);
1915                 mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_DONE_BIT, 1);
1916
1917                 /* Update shadow table and hw entry */
1918                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_FLOWS);
1919                 mvpp2_prs_hw_write(priv, &pe);
1920         }
1921 }
1922
1923 /* Set default entry for Marvell Header field */
1924 static void mvpp2_prs_mh_init(struct mvpp2 *priv)
1925 {
1926         struct mvpp2_prs_entry pe;
1927
1928         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1929
1930         pe.index = MVPP2_PE_MH_DEFAULT;
1931         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MH);
1932         mvpp2_prs_sram_shift_set(&pe, MVPP2_MH_SIZE,
1933                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1934         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_MAC);
1935
1936         /* Unmask all ports */
1937         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
1938
1939         /* Update shadow table and hw entry */
1940         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MH);
1941         mvpp2_prs_hw_write(priv, &pe);
1942 }
1943
1944 /* Set default entires (place holder) for promiscuous, non-promiscuous and
1945  * multicast MAC addresses
1946  */
1947 static void mvpp2_prs_mac_init(struct mvpp2 *priv)
1948 {
1949         struct mvpp2_prs_entry pe;
1950
1951         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1952
1953         /* Non-promiscuous mode for all ports - DROP unknown packets */
1954         pe.index = MVPP2_PE_MAC_NON_PROMISCUOUS;
1955         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1956
1957         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_DROP_MASK,
1958                                  MVPP2_PRS_RI_DROP_MASK);
1959         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
1960         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1961
1962         /* Unmask all ports */
1963         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
1964
1965         /* Update shadow table and hw entry */
1966         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1967         mvpp2_prs_hw_write(priv, &pe);
1968
1969         /* place holders only - no ports */
1970         mvpp2_prs_mac_drop_all_set(priv, 0, false);
1971         mvpp2_prs_mac_promisc_set(priv, 0, false);
1972         mvpp2_prs_mac_multi_set(priv, MVPP2_PE_MAC_MC_ALL, 0, false);
1973         mvpp2_prs_mac_multi_set(priv, MVPP2_PE_MAC_MC_IP6, 0, false);
1974 }
1975
1976 /* Match basic ethertypes */
1977 static int mvpp2_prs_etype_init(struct mvpp2 *priv)
1978 {
1979         struct mvpp2_prs_entry pe;
1980         int tid;
1981
1982         /* Ethertype: PPPoE */
1983         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
1984                                         MVPP2_PE_LAST_FREE_TID);
1985         if (tid < 0)
1986                 return tid;
1987
1988         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1989         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
1990         pe.index = tid;
1991
1992         mvpp2_prs_match_etype(&pe, 0, PROT_PPP_SES);
1993
1994         mvpp2_prs_sram_shift_set(&pe, MVPP2_PPPOE_HDR_SIZE,
1995                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1996         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_PPPOE);
1997         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_PPPOE_MASK,
1998                                  MVPP2_PRS_RI_PPPOE_MASK);
1999
2000         /* Update shadow table and hw entry */
2001         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2002         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2003         priv->prs_shadow[pe.index].finish = false;
2004         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_PPPOE_MASK,
2005                                 MVPP2_PRS_RI_PPPOE_MASK);
2006         mvpp2_prs_hw_write(priv, &pe);
2007
2008         /* Ethertype: ARP */
2009         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2010                                         MVPP2_PE_LAST_FREE_TID);
2011         if (tid < 0)
2012                 return tid;
2013
2014         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2015         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2016         pe.index = tid;
2017
2018         mvpp2_prs_match_etype(&pe, 0, PROT_ARP);
2019
2020         /* Generate flow in the next iteration*/
2021         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2022         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2023         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_ARP,
2024                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2025         /* Set L3 offset */
2026         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2027                                   MVPP2_ETH_TYPE_LEN,
2028                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2029
2030         /* Update shadow table and hw entry */
2031         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2032         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2033         priv->prs_shadow[pe.index].finish = true;
2034         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_ARP,
2035                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2036         mvpp2_prs_hw_write(priv, &pe);
2037
2038         /* Ethertype: LBTD */
2039         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2040                                         MVPP2_PE_LAST_FREE_TID);
2041         if (tid < 0)
2042                 return tid;
2043
2044         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2045         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2046         pe.index = tid;
2047
2048         mvpp2_prs_match_etype(&pe, 0, MVPP2_IP_LBDT_TYPE);
2049
2050         /* Generate flow in the next iteration*/
2051         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2052         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2053         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_CPU_CODE_RX_SPEC |
2054                                  MVPP2_PRS_RI_UDF3_RX_SPECIAL,
2055                                  MVPP2_PRS_RI_CPU_CODE_MASK |
2056                                  MVPP2_PRS_RI_UDF3_MASK);
2057         /* Set L3 offset */
2058         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2059                                   MVPP2_ETH_TYPE_LEN,
2060                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2061
2062         /* Update shadow table and hw entry */
2063         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2064         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2065         priv->prs_shadow[pe.index].finish = true;
2066         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_CPU_CODE_RX_SPEC |
2067                                 MVPP2_PRS_RI_UDF3_RX_SPECIAL,
2068                                 MVPP2_PRS_RI_CPU_CODE_MASK |
2069                                 MVPP2_PRS_RI_UDF3_MASK);
2070         mvpp2_prs_hw_write(priv, &pe);
2071
2072         /* Ethertype: IPv4 without options */
2073         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2074                                         MVPP2_PE_LAST_FREE_TID);
2075         if (tid < 0)
2076                 return tid;
2077
2078         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2079         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2080         pe.index = tid;
2081
2082         mvpp2_prs_match_etype(&pe, 0, PROT_IP);
2083         mvpp2_prs_tcam_data_byte_set(&pe, MVPP2_ETH_TYPE_LEN,
2084                                      MVPP2_PRS_IPV4_HEAD | MVPP2_PRS_IPV4_IHL,
2085                                      MVPP2_PRS_IPV4_HEAD_MASK |
2086                                      MVPP2_PRS_IPV4_IHL_MASK);
2087
2088         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_IP4);
2089         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP4,
2090                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2091         /* Skip eth_type + 4 bytes of IP header */
2092         mvpp2_prs_sram_shift_set(&pe, MVPP2_ETH_TYPE_LEN + 4,
2093                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2094         /* Set L3 offset */
2095         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2096                                   MVPP2_ETH_TYPE_LEN,
2097                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2098
2099         /* Update shadow table and hw entry */
2100         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2101         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2102         priv->prs_shadow[pe.index].finish = false;
2103         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP4,
2104                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2105         mvpp2_prs_hw_write(priv, &pe);
2106
2107         /* Ethertype: IPv4 with options */
2108         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2109                                         MVPP2_PE_LAST_FREE_TID);
2110         if (tid < 0)
2111                 return tid;
2112
2113         pe.index = tid;
2114
2115         /* Clear tcam data before updating */
2116         pe.tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(MVPP2_ETH_TYPE_LEN)] = 0x0;
2117         pe.tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(MVPP2_ETH_TYPE_LEN)] = 0x0;
2118
2119         mvpp2_prs_tcam_data_byte_set(&pe, MVPP2_ETH_TYPE_LEN,
2120                                      MVPP2_PRS_IPV4_HEAD,
2121                                      MVPP2_PRS_IPV4_HEAD_MASK);
2122
2123         /* Clear ri before updating */
2124         pe.sram.word[MVPP2_PRS_SRAM_RI_WORD] = 0x0;
2125         pe.sram.word[MVPP2_PRS_SRAM_RI_CTRL_WORD] = 0x0;
2126         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP4_OPT,
2127                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2128
2129         /* Update shadow table and hw entry */
2130         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2131         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2132         priv->prs_shadow[pe.index].finish = false;
2133         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP4_OPT,
2134                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2135         mvpp2_prs_hw_write(priv, &pe);
2136
2137         /* Ethertype: IPv6 without options */
2138         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2139                                         MVPP2_PE_LAST_FREE_TID);
2140         if (tid < 0)
2141                 return tid;
2142
2143         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2144         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2145         pe.index = tid;
2146
2147         mvpp2_prs_match_etype(&pe, 0, PROT_IPV6);
2148
2149         /* Skip DIP of IPV6 header */
2150         mvpp2_prs_sram_shift_set(&pe, MVPP2_ETH_TYPE_LEN + 8 +
2151                                  MVPP2_MAX_L3_ADDR_SIZE,
2152                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2153         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_IP6);
2154         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP6,
2155                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2156         /* Set L3 offset */
2157         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2158                                   MVPP2_ETH_TYPE_LEN,
2159                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2160
2161         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2162         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2163         priv->prs_shadow[pe.index].finish = false;
2164         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP6,
2165                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2166         mvpp2_prs_hw_write(priv, &pe);
2167
2168         /* Default entry for MVPP2_PRS_LU_L2 - Unknown ethtype */
2169         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2170         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2171         pe.index = MVPP2_PE_ETH_TYPE_UN;
2172
2173         /* Unmask all ports */
2174         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
2175
2176         /* Generate flow in the next iteration*/
2177         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2178         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2179         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_UN,
2180                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2181         /* Set L3 offset even it's unknown L3 */
2182         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2183                                   MVPP2_ETH_TYPE_LEN,
2184                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2185
2186         /* Update shadow table and hw entry */
2187         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2188         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2189         priv->prs_shadow[pe.index].finish = true;
2190         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_UN,
2191                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2192         mvpp2_prs_hw_write(priv, &pe);
2193
2194         return 0;
2195 }
2196
2197 /* Parser default initialization */
2198 static int mvpp2_prs_default_init(struct udevice *dev,
2199                                   struct mvpp2 *priv)
2200 {
2201         int err, index, i;
2202
2203         /* Enable tcam table */
2204         mvpp2_write(priv, MVPP2_PRS_TCAM_CTRL_REG, MVPP2_PRS_TCAM_EN_MASK);
2205
2206         /* Clear all tcam and sram entries */
2207         for (index = 0; index < MVPP2_PRS_TCAM_SRAM_SIZE; index++) {
2208                 mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, index);
2209                 for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
2210                         mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(i), 0);
2211
2212                 mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, index);
2213                 for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
2214                         mvpp2_write(priv, MVPP2_PRS_SRAM_DATA_REG(i), 0);
2215         }
2216
2217         /* Invalidate all tcam entries */
2218         for (index = 0; index < MVPP2_PRS_TCAM_SRAM_SIZE; index++)
2219                 mvpp2_prs_hw_inv(priv, index);
2220
2221         priv->prs_shadow = devm_kcalloc(dev, MVPP2_PRS_TCAM_SRAM_SIZE,
2222                                         sizeof(struct mvpp2_prs_shadow),
2223                                         GFP_KERNEL);
2224         if (!priv->prs_shadow)
2225                 return -ENOMEM;
2226
2227         /* Always start from lookup = 0 */
2228         for (index = 0; index < MVPP2_MAX_PORTS; index++)
2229                 mvpp2_prs_hw_port_init(priv, index, MVPP2_PRS_LU_MH,
2230                                        MVPP2_PRS_PORT_LU_MAX, 0);
2231
2232         mvpp2_prs_def_flow_init(priv);
2233
2234         mvpp2_prs_mh_init(priv);
2235
2236         mvpp2_prs_mac_init(priv);
2237
2238         err = mvpp2_prs_etype_init(priv);
2239         if (err)
2240                 return err;
2241
2242         return 0;
2243 }
2244
2245 /* Compare MAC DA with tcam entry data */
2246 static bool mvpp2_prs_mac_range_equals(struct mvpp2_prs_entry *pe,
2247                                        const u8 *da, unsigned char *mask)
2248 {
2249         unsigned char tcam_byte, tcam_mask;
2250         int index;
2251
2252         for (index = 0; index < ETH_ALEN; index++) {
2253                 mvpp2_prs_tcam_data_byte_get(pe, index, &tcam_byte, &tcam_mask);
2254                 if (tcam_mask != mask[index])
2255                         return false;
2256
2257                 if ((tcam_mask & tcam_byte) != (da[index] & mask[index]))
2258                         return false;
2259         }
2260
2261         return true;
2262 }
2263
2264 /* Find tcam entry with matched pair <MAC DA, port> */
2265 static struct mvpp2_prs_entry *
2266 mvpp2_prs_mac_da_range_find(struct mvpp2 *priv, int pmap, const u8 *da,
2267                             unsigned char *mask, int udf_type)
2268 {
2269         struct mvpp2_prs_entry *pe;
2270         int tid;
2271
2272         pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2273         if (!pe)
2274                 return NULL;
2275         mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_MAC);
2276
2277         /* Go through the all entires with MVPP2_PRS_LU_MAC */
2278         for (tid = MVPP2_PE_FIRST_FREE_TID;
2279              tid <= MVPP2_PE_LAST_FREE_TID; tid++) {
2280                 unsigned int entry_pmap;
2281
2282                 if (!priv->prs_shadow[tid].valid ||
2283                     (priv->prs_shadow[tid].lu != MVPP2_PRS_LU_MAC) ||
2284                     (priv->prs_shadow[tid].udf != udf_type))
2285                         continue;
2286
2287                 pe->index = tid;
2288                 mvpp2_prs_hw_read(priv, pe);
2289                 entry_pmap = mvpp2_prs_tcam_port_map_get(pe);
2290
2291                 if (mvpp2_prs_mac_range_equals(pe, da, mask) &&
2292                     entry_pmap == pmap)
2293                         return pe;
2294         }
2295         kfree(pe);
2296
2297         return NULL;
2298 }
2299
2300 /* Update parser's mac da entry */
2301 static int mvpp2_prs_mac_da_accept(struct mvpp2 *priv, int port,
2302                                    const u8 *da, bool add)
2303 {
2304         struct mvpp2_prs_entry *pe;
2305         unsigned int pmap, len, ri;
2306         unsigned char mask[ETH_ALEN] = { 0xff, 0xff, 0xff, 0xff, 0xff, 0xff };
2307         int tid;
2308
2309         /* Scan TCAM and see if entry with this <MAC DA, port> already exist */
2310         pe = mvpp2_prs_mac_da_range_find(priv, (1 << port), da, mask,
2311                                          MVPP2_PRS_UDF_MAC_DEF);
2312
2313         /* No such entry */
2314         if (!pe) {
2315                 if (!add)
2316                         return 0;
2317
2318                 /* Create new TCAM entry */
2319                 /* Find first range mac entry*/
2320                 for (tid = MVPP2_PE_FIRST_FREE_TID;
2321                      tid <= MVPP2_PE_LAST_FREE_TID; tid++)
2322                         if (priv->prs_shadow[tid].valid &&
2323                             (priv->prs_shadow[tid].lu == MVPP2_PRS_LU_MAC) &&
2324                             (priv->prs_shadow[tid].udf ==
2325                                                        MVPP2_PRS_UDF_MAC_RANGE))
2326                                 break;
2327
2328                 /* Go through the all entries from first to last */
2329                 tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2330                                                 tid - 1);
2331                 if (tid < 0)
2332                         return tid;
2333
2334                 pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2335                 if (!pe)
2336                         return -1;
2337                 mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_MAC);
2338                 pe->index = tid;
2339
2340                 /* Mask all ports */
2341                 mvpp2_prs_tcam_port_map_set(pe, 0);
2342         }
2343
2344         /* Update port mask */
2345         mvpp2_prs_tcam_port_set(pe, port, add);
2346
2347         /* Invalidate the entry if no ports are left enabled */
2348         pmap = mvpp2_prs_tcam_port_map_get(pe);
2349         if (pmap == 0) {
2350                 if (add) {
2351                         kfree(pe);
2352                         return -1;
2353                 }
2354                 mvpp2_prs_hw_inv(priv, pe->index);
2355                 priv->prs_shadow[pe->index].valid = false;
2356                 kfree(pe);
2357                 return 0;
2358         }
2359
2360         /* Continue - set next lookup */
2361         mvpp2_prs_sram_next_lu_set(pe, MVPP2_PRS_LU_DSA);
2362
2363         /* Set match on DA */
2364         len = ETH_ALEN;
2365         while (len--)
2366                 mvpp2_prs_tcam_data_byte_set(pe, len, da[len], 0xff);
2367
2368         /* Set result info bits */
2369         ri = MVPP2_PRS_RI_L2_UCAST | MVPP2_PRS_RI_MAC_ME_MASK;
2370
2371         mvpp2_prs_sram_ri_update(pe, ri, MVPP2_PRS_RI_L2_CAST_MASK |
2372                                  MVPP2_PRS_RI_MAC_ME_MASK);
2373         mvpp2_prs_shadow_ri_set(priv, pe->index, ri, MVPP2_PRS_RI_L2_CAST_MASK |
2374                                 MVPP2_PRS_RI_MAC_ME_MASK);
2375
2376         /* Shift to ethertype */
2377         mvpp2_prs_sram_shift_set(pe, 2 * ETH_ALEN,
2378                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2379
2380         /* Update shadow table and hw entry */
2381         priv->prs_shadow[pe->index].udf = MVPP2_PRS_UDF_MAC_DEF;
2382         mvpp2_prs_shadow_set(priv, pe->index, MVPP2_PRS_LU_MAC);
2383         mvpp2_prs_hw_write(priv, pe);
2384
2385         kfree(pe);
2386
2387         return 0;
2388 }
2389
2390 static int mvpp2_prs_update_mac_da(struct mvpp2_port *port, const u8 *da)
2391 {
2392         int err;
2393
2394         /* Remove old parser entry */
2395         err = mvpp2_prs_mac_da_accept(port->priv, port->id, port->dev_addr,
2396                                       false);
2397         if (err)
2398                 return err;
2399
2400         /* Add new parser entry */
2401         err = mvpp2_prs_mac_da_accept(port->priv, port->id, da, true);
2402         if (err)
2403                 return err;
2404
2405         /* Set addr in the device */
2406         memcpy(port->dev_addr, da, ETH_ALEN);
2407
2408         return 0;
2409 }
2410
2411 /* Set prs flow for the port */
2412 static int mvpp2_prs_def_flow(struct mvpp2_port *port)
2413 {
2414         struct mvpp2_prs_entry *pe;
2415         int tid;
2416
2417         pe = mvpp2_prs_flow_find(port->priv, port->id);
2418
2419         /* Such entry not exist */
2420         if (!pe) {
2421                 /* Go through the all entires from last to first */
2422                 tid = mvpp2_prs_tcam_first_free(port->priv,
2423                                                 MVPP2_PE_LAST_FREE_TID,
2424                                                MVPP2_PE_FIRST_FREE_TID);
2425                 if (tid < 0)
2426                         return tid;
2427
2428                 pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2429                 if (!pe)
2430                         return -ENOMEM;
2431
2432                 mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_FLOWS);
2433                 pe->index = tid;
2434
2435                 /* Set flow ID*/
2436                 mvpp2_prs_sram_ai_update(pe, port->id, MVPP2_PRS_FLOW_ID_MASK);
2437                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_LU_DONE_BIT, 1);
2438
2439                 /* Update shadow table */
2440                 mvpp2_prs_shadow_set(port->priv, pe->index, MVPP2_PRS_LU_FLOWS);
2441         }
2442
2443         mvpp2_prs_tcam_port_map_set(pe, (1 << port->id));
2444         mvpp2_prs_hw_write(port->priv, pe);
2445         kfree(pe);
2446
2447         return 0;
2448 }
2449
2450 /* Classifier configuration routines */
2451
2452 /* Update classification flow table registers */
2453 static void mvpp2_cls_flow_write(struct mvpp2 *priv,
2454                                  struct mvpp2_cls_flow_entry *fe)
2455 {
2456         mvpp2_write(priv, MVPP2_CLS_FLOW_INDEX_REG, fe->index);
2457         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL0_REG,  fe->data[0]);
2458         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL1_REG,  fe->data[1]);
2459         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL2_REG,  fe->data[2]);
2460 }
2461
2462 /* Update classification lookup table register */
2463 static void mvpp2_cls_lookup_write(struct mvpp2 *priv,
2464                                    struct mvpp2_cls_lookup_entry *le)
2465 {
2466         u32 val;
2467
2468         val = (le->way << MVPP2_CLS_LKP_INDEX_WAY_OFFS) | le->lkpid;
2469         mvpp2_write(priv, MVPP2_CLS_LKP_INDEX_REG, val);
2470         mvpp2_write(priv, MVPP2_CLS_LKP_TBL_REG, le->data);
2471 }
2472
2473 /* Classifier default initialization */
2474 static void mvpp2_cls_init(struct mvpp2 *priv)
2475 {
2476         struct mvpp2_cls_lookup_entry le;
2477         struct mvpp2_cls_flow_entry fe;
2478         int index;
2479
2480         /* Enable classifier */
2481         mvpp2_write(priv, MVPP2_CLS_MODE_REG, MVPP2_CLS_MODE_ACTIVE_MASK);
2482
2483         /* Clear classifier flow table */
2484         memset(&fe.data, 0, MVPP2_CLS_FLOWS_TBL_DATA_WORDS);
2485         for (index = 0; index < MVPP2_CLS_FLOWS_TBL_SIZE; index++) {
2486                 fe.index = index;
2487                 mvpp2_cls_flow_write(priv, &fe);
2488         }
2489
2490         /* Clear classifier lookup table */
2491         le.data = 0;
2492         for (index = 0; index < MVPP2_CLS_LKP_TBL_SIZE; index++) {
2493                 le.lkpid = index;
2494                 le.way = 0;
2495                 mvpp2_cls_lookup_write(priv, &le);
2496
2497                 le.way = 1;
2498                 mvpp2_cls_lookup_write(priv, &le);
2499         }
2500 }
2501
2502 static void mvpp2_cls_port_config(struct mvpp2_port *port)
2503 {
2504         struct mvpp2_cls_lookup_entry le;
2505         u32 val;
2506
2507         /* Set way for the port */
2508         val = mvpp2_read(port->priv, MVPP2_CLS_PORT_WAY_REG);
2509         val &= ~MVPP2_CLS_PORT_WAY_MASK(port->id);
2510         mvpp2_write(port->priv, MVPP2_CLS_PORT_WAY_REG, val);
2511
2512         /* Pick the entry to be accessed in lookup ID decoding table
2513          * according to the way and lkpid.
2514          */
2515         le.lkpid = port->id;
2516         le.way = 0;
2517         le.data = 0;
2518
2519         /* Set initial CPU queue for receiving packets */
2520         le.data &= ~MVPP2_CLS_LKP_TBL_RXQ_MASK;
2521         le.data |= port->first_rxq;
2522
2523         /* Disable classification engines */
2524         le.data &= ~MVPP2_CLS_LKP_TBL_LOOKUP_EN_MASK;
2525
2526         /* Update lookup ID table entry */
2527         mvpp2_cls_lookup_write(port->priv, &le);
2528 }
2529
2530 /* Set CPU queue number for oversize packets */
2531 static void mvpp2_cls_oversize_rxq_set(struct mvpp2_port *port)
2532 {
2533         u32 val;
2534
2535         mvpp2_write(port->priv, MVPP2_CLS_OVERSIZE_RXQ_LOW_REG(port->id),
2536                     port->first_rxq & MVPP2_CLS_OVERSIZE_RXQ_LOW_MASK);
2537
2538         mvpp2_write(port->priv, MVPP2_CLS_SWFWD_P2HQ_REG(port->id),
2539                     (port->first_rxq >> MVPP2_CLS_OVERSIZE_RXQ_LOW_BITS));
2540
2541         val = mvpp2_read(port->priv, MVPP2_CLS_SWFWD_PCTRL_REG);
2542         val |= MVPP2_CLS_SWFWD_PCTRL_MASK(port->id);
2543         mvpp2_write(port->priv, MVPP2_CLS_SWFWD_PCTRL_REG, val);
2544 }
2545
2546 /* Buffer Manager configuration routines */
2547
2548 /* Create pool */
2549 static int mvpp2_bm_pool_create(struct udevice *dev,
2550                                 struct mvpp2 *priv,
2551                                 struct mvpp2_bm_pool *bm_pool, int size)
2552 {
2553         u32 val;
2554
2555         /* Number of buffer pointers must be a multiple of 16, as per
2556          * hardware constraints
2557          */
2558         if (!IS_ALIGNED(size, 16))
2559                 return -EINVAL;
2560
2561         bm_pool->virt_addr = buffer_loc.bm_pool[bm_pool->id];
2562         bm_pool->dma_addr = (dma_addr_t)buffer_loc.bm_pool[bm_pool->id];
2563         if (!bm_pool->virt_addr)
2564                 return -ENOMEM;
2565
2566         if (!IS_ALIGNED((unsigned long)bm_pool->virt_addr,
2567                         MVPP2_BM_POOL_PTR_ALIGN)) {
2568                 dev_err(&pdev->dev, "BM pool %d is not %d bytes aligned\n",
2569                         bm_pool->id, MVPP2_BM_POOL_PTR_ALIGN);
2570                 return -ENOMEM;
2571         }
2572
2573         mvpp2_write(priv, MVPP2_BM_POOL_BASE_REG(bm_pool->id),
2574                     lower_32_bits(bm_pool->dma_addr));
2575         if (priv->hw_version == MVPP22)
2576                 mvpp2_write(priv, MVPP22_BM_POOL_BASE_HIGH_REG,
2577                             (upper_32_bits(bm_pool->dma_addr) &
2578                             MVPP22_BM_POOL_BASE_HIGH_MASK));
2579         mvpp2_write(priv, MVPP2_BM_POOL_SIZE_REG(bm_pool->id), size);
2580
2581         val = mvpp2_read(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id));
2582         val |= MVPP2_BM_START_MASK;
2583         mvpp2_write(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id), val);
2584
2585         bm_pool->type = MVPP2_BM_FREE;
2586         bm_pool->size = size;
2587         bm_pool->pkt_size = 0;
2588         bm_pool->buf_num = 0;
2589
2590         return 0;
2591 }
2592
2593 /* Set pool buffer size */
2594 static void mvpp2_bm_pool_bufsize_set(struct mvpp2 *priv,
2595                                       struct mvpp2_bm_pool *bm_pool,
2596                                       int buf_size)
2597 {
2598         u32 val;
2599
2600         bm_pool->buf_size = buf_size;
2601
2602         val = ALIGN(buf_size, 1 << MVPP2_POOL_BUF_SIZE_OFFSET);
2603         mvpp2_write(priv, MVPP2_POOL_BUF_SIZE_REG(bm_pool->id), val);
2604 }
2605
2606 /* Free all buffers from the pool */
2607 static void mvpp2_bm_bufs_free(struct udevice *dev, struct mvpp2 *priv,
2608                                struct mvpp2_bm_pool *bm_pool)
2609 {
2610         int i;
2611
2612         for (i = 0; i < bm_pool->buf_num; i++) {
2613                 /* Allocate buffer back from the buffer manager */
2614                 mvpp2_read(priv, MVPP2_BM_PHY_ALLOC_REG(bm_pool->id));
2615         }
2616
2617         bm_pool->buf_num = 0;
2618 }
2619
2620 /* Cleanup pool */
2621 static int mvpp2_bm_pool_destroy(struct udevice *dev,
2622                                  struct mvpp2 *priv,
2623                                  struct mvpp2_bm_pool *bm_pool)
2624 {
2625         u32 val;
2626
2627         mvpp2_bm_bufs_free(dev, priv, bm_pool);
2628         if (bm_pool->buf_num) {
2629                 dev_err(dev, "cannot free all buffers in pool %d\n", bm_pool->id);
2630                 return 0;
2631         }
2632
2633         val = mvpp2_read(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id));
2634         val |= MVPP2_BM_STOP_MASK;
2635         mvpp2_write(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id), val);
2636
2637         return 0;
2638 }
2639
2640 static int mvpp2_bm_pools_init(struct udevice *dev,
2641                                struct mvpp2 *priv)
2642 {
2643         int i, err, size;
2644         struct mvpp2_bm_pool *bm_pool;
2645
2646         /* Create all pools with maximum size */
2647         size = MVPP2_BM_POOL_SIZE_MAX;
2648         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
2649                 bm_pool = &priv->bm_pools[i];
2650                 bm_pool->id = i;
2651                 err = mvpp2_bm_pool_create(dev, priv, bm_pool, size);
2652                 if (err)
2653                         goto err_unroll_pools;
2654                 mvpp2_bm_pool_bufsize_set(priv, bm_pool, RX_BUFFER_SIZE);
2655         }
2656         return 0;
2657
2658 err_unroll_pools:
2659         dev_err(&pdev->dev, "failed to create BM pool %d, size %d\n", i, size);
2660         for (i = i - 1; i >= 0; i--)
2661                 mvpp2_bm_pool_destroy(dev, priv, &priv->bm_pools[i]);
2662         return err;
2663 }
2664
2665 static int mvpp2_bm_init(struct udevice *dev, struct mvpp2 *priv)
2666 {
2667         int i, err;
2668
2669         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
2670                 /* Mask BM all interrupts */
2671                 mvpp2_write(priv, MVPP2_BM_INTR_MASK_REG(i), 0);
2672                 /* Clear BM cause register */
2673                 mvpp2_write(priv, MVPP2_BM_INTR_CAUSE_REG(i), 0);
2674         }
2675
2676         /* Allocate and initialize BM pools */
2677         priv->bm_pools = devm_kcalloc(dev, MVPP2_BM_POOLS_NUM,
2678                                      sizeof(struct mvpp2_bm_pool), GFP_KERNEL);
2679         if (!priv->bm_pools)
2680                 return -ENOMEM;
2681
2682         err = mvpp2_bm_pools_init(dev, priv);
2683         if (err < 0)
2684                 return err;
2685         return 0;
2686 }
2687
2688 /* Attach long pool to rxq */
2689 static void mvpp2_rxq_long_pool_set(struct mvpp2_port *port,
2690                                     int lrxq, int long_pool)
2691 {
2692         u32 val, mask;
2693         int prxq;
2694
2695         /* Get queue physical ID */
2696         prxq = port->rxqs[lrxq]->id;
2697
2698         if (port->priv->hw_version == MVPP21)
2699                 mask = MVPP21_RXQ_POOL_LONG_MASK;
2700         else
2701                 mask = MVPP22_RXQ_POOL_LONG_MASK;
2702
2703         val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(prxq));
2704         val &= ~mask;
2705         val |= (long_pool << MVPP2_RXQ_POOL_LONG_OFFS) & mask;
2706         mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(prxq), val);
2707 }
2708
2709 /* Set pool number in a BM cookie */
2710 static inline u32 mvpp2_bm_cookie_pool_set(u32 cookie, int pool)
2711 {
2712         u32 bm;
2713
2714         bm = cookie & ~(0xFF << MVPP2_BM_COOKIE_POOL_OFFS);
2715         bm |= ((pool & 0xFF) << MVPP2_BM_COOKIE_POOL_OFFS);
2716
2717         return bm;
2718 }
2719
2720 /* Get pool number from a BM cookie */
2721 static inline int mvpp2_bm_cookie_pool_get(unsigned long cookie)
2722 {
2723         return (cookie >> MVPP2_BM_COOKIE_POOL_OFFS) & 0xFF;
2724 }
2725
2726 /* Release buffer to BM */
2727 static inline void mvpp2_bm_pool_put(struct mvpp2_port *port, int pool,
2728                                      dma_addr_t buf_dma_addr,
2729                                      unsigned long buf_phys_addr)
2730 {
2731         if (port->priv->hw_version == MVPP22) {
2732                 u32 val = 0;
2733
2734                 if (sizeof(dma_addr_t) == 8)
2735                         val |= upper_32_bits(buf_dma_addr) &
2736                                 MVPP22_BM_ADDR_HIGH_PHYS_RLS_MASK;
2737
2738                 if (sizeof(phys_addr_t) == 8)
2739                         val |= (upper_32_bits(buf_phys_addr)
2740                                 << MVPP22_BM_ADDR_HIGH_VIRT_RLS_SHIFT) &
2741                                 MVPP22_BM_ADDR_HIGH_VIRT_RLS_MASK;
2742
2743                 mvpp2_write(port->priv, MVPP22_BM_ADDR_HIGH_RLS_REG, val);
2744         }
2745
2746         /* MVPP2_BM_VIRT_RLS_REG is not interpreted by HW, and simply
2747          * returned in the "cookie" field of the RX
2748          * descriptor. Instead of storing the virtual address, we
2749          * store the physical address
2750          */
2751         mvpp2_write(port->priv, MVPP2_BM_VIRT_RLS_REG, buf_phys_addr);
2752         mvpp2_write(port->priv, MVPP2_BM_PHY_RLS_REG(pool), buf_dma_addr);
2753 }
2754
2755 /* Refill BM pool */
2756 static void mvpp2_pool_refill(struct mvpp2_port *port, u32 bm,
2757                               dma_addr_t dma_addr,
2758                               phys_addr_t phys_addr)
2759 {
2760         int pool = mvpp2_bm_cookie_pool_get(bm);
2761
2762         mvpp2_bm_pool_put(port, pool, dma_addr, phys_addr);
2763 }
2764
2765 /* Allocate buffers for the pool */
2766 static int mvpp2_bm_bufs_add(struct mvpp2_port *port,
2767                              struct mvpp2_bm_pool *bm_pool, int buf_num)
2768 {
2769         int i;
2770
2771         if (buf_num < 0 ||
2772             (buf_num + bm_pool->buf_num > bm_pool->size)) {
2773                 netdev_err(port->dev,
2774                            "cannot allocate %d buffers for pool %d\n",
2775                            buf_num, bm_pool->id);
2776                 return 0;
2777         }
2778
2779         for (i = 0; i < buf_num; i++) {
2780                 mvpp2_bm_pool_put(port, bm_pool->id,
2781                                   (dma_addr_t)buffer_loc.rx_buffer[i],
2782                                   (unsigned long)buffer_loc.rx_buffer[i]);
2783
2784         }
2785
2786         /* Update BM driver with number of buffers added to pool */
2787         bm_pool->buf_num += i;
2788
2789         return i;
2790 }
2791
2792 /* Notify the driver that BM pool is being used as specific type and return the
2793  * pool pointer on success
2794  */
2795 static struct mvpp2_bm_pool *
2796 mvpp2_bm_pool_use(struct mvpp2_port *port, int pool, enum mvpp2_bm_type type,
2797                   int pkt_size)
2798 {
2799         struct mvpp2_bm_pool *new_pool = &port->priv->bm_pools[pool];
2800         int num;
2801
2802         if (new_pool->type != MVPP2_BM_FREE && new_pool->type != type) {
2803                 netdev_err(port->dev, "mixing pool types is forbidden\n");
2804                 return NULL;
2805         }
2806
2807         if (new_pool->type == MVPP2_BM_FREE)
2808                 new_pool->type = type;
2809
2810         /* Allocate buffers in case BM pool is used as long pool, but packet
2811          * size doesn't match MTU or BM pool hasn't being used yet
2812          */
2813         if (((type == MVPP2_BM_SWF_LONG) && (pkt_size > new_pool->pkt_size)) ||
2814             (new_pool->pkt_size == 0)) {
2815                 int pkts_num;
2816
2817                 /* Set default buffer number or free all the buffers in case
2818                  * the pool is not empty
2819                  */
2820                 pkts_num = new_pool->buf_num;
2821                 if (pkts_num == 0)
2822                         pkts_num = type == MVPP2_BM_SWF_LONG ?
2823                                    MVPP2_BM_LONG_BUF_NUM :
2824                                    MVPP2_BM_SHORT_BUF_NUM;
2825                 else
2826                         mvpp2_bm_bufs_free(NULL,
2827                                            port->priv, new_pool);
2828
2829                 new_pool->pkt_size = pkt_size;
2830
2831                 /* Allocate buffers for this pool */
2832                 num = mvpp2_bm_bufs_add(port, new_pool, pkts_num);
2833                 if (num != pkts_num) {
2834                         dev_err(dev, "pool %d: %d of %d allocated\n",
2835                                 new_pool->id, num, pkts_num);
2836                         return NULL;
2837                 }
2838         }
2839
2840         return new_pool;
2841 }
2842
2843 /* Initialize pools for swf */
2844 static int mvpp2_swf_bm_pool_init(struct mvpp2_port *port)
2845 {
2846         int rxq;
2847
2848         if (!port->pool_long) {
2849                 port->pool_long =
2850                        mvpp2_bm_pool_use(port, MVPP2_BM_SWF_LONG_POOL(port->id),
2851                                          MVPP2_BM_SWF_LONG,
2852                                          port->pkt_size);
2853                 if (!port->pool_long)
2854                         return -ENOMEM;
2855
2856                 port->pool_long->port_map |= (1 << port->id);
2857
2858                 for (rxq = 0; rxq < rxq_number; rxq++)
2859                         mvpp2_rxq_long_pool_set(port, rxq, port->pool_long->id);
2860         }
2861
2862         return 0;
2863 }
2864
2865 /* Port configuration routines */
2866
2867 static void mvpp2_port_mii_set(struct mvpp2_port *port)
2868 {
2869         u32 val;
2870
2871         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
2872
2873         switch (port->phy_interface) {
2874         case PHY_INTERFACE_MODE_SGMII:
2875                 val |= MVPP2_GMAC_INBAND_AN_MASK;
2876                 break;
2877         case PHY_INTERFACE_MODE_RGMII:
2878         case PHY_INTERFACE_MODE_RGMII_ID:
2879                 val |= MVPP2_GMAC_PORT_RGMII_MASK;
2880         default:
2881                 val &= ~MVPP2_GMAC_PCS_ENABLE_MASK;
2882         }
2883
2884         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2885 }
2886
2887 static void mvpp2_port_fc_adv_enable(struct mvpp2_port *port)
2888 {
2889         u32 val;
2890
2891         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
2892         val |= MVPP2_GMAC_FC_ADV_EN;
2893         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
2894 }
2895
2896 static void mvpp2_port_enable(struct mvpp2_port *port)
2897 {
2898         u32 val;
2899
2900         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2901         val |= MVPP2_GMAC_PORT_EN_MASK;
2902         val |= MVPP2_GMAC_MIB_CNTR_EN_MASK;
2903         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2904 }
2905
2906 static void mvpp2_port_disable(struct mvpp2_port *port)
2907 {
2908         u32 val;
2909
2910         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2911         val &= ~(MVPP2_GMAC_PORT_EN_MASK);
2912         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2913 }
2914
2915 /* Set IEEE 802.3x Flow Control Xon Packet Transmission Mode */
2916 static void mvpp2_port_periodic_xon_disable(struct mvpp2_port *port)
2917 {
2918         u32 val;
2919
2920         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG) &
2921                     ~MVPP2_GMAC_PERIODIC_XON_EN_MASK;
2922         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
2923 }
2924
2925 /* Configure loopback port */
2926 static void mvpp2_port_loopback_set(struct mvpp2_port *port)
2927 {
2928         u32 val;
2929
2930         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG);
2931
2932         if (port->speed == 1000)
2933                 val |= MVPP2_GMAC_GMII_LB_EN_MASK;
2934         else
2935                 val &= ~MVPP2_GMAC_GMII_LB_EN_MASK;
2936
2937         if (port->phy_interface == PHY_INTERFACE_MODE_SGMII)
2938                 val |= MVPP2_GMAC_PCS_LB_EN_MASK;
2939         else
2940                 val &= ~MVPP2_GMAC_PCS_LB_EN_MASK;
2941
2942         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
2943 }
2944
2945 static void mvpp2_port_reset(struct mvpp2_port *port)
2946 {
2947         u32 val;
2948
2949         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG) &
2950                     ~MVPP2_GMAC_PORT_RESET_MASK;
2951         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2952
2953         while (readl(port->base + MVPP2_GMAC_CTRL_2_REG) &
2954                MVPP2_GMAC_PORT_RESET_MASK)
2955                 continue;
2956 }
2957
2958 /* Change maximum receive size of the port */
2959 static inline void mvpp2_gmac_max_rx_size_set(struct mvpp2_port *port)
2960 {
2961         u32 val;
2962
2963         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2964         val &= ~MVPP2_GMAC_MAX_RX_SIZE_MASK;
2965         val |= (((port->pkt_size - MVPP2_MH_SIZE) / 2) <<
2966                     MVPP2_GMAC_MAX_RX_SIZE_OFFS);
2967         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2968 }
2969
2970 /* PPv2.2 GoP/GMAC config */
2971
2972 /* Set the MAC to reset or exit from reset */
2973 static int gop_gmac_reset(struct mvpp2_port *port, int reset)
2974 {
2975         u32 val;
2976
2977         /* read - modify - write */
2978         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
2979         if (reset)
2980                 val |= MVPP2_GMAC_PORT_RESET_MASK;
2981         else
2982                 val &= ~MVPP2_GMAC_PORT_RESET_MASK;
2983         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2984
2985         return 0;
2986 }
2987
2988 /*
2989  * gop_gpcs_mode_cfg
2990  *
2991  * Configure port to working with Gig PCS or don't.
2992  */
2993 static int gop_gpcs_mode_cfg(struct mvpp2_port *port, int en)
2994 {
2995         u32 val;
2996
2997         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
2998         if (en)
2999                 val |= MVPP2_GMAC_PCS_ENABLE_MASK;
3000         else
3001                 val &= ~MVPP2_GMAC_PCS_ENABLE_MASK;
3002         /* enable / disable PCS on this port */
3003         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3004
3005         return 0;
3006 }
3007
3008 static int gop_bypass_clk_cfg(struct mvpp2_port *port, int en)
3009 {
3010         u32 val;
3011
3012         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3013         if (en)
3014                 val |= MVPP2_GMAC_CLK_125_BYPS_EN_MASK;
3015         else
3016                 val &= ~MVPP2_GMAC_CLK_125_BYPS_EN_MASK;
3017         /* enable / disable PCS on this port */
3018         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3019
3020         return 0;
3021 }
3022
3023 static void gop_gmac_sgmii2_5_cfg(struct mvpp2_port *port)
3024 {
3025         u32 val, thresh;
3026
3027         /*
3028          * Configure minimal level of the Tx FIFO before the lower part
3029          * starts to read a packet
3030          */
3031         thresh = MVPP2_SGMII2_5_TX_FIFO_MIN_TH;
3032         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3033         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3034         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3035         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3036
3037         /* Disable bypass of sync module */
3038         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3039         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3040         /* configure DP clock select according to mode */
3041         val |= MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3042         /* configure QSGMII bypass according to mode */
3043         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3044         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3045
3046         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3047         /*
3048          * Configure GIG MAC to 1000Base-X mode connected to a fiber
3049          * transceiver
3050          */
3051         val |= MVPP2_GMAC_PORT_TYPE_MASK;
3052         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3053
3054         /* configure AN 0x9268 */
3055         val = MVPP2_GMAC_EN_PCS_AN |
3056                 MVPP2_GMAC_AN_BYPASS_EN |
3057                 MVPP2_GMAC_CONFIG_MII_SPEED  |
3058                 MVPP2_GMAC_CONFIG_GMII_SPEED     |
3059                 MVPP2_GMAC_FC_ADV_EN    |
3060                 MVPP2_GMAC_CONFIG_FULL_DUPLEX |
3061                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3062         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3063 }
3064
3065 static void gop_gmac_sgmii_cfg(struct mvpp2_port *port)
3066 {
3067         u32 val, thresh;
3068
3069         /*
3070          * Configure minimal level of the Tx FIFO before the lower part
3071          * starts to read a packet
3072          */
3073         thresh = MVPP2_SGMII_TX_FIFO_MIN_TH;
3074         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3075         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3076         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3077         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3078
3079         /* Disable bypass of sync module */
3080         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3081         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3082         /* configure DP clock select according to mode */
3083         val &= ~MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3084         /* configure QSGMII bypass according to mode */
3085         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3086         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3087
3088         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3089         /* configure GIG MAC to SGMII mode */
3090         val &= ~MVPP2_GMAC_PORT_TYPE_MASK;
3091         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3092
3093         /* configure AN */
3094         val = MVPP2_GMAC_EN_PCS_AN |
3095                 MVPP2_GMAC_AN_BYPASS_EN |
3096                 MVPP2_GMAC_AN_SPEED_EN  |
3097                 MVPP2_GMAC_EN_FC_AN     |
3098                 MVPP2_GMAC_AN_DUPLEX_EN |
3099                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3100         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3101 }
3102
3103 static void gop_gmac_rgmii_cfg(struct mvpp2_port *port)
3104 {
3105         u32 val, thresh;
3106
3107         /*
3108          * Configure minimal level of the Tx FIFO before the lower part
3109          * starts to read a packet
3110          */
3111         thresh = MVPP2_RGMII_TX_FIFO_MIN_TH;
3112         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3113         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3114         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3115         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3116
3117         /* Disable bypass of sync module */
3118         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3119         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3120         /* configure DP clock select according to mode */
3121         val &= ~MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3122         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3123         val |= MVPP2_GMAC_CTRL4_EXT_PIN_GMII_SEL_MASK;
3124         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3125
3126         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3127         /* configure GIG MAC to SGMII mode */
3128         val &= ~MVPP2_GMAC_PORT_TYPE_MASK;
3129         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3130
3131         /* configure AN 0xb8e8 */
3132         val = MVPP2_GMAC_AN_BYPASS_EN |
3133                 MVPP2_GMAC_AN_SPEED_EN   |
3134                 MVPP2_GMAC_EN_FC_AN      |
3135                 MVPP2_GMAC_AN_DUPLEX_EN  |
3136                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3137         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3138 }
3139
3140 /* Set the internal mux's to the required MAC in the GOP */
3141 static int gop_gmac_mode_cfg(struct mvpp2_port *port)
3142 {
3143         u32 val;
3144
3145         /* Set TX FIFO thresholds */
3146         switch (port->phy_interface) {
3147         case PHY_INTERFACE_MODE_SGMII:
3148                 if (port->phy_speed == 2500)
3149                         gop_gmac_sgmii2_5_cfg(port);
3150                 else
3151                         gop_gmac_sgmii_cfg(port);
3152                 break;
3153
3154         case PHY_INTERFACE_MODE_RGMII:
3155         case PHY_INTERFACE_MODE_RGMII_ID:
3156                 gop_gmac_rgmii_cfg(port);
3157                 break;
3158
3159         default:
3160                 return -1;
3161         }
3162
3163         /* Jumbo frame support - 0x1400*2= 0x2800 bytes */
3164         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3165         val &= ~MVPP2_GMAC_MAX_RX_SIZE_MASK;
3166         val |= 0x1400 << MVPP2_GMAC_MAX_RX_SIZE_OFFS;
3167         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3168
3169         /* PeriodicXonEn disable */
3170         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG);
3171         val &= ~MVPP2_GMAC_PERIODIC_XON_EN_MASK;
3172         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
3173
3174         return 0;
3175 }
3176
3177 static void gop_xlg_2_gig_mac_cfg(struct mvpp2_port *port)
3178 {
3179         u32 val;
3180
3181         /* relevant only for MAC0 (XLG0 and GMAC0) */
3182         if (port->gop_id > 0)
3183                 return;
3184
3185         /* configure 1Gig MAC mode */
3186         val = readl(port->base + MVPP22_XLG_CTRL3_REG);
3187         val &= ~MVPP22_XLG_CTRL3_MACMODESELECT_MASK;
3188         val |= MVPP22_XLG_CTRL3_MACMODESELECT_GMAC;
3189         writel(val, port->base + MVPP22_XLG_CTRL3_REG);
3190 }
3191
3192 static int gop_gpcs_reset(struct mvpp2_port *port, int reset)
3193 {
3194         u32 val;
3195
3196         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3197         if (reset)
3198                 val &= ~MVPP2_GMAC_SGMII_MODE_MASK;
3199         else
3200                 val |= MVPP2_GMAC_SGMII_MODE_MASK;
3201         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3202
3203         return 0;
3204 }
3205
3206 /* Set the internal mux's to the required PCS in the PI */
3207 static int gop_xpcs_mode(struct mvpp2_port *port, int num_of_lanes)
3208 {
3209         u32 val;
3210         int lane;
3211
3212         switch (num_of_lanes) {
3213         case 1:
3214                 lane = 0;
3215                 break;
3216         case 2:
3217                 lane = 1;
3218                 break;
3219         case 4:
3220                 lane = 2;
3221                 break;
3222         default:
3223                 return -1;
3224         }
3225
3226         /* configure XG MAC mode */
3227         val = readl(port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3228         val &= ~MVPP22_XPCS_PCSMODE_MASK;
3229         val &= ~MVPP22_XPCS_LANEACTIVE_MASK;
3230         val |= (2 * lane) << MVPP22_XPCS_LANEACTIVE_OFFS;
3231         writel(val, port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3232
3233         return 0;
3234 }
3235
3236 static int gop_mpcs_mode(struct mvpp2_port *port)
3237 {
3238         u32 val;
3239
3240         /* configure PCS40G COMMON CONTROL */
3241         val = readl(port->priv->mpcs_base + PCS40G_COMMON_CONTROL);
3242         val &= ~FORWARD_ERROR_CORRECTION_MASK;
3243         writel(val, port->priv->mpcs_base + PCS40G_COMMON_CONTROL);
3244
3245         /* configure PCS CLOCK RESET */
3246         val = readl(port->priv->mpcs_base + PCS_CLOCK_RESET);
3247         val &= ~CLK_DIVISION_RATIO_MASK;
3248         val |= 1 << CLK_DIVISION_RATIO_OFFS;
3249         writel(val, port->priv->mpcs_base + PCS_CLOCK_RESET);
3250
3251         val &= ~CLK_DIV_PHASE_SET_MASK;
3252         val |= MAC_CLK_RESET_MASK;
3253         val |= RX_SD_CLK_RESET_MASK;
3254         val |= TX_SD_CLK_RESET_MASK;
3255         writel(val, port->priv->mpcs_base + PCS_CLOCK_RESET);
3256
3257         return 0;
3258 }
3259
3260 /* Set the internal mux's to the required MAC in the GOP */
3261 static int gop_xlg_mac_mode_cfg(struct mvpp2_port *port, int num_of_act_lanes)
3262 {
3263         u32 val;
3264
3265         /* configure 10G MAC mode */
3266         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3267         val |= MVPP22_XLG_RX_FC_EN;
3268         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3269
3270         val = readl(port->base + MVPP22_XLG_CTRL3_REG);
3271         val &= ~MVPP22_XLG_CTRL3_MACMODESELECT_MASK;
3272         val |= MVPP22_XLG_CTRL3_MACMODESELECT_10GMAC;
3273         writel(val, port->base + MVPP22_XLG_CTRL3_REG);
3274
3275         /* read - modify - write */
3276         val = readl(port->base + MVPP22_XLG_CTRL4_REG);
3277         val &= ~MVPP22_XLG_MODE_DMA_1G;
3278         val |= MVPP22_XLG_FORWARD_PFC_EN;
3279         val |= MVPP22_XLG_FORWARD_802_3X_FC_EN;
3280         val &= ~MVPP22_XLG_EN_IDLE_CHECK_FOR_LINK;
3281         writel(val, port->base + MVPP22_XLG_CTRL4_REG);
3282
3283         /* Jumbo frame support: 0x1400 * 2 = 0x2800 bytes */
3284         val = readl(port->base + MVPP22_XLG_CTRL1_REG);
3285         val &= ~MVPP22_XLG_MAX_RX_SIZE_MASK;
3286         val |= 0x1400 << MVPP22_XLG_MAX_RX_SIZE_OFFS;
3287         writel(val, port->base + MVPP22_XLG_CTRL1_REG);
3288
3289         /* unmask link change interrupt */
3290         val = readl(port->base + MVPP22_XLG_INTERRUPT_MASK_REG);
3291         val |= MVPP22_XLG_INTERRUPT_LINK_CHANGE;
3292         val |= 1; /* unmask summary bit */
3293         writel(val, port->base + MVPP22_XLG_INTERRUPT_MASK_REG);
3294
3295         return 0;
3296 }
3297
3298 /* Set PCS to reset or exit from reset */
3299 static int gop_xpcs_reset(struct mvpp2_port *port, int reset)
3300 {
3301         u32 val;
3302
3303         /* read - modify - write */
3304         val = readl(port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3305         if (reset)
3306                 val &= ~MVPP22_XPCS_PCSRESET;
3307         else
3308                 val |= MVPP22_XPCS_PCSRESET;
3309         writel(val, port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3310
3311         return 0;
3312 }
3313
3314 /* Set the MAC to reset or exit from reset */
3315 static int gop_xlg_mac_reset(struct mvpp2_port *port, int reset)
3316 {
3317         u32 val;
3318
3319         /* read - modify - write */
3320         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3321         if (reset)
3322                 val &= ~MVPP22_XLG_MAC_RESETN;
3323         else
3324                 val |= MVPP22_XLG_MAC_RESETN;
3325         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3326
3327         return 0;
3328 }
3329
3330 /*
3331  * gop_port_init
3332  *
3333  * Init physical port. Configures the port mode and all it's elements
3334  * accordingly.
3335  * Does not verify that the selected mode/port number is valid at the
3336  * core level.
3337  */
3338 static int gop_port_init(struct mvpp2_port *port)
3339 {
3340         int mac_num = port->gop_id;
3341         int num_of_act_lanes;
3342
3343         if (mac_num >= MVPP22_GOP_MAC_NUM) {
3344                 netdev_err(NULL, "%s: illegal port number %d", __func__,
3345                            mac_num);
3346                 return -1;
3347         }
3348
3349         switch (port->phy_interface) {
3350         case PHY_INTERFACE_MODE_RGMII:
3351         case PHY_INTERFACE_MODE_RGMII_ID:
3352                 gop_gmac_reset(port, 1);
3353
3354                 /* configure PCS */
3355                 gop_gpcs_mode_cfg(port, 0);
3356                 gop_bypass_clk_cfg(port, 1);
3357
3358                 /* configure MAC */
3359                 gop_gmac_mode_cfg(port);
3360                 /* pcs unreset */
3361                 gop_gpcs_reset(port, 0);
3362
3363                 /* mac unreset */
3364                 gop_gmac_reset(port, 0);
3365                 break;
3366
3367         case PHY_INTERFACE_MODE_SGMII:
3368                 /* configure PCS */
3369                 gop_gpcs_mode_cfg(port, 1);
3370
3371                 /* configure MAC */
3372                 gop_gmac_mode_cfg(port);
3373                 /* select proper Mac mode */
3374                 gop_xlg_2_gig_mac_cfg(port);
3375
3376                 /* pcs unreset */
3377                 gop_gpcs_reset(port, 0);
3378                 /* mac unreset */
3379                 gop_gmac_reset(port, 0);
3380                 break;
3381
3382         case PHY_INTERFACE_MODE_SFI:
3383                 num_of_act_lanes = 2;
3384                 mac_num = 0;
3385                 /* configure PCS */
3386                 gop_xpcs_mode(port, num_of_act_lanes);
3387                 gop_mpcs_mode(port);
3388                 /* configure MAC */
3389                 gop_xlg_mac_mode_cfg(port, num_of_act_lanes);
3390
3391                 /* pcs unreset */
3392                 gop_xpcs_reset(port, 0);
3393
3394                 /* mac unreset */
3395                 gop_xlg_mac_reset(port, 0);
3396                 break;
3397
3398         default:
3399                 netdev_err(NULL, "%s: Requested port mode (%d) not supported\n",
3400                            __func__, port->phy_interface);
3401                 return -1;
3402         }
3403
3404         return 0;
3405 }
3406
3407 static void gop_xlg_mac_port_enable(struct mvpp2_port *port, int enable)
3408 {
3409         u32 val;
3410
3411         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3412         if (enable) {
3413                 /* Enable port and MIB counters update */
3414                 val |= MVPP22_XLG_PORT_EN;
3415                 val &= ~MVPP22_XLG_MIBCNT_DIS;
3416         } else {
3417                 /* Disable port */
3418                 val &= ~MVPP22_XLG_PORT_EN;
3419         }
3420         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3421 }
3422
3423 static void gop_port_enable(struct mvpp2_port *port, int enable)
3424 {
3425         switch (port->phy_interface) {
3426         case PHY_INTERFACE_MODE_RGMII:
3427         case PHY_INTERFACE_MODE_RGMII_ID:
3428         case PHY_INTERFACE_MODE_SGMII:
3429                 if (enable)
3430                         mvpp2_port_enable(port);
3431                 else
3432                         mvpp2_port_disable(port);
3433                 break;
3434
3435         case PHY_INTERFACE_MODE_SFI:
3436                 gop_xlg_mac_port_enable(port, enable);
3437
3438                 break;
3439         default:
3440                 netdev_err(NULL, "%s: Wrong port mode (%d)\n", __func__,
3441                            port->phy_interface);
3442                 return;
3443         }
3444 }
3445
3446 /* RFU1 functions */
3447 static inline u32 gop_rfu1_read(struct mvpp2 *priv, u32 offset)
3448 {
3449         return readl(priv->rfu1_base + offset);
3450 }
3451
3452 static inline void gop_rfu1_write(struct mvpp2 *priv, u32 offset, u32 data)
3453 {
3454         writel(data, priv->rfu1_base + offset);
3455 }
3456
3457 static u32 mvpp2_netc_cfg_create(int gop_id, phy_interface_t phy_type)
3458 {
3459         u32 val = 0;
3460
3461         if (gop_id == 2) {
3462                 if (phy_type == PHY_INTERFACE_MODE_SGMII)
3463                         val |= MV_NETC_GE_MAC2_SGMII;
3464         }
3465
3466         if (gop_id == 3) {
3467                 if (phy_type == PHY_INTERFACE_MODE_SGMII)
3468                         val |= MV_NETC_GE_MAC3_SGMII;
3469                 else if (phy_type == PHY_INTERFACE_MODE_RGMII ||
3470                          phy_type == PHY_INTERFACE_MODE_RGMII_ID)
3471                         val |= MV_NETC_GE_MAC3_RGMII;
3472         }
3473
3474         return val;
3475 }
3476
3477 static void gop_netc_active_port(struct mvpp2 *priv, int gop_id, u32 val)
3478 {
3479         u32 reg;
3480
3481         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_1_REG);
3482         reg &= ~(NETC_PORTS_ACTIVE_MASK(gop_id));
3483
3484         val <<= NETC_PORTS_ACTIVE_OFFSET(gop_id);
3485         val &= NETC_PORTS_ACTIVE_MASK(gop_id);
3486
3487         reg |= val;
3488
3489         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_1_REG, reg);
3490 }
3491
3492 static void gop_netc_mii_mode(struct mvpp2 *priv, int gop_id, u32 val)
3493 {
3494         u32 reg;
3495
3496         reg = gop_rfu1_read(priv, NETCOMP_CONTROL_0_REG);
3497         reg &= ~NETC_GBE_PORT1_MII_MODE_MASK;
3498
3499         val <<= NETC_GBE_PORT1_MII_MODE_OFFS;
3500         val &= NETC_GBE_PORT1_MII_MODE_MASK;
3501
3502         reg |= val;
3503
3504         gop_rfu1_write(priv, NETCOMP_CONTROL_0_REG, reg);
3505 }
3506
3507 static void gop_netc_gop_reset(struct mvpp2 *priv, u32 val)
3508 {
3509         u32 reg;
3510
3511         reg = gop_rfu1_read(priv, GOP_SOFT_RESET_1_REG);
3512         reg &= ~NETC_GOP_SOFT_RESET_MASK;
3513
3514         val <<= NETC_GOP_SOFT_RESET_OFFS;
3515         val &= NETC_GOP_SOFT_RESET_MASK;
3516
3517         reg |= val;
3518
3519         gop_rfu1_write(priv, GOP_SOFT_RESET_1_REG, reg);
3520 }
3521
3522 static void gop_netc_gop_clock_logic_set(struct mvpp2 *priv, u32 val)
3523 {
3524         u32 reg;
3525
3526         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3527         reg &= ~NETC_CLK_DIV_PHASE_MASK;
3528
3529         val <<= NETC_CLK_DIV_PHASE_OFFS;
3530         val &= NETC_CLK_DIV_PHASE_MASK;
3531
3532         reg |= val;
3533
3534         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3535 }
3536
3537 static void gop_netc_port_rf_reset(struct mvpp2 *priv, int gop_id, u32 val)
3538 {
3539         u32 reg;
3540
3541         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_1_REG);
3542         reg &= ~(NETC_PORT_GIG_RF_RESET_MASK(gop_id));
3543
3544         val <<= NETC_PORT_GIG_RF_RESET_OFFS(gop_id);
3545         val &= NETC_PORT_GIG_RF_RESET_MASK(gop_id);
3546
3547         reg |= val;
3548
3549         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_1_REG, reg);
3550 }
3551
3552 static void gop_netc_gbe_sgmii_mode_select(struct mvpp2 *priv, int gop_id,
3553                                            u32 val)
3554 {
3555         u32 reg, mask, offset;
3556
3557         if (gop_id == 2) {
3558                 mask = NETC_GBE_PORT0_SGMII_MODE_MASK;
3559                 offset = NETC_GBE_PORT0_SGMII_MODE_OFFS;
3560         } else {
3561                 mask = NETC_GBE_PORT1_SGMII_MODE_MASK;
3562                 offset = NETC_GBE_PORT1_SGMII_MODE_OFFS;
3563         }
3564         reg = gop_rfu1_read(priv, NETCOMP_CONTROL_0_REG);
3565         reg &= ~mask;
3566
3567         val <<= offset;
3568         val &= mask;
3569
3570         reg |= val;
3571
3572         gop_rfu1_write(priv, NETCOMP_CONTROL_0_REG, reg);
3573 }
3574
3575 static void gop_netc_bus_width_select(struct mvpp2 *priv, u32 val)
3576 {
3577         u32 reg;
3578
3579         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3580         reg &= ~NETC_BUS_WIDTH_SELECT_MASK;
3581
3582         val <<= NETC_BUS_WIDTH_SELECT_OFFS;
3583         val &= NETC_BUS_WIDTH_SELECT_MASK;
3584
3585         reg |= val;
3586
3587         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3588 }
3589
3590 static void gop_netc_sample_stages_timing(struct mvpp2 *priv, u32 val)
3591 {
3592         u32 reg;
3593
3594         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3595         reg &= ~NETC_GIG_RX_DATA_SAMPLE_MASK;
3596
3597         val <<= NETC_GIG_RX_DATA_SAMPLE_OFFS;
3598         val &= NETC_GIG_RX_DATA_SAMPLE_MASK;
3599
3600         reg |= val;
3601
3602         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3603 }
3604
3605 static void gop_netc_mac_to_xgmii(struct mvpp2 *priv, int gop_id,
3606                                   enum mv_netc_phase phase)
3607 {
3608         switch (phase) {
3609         case MV_NETC_FIRST_PHASE:
3610                 /* Set Bus Width to HB mode = 1 */
3611                 gop_netc_bus_width_select(priv, 1);
3612                 /* Select RGMII mode */
3613                 gop_netc_gbe_sgmii_mode_select(priv, gop_id, MV_NETC_GBE_XMII);
3614                 break;
3615
3616         case MV_NETC_SECOND_PHASE:
3617                 /* De-assert the relevant port HB reset */
3618                 gop_netc_port_rf_reset(priv, gop_id, 1);
3619                 break;
3620         }
3621 }
3622
3623 static void gop_netc_mac_to_sgmii(struct mvpp2 *priv, int gop_id,
3624                                   enum mv_netc_phase phase)
3625 {
3626         switch (phase) {
3627         case MV_NETC_FIRST_PHASE:
3628                 /* Set Bus Width to HB mode = 1 */
3629                 gop_netc_bus_width_select(priv, 1);
3630                 /* Select SGMII mode */
3631                 if (gop_id >= 1) {
3632                         gop_netc_gbe_sgmii_mode_select(priv, gop_id,
3633                                                        MV_NETC_GBE_SGMII);
3634                 }
3635
3636                 /* Configure the sample stages */
3637                 gop_netc_sample_stages_timing(priv, 0);
3638                 /* Configure the ComPhy Selector */
3639                 /* gop_netc_com_phy_selector_config(netComplex); */
3640                 break;
3641
3642         case MV_NETC_SECOND_PHASE:
3643                 /* De-assert the relevant port HB reset */
3644                 gop_netc_port_rf_reset(priv, gop_id, 1);
3645                 break;
3646         }
3647 }
3648
3649 static int gop_netc_init(struct mvpp2 *priv, enum mv_netc_phase phase)
3650 {
3651         u32 c = priv->netc_config;
3652
3653         if (c & MV_NETC_GE_MAC2_SGMII)
3654                 gop_netc_mac_to_sgmii(priv, 2, phase);
3655         else
3656                 gop_netc_mac_to_xgmii(priv, 2, phase);
3657
3658         if (c & MV_NETC_GE_MAC3_SGMII) {
3659                 gop_netc_mac_to_sgmii(priv, 3, phase);
3660         } else {
3661                 gop_netc_mac_to_xgmii(priv, 3, phase);
3662                 if (c & MV_NETC_GE_MAC3_RGMII)
3663                         gop_netc_mii_mode(priv, 3, MV_NETC_GBE_RGMII);
3664                 else
3665                         gop_netc_mii_mode(priv, 3, MV_NETC_GBE_MII);
3666         }
3667
3668         /* Activate gop ports 0, 2, 3 */
3669         gop_netc_active_port(priv, 0, 1);
3670         gop_netc_active_port(priv, 2, 1);
3671         gop_netc_active_port(priv, 3, 1);
3672
3673         if (phase == MV_NETC_SECOND_PHASE) {
3674                 /* Enable the GOP internal clock logic */
3675                 gop_netc_gop_clock_logic_set(priv, 1);
3676                 /* De-assert GOP unit reset */
3677                 gop_netc_gop_reset(priv, 1);
3678         }
3679
3680         return 0;
3681 }
3682
3683 /* Set defaults to the MVPP2 port */
3684 static void mvpp2_defaults_set(struct mvpp2_port *port)
3685 {
3686         int tx_port_num, val, queue, ptxq, lrxq;
3687
3688         if (port->priv->hw_version == MVPP21) {
3689                 /* Configure port to loopback if needed */
3690                 if (port->flags & MVPP2_F_LOOPBACK)
3691                         mvpp2_port_loopback_set(port);
3692
3693                 /* Update TX FIFO MIN Threshold */
3694                 val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3695                 val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3696                 /* Min. TX threshold must be less than minimal packet length */
3697                 val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(64 - 4 - 2);
3698                 writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3699         }
3700
3701         /* Disable Legacy WRR, Disable EJP, Release from reset */
3702         tx_port_num = mvpp2_egress_port(port);
3703         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG,
3704                     tx_port_num);
3705         mvpp2_write(port->priv, MVPP2_TXP_SCHED_CMD_1_REG, 0);
3706
3707         /* Close bandwidth for all queues */
3708         for (queue = 0; queue < MVPP2_MAX_TXQ; queue++) {
3709                 ptxq = mvpp2_txq_phys(port->id, queue);
3710                 mvpp2_write(port->priv,
3711                             MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(ptxq), 0);
3712         }
3713
3714         /* Set refill period to 1 usec, refill tokens
3715          * and bucket size to maximum
3716          */
3717         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PERIOD_REG, 0xc8);
3718         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_REFILL_REG);
3719         val &= ~MVPP2_TXP_REFILL_PERIOD_ALL_MASK;
3720         val |= MVPP2_TXP_REFILL_PERIOD_MASK(1);
3721         val |= MVPP2_TXP_REFILL_TOKENS_ALL_MASK;
3722         mvpp2_write(port->priv, MVPP2_TXP_SCHED_REFILL_REG, val);
3723         val = MVPP2_TXP_TOKEN_SIZE_MAX;
3724         mvpp2_write(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG, val);
3725
3726         /* Set MaximumLowLatencyPacketSize value to 256 */
3727         mvpp2_write(port->priv, MVPP2_RX_CTRL_REG(port->id),
3728                     MVPP2_RX_USE_PSEUDO_FOR_CSUM_MASK |
3729                     MVPP2_RX_LOW_LATENCY_PKT_SIZE(256));
3730
3731         /* Enable Rx cache snoop */
3732         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3733                 queue = port->rxqs[lrxq]->id;
3734                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3735                 val |= MVPP2_SNOOP_PKT_SIZE_MASK |
3736                            MVPP2_SNOOP_BUF_HDR_MASK;
3737                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3738         }
3739 }
3740
3741 /* Enable/disable receiving packets */
3742 static void mvpp2_ingress_enable(struct mvpp2_port *port)
3743 {
3744         u32 val;
3745         int lrxq, queue;
3746
3747         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3748                 queue = port->rxqs[lrxq]->id;
3749                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3750                 val &= ~MVPP2_RXQ_DISABLE_MASK;
3751                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3752         }
3753 }
3754
3755 static void mvpp2_ingress_disable(struct mvpp2_port *port)
3756 {
3757         u32 val;
3758         int lrxq, queue;
3759
3760         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3761                 queue = port->rxqs[lrxq]->id;
3762                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3763                 val |= MVPP2_RXQ_DISABLE_MASK;
3764                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3765         }
3766 }
3767
3768 /* Enable transmit via physical egress queue
3769  * - HW starts take descriptors from DRAM
3770  */
3771 static void mvpp2_egress_enable(struct mvpp2_port *port)
3772 {
3773         u32 qmap;
3774         int queue;
3775         int tx_port_num = mvpp2_egress_port(port);
3776
3777         /* Enable all initialized TXs. */
3778         qmap = 0;
3779         for (queue = 0; queue < txq_number; queue++) {
3780                 struct mvpp2_tx_queue *txq = port->txqs[queue];
3781
3782                 if (txq->descs != NULL)
3783                         qmap |= (1 << queue);
3784         }
3785
3786         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3787         mvpp2_write(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG, qmap);
3788 }
3789
3790 /* Disable transmit via physical egress queue
3791  * - HW doesn't take descriptors from DRAM
3792  */
3793 static void mvpp2_egress_disable(struct mvpp2_port *port)
3794 {
3795         u32 reg_data;
3796         int delay;
3797         int tx_port_num = mvpp2_egress_port(port);
3798
3799         /* Issue stop command for active channels only */
3800         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3801         reg_data = (mvpp2_read(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG)) &
3802                     MVPP2_TXP_SCHED_ENQ_MASK;
3803         if (reg_data != 0)
3804                 mvpp2_write(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG,
3805                             (reg_data << MVPP2_TXP_SCHED_DISQ_OFFSET));
3806
3807         /* Wait for all Tx activity to terminate. */
3808         delay = 0;
3809         do {
3810                 if (delay >= MVPP2_TX_DISABLE_TIMEOUT_MSEC) {
3811                         netdev_warn(port->dev,
3812                                     "Tx stop timed out, status=0x%08x\n",
3813                                     reg_data);
3814                         break;
3815                 }
3816                 mdelay(1);
3817                 delay++;
3818
3819                 /* Check port TX Command register that all
3820                  * Tx queues are stopped
3821                  */
3822                 reg_data = mvpp2_read(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG);
3823         } while (reg_data & MVPP2_TXP_SCHED_ENQ_MASK);
3824 }
3825
3826 /* Rx descriptors helper methods */
3827
3828 /* Get number of Rx descriptors occupied by received packets */
3829 static inline int
3830 mvpp2_rxq_received(struct mvpp2_port *port, int rxq_id)
3831 {
3832         u32 val = mvpp2_read(port->priv, MVPP2_RXQ_STATUS_REG(rxq_id));
3833
3834         return val & MVPP2_RXQ_OCCUPIED_MASK;
3835 }
3836
3837 /* Update Rx queue status with the number of occupied and available
3838  * Rx descriptor slots.
3839  */
3840 static inline void
3841 mvpp2_rxq_status_update(struct mvpp2_port *port, int rxq_id,
3842                         int used_count, int free_count)
3843 {
3844         /* Decrement the number of used descriptors and increment count
3845          * increment the number of free descriptors.
3846          */
3847         u32 val = used_count | (free_count << MVPP2_RXQ_NUM_NEW_OFFSET);
3848
3849         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_UPDATE_REG(rxq_id), val);
3850 }
3851
3852 /* Get pointer to next RX descriptor to be processed by SW */
3853 static inline struct mvpp2_rx_desc *
3854 mvpp2_rxq_next_desc_get(struct mvpp2_rx_queue *rxq)
3855 {
3856         int rx_desc = rxq->next_desc_to_proc;
3857
3858         rxq->next_desc_to_proc = MVPP2_QUEUE_NEXT_DESC(rxq, rx_desc);
3859         prefetch(rxq->descs + rxq->next_desc_to_proc);
3860         return rxq->descs + rx_desc;
3861 }
3862
3863 /* Set rx queue offset */
3864 static void mvpp2_rxq_offset_set(struct mvpp2_port *port,
3865                                  int prxq, int offset)
3866 {
3867         u32 val;
3868
3869         /* Convert offset from bytes to units of 32 bytes */
3870         offset = offset >> 5;
3871
3872         val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(prxq));
3873         val &= ~MVPP2_RXQ_PACKET_OFFSET_MASK;
3874
3875         /* Offset is in */
3876         val |= ((offset << MVPP2_RXQ_PACKET_OFFSET_OFFS) &
3877                     MVPP2_RXQ_PACKET_OFFSET_MASK);
3878
3879         mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(prxq), val);
3880 }
3881
3882 /* Obtain BM cookie information from descriptor */
3883 static u32 mvpp2_bm_cookie_build(struct mvpp2_port *port,
3884                                  struct mvpp2_rx_desc *rx_desc)
3885 {
3886         int cpu = smp_processor_id();
3887         int pool;
3888
3889         pool = (mvpp2_rxdesc_status_get(port, rx_desc) &
3890                 MVPP2_RXD_BM_POOL_ID_MASK) >>
3891                 MVPP2_RXD_BM_POOL_ID_OFFS;
3892
3893         return ((pool & 0xFF) << MVPP2_BM_COOKIE_POOL_OFFS) |
3894                ((cpu & 0xFF) << MVPP2_BM_COOKIE_CPU_OFFS);
3895 }
3896
3897 /* Tx descriptors helper methods */
3898
3899 /* Get number of Tx descriptors waiting to be transmitted by HW */
3900 static int mvpp2_txq_pend_desc_num_get(struct mvpp2_port *port,
3901                                        struct mvpp2_tx_queue *txq)
3902 {
3903         u32 val;
3904
3905         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
3906         val = mvpp2_read(port->priv, MVPP2_TXQ_PENDING_REG);
3907
3908         return val & MVPP2_TXQ_PENDING_MASK;
3909 }
3910
3911 /* Get pointer to next Tx descriptor to be processed (send) by HW */
3912 static struct mvpp2_tx_desc *
3913 mvpp2_txq_next_desc_get(struct mvpp2_tx_queue *txq)
3914 {
3915         int tx_desc = txq->next_desc_to_proc;
3916
3917         txq->next_desc_to_proc = MVPP2_QUEUE_NEXT_DESC(txq, tx_desc);
3918         return txq->descs + tx_desc;
3919 }
3920
3921 /* Update HW with number of aggregated Tx descriptors to be sent */
3922 static void mvpp2_aggr_txq_pend_desc_add(struct mvpp2_port *port, int pending)
3923 {
3924         /* aggregated access - relevant TXQ number is written in TX desc */
3925         mvpp2_write(port->priv, MVPP2_AGGR_TXQ_UPDATE_REG, pending);
3926 }
3927
3928 /* Get number of sent descriptors and decrement counter.
3929  * The number of sent descriptors is returned.
3930  * Per-CPU access
3931  */
3932 static inline int mvpp2_txq_sent_desc_proc(struct mvpp2_port *port,
3933                                            struct mvpp2_tx_queue *txq)
3934 {
3935         u32 val;
3936
3937         /* Reading status reg resets transmitted descriptor counter */
3938         val = mvpp2_read(port->priv, MVPP2_TXQ_SENT_REG(txq->id));
3939
3940         return (val & MVPP2_TRANSMITTED_COUNT_MASK) >>
3941                 MVPP2_TRANSMITTED_COUNT_OFFSET;
3942 }
3943
3944 static void mvpp2_txq_sent_counter_clear(void *arg)
3945 {
3946         struct mvpp2_port *port = arg;
3947         int queue;
3948
3949         for (queue = 0; queue < txq_number; queue++) {
3950                 int id = port->txqs[queue]->id;
3951
3952                 mvpp2_read(port->priv, MVPP2_TXQ_SENT_REG(id));
3953         }
3954 }
3955
3956 /* Set max sizes for Tx queues */
3957 static void mvpp2_txp_max_tx_size_set(struct mvpp2_port *port)
3958 {
3959         u32     val, size, mtu;
3960         int     txq, tx_port_num;
3961
3962         mtu = port->pkt_size * 8;
3963         if (mtu > MVPP2_TXP_MTU_MAX)
3964                 mtu = MVPP2_TXP_MTU_MAX;
3965
3966         /* WA for wrong Token bucket update: Set MTU value = 3*real MTU value */
3967         mtu = 3 * mtu;
3968
3969         /* Indirect access to registers */
3970         tx_port_num = mvpp2_egress_port(port);
3971         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3972
3973         /* Set MTU */
3974         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_MTU_REG);
3975         val &= ~MVPP2_TXP_MTU_MAX;
3976         val |= mtu;
3977         mvpp2_write(port->priv, MVPP2_TXP_SCHED_MTU_REG, val);
3978
3979         /* TXP token size and all TXQs token size must be larger that MTU */
3980         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG);
3981         size = val & MVPP2_TXP_TOKEN_SIZE_MAX;
3982         if (size < mtu) {
3983                 size = mtu;
3984                 val &= ~MVPP2_TXP_TOKEN_SIZE_MAX;
3985                 val |= size;
3986                 mvpp2_write(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG, val);
3987         }
3988
3989         for (txq = 0; txq < txq_number; txq++) {
3990                 val = mvpp2_read(port->priv,
3991                                  MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq));
3992                 size = val & MVPP2_TXQ_TOKEN_SIZE_MAX;
3993
3994                 if (size < mtu) {
3995                         size = mtu;
3996                         val &= ~MVPP2_TXQ_TOKEN_SIZE_MAX;
3997                         val |= size;
3998                         mvpp2_write(port->priv,
3999                                     MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq),
4000                                     val);
4001                 }
4002         }
4003 }
4004
4005 /* Free Tx queue skbuffs */
4006 static void mvpp2_txq_bufs_free(struct mvpp2_port *port,
4007                                 struct mvpp2_tx_queue *txq,
4008                                 struct mvpp2_txq_pcpu *txq_pcpu, int num)
4009 {
4010         int i;
4011
4012         for (i = 0; i < num; i++)
4013                 mvpp2_txq_inc_get(txq_pcpu);
4014 }
4015
4016 static inline struct mvpp2_rx_queue *mvpp2_get_rx_queue(struct mvpp2_port *port,
4017                                                         u32 cause)
4018 {
4019         int queue = fls(cause) - 1;
4020
4021         return port->rxqs[queue];
4022 }
4023
4024 static inline struct mvpp2_tx_queue *mvpp2_get_tx_queue(struct mvpp2_port *port,
4025                                                         u32 cause)
4026 {
4027         int queue = fls(cause) - 1;
4028
4029         return port->txqs[queue];
4030 }
4031
4032 /* Rx/Tx queue initialization/cleanup methods */
4033
4034 /* Allocate and initialize descriptors for aggr TXQ */
4035 static int mvpp2_aggr_txq_init(struct udevice *dev,
4036                                struct mvpp2_tx_queue *aggr_txq,
4037                                int desc_num, int cpu,
4038                                struct mvpp2 *priv)
4039 {
4040         u32 txq_dma;
4041
4042         /* Allocate memory for TX descriptors */
4043         aggr_txq->descs = buffer_loc.aggr_tx_descs;
4044         aggr_txq->descs_dma = (dma_addr_t)buffer_loc.aggr_tx_descs;
4045         if (!aggr_txq->descs)
4046                 return -ENOMEM;
4047
4048         /* Make sure descriptor address is cache line size aligned  */
4049         BUG_ON(aggr_txq->descs !=
4050                PTR_ALIGN(aggr_txq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4051
4052         aggr_txq->last_desc = aggr_txq->size - 1;
4053
4054         /* Aggr TXQ no reset WA */
4055         aggr_txq->next_desc_to_proc = mvpp2_read(priv,
4056                                                  MVPP2_AGGR_TXQ_INDEX_REG(cpu));
4057
4058         /* Set Tx descriptors queue starting address indirect
4059          * access
4060          */
4061         if (priv->hw_version == MVPP21)
4062                 txq_dma = aggr_txq->descs_dma;
4063         else
4064                 txq_dma = aggr_txq->descs_dma >>
4065                         MVPP22_AGGR_TXQ_DESC_ADDR_OFFS;
4066
4067         mvpp2_write(priv, MVPP2_AGGR_TXQ_DESC_ADDR_REG(cpu), txq_dma);
4068         mvpp2_write(priv, MVPP2_AGGR_TXQ_DESC_SIZE_REG(cpu), desc_num);
4069
4070         return 0;
4071 }
4072
4073 /* Create a specified Rx queue */
4074 static int mvpp2_rxq_init(struct mvpp2_port *port,
4075                           struct mvpp2_rx_queue *rxq)
4076
4077 {
4078         u32 rxq_dma;
4079
4080         rxq->size = port->rx_ring_size;
4081
4082         /* Allocate memory for RX descriptors */
4083         rxq->descs = buffer_loc.rx_descs;
4084         rxq->descs_dma = (dma_addr_t)buffer_loc.rx_descs;
4085         if (!rxq->descs)
4086                 return -ENOMEM;
4087
4088         BUG_ON(rxq->descs !=
4089                PTR_ALIGN(rxq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4090
4091         rxq->last_desc = rxq->size - 1;
4092
4093         /* Zero occupied and non-occupied counters - direct access */
4094         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_REG(rxq->id), 0);
4095
4096         /* Set Rx descriptors queue starting address - indirect access */
4097         mvpp2_write(port->priv, MVPP2_RXQ_NUM_REG, rxq->id);
4098         if (port->priv->hw_version == MVPP21)
4099                 rxq_dma = rxq->descs_dma;
4100         else
4101                 rxq_dma = rxq->descs_dma >> MVPP22_DESC_ADDR_OFFS;
4102         mvpp2_write(port->priv, MVPP2_RXQ_DESC_ADDR_REG, rxq_dma);
4103         mvpp2_write(port->priv, MVPP2_RXQ_DESC_SIZE_REG, rxq->size);
4104         mvpp2_write(port->priv, MVPP2_RXQ_INDEX_REG, 0);
4105
4106         /* Set Offset */
4107         mvpp2_rxq_offset_set(port, rxq->id, NET_SKB_PAD);
4108
4109         /* Add number of descriptors ready for receiving packets */
4110         mvpp2_rxq_status_update(port, rxq->id, 0, rxq->size);
4111
4112         return 0;
4113 }
4114
4115 /* Push packets received by the RXQ to BM pool */
4116 static void mvpp2_rxq_drop_pkts(struct mvpp2_port *port,
4117                                 struct mvpp2_rx_queue *rxq)
4118 {
4119         int rx_received, i;
4120
4121         rx_received = mvpp2_rxq_received(port, rxq->id);
4122         if (!rx_received)
4123                 return;
4124
4125         for (i = 0; i < rx_received; i++) {
4126                 struct mvpp2_rx_desc *rx_desc = mvpp2_rxq_next_desc_get(rxq);
4127                 u32 bm = mvpp2_bm_cookie_build(port, rx_desc);
4128
4129                 mvpp2_pool_refill(port, bm,
4130                                   mvpp2_rxdesc_dma_addr_get(port, rx_desc),
4131                                   mvpp2_rxdesc_cookie_get(port, rx_desc));
4132         }
4133         mvpp2_rxq_status_update(port, rxq->id, rx_received, rx_received);
4134 }
4135
4136 /* Cleanup Rx queue */
4137 static void mvpp2_rxq_deinit(struct mvpp2_port *port,
4138                              struct mvpp2_rx_queue *rxq)
4139 {
4140         mvpp2_rxq_drop_pkts(port, rxq);
4141
4142         rxq->descs             = NULL;
4143         rxq->last_desc         = 0;
4144         rxq->next_desc_to_proc = 0;
4145         rxq->descs_dma         = 0;
4146
4147         /* Clear Rx descriptors queue starting address and size;
4148          * free descriptor number
4149          */
4150         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_REG(rxq->id), 0);
4151         mvpp2_write(port->priv, MVPP2_RXQ_NUM_REG, rxq->id);
4152         mvpp2_write(port->priv, MVPP2_RXQ_DESC_ADDR_REG, 0);
4153         mvpp2_write(port->priv, MVPP2_RXQ_DESC_SIZE_REG, 0);
4154 }
4155
4156 /* Create and initialize a Tx queue */
4157 static int mvpp2_txq_init(struct mvpp2_port *port,
4158                           struct mvpp2_tx_queue *txq)
4159 {
4160         u32 val;
4161         int cpu, desc, desc_per_txq, tx_port_num;
4162         struct mvpp2_txq_pcpu *txq_pcpu;
4163
4164         txq->size = port->tx_ring_size;
4165
4166         /* Allocate memory for Tx descriptors */
4167         txq->descs = buffer_loc.tx_descs;
4168         txq->descs_dma = (dma_addr_t)buffer_loc.tx_descs;
4169         if (!txq->descs)
4170                 return -ENOMEM;
4171
4172         /* Make sure descriptor address is cache line size aligned  */
4173         BUG_ON(txq->descs !=
4174                PTR_ALIGN(txq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4175
4176         txq->last_desc = txq->size - 1;
4177
4178         /* Set Tx descriptors queue starting address - indirect access */
4179         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4180         mvpp2_write(port->priv, MVPP2_TXQ_DESC_ADDR_REG, txq->descs_dma);
4181         mvpp2_write(port->priv, MVPP2_TXQ_DESC_SIZE_REG, txq->size &
4182                                              MVPP2_TXQ_DESC_SIZE_MASK);
4183         mvpp2_write(port->priv, MVPP2_TXQ_INDEX_REG, 0);
4184         mvpp2_write(port->priv, MVPP2_TXQ_RSVD_CLR_REG,
4185                     txq->id << MVPP2_TXQ_RSVD_CLR_OFFSET);
4186         val = mvpp2_read(port->priv, MVPP2_TXQ_PENDING_REG);
4187         val &= ~MVPP2_TXQ_PENDING_MASK;
4188         mvpp2_write(port->priv, MVPP2_TXQ_PENDING_REG, val);
4189
4190         /* Calculate base address in prefetch buffer. We reserve 16 descriptors
4191          * for each existing TXQ.
4192          * TCONTS for PON port must be continuous from 0 to MVPP2_MAX_TCONT
4193          * GBE ports assumed to be continious from 0 to MVPP2_MAX_PORTS
4194          */
4195         desc_per_txq = 16;
4196         desc = (port->id * MVPP2_MAX_TXQ * desc_per_txq) +
4197                (txq->log_id * desc_per_txq);
4198
4199         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG,
4200                     MVPP2_PREF_BUF_PTR(desc) | MVPP2_PREF_BUF_SIZE_16 |
4201                     MVPP2_PREF_BUF_THRESH(desc_per_txq / 2));
4202
4203         /* WRR / EJP configuration - indirect access */
4204         tx_port_num = mvpp2_egress_port(port);
4205         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
4206
4207         val = mvpp2_read(port->priv, MVPP2_TXQ_SCHED_REFILL_REG(txq->log_id));
4208         val &= ~MVPP2_TXQ_REFILL_PERIOD_ALL_MASK;
4209         val |= MVPP2_TXQ_REFILL_PERIOD_MASK(1);
4210         val |= MVPP2_TXQ_REFILL_TOKENS_ALL_MASK;
4211         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_REFILL_REG(txq->log_id), val);
4212
4213         val = MVPP2_TXQ_TOKEN_SIZE_MAX;
4214         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq->log_id),
4215                     val);
4216
4217         for_each_present_cpu(cpu) {
4218                 txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4219                 txq_pcpu->size = txq->size;
4220         }
4221
4222         return 0;
4223 }
4224
4225 /* Free allocated TXQ resources */
4226 static void mvpp2_txq_deinit(struct mvpp2_port *port,
4227                              struct mvpp2_tx_queue *txq)
4228 {
4229         txq->descs             = NULL;
4230         txq->last_desc         = 0;
4231         txq->next_desc_to_proc = 0;
4232         txq->descs_dma         = 0;
4233
4234         /* Set minimum bandwidth for disabled TXQs */
4235         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(txq->id), 0);
4236
4237         /* Set Tx descriptors queue starting address and size */
4238         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4239         mvpp2_write(port->priv, MVPP2_TXQ_DESC_ADDR_REG, 0);
4240         mvpp2_write(port->priv, MVPP2_TXQ_DESC_SIZE_REG, 0);
4241 }
4242
4243 /* Cleanup Tx ports */
4244 static void mvpp2_txq_clean(struct mvpp2_port *port, struct mvpp2_tx_queue *txq)
4245 {
4246         struct mvpp2_txq_pcpu *txq_pcpu;
4247         int delay, pending, cpu;
4248         u32 val;
4249
4250         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4251         val = mvpp2_read(port->priv, MVPP2_TXQ_PREF_BUF_REG);
4252         val |= MVPP2_TXQ_DRAIN_EN_MASK;
4253         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG, val);
4254
4255         /* The napi queue has been stopped so wait for all packets
4256          * to be transmitted.
4257          */
4258         delay = 0;
4259         do {
4260                 if (delay >= MVPP2_TX_PENDING_TIMEOUT_MSEC) {
4261                         netdev_warn(port->dev,
4262                                     "port %d: cleaning queue %d timed out\n",
4263                                     port->id, txq->log_id);
4264                         break;
4265                 }
4266                 mdelay(1);
4267                 delay++;
4268
4269                 pending = mvpp2_txq_pend_desc_num_get(port, txq);
4270         } while (pending);
4271
4272         val &= ~MVPP2_TXQ_DRAIN_EN_MASK;
4273         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG, val);
4274
4275         for_each_present_cpu(cpu) {
4276                 txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4277
4278                 /* Release all packets */
4279                 mvpp2_txq_bufs_free(port, txq, txq_pcpu, txq_pcpu->count);
4280
4281                 /* Reset queue */
4282                 txq_pcpu->count = 0;
4283                 txq_pcpu->txq_put_index = 0;
4284                 txq_pcpu->txq_get_index = 0;
4285         }
4286 }
4287
4288 /* Cleanup all Tx queues */
4289 static void mvpp2_cleanup_txqs(struct mvpp2_port *port)
4290 {
4291         struct mvpp2_tx_queue *txq;
4292         int queue;
4293         u32 val;
4294
4295         val = mvpp2_read(port->priv, MVPP2_TX_PORT_FLUSH_REG);
4296
4297         /* Reset Tx ports and delete Tx queues */
4298         val |= MVPP2_TX_PORT_FLUSH_MASK(port->id);
4299         mvpp2_write(port->priv, MVPP2_TX_PORT_FLUSH_REG, val);
4300
4301         for (queue = 0; queue < txq_number; queue++) {
4302                 txq = port->txqs[queue];
4303                 mvpp2_txq_clean(port, txq);
4304                 mvpp2_txq_deinit(port, txq);
4305         }
4306
4307         mvpp2_txq_sent_counter_clear(port);
4308
4309         val &= ~MVPP2_TX_PORT_FLUSH_MASK(port->id);
4310         mvpp2_write(port->priv, MVPP2_TX_PORT_FLUSH_REG, val);
4311 }
4312
4313 /* Cleanup all Rx queues */
4314 static void mvpp2_cleanup_rxqs(struct mvpp2_port *port)
4315 {
4316         int queue;
4317
4318         for (queue = 0; queue < rxq_number; queue++)
4319                 mvpp2_rxq_deinit(port, port->rxqs[queue]);
4320 }
4321
4322 /* Init all Rx queues for port */
4323 static int mvpp2_setup_rxqs(struct mvpp2_port *port)
4324 {
4325         int queue, err;
4326
4327         for (queue = 0; queue < rxq_number; queue++) {
4328                 err = mvpp2_rxq_init(port, port->rxqs[queue]);
4329                 if (err)
4330                         goto err_cleanup;
4331         }
4332         return 0;
4333
4334 err_cleanup:
4335         mvpp2_cleanup_rxqs(port);
4336         return err;
4337 }
4338
4339 /* Init all tx queues for port */
4340 static int mvpp2_setup_txqs(struct mvpp2_port *port)
4341 {
4342         struct mvpp2_tx_queue *txq;
4343         int queue, err;
4344
4345         for (queue = 0; queue < txq_number; queue++) {
4346                 txq = port->txqs[queue];
4347                 err = mvpp2_txq_init(port, txq);
4348                 if (err)
4349                         goto err_cleanup;
4350         }
4351
4352         mvpp2_txq_sent_counter_clear(port);
4353         return 0;
4354
4355 err_cleanup:
4356         mvpp2_cleanup_txqs(port);
4357         return err;
4358 }
4359
4360 /* Adjust link */
4361 static void mvpp2_link_event(struct mvpp2_port *port)
4362 {
4363         struct phy_device *phydev = port->phy_dev;
4364         int status_change = 0;
4365         u32 val;
4366
4367         if (phydev->link) {
4368                 if ((port->speed != phydev->speed) ||
4369                     (port->duplex != phydev->duplex)) {
4370                         u32 val;
4371
4372                         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4373                         val &= ~(MVPP2_GMAC_CONFIG_MII_SPEED |
4374                                  MVPP2_GMAC_CONFIG_GMII_SPEED |
4375                                  MVPP2_GMAC_CONFIG_FULL_DUPLEX |
4376                                  MVPP2_GMAC_AN_SPEED_EN |
4377                                  MVPP2_GMAC_AN_DUPLEX_EN);
4378
4379                         if (phydev->duplex)
4380                                 val |= MVPP2_GMAC_CONFIG_FULL_DUPLEX;
4381
4382                         if (phydev->speed == SPEED_1000)
4383                                 val |= MVPP2_GMAC_CONFIG_GMII_SPEED;
4384                         else if (phydev->speed == SPEED_100)
4385                                 val |= MVPP2_GMAC_CONFIG_MII_SPEED;
4386
4387                         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4388
4389                         port->duplex = phydev->duplex;
4390                         port->speed  = phydev->speed;
4391                 }
4392         }
4393
4394         if (phydev->link != port->link) {
4395                 if (!phydev->link) {
4396                         port->duplex = -1;
4397                         port->speed = 0;
4398                 }
4399
4400                 port->link = phydev->link;
4401                 status_change = 1;
4402         }
4403
4404         if (status_change) {
4405                 if (phydev->link) {
4406                         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4407                         val |= (MVPP2_GMAC_FORCE_LINK_PASS |
4408                                 MVPP2_GMAC_FORCE_LINK_DOWN);
4409                         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4410                         mvpp2_egress_enable(port);
4411                         mvpp2_ingress_enable(port);
4412                 } else {
4413                         mvpp2_ingress_disable(port);
4414                         mvpp2_egress_disable(port);
4415                 }
4416         }
4417 }
4418
4419 /* Main RX/TX processing routines */
4420
4421 /* Display more error info */
4422 static void mvpp2_rx_error(struct mvpp2_port *port,
4423                            struct mvpp2_rx_desc *rx_desc)
4424 {
4425         u32 status = mvpp2_rxdesc_status_get(port, rx_desc);
4426         size_t sz = mvpp2_rxdesc_size_get(port, rx_desc);
4427
4428         switch (status & MVPP2_RXD_ERR_CODE_MASK) {
4429         case MVPP2_RXD_ERR_CRC:
4430                 netdev_err(port->dev, "bad rx status %08x (crc error), size=%zu\n",
4431                            status, sz);
4432                 break;
4433         case MVPP2_RXD_ERR_OVERRUN:
4434                 netdev_err(port->dev, "bad rx status %08x (overrun error), size=%zu\n",
4435                            status, sz);
4436                 break;
4437         case MVPP2_RXD_ERR_RESOURCE:
4438                 netdev_err(port->dev, "bad rx status %08x (resource error), size=%zu\n",
4439                            status, sz);
4440                 break;
4441         }
4442 }
4443
4444 /* Reuse skb if possible, or allocate a new skb and add it to BM pool */
4445 static int mvpp2_rx_refill(struct mvpp2_port *port,
4446                            struct mvpp2_bm_pool *bm_pool,
4447                            u32 bm, dma_addr_t dma_addr)
4448 {
4449         mvpp2_pool_refill(port, bm, dma_addr, (unsigned long)dma_addr);
4450         return 0;
4451 }
4452
4453 /* Set hw internals when starting port */
4454 static void mvpp2_start_dev(struct mvpp2_port *port)
4455 {
4456         switch (port->phy_interface) {
4457         case PHY_INTERFACE_MODE_RGMII:
4458         case PHY_INTERFACE_MODE_RGMII_ID:
4459         case PHY_INTERFACE_MODE_SGMII:
4460                 mvpp2_gmac_max_rx_size_set(port);
4461         default:
4462                 break;
4463         }
4464
4465         mvpp2_txp_max_tx_size_set(port);
4466
4467         if (port->priv->hw_version == MVPP21)
4468                 mvpp2_port_enable(port);
4469         else
4470                 gop_port_enable(port, 1);
4471 }
4472
4473 /* Set hw internals when stopping port */
4474 static void mvpp2_stop_dev(struct mvpp2_port *port)
4475 {
4476         /* Stop new packets from arriving to RXQs */
4477         mvpp2_ingress_disable(port);
4478
4479         mvpp2_egress_disable(port);
4480
4481         if (port->priv->hw_version == MVPP21)
4482                 mvpp2_port_disable(port);
4483         else
4484                 gop_port_enable(port, 0);
4485 }
4486
4487 static void mvpp2_phy_connect(struct udevice *dev, struct mvpp2_port *port)
4488 {
4489         struct phy_device *phy_dev;
4490
4491         if (!port->init || port->link == 0) {
4492                 phy_dev = dm_mdio_phy_connect(port->mdio_dev, port->phyaddr,
4493                                               dev, port->phy_interface);
4494
4495                 /*
4496                  * If the phy doesn't match with any existing u-boot drivers the
4497                  * phy framework will connect it to generic one which
4498                  * uid == 0xffffffff. In this case act as if the phy wouldn't be
4499                  * declared in dts. Otherwise in case of 3310 (for which the
4500                  * driver doesn't exist) the link will not be correctly
4501                  * detected. Removing phy entry from dts in case of 3310 is not
4502                  * an option because it is required for the phy_fw_down
4503                  * procedure.
4504                  */
4505                 if (phy_dev &&
4506                     phy_dev->drv->uid == 0xffffffff) {/* Generic phy */
4507                         netdev_warn(port->dev,
4508                                     "Marking phy as invalid, link will not be checked\n");
4509                         /* set phy_addr to invalid value */
4510                         port->phyaddr = PHY_MAX_ADDR;
4511                         mvpp2_egress_enable(port);
4512                         mvpp2_ingress_enable(port);
4513
4514                         return;
4515                 }
4516
4517                 port->phy_dev = phy_dev;
4518                 if (!phy_dev) {
4519                         netdev_err(port->dev, "cannot connect to phy\n");
4520                         return;
4521                 }
4522                 phy_dev->supported &= PHY_GBIT_FEATURES;
4523                 phy_dev->advertising = phy_dev->supported;
4524
4525                 port->phy_dev = phy_dev;
4526                 port->link    = 0;
4527                 port->duplex  = 0;
4528                 port->speed   = 0;
4529
4530                 phy_config(phy_dev);
4531                 phy_startup(phy_dev);
4532                 if (!phy_dev->link)
4533                         printf("%s: No link\n", phy_dev->dev->name);
4534                 else
4535                         port->init = 1;
4536         } else {
4537                 mvpp2_egress_enable(port);
4538                 mvpp2_ingress_enable(port);
4539         }
4540 }
4541
4542 static int mvpp2_open(struct udevice *dev, struct mvpp2_port *port)
4543 {
4544         unsigned char mac_bcast[ETH_ALEN] = {
4545                         0xff, 0xff, 0xff, 0xff, 0xff, 0xff };
4546         int err;
4547
4548         err = mvpp2_prs_mac_da_accept(port->priv, port->id, mac_bcast, true);
4549         if (err) {
4550                 netdev_err(dev, "mvpp2_prs_mac_da_accept BC failed\n");
4551                 return err;
4552         }
4553         err = mvpp2_prs_mac_da_accept(port->priv, port->id,
4554                                       port->dev_addr, true);
4555         if (err) {
4556                 netdev_err(dev, "mvpp2_prs_mac_da_accept MC failed\n");
4557                 return err;
4558         }
4559         err = mvpp2_prs_def_flow(port);
4560         if (err) {
4561                 netdev_err(dev, "mvpp2_prs_def_flow failed\n");
4562                 return err;
4563         }
4564
4565         /* Allocate the Rx/Tx queues */
4566         err = mvpp2_setup_rxqs(port);
4567         if (err) {
4568                 netdev_err(port->dev, "cannot allocate Rx queues\n");
4569                 return err;
4570         }
4571
4572         err = mvpp2_setup_txqs(port);
4573         if (err) {
4574                 netdev_err(port->dev, "cannot allocate Tx queues\n");
4575                 return err;
4576         }
4577
4578         if (port->phyaddr < PHY_MAX_ADDR) {
4579                 mvpp2_phy_connect(dev, port);
4580                 mvpp2_link_event(port);
4581         } else {
4582                 mvpp2_egress_enable(port);
4583                 mvpp2_ingress_enable(port);
4584         }
4585
4586         mvpp2_start_dev(port);
4587
4588         return 0;
4589 }
4590
4591 /* No Device ops here in U-Boot */
4592
4593 /* Driver initialization */
4594
4595 static void mvpp2_port_power_up(struct mvpp2_port *port)
4596 {
4597         struct mvpp2 *priv = port->priv;
4598
4599         /* On PPv2.2 the GoP / interface configuration has already been done */
4600         if (priv->hw_version == MVPP21)
4601                 mvpp2_port_mii_set(port);
4602         mvpp2_port_periodic_xon_disable(port);
4603         if (priv->hw_version == MVPP21)
4604                 mvpp2_port_fc_adv_enable(port);
4605         mvpp2_port_reset(port);
4606 }
4607
4608 /* Initialize port HW */
4609 static int mvpp2_port_init(struct udevice *dev, struct mvpp2_port *port)
4610 {
4611         struct mvpp2 *priv = port->priv;
4612         struct mvpp2_txq_pcpu *txq_pcpu;
4613         int queue, cpu, err;
4614
4615         if (port->first_rxq + rxq_number >
4616             MVPP2_MAX_PORTS * priv->max_port_rxqs)
4617                 return -EINVAL;
4618
4619         /* Disable port */
4620         mvpp2_egress_disable(port);
4621         if (priv->hw_version == MVPP21)
4622                 mvpp2_port_disable(port);
4623         else
4624                 gop_port_enable(port, 0);
4625
4626         port->txqs = devm_kcalloc(dev, txq_number, sizeof(*port->txqs),
4627                                   GFP_KERNEL);
4628         if (!port->txqs)
4629                 return -ENOMEM;
4630
4631         /* Associate physical Tx queues to this port and initialize.
4632          * The mapping is predefined.
4633          */
4634         for (queue = 0; queue < txq_number; queue++) {
4635                 int queue_phy_id = mvpp2_txq_phys(port->id, queue);
4636                 struct mvpp2_tx_queue *txq;
4637
4638                 txq = devm_kzalloc(dev, sizeof(*txq), GFP_KERNEL);
4639                 if (!txq)
4640                         return -ENOMEM;
4641
4642                 txq->pcpu = devm_kzalloc(dev, sizeof(struct mvpp2_txq_pcpu),
4643                                          GFP_KERNEL);
4644                 if (!txq->pcpu)
4645                         return -ENOMEM;
4646
4647                 txq->id = queue_phy_id;
4648                 txq->log_id = queue;
4649                 txq->done_pkts_coal = MVPP2_TXDONE_COAL_PKTS_THRESH;
4650                 for_each_present_cpu(cpu) {
4651                         txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4652                         txq_pcpu->cpu = cpu;
4653                 }
4654
4655                 port->txqs[queue] = txq;
4656         }
4657
4658         port->rxqs = devm_kcalloc(dev, rxq_number, sizeof(*port->rxqs),
4659                                   GFP_KERNEL);
4660         if (!port->rxqs)
4661                 return -ENOMEM;
4662
4663         /* Allocate and initialize Rx queue for this port */
4664         for (queue = 0; queue < rxq_number; queue++) {
4665                 struct mvpp2_rx_queue *rxq;
4666
4667                 /* Map physical Rx queue to port's logical Rx queue */
4668                 rxq = devm_kzalloc(dev, sizeof(*rxq), GFP_KERNEL);
4669                 if (!rxq)
4670                         return -ENOMEM;
4671                 /* Map this Rx queue to a physical queue */
4672                 rxq->id = port->first_rxq + queue;
4673                 rxq->port = port->id;
4674                 rxq->logic_rxq = queue;
4675
4676                 port->rxqs[queue] = rxq;
4677         }
4678
4679
4680         /* Create Rx descriptor rings */
4681         for (queue = 0; queue < rxq_number; queue++) {
4682                 struct mvpp2_rx_queue *rxq = port->rxqs[queue];
4683
4684                 rxq->size = port->rx_ring_size;
4685                 rxq->pkts_coal = MVPP2_RX_COAL_PKTS;
4686                 rxq->time_coal = MVPP2_RX_COAL_USEC;
4687         }
4688
4689         mvpp2_ingress_disable(port);
4690
4691         /* Port default configuration */
4692         mvpp2_defaults_set(port);
4693
4694         /* Port's classifier configuration */
4695         mvpp2_cls_oversize_rxq_set(port);
4696         mvpp2_cls_port_config(port);
4697
4698         /* Provide an initial Rx packet size */
4699         port->pkt_size = MVPP2_RX_PKT_SIZE(PKTSIZE_ALIGN);
4700
4701         /* Initialize pools for swf */
4702         err = mvpp2_swf_bm_pool_init(port);
4703         if (err)
4704                 return err;
4705
4706         return 0;
4707 }
4708
4709 static int phy_info_parse(struct udevice *dev, struct mvpp2_port *port)
4710 {
4711         int port_node = dev_of_offset(dev);
4712         const char *phy_mode_str;
4713         int phy_node;
4714         u32 id;
4715         u32 phyaddr = 0;
4716         int phy_mode = -1;
4717         int ret;
4718
4719         phy_node = fdtdec_lookup_phandle(gd->fdt_blob, port_node, "phy");
4720
4721         if (phy_node > 0) {
4722                 int parent;
4723                 phyaddr = fdtdec_get_int(gd->fdt_blob, phy_node, "reg", 0);
4724                 if (phyaddr < 0) {
4725                         dev_err(&pdev->dev, "could not find phy address\n");
4726                         return -1;
4727                 }
4728                 parent = fdt_parent_offset(gd->fdt_blob, phy_node);
4729                 ret = uclass_get_device_by_of_offset(UCLASS_MDIO, parent,
4730                                                      &port->mdio_dev);
4731                 if (ret)
4732                         return ret;
4733         } else {
4734                 /* phy_addr is set to invalid value */
4735                 phyaddr = PHY_MAX_ADDR;
4736         }
4737
4738         phy_mode_str = fdt_getprop(gd->fdt_blob, port_node, "phy-mode", NULL);
4739         if (phy_mode_str)
4740                 phy_mode = phy_get_interface_by_name(phy_mode_str);
4741         if (phy_mode == -1) {
4742                 dev_err(&pdev->dev, "incorrect phy mode\n");
4743                 return -EINVAL;
4744         }
4745
4746         id = fdtdec_get_int(gd->fdt_blob, port_node, "port-id", -1);
4747         if (id == -1) {
4748                 dev_err(&pdev->dev, "missing port-id value\n");
4749                 return -EINVAL;
4750         }
4751
4752 #if CONFIG_IS_ENABLED(DM_GPIO)
4753         gpio_request_by_name(dev, "phy-reset-gpios", 0,
4754                              &port->phy_reset_gpio, GPIOD_IS_OUT);
4755         gpio_request_by_name(dev, "marvell,sfp-tx-disable-gpio", 0,
4756                              &port->phy_tx_disable_gpio, GPIOD_IS_OUT);
4757 #endif
4758
4759         /*
4760          * ToDo:
4761          * Not sure if this DT property "phy-speed" will get accepted, so
4762          * this might change later
4763          */
4764         /* Get phy-speed for SGMII 2.5Gbps vs 1Gbps setup */
4765         port->phy_speed = fdtdec_get_int(gd->fdt_blob, port_node,
4766                                          "phy-speed", 1000);
4767
4768         port->id = id;
4769         if (port->priv->hw_version == MVPP21)
4770                 port->first_rxq = port->id * rxq_number;
4771         else
4772                 port->first_rxq = port->id * port->priv->max_port_rxqs;
4773         port->phy_interface = phy_mode;
4774         port->phyaddr = phyaddr;
4775
4776         return 0;
4777 }
4778
4779 #if CONFIG_IS_ENABLED(DM_GPIO)
4780 /* Port GPIO initialization */
4781 static void mvpp2_gpio_init(struct mvpp2_port *port)
4782 {
4783         if (dm_gpio_is_valid(&port->phy_reset_gpio)) {
4784                 dm_gpio_set_value(&port->phy_reset_gpio, 1);
4785                 mdelay(10);
4786                 dm_gpio_set_value(&port->phy_reset_gpio, 0);
4787         }
4788
4789         if (dm_gpio_is_valid(&port->phy_tx_disable_gpio))
4790                 dm_gpio_set_value(&port->phy_tx_disable_gpio, 0);
4791 }
4792 #endif
4793
4794 /* Ports initialization */
4795 static int mvpp2_port_probe(struct udevice *dev,
4796                             struct mvpp2_port *port,
4797                             int port_node,
4798                             struct mvpp2 *priv)
4799 {
4800         int err;
4801
4802         port->tx_ring_size = MVPP2_MAX_TXD;
4803         port->rx_ring_size = MVPP2_MAX_RXD;
4804
4805         err = mvpp2_port_init(dev, port);
4806         if (err < 0) {
4807                 dev_err(&pdev->dev, "failed to init port %d\n", port->id);
4808                 return err;
4809         }
4810         mvpp2_port_power_up(port);
4811
4812 #if CONFIG_IS_ENABLED(DM_GPIO)
4813         mvpp2_gpio_init(port);
4814 #endif
4815
4816         priv->port_list[port->id] = port;
4817         priv->num_ports++;
4818         return 0;
4819 }
4820
4821 /* Initialize decoding windows */
4822 static void mvpp2_conf_mbus_windows(const struct mbus_dram_target_info *dram,
4823                                     struct mvpp2 *priv)
4824 {
4825         u32 win_enable;
4826         int i;
4827
4828         for (i = 0; i < 6; i++) {
4829                 mvpp2_write(priv, MVPP2_WIN_BASE(i), 0);
4830                 mvpp2_write(priv, MVPP2_WIN_SIZE(i), 0);
4831
4832                 if (i < 4)
4833                         mvpp2_write(priv, MVPP2_WIN_REMAP(i), 0);
4834         }
4835
4836         win_enable = 0;
4837
4838         for (i = 0; i < dram->num_cs; i++) {
4839                 const struct mbus_dram_window *cs = dram->cs + i;
4840
4841                 mvpp2_write(priv, MVPP2_WIN_BASE(i),
4842                             (cs->base & 0xffff0000) | (cs->mbus_attr << 8) |
4843                             dram->mbus_dram_target_id);
4844
4845                 mvpp2_write(priv, MVPP2_WIN_SIZE(i),
4846                             (cs->size - 1) & 0xffff0000);
4847
4848                 win_enable |= (1 << i);
4849         }
4850
4851         mvpp2_write(priv, MVPP2_BASE_ADDR_ENABLE, win_enable);
4852 }
4853
4854 /* Initialize Rx FIFO's */
4855 static void mvpp2_rx_fifo_init(struct mvpp2 *priv)
4856 {
4857         int port;
4858
4859         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
4860                 if (priv->hw_version == MVPP22) {
4861                         if (port == 0) {
4862                                 mvpp2_write(priv,
4863                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4864                                             MVPP22_RX_FIFO_10GB_PORT_DATA_SIZE);
4865                                 mvpp2_write(priv,
4866                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4867                                             MVPP22_RX_FIFO_10GB_PORT_ATTR_SIZE);
4868                         } else if (port == 1) {
4869                                 mvpp2_write(priv,
4870                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4871                                             MVPP22_RX_FIFO_2_5GB_PORT_DATA_SIZE);
4872                                 mvpp2_write(priv,
4873                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4874                                             MVPP22_RX_FIFO_2_5GB_PORT_ATTR_SIZE);
4875                         } else {
4876                                 mvpp2_write(priv,
4877                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4878                                             MVPP22_RX_FIFO_1GB_PORT_DATA_SIZE);
4879                                 mvpp2_write(priv,
4880                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4881                                             MVPP22_RX_FIFO_1GB_PORT_ATTR_SIZE);
4882                         }
4883                 } else {
4884                         mvpp2_write(priv, MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4885                                     MVPP21_RX_FIFO_PORT_DATA_SIZE);
4886                         mvpp2_write(priv, MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4887                                     MVPP21_RX_FIFO_PORT_ATTR_SIZE);
4888                 }
4889         }
4890
4891         mvpp2_write(priv, MVPP2_RX_MIN_PKT_SIZE_REG,
4892                     MVPP2_RX_FIFO_PORT_MIN_PKT);
4893         mvpp2_write(priv, MVPP2_RX_FIFO_INIT_REG, 0x1);
4894 }
4895
4896 /* Initialize Tx FIFO's */
4897 static void mvpp2_tx_fifo_init(struct mvpp2 *priv)
4898 {
4899         int port, val;
4900
4901         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
4902                 /* Port 0 supports 10KB TX FIFO */
4903                 if (port == 0) {
4904                         val = MVPP2_TX_FIFO_DATA_SIZE_10KB &
4905                                 MVPP22_TX_FIFO_SIZE_MASK;
4906                 } else {
4907                         val = MVPP2_TX_FIFO_DATA_SIZE_3KB &
4908                                 MVPP22_TX_FIFO_SIZE_MASK;
4909                 }
4910                 mvpp2_write(priv, MVPP22_TX_FIFO_SIZE_REG(port), val);
4911         }
4912 }
4913
4914 static void mvpp2_axi_init(struct mvpp2 *priv)
4915 {
4916         u32 val, rdval, wrval;
4917
4918         mvpp2_write(priv, MVPP22_BM_ADDR_HIGH_RLS_REG, 0x0);
4919
4920         /* AXI Bridge Configuration */
4921
4922         rdval = MVPP22_AXI_CODE_CACHE_RD_CACHE
4923                 << MVPP22_AXI_ATTR_CACHE_OFFS;
4924         rdval |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4925                 << MVPP22_AXI_ATTR_DOMAIN_OFFS;
4926
4927         wrval = MVPP22_AXI_CODE_CACHE_WR_CACHE
4928                 << MVPP22_AXI_ATTR_CACHE_OFFS;
4929         wrval |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4930                 << MVPP22_AXI_ATTR_DOMAIN_OFFS;
4931
4932         /* BM */
4933         mvpp2_write(priv, MVPP22_AXI_BM_WR_ATTR_REG, wrval);
4934         mvpp2_write(priv, MVPP22_AXI_BM_RD_ATTR_REG, rdval);
4935
4936         /* Descriptors */
4937         mvpp2_write(priv, MVPP22_AXI_AGGRQ_DESCR_RD_ATTR_REG, rdval);
4938         mvpp2_write(priv, MVPP22_AXI_TXQ_DESCR_WR_ATTR_REG, wrval);
4939         mvpp2_write(priv, MVPP22_AXI_TXQ_DESCR_RD_ATTR_REG, rdval);
4940         mvpp2_write(priv, MVPP22_AXI_RXQ_DESCR_WR_ATTR_REG, wrval);
4941
4942         /* Buffer Data */
4943         mvpp2_write(priv, MVPP22_AXI_TX_DATA_RD_ATTR_REG, rdval);
4944         mvpp2_write(priv, MVPP22_AXI_RX_DATA_WR_ATTR_REG, wrval);
4945
4946         val = MVPP22_AXI_CODE_CACHE_NON_CACHE
4947                 << MVPP22_AXI_CODE_CACHE_OFFS;
4948         val |= MVPP22_AXI_CODE_DOMAIN_SYSTEM
4949                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4950         mvpp2_write(priv, MVPP22_AXI_RD_NORMAL_CODE_REG, val);
4951         mvpp2_write(priv, MVPP22_AXI_WR_NORMAL_CODE_REG, val);
4952
4953         val = MVPP22_AXI_CODE_CACHE_RD_CACHE
4954                 << MVPP22_AXI_CODE_CACHE_OFFS;
4955         val |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4956                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4957
4958         mvpp2_write(priv, MVPP22_AXI_RD_SNOOP_CODE_REG, val);
4959
4960         val = MVPP22_AXI_CODE_CACHE_WR_CACHE
4961                 << MVPP22_AXI_CODE_CACHE_OFFS;
4962         val |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4963                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4964
4965         mvpp2_write(priv, MVPP22_AXI_WR_SNOOP_CODE_REG, val);
4966 }
4967
4968 /* Initialize network controller common part HW */
4969 static int mvpp2_init(struct udevice *dev, struct mvpp2 *priv)
4970 {
4971         const struct mbus_dram_target_info *dram_target_info;
4972         int err, i;
4973         u32 val;
4974
4975         /* Checks for hardware constraints (U-Boot uses only one rxq) */
4976         if ((rxq_number > priv->max_port_rxqs) ||
4977             (txq_number > MVPP2_MAX_TXQ)) {
4978                 dev_err(&pdev->dev, "invalid queue size parameter\n");
4979                 return -EINVAL;
4980         }
4981
4982         if (priv->hw_version == MVPP22)
4983                 mvpp2_axi_init(priv);
4984         else {
4985                 /* MBUS windows configuration */
4986                 dram_target_info = mvebu_mbus_dram_info();
4987                 if (dram_target_info)
4988                         mvpp2_conf_mbus_windows(dram_target_info, priv);
4989         }
4990
4991         if (priv->hw_version == MVPP21) {
4992                 /* Disable HW PHY polling */
4993                 val = readl(priv->lms_base + MVPP2_PHY_AN_CFG0_REG);
4994                 val |= MVPP2_PHY_AN_STOP_SMI0_MASK;
4995                 writel(val, priv->lms_base + MVPP2_PHY_AN_CFG0_REG);
4996         } else {
4997                 /* Enable HW PHY polling */
4998                 val = readl(priv->iface_base + MVPP22_SMI_MISC_CFG_REG);
4999                 val |= MVPP22_SMI_POLLING_EN;
5000                 writel(val, priv->iface_base + MVPP22_SMI_MISC_CFG_REG);
5001         }
5002
5003         /* Allocate and initialize aggregated TXQs */
5004         priv->aggr_txqs = devm_kcalloc(dev, num_present_cpus(),
5005                                        sizeof(struct mvpp2_tx_queue),
5006                                        GFP_KERNEL);
5007         if (!priv->aggr_txqs)
5008                 return -ENOMEM;
5009
5010         for_each_present_cpu(i) {
5011                 priv->aggr_txqs[i].id = i;
5012                 priv->aggr_txqs[i].size = MVPP2_AGGR_TXQ_SIZE;
5013                 err = mvpp2_aggr_txq_init(dev, &priv->aggr_txqs[i],
5014                                           MVPP2_AGGR_TXQ_SIZE, i, priv);
5015                 if (err < 0)
5016                         return err;
5017         }
5018
5019         /* Rx Fifo Init */
5020         mvpp2_rx_fifo_init(priv);
5021
5022         /* Tx Fifo Init */
5023         if (priv->hw_version == MVPP22)
5024                 mvpp2_tx_fifo_init(priv);
5025
5026         if (priv->hw_version == MVPP21)
5027                 writel(MVPP2_EXT_GLOBAL_CTRL_DEFAULT,
5028                        priv->lms_base + MVPP2_MNG_EXTENDED_GLOBAL_CTRL_REG);
5029
5030         /* Allow cache snoop when transmiting packets */
5031         mvpp2_write(priv, MVPP2_TX_SNOOP_REG, 0x1);
5032
5033         /* Buffer Manager initialization */
5034         err = mvpp2_bm_init(dev, priv);
5035         if (err < 0)
5036                 return err;
5037
5038         /* Parser default initialization */
5039         err = mvpp2_prs_default_init(dev, priv);
5040         if (err < 0)
5041                 return err;
5042
5043         /* Classifier default initialization */
5044         mvpp2_cls_init(priv);
5045
5046         return 0;
5047 }
5048
5049 static int mvpp2_recv(struct udevice *dev, int flags, uchar **packetp)
5050 {
5051         struct mvpp2_port *port = dev_get_priv(dev);
5052         struct mvpp2_rx_desc *rx_desc;
5053         struct mvpp2_bm_pool *bm_pool;
5054         dma_addr_t dma_addr;
5055         u32 bm, rx_status;
5056         int pool, rx_bytes, err;
5057         int rx_received;
5058         struct mvpp2_rx_queue *rxq;
5059         u8 *data;
5060
5061         if (port->phyaddr < PHY_MAX_ADDR)
5062                 if (!port->phy_dev->link)
5063                         return 0;
5064
5065         /* Process RX packets */
5066         rxq = port->rxqs[0];
5067
5068         /* Get number of received packets and clamp the to-do */
5069         rx_received = mvpp2_rxq_received(port, rxq->id);
5070
5071         /* Return if no packets are received */
5072         if (!rx_received)
5073                 return 0;
5074
5075         rx_desc = mvpp2_rxq_next_desc_get(rxq);
5076         rx_status = mvpp2_rxdesc_status_get(port, rx_desc);
5077         rx_bytes = mvpp2_rxdesc_size_get(port, rx_desc);
5078         rx_bytes -= MVPP2_MH_SIZE;
5079         dma_addr = mvpp2_rxdesc_dma_addr_get(port, rx_desc);
5080
5081         bm = mvpp2_bm_cookie_build(port, rx_desc);
5082         pool = mvpp2_bm_cookie_pool_get(bm);
5083         bm_pool = &port->priv->bm_pools[pool];
5084
5085         /* In case of an error, release the requested buffer pointer
5086          * to the Buffer Manager. This request process is controlled
5087          * by the hardware, and the information about the buffer is
5088          * comprised by the RX descriptor.
5089          */
5090         if (rx_status & MVPP2_RXD_ERR_SUMMARY) {
5091                 mvpp2_rx_error(port, rx_desc);
5092                 /* Return the buffer to the pool */
5093                 mvpp2_pool_refill(port, bm, dma_addr, dma_addr);
5094                 return 0;
5095         }
5096
5097         err = mvpp2_rx_refill(port, bm_pool, bm, dma_addr);
5098         if (err) {
5099                 netdev_err(port->dev, "failed to refill BM pools\n");
5100                 return 0;
5101         }
5102
5103         /* Update Rx queue management counters */
5104         mb();
5105         mvpp2_rxq_status_update(port, rxq->id, 1, 1);
5106
5107         /* give packet to stack - skip on first n bytes */
5108         data = (u8 *)dma_addr + 2 + 32;
5109
5110         if (rx_bytes <= 0)
5111                 return 0;
5112
5113         /*
5114          * No cache invalidation needed here, since the rx_buffer's are
5115          * located in a uncached memory region
5116          */
5117         *packetp = data;
5118
5119         return rx_bytes;
5120 }
5121
5122 static int mvpp2_send(struct udevice *dev, void *packet, int length)
5123 {
5124         struct mvpp2_port *port = dev_get_priv(dev);
5125         struct mvpp2_tx_queue *txq, *aggr_txq;
5126         struct mvpp2_tx_desc *tx_desc;
5127         int tx_done;
5128         int timeout;
5129
5130         if (port->phyaddr < PHY_MAX_ADDR)
5131                 if (!port->phy_dev->link)
5132                         return 0;
5133
5134         txq = port->txqs[0];
5135         aggr_txq = &port->priv->aggr_txqs[smp_processor_id()];
5136
5137         /* Get a descriptor for the first part of the packet */
5138         tx_desc = mvpp2_txq_next_desc_get(aggr_txq);
5139         mvpp2_txdesc_txq_set(port, tx_desc, txq->id);
5140         mvpp2_txdesc_size_set(port, tx_desc, length);
5141         mvpp2_txdesc_offset_set(port, tx_desc,
5142                                 (dma_addr_t)packet & MVPP2_TX_DESC_ALIGN);
5143         mvpp2_txdesc_dma_addr_set(port, tx_desc,
5144                                   (dma_addr_t)packet & ~MVPP2_TX_DESC_ALIGN);
5145         /* First and Last descriptor */
5146         mvpp2_txdesc_cmd_set(port, tx_desc,
5147                              MVPP2_TXD_L4_CSUM_NOT | MVPP2_TXD_IP_CSUM_DISABLE
5148                              | MVPP2_TXD_F_DESC | MVPP2_TXD_L_DESC);
5149
5150         /* Flush tx data */
5151         flush_dcache_range((unsigned long)packet,
5152                            (unsigned long)packet + ALIGN(length, PKTALIGN));
5153
5154         /* Enable transmit */
5155         mb();
5156         mvpp2_aggr_txq_pend_desc_add(port, 1);
5157
5158         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
5159
5160         timeout = 0;
5161         do {
5162                 if (timeout++ > 10000) {
5163                         printf("timeout: packet not sent from aggregated to phys TXQ\n");
5164                         return 0;
5165                 }
5166                 tx_done = mvpp2_txq_pend_desc_num_get(port, txq);
5167         } while (tx_done);
5168
5169         timeout = 0;
5170         do {
5171                 if (timeout++ > 10000) {
5172                         printf("timeout: packet not sent\n");
5173                         return 0;
5174                 }
5175                 tx_done = mvpp2_txq_sent_desc_proc(port, txq);
5176         } while (!tx_done);
5177
5178         return 0;
5179 }
5180
5181 static int mvpp2_start(struct udevice *dev)
5182 {
5183         struct eth_pdata *pdata = dev_get_platdata(dev);
5184         struct mvpp2_port *port = dev_get_priv(dev);
5185
5186         /* Load current MAC address */
5187         memcpy(port->dev_addr, pdata->enetaddr, ETH_ALEN);
5188
5189         /* Reconfigure parser accept the original MAC address */
5190         mvpp2_prs_update_mac_da(port, port->dev_addr);
5191
5192         switch (port->phy_interface) {
5193         case PHY_INTERFACE_MODE_RGMII:
5194         case PHY_INTERFACE_MODE_RGMII_ID:
5195         case PHY_INTERFACE_MODE_SGMII:
5196                 mvpp2_port_power_up(port);
5197         default:
5198                 break;
5199         }
5200
5201         mvpp2_open(dev, port);
5202
5203         return 0;
5204 }
5205
5206 static void mvpp2_stop(struct udevice *dev)
5207 {
5208         struct mvpp2_port *port = dev_get_priv(dev);
5209
5210         mvpp2_stop_dev(port);
5211         mvpp2_cleanup_rxqs(port);
5212         mvpp2_cleanup_txqs(port);
5213 }
5214
5215 static int mvpp2_write_hwaddr(struct udevice *dev)
5216 {
5217         struct mvpp2_port *port = dev_get_priv(dev);
5218
5219         return mvpp2_prs_update_mac_da(port, port->dev_addr);
5220 }
5221
5222 static int mvpp22_smi_phy_addr_cfg(struct mvpp2_port *port)
5223 {
5224         writel(port->phyaddr, port->priv->iface_base +
5225                MVPP22_SMI_PHY_ADDR_REG(port->gop_id));
5226
5227         return 0;
5228 }
5229
5230 static int mvpp2_base_probe(struct udevice *dev)
5231 {
5232         struct mvpp2 *priv = dev_get_priv(dev);
5233         void *bd_space;
5234         u32 size = 0;
5235         int i;
5236
5237         /* Save hw-version */
5238         priv->hw_version = dev_get_driver_data(dev);
5239
5240         /*
5241          * U-Boot special buffer handling:
5242          *
5243          * Allocate buffer area for descs and rx_buffers. This is only
5244          * done once for all interfaces. As only one interface can
5245          * be active. Make this area DMA-safe by disabling the D-cache
5246          */
5247
5248         /* Align buffer area for descs and rx_buffers to 1MiB */
5249         bd_space = memalign(1 << MMU_SECTION_SHIFT, BD_SPACE);
5250         mmu_set_region_dcache_behaviour((unsigned long)bd_space,
5251                                         BD_SPACE, DCACHE_OFF);
5252
5253         buffer_loc.aggr_tx_descs = (struct mvpp2_tx_desc *)bd_space;
5254         size += MVPP2_AGGR_TXQ_SIZE * MVPP2_DESC_ALIGNED_SIZE;
5255
5256         buffer_loc.tx_descs =
5257                 (struct mvpp2_tx_desc *)((unsigned long)bd_space + size);
5258         size += MVPP2_MAX_TXD * MVPP2_DESC_ALIGNED_SIZE;
5259
5260         buffer_loc.rx_descs =
5261                 (struct mvpp2_rx_desc *)((unsigned long)bd_space + size);
5262         size += MVPP2_MAX_RXD * MVPP2_DESC_ALIGNED_SIZE;
5263
5264         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
5265                 buffer_loc.bm_pool[i] =
5266                         (unsigned long *)((unsigned long)bd_space + size);
5267                 if (priv->hw_version == MVPP21)
5268                         size += MVPP2_BM_POOL_SIZE_MAX * 2 * sizeof(u32);
5269                 else
5270                         size += MVPP2_BM_POOL_SIZE_MAX * 2 * sizeof(u64);
5271         }
5272
5273         for (i = 0; i < MVPP2_BM_LONG_BUF_NUM; i++) {
5274                 buffer_loc.rx_buffer[i] =
5275                         (unsigned long *)((unsigned long)bd_space + size);
5276                 size += RX_BUFFER_SIZE;
5277         }
5278
5279         /* Clear the complete area so that all descriptors are cleared */
5280         memset(bd_space, 0, size);
5281
5282         /* Save base addresses for later use */
5283         priv->base = (void *)devfdt_get_addr_index(dev, 0);
5284         if (IS_ERR(priv->base))
5285                 return PTR_ERR(priv->base);
5286
5287         if (priv->hw_version == MVPP21) {
5288                 priv->lms_base = (void *)devfdt_get_addr_index(dev, 1);
5289                 if (IS_ERR(priv->lms_base))
5290                         return PTR_ERR(priv->lms_base);
5291         } else {
5292                 priv->iface_base = (void *)devfdt_get_addr_index(dev, 1);
5293                 if (IS_ERR(priv->iface_base))
5294                         return PTR_ERR(priv->iface_base);
5295
5296                 /* Store common base addresses for all ports */
5297                 priv->mpcs_base = priv->iface_base + MVPP22_MPCS;
5298                 priv->xpcs_base = priv->iface_base + MVPP22_XPCS;
5299                 priv->rfu1_base = priv->iface_base + MVPP22_RFU1;
5300         }
5301
5302         if (priv->hw_version == MVPP21)
5303                 priv->max_port_rxqs = 8;
5304         else
5305                 priv->max_port_rxqs = 32;
5306
5307         return 0;
5308 }
5309
5310 static int mvpp2_probe(struct udevice *dev)
5311 {
5312         struct mvpp2_port *port = dev_get_priv(dev);
5313         struct mvpp2 *priv = dev_get_priv(dev->parent);
5314         int err;
5315
5316         /* Only call the probe function for the parent once */
5317         if (!priv->probe_done)
5318                 err = mvpp2_base_probe(dev->parent);
5319
5320         port->priv = priv;
5321
5322         err = phy_info_parse(dev, port);
5323         if (err)
5324                 return err;
5325
5326         /*
5327          * We need the port specific io base addresses at this stage, since
5328          * gop_port_init() accesses these registers
5329          */
5330         if (priv->hw_version == MVPP21) {
5331                 int priv_common_regs_num = 2;
5332
5333                 port->base = (void __iomem *)devfdt_get_addr_index(
5334                         dev->parent, priv_common_regs_num + port->id);
5335                 if (IS_ERR(port->base))
5336                         return PTR_ERR(port->base);
5337         } else {
5338                 port->gop_id = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
5339                                               "gop-port-id", -1);
5340                 if (port->id == -1) {
5341                         dev_err(&pdev->dev, "missing gop-port-id value\n");
5342                         return -EINVAL;
5343                 }
5344
5345                 port->base = priv->iface_base + MVPP22_PORT_BASE +
5346                         port->gop_id * MVPP22_PORT_OFFSET;
5347
5348                 /* Set phy address of the port */
5349                 if (port->phyaddr < PHY_MAX_ADDR)
5350                         mvpp22_smi_phy_addr_cfg(port);
5351
5352                 /* GoP Init */
5353                 gop_port_init(port);
5354         }
5355
5356         if (!priv->probe_done) {
5357                 /* Initialize network controller */
5358                 err = mvpp2_init(dev, priv);
5359                 if (err < 0) {
5360                         dev_err(&pdev->dev, "failed to initialize controller\n");
5361                         return err;
5362                 }
5363                 priv->num_ports = 0;
5364                 priv->probe_done = 1;
5365         }
5366
5367         err = mvpp2_port_probe(dev, port, dev_of_offset(dev), priv);
5368         if (err)
5369                 return err;
5370
5371         if (priv->hw_version == MVPP22) {
5372                 priv->netc_config |= mvpp2_netc_cfg_create(port->gop_id,
5373                                                            port->phy_interface);
5374
5375                 /* Netcomplex configurations for all ports */
5376                 gop_netc_init(priv, MV_NETC_FIRST_PHASE);
5377                 gop_netc_init(priv, MV_NETC_SECOND_PHASE);
5378         }
5379
5380         return 0;
5381 }
5382
5383 /*
5384  * Empty BM pool and stop its activity before the OS is started
5385  */
5386 static int mvpp2_remove(struct udevice *dev)
5387 {
5388         struct mvpp2_port *port = dev_get_priv(dev);
5389         struct mvpp2 *priv = port->priv;
5390         int i;
5391
5392         priv->num_ports--;
5393
5394         if (priv->num_ports)
5395                 return 0;
5396
5397         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++)
5398                 mvpp2_bm_pool_destroy(dev, priv, &priv->bm_pools[i]);
5399
5400         return 0;
5401 }
5402
5403 static const struct eth_ops mvpp2_ops = {
5404         .start          = mvpp2_start,
5405         .send           = mvpp2_send,
5406         .recv           = mvpp2_recv,
5407         .stop           = mvpp2_stop,
5408         .write_hwaddr   = mvpp2_write_hwaddr
5409 };
5410
5411 static struct driver mvpp2_driver = {
5412         .name   = "mvpp2",
5413         .id     = UCLASS_ETH,
5414         .probe  = mvpp2_probe,
5415         .remove = mvpp2_remove,
5416         .ops    = &mvpp2_ops,
5417         .priv_auto_alloc_size = sizeof(struct mvpp2_port),
5418         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
5419         .flags  = DM_FLAG_ACTIVE_DMA,
5420 };
5421
5422 /*
5423  * Use a MISC device to bind the n instances (child nodes) of the
5424  * network base controller in UCLASS_ETH.
5425  */
5426 static int mvpp2_base_bind(struct udevice *parent)
5427 {
5428         const void *blob = gd->fdt_blob;
5429         int node = dev_of_offset(parent);
5430         struct uclass_driver *drv;
5431         struct udevice *dev;
5432         struct eth_pdata *plat;
5433         char *name;
5434         int subnode;
5435         u32 id;
5436         int base_id_add;
5437
5438         /* Lookup eth driver */
5439         drv = lists_uclass_lookup(UCLASS_ETH);
5440         if (!drv) {
5441                 puts("Cannot find eth driver\n");
5442                 return -ENOENT;
5443         }
5444
5445         base_id_add = base_id;
5446
5447         fdt_for_each_subnode(subnode, blob, node) {
5448                 /* Increment base_id for all subnodes, also the disabled ones */
5449                 base_id++;
5450
5451                 /* Skip disabled ports */
5452                 if (!fdtdec_get_is_enabled(blob, subnode))
5453                         continue;
5454
5455                 plat = calloc(1, sizeof(*plat));
5456                 if (!plat)
5457                         return -ENOMEM;
5458
5459                 id = fdtdec_get_int(blob, subnode, "port-id", -1);
5460                 id += base_id_add;
5461
5462                 name = calloc(1, 16);
5463                 if (!name) {
5464                         free(plat);
5465                         return -ENOMEM;
5466                 }
5467                 sprintf(name, "mvpp2-%d", id);
5468
5469                 /* Create child device UCLASS_ETH and bind it */
5470                 device_bind(parent, &mvpp2_driver, name, plat, subnode, &dev);
5471                 dev_set_of_offset(dev, subnode);
5472         }
5473
5474         return 0;
5475 }
5476
5477 static const struct udevice_id mvpp2_ids[] = {
5478         {
5479                 .compatible = "marvell,armada-375-pp2",
5480                 .data = MVPP21,
5481         },
5482         {
5483                 .compatible = "marvell,armada-7k-pp22",
5484                 .data = MVPP22,
5485         },
5486         { }
5487 };
5488
5489 U_BOOT_DRIVER(mvpp2_base) = {
5490         .name   = "mvpp2_base",
5491         .id     = UCLASS_MISC,
5492         .of_match = mvpp2_ids,
5493         .bind   = mvpp2_base_bind,
5494         .priv_auto_alloc_size = sizeof(struct mvpp2),
5495 };