drivers/net/mvgbe.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009
   4  * Marvell Semiconductor <www.marvell.com>
   5  * Written-by: Prafulla Wadaskar <prafulla@marvell.com>
   6  *
   7  * (C) Copyright 2003
   8  * Ingo Assmus <ingo.assmus@keymile.com>
   9  *
  10  * based on - Driver for MV64360X ethernet ports
  11  * Copyright (C) 2002 rabeeh@galileo.co.il
  12  */
  13
  14 #include <common.h>
  15 #include <dm.h>
  16 #include <log.h>
  17 #include <net.h>
  18 #include <malloc.h>
  19 #include <miiphy.h>
  20 #include <wait_bit.h>
  21 #include <asm/io.h>
  22 #include <linux/errno.h>
  23 #include <asm/types.h>
  24 #include <asm/system.h>
  25 #include <asm/byteorder.h>
  26 #include <asm/arch/cpu.h>
  27
  28 #if defined(CONFIG_ARCH_KIRKWOOD)
  29 #include <asm/arch/soc.h>
  30 #elif defined(CONFIG_ARCH_ORION5X)
  31 #include <asm/arch/orion5x.h>
  32 #endif
  33
  34 #include "mvgbe.h"
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 #ifndef CONFIG_MVGBE_PORTS
  39 # define CONFIG_MVGBE_PORTS {0, 0}
  40 #endif
  41
  42 #define MV_PHY_ADR_REQUEST 0xee
  43 #define MVGBE_SMI_REG (((struct mvgbe_registers *)MVGBE0_BASE)->smi)
  44
  45 #if defined(CONFIG_PHYLIB) || defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
  46 static int smi_wait_ready(struct mvgbe_device *dmvgbe)
  47 {
  48         int ret;
  49
  50         ret = wait_for_bit_le32(&MVGBE_SMI_REG, MVGBE_PHY_SMI_BUSY_MASK, false,
  51                                 MVGBE_PHY_SMI_TIMEOUT_MS, false);
  52         if (ret) {
  53                 printf("Error: SMI busy timeout\n");
  54                 return ret;
  55         }
  56
  57         return 0;
  58 }
  59
  60 static int __mvgbe_mdio_read(struct mvgbe_device *dmvgbe, int phy_adr,
  61                              int devad, int reg_ofs)
  62 {
  63         struct mvgbe_registers *regs = dmvgbe->regs;
  64         u32 smi_reg;
  65         u32 timeout;
  66         u16 data = 0;
  67
  68         /* Phyadr read request */
  69         if (phy_adr == MV_PHY_ADR_REQUEST &&
  70                         reg_ofs == MV_PHY_ADR_REQUEST) {
  71                 /* */
  72                 data = (u16) (MVGBE_REG_RD(regs->phyadr) & PHYADR_MASK);
  73                 return data;
  74         }
  75         /* check parameters */
  76         if (phy_adr > PHYADR_MASK) {
  77                 printf("Err..(%s) Invalid PHY address %d\n",
  78                         __func__, phy_adr);
  79                 return -EFAULT;
  80         }
  81         if (reg_ofs > PHYREG_MASK) {
  82                 printf("Err..(%s) Invalid register offset %d\n",
  83                         __func__, reg_ofs);
  84                 return -EFAULT;
  85         }
  86
  87         /* wait till the SMI is not busy */
  88         if (smi_wait_ready(dmvgbe) < 0)
  89                 return -EFAULT;
  90
  91         /* fill the phy address and regiser offset and read opcode */
  92         smi_reg = (phy_adr << MVGBE_PHY_SMI_DEV_ADDR_OFFS)
  93                 | (reg_ofs << MVGBE_SMI_REG_ADDR_OFFS)
  94                 | MVGBE_PHY_SMI_OPCODE_READ;
  95
  96         /* write the smi register */
  97         MVGBE_REG_WR(MVGBE_SMI_REG, smi_reg);
  98
  99         /*wait till read value is ready */
 100         timeout = MVGBE_PHY_SMI_TIMEOUT;
 101
 102         do {
 103                 /* read smi register */
 104                 smi_reg = MVGBE_REG_RD(MVGBE_SMI_REG);
 105                 if (timeout-- == 0) {
 106                         printf("Err..(%s) SMI read ready timeout\n",
 107                                 __func__);
 108                         return -EFAULT;
 109                 }
 110         } while (!(smi_reg & MVGBE_PHY_SMI_READ_VALID_MASK));
 111
 112         /* Wait for the data to update in the SMI register */
 113         for (timeout = 0; timeout < MVGBE_PHY_SMI_TIMEOUT; timeout++)
 114                 ;
 115
 116         data = (u16) (MVGBE_REG_RD(MVGBE_SMI_REG) & MVGBE_PHY_SMI_DATA_MASK);
 117
 118         debug("%s:(adr %d, off %d) value= %04x\n", __func__, phy_adr, reg_ofs,
 119               data);
 120
 121         return data;
 122 }
 123
 124 /*
 125  * smi_reg_read - miiphy_read callback function.
 126  *
 127  * Returns 16bit phy register value, or -EFAULT on error
 128  */
 129 static int smi_reg_read(struct mii_dev *bus, int phy_adr, int devad,
 130                         int reg_ofs)
 131 {
 132 #ifdef CONFIG_DM_ETH
 133         struct mvgbe_device *dmvgbe = bus->priv;
 134 #else
 135         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 136         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 137 #endif
 138
 139         return __mvgbe_mdio_read(dmvgbe, phy_adr, devad, reg_ofs);
 140 }
 141
 142 static int __mvgbe_mdio_write(struct mvgbe_device *dmvgbe, int phy_adr,
 143                               int devad, int reg_ofs, u16 data)
 144 {
 145         struct mvgbe_registers *regs = dmvgbe->regs;
 146         u32 smi_reg;
 147
 148         /* Phyadr write request*/
 149         if (phy_adr == MV_PHY_ADR_REQUEST &&
 150                         reg_ofs == MV_PHY_ADR_REQUEST) {
 151                 MVGBE_REG_WR(regs->phyadr, data);
 152                 return 0;
 153         }
 154
 155         /* check parameters */
 156         if (phy_adr > PHYADR_MASK) {
 157                 printf("Err..(%s) Invalid phy address\n", __func__);
 158                 return -EINVAL;
 159         }
 160         if (reg_ofs > PHYREG_MASK) {
 161                 printf("Err..(%s) Invalid register offset\n", __func__);
 162                 return -EFAULT;
 163         }
 164
 165         /* wait till the SMI is not busy */
 166         if (smi_wait_ready(dmvgbe) < 0)
 167                 return -EFAULT;
 168
 169         /* fill the phy addr and reg offset and write opcode and data */
 170         smi_reg = (data << MVGBE_PHY_SMI_DATA_OFFS);
 171         smi_reg |= (phy_adr << MVGBE_PHY_SMI_DEV_ADDR_OFFS)
 172                 | (reg_ofs << MVGBE_SMI_REG_ADDR_OFFS);
 173         smi_reg &= ~MVGBE_PHY_SMI_OPCODE_READ;
 174
 175         /* write the smi register */
 176         MVGBE_REG_WR(MVGBE_SMI_REG, smi_reg);
 177
 178         return 0;
 179 }
 180
 181 /*
 182  * smi_reg_write - miiphy_write callback function.
 183  *
 184  * Returns 0 if write succeed, -EFAULT on error
 185  */
 186 static int smi_reg_write(struct mii_dev *bus, int phy_adr, int devad,
 187                          int reg_ofs, u16 data)
 188 {
 189 #ifdef CONFIG_DM_ETH
 190         struct mvgbe_device *dmvgbe = bus->priv;
 191 #else
 192         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 193         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 194 #endif
 195
 196         return __mvgbe_mdio_write(dmvgbe, phy_adr, devad, reg_ofs, data);
 197 }
 198 #endif
 199
 200 /* Stop and checks all queues */
 201 static void stop_queue(u32 * qreg)
 202 {
 203         u32 reg_data;
 204
 205         reg_data = readl(qreg);
 206
 207         if (reg_data & 0xFF) {
 208                 /* Issue stop command for active channels only */
 209                 writel((reg_data << 8), qreg);
 210
 211                 /* Wait for all queue activity to terminate. */
 212                 do {
 213                         /*
 214                          * Check port cause register that all queues
 215                          * are stopped
 216                          */
 217                         reg_data = readl(qreg);
 218                 }
 219                 while (reg_data & 0xFF);
 220         }
 221 }
 222
 223 /*
 224  * set_access_control - Config address decode parameters for Ethernet unit
 225  *
 226  * This function configures the address decode parameters for the Gigabit
 227  * Ethernet Controller according the given parameters struct.
 228  *
 229  * @regs        Register struct pointer.
 230  * @param       Address decode parameter struct.
 231  */
 232 static void set_access_control(struct mvgbe_registers *regs,
 233                                 struct mvgbe_winparam *param)
 234 {
 235         u32 access_prot_reg;
 236
 237         /* Set access control register */
 238         access_prot_reg = MVGBE_REG_RD(regs->epap);
 239         /* clear window permission */
 240         access_prot_reg &= (~(3 << (param->win * 2)));
 241         access_prot_reg |= (param->access_ctrl << (param->win * 2));
 242         MVGBE_REG_WR(regs->epap, access_prot_reg);
 243
 244         /* Set window Size reg (SR) */
 245         MVGBE_REG_WR(regs->barsz[param->win].size,
 246                         (((param->size / 0x10000) - 1) << 16));
 247
 248         /* Set window Base address reg (BA) */
 249         MVGBE_REG_WR(regs->barsz[param->win].bar,
 250                         (param->target | param->attrib | param->base_addr));
 251         /* High address remap reg (HARR) */
 252         if (param->win < 4)
 253                 MVGBE_REG_WR(regs->ha_remap[param->win], param->high_addr);
 254
 255         /* Base address enable reg (BARER) */
 256         if (param->enable == 1)
 257                 MVGBE_REG_BITS_RESET(regs->bare, (1 << param->win));
 258         else
 259                 MVGBE_REG_BITS_SET(regs->bare, (1 << param->win));
 260 }
 261
 262 static void set_dram_access(struct mvgbe_registers *regs)
 263 {
 264         struct mvgbe_winparam win_param;
 265         int i;
 266
 267         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++) {
 268                 /* Set access parameters for DRAM bank i */
 269                 win_param.win = i;      /* Use Ethernet window i */
 270                 /* Window target - DDR */
 271                 win_param.target = MVGBE_TARGET_DRAM;
 272                 /* Enable full access */
 273                 win_param.access_ctrl = EWIN_ACCESS_FULL;
 274                 win_param.high_addr = 0;
 275                 /* Get bank base and size */
 276                 win_param.base_addr = gd->bd->bi_dram[i].start;
 277                 win_param.size = gd->bd->bi_dram[i].size;
 278                 if (win_param.size == 0)
 279                         win_param.enable = 0;
 280                 else
 281                         win_param.enable = 1;   /* Enable the access */
 282
 283                 /* Enable DRAM bank */
 284                 switch (i) {
 285                 case 0:
 286                         win_param.attrib = EBAR_DRAM_CS0;
 287                         break;
 288                 case 1:
 289                         win_param.attrib = EBAR_DRAM_CS1;
 290                         break;
 291                 case 2:
 292                         win_param.attrib = EBAR_DRAM_CS2;
 293                         break;
 294                 case 3:
 295                         win_param.attrib = EBAR_DRAM_CS3;
 296                         break;
 297                 default:
 298                         /* invalid bank, disable access */
 299                         win_param.enable = 0;
 300                         win_param.attrib = 0;
 301                         break;
 302                 }
 303                 /* Set the access control for address window(EPAPR) RD/WR */
 304                 set_access_control(regs, &win_param);
 305         }
 306 }
 307
 308 /*
 309  * port_init_mac_tables - Clear all entrance in the UC, SMC and OMC tables
 310  *
 311  * Go through all the DA filter tables (Unicast, Special Multicast & Other
 312  * Multicast) and set each entry to 0.
 313  */
 314 static void port_init_mac_tables(struct mvgbe_registers *regs)
 315 {
 316         int table_index;
 317
 318         /* Clear DA filter unicast table (Ex_dFUT) */
 319         for (table_index = 0; table_index < 4; ++table_index)
 320                 MVGBE_REG_WR(regs->dfut[table_index], 0);
 321
 322         for (table_index = 0; table_index < 64; ++table_index) {
 323                 /* Clear DA filter special multicast table (Ex_dFSMT) */
 324                 MVGBE_REG_WR(regs->dfsmt[table_index], 0);
 325                 /* Clear DA filter other multicast table (Ex_dFOMT) */
 326                 MVGBE_REG_WR(regs->dfomt[table_index], 0);
 327         }
 328 }
 329
 330 /*
 331  * port_uc_addr - This function Set the port unicast address table
 332  *
 333  * This function locates the proper entry in the Unicast table for the
 334  * specified MAC nibble and sets its properties according to function
 335  * parameters.
 336  * This function add/removes MAC addresses from the port unicast address
 337  * table.
 338  *
 339  * @uc_nibble   Unicast MAC Address last nibble.
 340  * @option      0 = Add, 1 = remove address.
 341  *
 342  * RETURN: 1 if output succeeded. 0 if option parameter is invalid.
 343  */
 344 static int port_uc_addr(struct mvgbe_registers *regs, u8 uc_nibble,
 345                         int option)
 346 {
 347         u32 unicast_reg;
 348         u32 tbl_offset;
 349         u32 reg_offset;
 350
 351         /* Locate the Unicast table entry */
 352         uc_nibble = (0xf & uc_nibble);
 353         /* Register offset from unicast table base */
 354         tbl_offset = (uc_nibble / 4);
 355         /* Entry offset within the above register */
 356         reg_offset = uc_nibble % 4;
 357
 358         switch (option) {
 359         case REJECT_MAC_ADDR:
 360                 /*
 361                  * Clear accepts frame bit at specified unicast
 362                  * DA table entry
 363                  */
 364                 unicast_reg = MVGBE_REG_RD(regs->dfut[tbl_offset]);
 365                 unicast_reg &= (0xFF << (8 * reg_offset));
 366                 MVGBE_REG_WR(regs->dfut[tbl_offset], unicast_reg);
 367                 break;
 368         case ACCEPT_MAC_ADDR:
 369                 /* Set accepts frame bit at unicast DA filter table entry */
 370                 unicast_reg = MVGBE_REG_RD(regs->dfut[tbl_offset]);
 371                 unicast_reg &= (0xFF << (8 * reg_offset));
 372                 unicast_reg |= ((0x01 | (RXUQ << 1)) << (8 * reg_offset));
 373                 MVGBE_REG_WR(regs->dfut[tbl_offset], unicast_reg);
 374                 break;
 375         default:
 376                 return 0;
 377         }
 378         return 1;
 379 }
 380
 381 /*
 382  * port_uc_addr_set - This function Set the port Unicast address.
 383  */
 384 static void port_uc_addr_set(struct mvgbe_device *dmvgbe, u8 *p_addr)
 385 {
 386         struct mvgbe_registers *regs = dmvgbe->regs;
 387         u32 mac_h;
 388         u32 mac_l;
 389
 390         mac_l = (p_addr[4] << 8) | (p_addr[5]);
 391         mac_h = (p_addr[0] << 24) | (p_addr[1] << 16) | (p_addr[2] << 8) |
 392                 (p_addr[3] << 0);
 393
 394         MVGBE_REG_WR(regs->macal, mac_l);
 395         MVGBE_REG_WR(regs->macah, mac_h);
 396
 397         /* Accept frames of this address */
 398         port_uc_addr(regs, p_addr[5], ACCEPT_MAC_ADDR);
 399 }
 400
 401 /*
 402  * mvgbe_init_rx_desc_ring - Curve a Rx chain desc list and buffer in memory.
 403  */
 404 static void mvgbe_init_rx_desc_ring(struct mvgbe_device *dmvgbe)
 405 {
 406         struct mvgbe_rxdesc *p_rx_desc;
 407         int i;
 408
 409         /* initialize the Rx descriptors ring */
 410         p_rx_desc = dmvgbe->p_rxdesc;
 411         for (i = 0; i < RINGSZ; i++) {
 412                 p_rx_desc->cmd_sts =
 413                         MVGBE_BUFFER_OWNED_BY_DMA | MVGBE_RX_EN_INTERRUPT;
 414                 p_rx_desc->buf_size = PKTSIZE_ALIGN;
 415                 p_rx_desc->byte_cnt = 0;
 416                 p_rx_desc->buf_ptr = dmvgbe->p_rxbuf + i * PKTSIZE_ALIGN;
 417                 if (i == (RINGSZ - 1))
 418                         p_rx_desc->nxtdesc_p = dmvgbe->p_rxdesc;
 419                 else {
 420                         p_rx_desc->nxtdesc_p = (struct mvgbe_rxdesc *)
 421                                 ((u32) p_rx_desc + MV_RXQ_DESC_ALIGNED_SIZE);
 422                         p_rx_desc = p_rx_desc->nxtdesc_p;
 423                 }
 424         }
 425         dmvgbe->p_rxdesc_curr = dmvgbe->p_rxdesc;
 426 }
 427
 428 static int __mvgbe_init(struct mvgbe_device *dmvgbe, u8 *enetaddr,
 429                         const char *name)
 430 {
 431         struct mvgbe_registers *regs = dmvgbe->regs;
 432 #if (defined(CONFIG_MII) || defined(CONFIG_CMD_MII)) &&  \
 433         !defined(CONFIG_PHYLIB) &&                       \
 434         !defined(CONFIG_DM_ETH) &&                       \
 435         defined(CONFIG_SYS_FAULT_ECHO_LINK_DOWN)
 436         int i;
 437 #endif
 438         /* setup RX rings */
 439         mvgbe_init_rx_desc_ring(dmvgbe);
 440
 441         /* Clear the ethernet port interrupts */
 442         MVGBE_REG_WR(regs->ic, 0);
 443         MVGBE_REG_WR(regs->ice, 0);
 444         /* Unmask RX buffer and TX end interrupt */
 445         MVGBE_REG_WR(regs->pim, INT_CAUSE_UNMASK_ALL);
 446         /* Unmask phy and link status changes interrupts */
 447         MVGBE_REG_WR(regs->peim, INT_CAUSE_UNMASK_ALL_EXT);
 448
 449         set_dram_access(regs);
 450         port_init_mac_tables(regs);
 451         port_uc_addr_set(dmvgbe, enetaddr);
 452
 453         /* Assign port configuration and command. */
 454         MVGBE_REG_WR(regs->pxc, PRT_CFG_VAL);
 455         MVGBE_REG_WR(regs->pxcx, PORT_CFG_EXTEND_VALUE);
 456         MVGBE_REG_WR(regs->psc0, PORT_SERIAL_CONTROL_VALUE);
 457
 458         /* Assign port SDMA configuration */
 459         MVGBE_REG_WR(regs->sdc, PORT_SDMA_CFG_VALUE);
 460         MVGBE_REG_WR(regs->tqx[0].qxttbc, QTKNBKT_DEF_VAL);
 461         MVGBE_REG_WR(regs->tqx[0].tqxtbc,
 462                 (QMTBS_DEF_VAL << 16) | QTKNRT_DEF_VAL);
 463         /* Turn off the port/RXUQ bandwidth limitation */
 464         MVGBE_REG_WR(regs->pmtu, 0);
 465
 466         /* Set maximum receive buffer to 9700 bytes */
 467         MVGBE_REG_WR(regs->psc0, MVGBE_MAX_RX_PACKET_9700BYTE
 468                         | (MVGBE_REG_RD(regs->psc0) & MRU_MASK));
 469
 470         /* Enable port initially */
 471         MVGBE_REG_BITS_SET(regs->psc0, MVGBE_SERIAL_PORT_EN);
 472
 473         /*
 474          * Set ethernet MTU for leaky bucket mechanism to 0 - this will
 475          * disable the leaky bucket mechanism .
 476          */
 477         MVGBE_REG_WR(regs->pmtu, 0);
 478
 479         /* Assignment of Rx CRDB of given RXUQ */
 480         MVGBE_REG_WR(regs->rxcdp[RXUQ], (u32) dmvgbe->p_rxdesc_curr);
 481         /* ensure previous write is done before enabling Rx DMA */
 482         isb();
 483         /* Enable port Rx. */
 484         MVGBE_REG_WR(regs->rqc, (1 << RXUQ));
 485
 486 #if (defined(CONFIG_MII) || defined(CONFIG_CMD_MII)) && \
 487         !defined(CONFIG_PHYLIB) && \
 488         !defined(CONFIG_DM_ETH) && \
 489         defined(CONFIG_SYS_FAULT_ECHO_LINK_DOWN)
 490         /* Wait up to 5s for the link status */
 491         for (i = 0; i < 5; i++) {
 492                 u16 phyadr;
 493
 494                 miiphy_read(name, MV_PHY_ADR_REQUEST,
 495                                 MV_PHY_ADR_REQUEST, &phyadr);
 496                 /* Return if we get link up */
 497                 if (miiphy_link(name, phyadr))
 498                         return 0;
 499                 udelay(1000000);
 500         }
 501
 502         printf("No link on %s\n", name);
 503         return -1;
 504 #endif
 505         return 0;
 506 }
 507
 508 #ifndef CONFIG_DM_ETH
 509 static int mvgbe_init(struct eth_device *dev)
 510 {
 511         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 512
 513         return __mvgbe_init(dmvgbe, dmvgbe->dev.enetaddr, dmvgbe->dev.name);
 514 }
 515 #endif
 516
 517 static void __mvgbe_halt(struct mvgbe_device *dmvgbe)
 518 {
 519         struct mvgbe_registers *regs = dmvgbe->regs;
 520
 521         /* Disable all gigE address decoder */
 522         MVGBE_REG_WR(regs->bare, 0x3f);
 523
 524         stop_queue(&regs->tqc);
 525         stop_queue(&regs->rqc);
 526
 527         /* Disable port */
 528         MVGBE_REG_BITS_RESET(regs->psc0, MVGBE_SERIAL_PORT_EN);
 529         /* Set port is not reset */
 530         MVGBE_REG_BITS_RESET(regs->psc1, 1 << 4);
 531 #ifdef CONFIG_SYS_MII_MODE
 532         /* Set MMI interface up */
 533         MVGBE_REG_BITS_RESET(regs->psc1, 1 << 3);
 534 #endif
 535         /* Disable & mask ethernet port interrupts */
 536         MVGBE_REG_WR(regs->ic, 0);
 537         MVGBE_REG_WR(regs->ice, 0);
 538         MVGBE_REG_WR(regs->pim, 0);
 539         MVGBE_REG_WR(regs->peim, 0);
 540 }
 541
 542 #ifndef CONFIG_DM_ETH
 543 static int mvgbe_halt(struct eth_device *dev)
 544 {
 545         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 546
 547         __mvgbe_halt(dmvgbe);
 548
 549         return 0;
 550 }
 551 #endif
 552
 553 #ifdef CONFIG_DM_ETH
 554 static int mvgbe_write_hwaddr(struct udevice *dev)
 555 {
 556         struct eth_pdata *pdata = dev_get_platdata(dev);
 557
 558         port_uc_addr_set(dev_get_priv(dev), pdata->enetaddr);
 559
 560         return 0;
 561 }
 562 #else
 563 static int mvgbe_write_hwaddr(struct eth_device *dev)
 564 {
 565         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 566
 567         /* Programs net device MAC address after initialization */
 568         port_uc_addr_set(dmvgbe, dmvgbe->dev.enetaddr);
 569         return 0;
 570 }
 571 #endif
 572
 573 static int __mvgbe_send(struct mvgbe_device *dmvgbe, void *dataptr,
 574                         int datasize)
 575 {
 576         struct mvgbe_registers *regs = dmvgbe->regs;
 577         struct mvgbe_txdesc *p_txdesc = dmvgbe->p_txdesc;
 578         void *p = (void *)dataptr;
 579         u32 cmd_sts;
 580         u32 txuq0_reg_addr;
 581
 582         /* Copy buffer if it's misaligned */
 583         if ((u32) dataptr & 0x07) {
 584                 if (datasize > PKTSIZE_ALIGN) {
 585                         printf("Non-aligned data too large (%d)\n",
 586                                         datasize);
 587                         return -1;
 588                 }
 589
 590                 memcpy(dmvgbe->p_aligned_txbuf, p, datasize);
 591                 p = dmvgbe->p_aligned_txbuf;
 592         }
 593
 594         p_txdesc->cmd_sts = MVGBE_ZERO_PADDING | MVGBE_GEN_CRC;
 595         p_txdesc->cmd_sts |= MVGBE_TX_FIRST_DESC | MVGBE_TX_LAST_DESC;
 596         p_txdesc->cmd_sts |= MVGBE_BUFFER_OWNED_BY_DMA;
 597         p_txdesc->cmd_sts |= MVGBE_TX_EN_INTERRUPT;
 598         p_txdesc->buf_ptr = (u8 *) p;
 599         p_txdesc->byte_cnt = datasize;
 600
 601         /* Set this tc desc as zeroth TXUQ */
 602         txuq0_reg_addr = (u32)&regs->tcqdp[TXUQ];
 603         writel((u32) p_txdesc, txuq0_reg_addr);
 604
 605         /* ensure tx desc writes above are performed before we start Tx DMA */
 606         isb();
 607
 608         /* Apply send command using zeroth TXUQ */
 609         MVGBE_REG_WR(regs->tqc, (1 << TXUQ));
 610
 611         /*
 612          * wait for packet xmit completion
 613          */
 614         cmd_sts = readl(&p_txdesc->cmd_sts);
 615         while (cmd_sts & MVGBE_BUFFER_OWNED_BY_DMA) {
 616                 /* return fail if error is detected */
 617                 if ((cmd_sts & (MVGBE_ERROR_SUMMARY | MVGBE_TX_LAST_FRAME)) ==
 618                                 (MVGBE_ERROR_SUMMARY | MVGBE_TX_LAST_FRAME) &&
 619                                 cmd_sts & (MVGBE_UR_ERROR | MVGBE_RL_ERROR)) {
 620                         printf("Err..(%s) in xmit packet\n", __func__);
 621                         return -1;
 622                 }
 623                 cmd_sts = readl(&p_txdesc->cmd_sts);
 624         };
 625         return 0;
 626 }
 627
 628 #ifndef CONFIG_DM_ETH
 629 static int mvgbe_send(struct eth_device *dev, void *dataptr, int datasize)
 630 {
 631         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 632
 633         return __mvgbe_send(dmvgbe, dataptr, datasize);
 634 }
 635 #endif
 636
 637 static int __mvgbe_recv(struct mvgbe_device *dmvgbe, uchar **packetp)
 638 {
 639         struct mvgbe_rxdesc *p_rxdesc_curr = dmvgbe->p_rxdesc_curr;
 640         u32 cmd_sts;
 641         u32 timeout = 0;
 642         u32 rxdesc_curr_addr;
 643         unsigned char *data;
 644         int rx_bytes = 0;
 645
 646         *packetp = NULL;
 647
 648         /* wait untill rx packet available or timeout */
 649         do {
 650                 if (timeout < MVGBE_PHY_SMI_TIMEOUT)
 651                         timeout++;
 652                 else {
 653                         debug("%s time out...\n", __func__);
 654                         return -1;
 655                 }
 656         } while (readl(&p_rxdesc_curr->cmd_sts) & MVGBE_BUFFER_OWNED_BY_DMA);
 657
 658         if (p_rxdesc_curr->byte_cnt != 0) {
 659                 debug("%s: Received %d byte Packet @ 0x%x (cmd_sts= %08x)\n",
 660                         __func__, (u32) p_rxdesc_curr->byte_cnt,
 661                         (u32) p_rxdesc_curr->buf_ptr,
 662                         (u32) p_rxdesc_curr->cmd_sts);
 663         }
 664
 665         /*
 666          * In case received a packet without first/last bits on
 667          * OR the error summary bit is on,
 668          * the packets needs to be dropeed.
 669          */
 670         cmd_sts = readl(&p_rxdesc_curr->cmd_sts);
 671
 672         if ((cmd_sts &
 673                 (MVGBE_RX_FIRST_DESC | MVGBE_RX_LAST_DESC))
 674                 != (MVGBE_RX_FIRST_DESC | MVGBE_RX_LAST_DESC)) {
 675
 676                 printf("Err..(%s) Dropping packet spread on"
 677                         " multiple descriptors\n", __func__);
 678
 679         } else if (cmd_sts & MVGBE_ERROR_SUMMARY) {
 680
 681                 printf("Err..(%s) Dropping packet with errors\n",
 682                         __func__);
 683
 684         } else {
 685                 /* !!! call higher layer processing */
 686                 debug("%s: Sending Received packet to"
 687                       " upper layer (net_process_received_packet)\n",
 688                       __func__);
 689
 690                 data = (p_rxdesc_curr->buf_ptr + RX_BUF_OFFSET);
 691                 rx_bytes = (int)(p_rxdesc_curr->byte_cnt -
 692                                                   RX_BUF_OFFSET);
 693
 694                 *packetp = data;
 695         }
 696         /*
 697          * free these descriptors and point next in the ring
 698          */
 699         p_rxdesc_curr->cmd_sts =
 700                 MVGBE_BUFFER_OWNED_BY_DMA | MVGBE_RX_EN_INTERRUPT;
 701         p_rxdesc_curr->buf_size = PKTSIZE_ALIGN;
 702         p_rxdesc_curr->byte_cnt = 0;
 703
 704         rxdesc_curr_addr = (u32)&dmvgbe->p_rxdesc_curr;
 705         writel((unsigned)p_rxdesc_curr->nxtdesc_p, rxdesc_curr_addr);
 706
 707         return rx_bytes;
 708 }
 709
 710 #ifndef CONFIG_DM_ETH
 711 static int mvgbe_recv(struct eth_device *dev)
 712 {
 713         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 714         uchar *packet;
 715         int ret;
 716
 717         ret = __mvgbe_recv(dmvgbe, &packet);
 718         if (ret < 0)
 719                 return ret;
 720
 721         net_process_received_packet(packet, ret);
 722
 723         return 0;
 724 }
 725 #endif
 726
 727 #if defined(CONFIG_PHYLIB) || defined(CONFIG_DM_ETH)
 728 #if defined(CONFIG_DM_ETH)
 729 static struct phy_device *__mvgbe_phy_init(struct udevice *dev,
 730                                            struct mii_dev *bus,
 731                                            phy_interface_t phy_interface,
 732                                            int phyid)
 733 #else
 734 static struct phy_device *__mvgbe_phy_init(struct eth_device *dev,
 735                                            struct mii_dev *bus,
 736                                            phy_interface_t phy_interface,
 737                                            int phyid)
 738 #endif
 739 {
 740         struct phy_device *phydev;
 741
 742         /* Set phy address of the port */
 743         miiphy_write(dev->name, MV_PHY_ADR_REQUEST, MV_PHY_ADR_REQUEST,
 744                      phyid);
 745
 746         phydev = phy_connect(bus, phyid, dev, phy_interface);
 747         if (!phydev) {
 748                 printf("phy_connect failed\n");
 749                 return NULL;
 750         }
 751
 752         phy_config(phydev);
 753         phy_startup(phydev);
 754
 755         return phydev;
 756 }
 757 #endif /* CONFIG_PHYLIB || CONFIG_DM_ETH */
 758
 759 #if defined(CONFIG_PHYLIB) && !defined(CONFIG_DM_ETH)
 760 int mvgbe_phylib_init(struct eth_device *dev, int phyid)
 761 {
 762         struct mii_dev *bus;
 763         struct phy_device *phydev;
 764         int ret;
 765
 766         bus = mdio_alloc();
 767         if (!bus) {
 768                 printf("mdio_alloc failed\n");
 769                 return -ENOMEM;
 770         }
 771         bus->read = smi_reg_read;
 772         bus->write = smi_reg_write;
 773         strcpy(bus->name, dev->name);
 774
 775         ret = mdio_register(bus);
 776         if (ret) {
 777                 printf("mdio_register failed\n");
 778                 free(bus);
 779                 return -ENOMEM;
 780         }
 781
 782         phydev = __mvgbe_phy_init(dev, bus, PHY_INTERFACE_MODE_RGMII, phyid);
 783         if (!phydev)
 784                 return -ENODEV;
 785
 786         return 0;
 787 }
 788 #endif
 789
 790 static int mvgbe_alloc_buffers(struct mvgbe_device *dmvgbe)
 791 {
 792         dmvgbe->p_rxdesc = memalign(PKTALIGN,
 793                                     MV_RXQ_DESC_ALIGNED_SIZE * RINGSZ + 1);
 794         if (!dmvgbe->p_rxdesc)
 795                 goto error1;
 796
 797         dmvgbe->p_rxbuf = memalign(PKTALIGN,
 798                                    RINGSZ * PKTSIZE_ALIGN + 1);
 799         if (!dmvgbe->p_rxbuf)
 800                 goto error2;
 801
 802         dmvgbe->p_aligned_txbuf = memalign(8, PKTSIZE_ALIGN);
 803         if (!dmvgbe->p_aligned_txbuf)
 804                 goto error3;
 805
 806         dmvgbe->p_txdesc = memalign(PKTALIGN, sizeof(struct mvgbe_txdesc) + 1);
 807         if (!dmvgbe->p_txdesc)
 808                 goto error4;
 809
 810         return 0;
 811
 812 error4:
 813         free(dmvgbe->p_aligned_txbuf);
 814 error3:
 815         free(dmvgbe->p_rxbuf);
 816 error2:
 817         free(dmvgbe->p_rxdesc);
 818 error1:
 819         return -ENOMEM;
 820 }
 821
 822 #ifndef CONFIG_DM_ETH
 823 int mvgbe_initialize(bd_t *bis)
 824 {
 825         struct mvgbe_device *dmvgbe;
 826         struct eth_device *dev;
 827         int devnum;
 828         int ret;
 829         u8 used_ports[MAX_MVGBE_DEVS] = CONFIG_MVGBE_PORTS;
 830
 831         for (devnum = 0; devnum < MAX_MVGBE_DEVS; devnum++) {
 832                 /*skip if port is configured not to use */
 833                 if (used_ports[devnum] == 0)
 834                         continue;
 835
 836                 dmvgbe = malloc(sizeof(struct mvgbe_device));
 837                 if (!dmvgbe)
 838                         return -ENOMEM;
 839
 840                 memset(dmvgbe, 0, sizeof(struct mvgbe_device));
 841                 ret = mvgbe_alloc_buffers(dmvgbe);
 842                 if (ret) {
 843                         printf("Err.. %s Failed to allocate memory\n",
 844                                 __func__);
 845                         free(dmvgbe);
 846                         return ret;
 847                 }
 848
 849                 dev = &dmvgbe->dev;
 850
 851                 /* must be less than sizeof(dev->name) */
 852                 sprintf(dev->name, "egiga%d", devnum);
 853
 854                 switch (devnum) {
 855                 case 0:
 856                         dmvgbe->regs = (void *)MVGBE0_BASE;
 857                         break;
 858 #if defined(MVGBE1_BASE)
 859                 case 1:
 860                         dmvgbe->regs = (void *)MVGBE1_BASE;
 861                         break;
 862 #endif
 863                 default:        /* this should never happen */
 864                         printf("Err..(%s) Invalid device number %d\n",
 865                                 __func__, devnum);
 866                         return -1;
 867                 }
 868
 869                 dev->init = (void *)mvgbe_init;
 870                 dev->halt = (void *)mvgbe_halt;
 871                 dev->send = (void *)mvgbe_send;
 872                 dev->recv = (void *)mvgbe_recv;
 873                 dev->write_hwaddr = (void *)mvgbe_write_hwaddr;
 874
 875                 eth_register(dev);
 876
 877 #if defined(CONFIG_PHYLIB)
 878                 mvgbe_phylib_init(dev, PHY_BASE_ADR + devnum);
 879 #elif defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 880                 int retval;
 881                 struct mii_dev *mdiodev = mdio_alloc();
 882                 if (!mdiodev)
 883                         return -ENOMEM;
 884                 strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
 885                 mdiodev->read = smi_reg_read;
 886                 mdiodev->write = smi_reg_write;
 887
 888                 retval = mdio_register(mdiodev);
 889                 if (retval < 0)
 890                         return retval;
 891                 /* Set phy address of the port */
 892                 miiphy_write(dev->name, MV_PHY_ADR_REQUEST,
 893                                 MV_PHY_ADR_REQUEST, PHY_BASE_ADR + devnum);
 894 #endif
 895         }
 896         return 0;
 897 }
 898 #endif
 899
 900 #ifdef CONFIG_DM_ETH
 901 static int mvgbe_port_is_fixed_link(struct mvgbe_device *dmvgbe)
 902 {
 903         return dmvgbe->phyaddr > PHY_MAX_ADDR;
 904 }
 905
 906 static int mvgbe_start(struct udevice *dev)
 907 {
 908         struct eth_pdata *pdata = dev_get_platdata(dev);
 909         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 910         int ret;
 911
 912         ret = __mvgbe_init(dmvgbe, pdata->enetaddr, dev->name);
 913         if (ret)
 914                 return ret;
 915
 916         if (!mvgbe_port_is_fixed_link(dmvgbe)) {
 917                 dmvgbe->phydev = __mvgbe_phy_init(dev, dmvgbe->bus,
 918                                                   dmvgbe->phy_interface,
 919                                                   dmvgbe->phyaddr);
 920                 if (!dmvgbe->phydev)
 921                         return -ENODEV;
 922         }
 923
 924         return 0;
 925 }
 926
 927 static int mvgbe_send(struct udevice *dev, void *packet, int length)
 928 {
 929         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 930
 931         return __mvgbe_send(dmvgbe, packet, length);
 932 }
 933
 934 static int mvgbe_recv(struct udevice *dev, int flags, uchar **packetp)
 935 {
 936         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 937
 938         return __mvgbe_recv(dmvgbe, packetp);
 939 }
 940
 941 static void mvgbe_stop(struct udevice *dev)
 942 {
 943         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 944
 945         __mvgbe_halt(dmvgbe);
 946 }
 947
 948 static int mvgbe_probe(struct udevice *dev)
 949 {
 950         struct eth_pdata *pdata = dev_get_platdata(dev);
 951         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 952         struct mii_dev *bus;
 953         int ret;
 954
 955         ret = mvgbe_alloc_buffers(dmvgbe);
 956         if (ret)
 957                 return ret;
 958
 959         dmvgbe->regs = (void __iomem *)pdata->iobase;
 960
 961         bus  = mdio_alloc();
 962         if (!bus) {
 963                 printf("Failed to allocate MDIO bus\n");
 964                 return -ENOMEM;
 965         }
 966
 967         bus->read = smi_reg_read;
 968         bus->write = smi_reg_write;
 969         snprintf(bus->name, sizeof(bus->name), dev->name);
 970         bus->priv = dmvgbe;
 971         dmvgbe->bus = bus;
 972
 973         ret = mdio_register(bus);
 974         if (ret < 0)
 975                 return ret;
 976
 977         return 0;
 978 }
 979
 980 static const struct eth_ops mvgbe_ops = {
 981         .start          = mvgbe_start,
 982         .send           = mvgbe_send,
 983         .recv           = mvgbe_recv,
 984         .stop           = mvgbe_stop,
 985         .write_hwaddr   = mvgbe_write_hwaddr,
 986 };
 987
 988 static int mvgbe_ofdata_to_platdata(struct udevice *dev)
 989 {
 990         struct eth_pdata *pdata = dev_get_platdata(dev);
 991         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 992         void *blob = (void *)gd->fdt_blob;
 993         int node = dev_of_offset(dev);
 994         const char *phy_mode;
 995         int fl_node;
 996         int pnode;
 997         unsigned long addr;
 998
 999         pdata->iobase = devfdt_get_addr(dev);
1000         pdata->phy_interface = -1;
1001
1002         pnode = fdt_node_offset_by_compatible(blob, node,
1003                                               "marvell,kirkwood-eth-port");
1004
1005         /* Get phy-mode / phy_interface from DT */
1006         phy_mode = fdt_getprop(gd->fdt_blob, pnode, "phy-mode", NULL);
1007         if (phy_mode)
1008                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1009         else
1010                 pdata->phy_interface = PHY_INTERFACE_MODE_GMII;
1011
1012         dmvgbe->phy_interface = pdata->phy_interface;
1013
1014         /* fetch 'fixed-link' property */
1015         fl_node = fdt_subnode_offset(blob, pnode, "fixed-link");
1016         if (fl_node != -FDT_ERR_NOTFOUND) {
1017                 /* set phy_addr to invalid value for fixed link */
1018                 dmvgbe->phyaddr = PHY_MAX_ADDR + 1;
1019                 dmvgbe->duplex = fdtdec_get_bool(blob, fl_node, "full-duplex");
1020                 dmvgbe->speed = fdtdec_get_int(blob, fl_node, "speed", 0);
1021         } else {
1022                 /* Now read phyaddr from DT */
1023                 addr = fdtdec_lookup_phandle(blob, pnode, "phy-handle");
1024                 if (addr > 0)
1025                         dmvgbe->phyaddr = fdtdec_get_int(blob, addr, "reg", 0);
1026         }
1027
1028         return 0;
1029 }
1030
1031 static const struct udevice_id mvgbe_ids[] = {
1032         { .compatible = "marvell,kirkwood-eth" },
1033         { }
1034 };
1035
1036 U_BOOT_DRIVER(mvgbe) = {
1037         .name   = "mvgbe",
1038         .id     = UCLASS_ETH,
1039         .of_match = mvgbe_ids,
1040         .ofdata_to_platdata = mvgbe_ofdata_to_platdata,
1041         .probe  = mvgbe_probe,
1042         .ops    = &mvgbe_ops,
1043         .priv_auto_alloc_size = sizeof(struct mvgbe_device),
1044         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1045 };
1046 #endif /* CONFIG_DM_ETH */