drivers/net/mvgbe.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009
   4  * Marvell Semiconductor <www.marvell.com>
   5  * Written-by: Prafulla Wadaskar <prafulla@marvell.com>
   6  *
   7  * (C) Copyright 2003
   8  * Ingo Assmus <ingo.assmus@keymile.com>
   9  *
  10  * based on - Driver for MV64360X ethernet ports
  11  * Copyright (C) 2002 rabeeh@galileo.co.il
  12  */
  13
  14 #include <common.h>
  15 #include <dm.h>
  16 #include <log.h>
  17 #include <net.h>
  18 #include <malloc.h>
  19 #include <miiphy.h>
  20 #include <wait_bit.h>
  21 #include <asm/io.h>
  22 #include <linux/delay.h>
  23 #include <linux/errno.h>
  24 #include <asm/types.h>
  25 #include <asm/system.h>
  26 #include <asm/byteorder.h>
  27 #include <asm/arch/cpu.h>
  28
  29 #if defined(CONFIG_ARCH_KIRKWOOD)
  30 #include <asm/arch/soc.h>
  31 #elif defined(CONFIG_ARCH_ORION5X)
  32 #include <asm/arch/orion5x.h>
  33 #endif
  34
  35 #include "mvgbe.h"
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 #ifndef CONFIG_MVGBE_PORTS
  40 # define CONFIG_MVGBE_PORTS {0, 0}
  41 #endif
  42
  43 #define MV_PHY_ADR_REQUEST 0xee
  44 #define MVGBE_SMI_REG (((struct mvgbe_registers *)MVGBE0_BASE)->smi)
  45
  46 #if defined(CONFIG_PHYLIB) || defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
  47 static int smi_wait_ready(struct mvgbe_device *dmvgbe)
  48 {
  49         int ret;
  50
  51         ret = wait_for_bit_le32(&MVGBE_SMI_REG, MVGBE_PHY_SMI_BUSY_MASK, false,
  52                                 MVGBE_PHY_SMI_TIMEOUT_MS, false);
  53         if (ret) {
  54                 printf("Error: SMI busy timeout\n");
  55                 return ret;
  56         }
  57
  58         return 0;
  59 }
  60
  61 static int __mvgbe_mdio_read(struct mvgbe_device *dmvgbe, int phy_adr,
  62                              int devad, int reg_ofs)
  63 {
  64         struct mvgbe_registers *regs = dmvgbe->regs;
  65         u32 smi_reg;
  66         u32 timeout;
  67         u16 data = 0;
  68
  69         /* Phyadr read request */
  70         if (phy_adr == MV_PHY_ADR_REQUEST &&
  71                         reg_ofs == MV_PHY_ADR_REQUEST) {
  72                 /* */
  73                 data = (u16) (MVGBE_REG_RD(regs->phyadr) & PHYADR_MASK);
  74                 return data;
  75         }
  76         /* check parameters */
  77         if (phy_adr > PHYADR_MASK) {
  78                 printf("Err..(%s) Invalid PHY address %d\n",
  79                         __func__, phy_adr);
  80                 return -EFAULT;
  81         }
  82         if (reg_ofs > PHYREG_MASK) {
  83                 printf("Err..(%s) Invalid register offset %d\n",
  84                         __func__, reg_ofs);
  85                 return -EFAULT;
  86         }
  87
  88         /* wait till the SMI is not busy */
  89         if (smi_wait_ready(dmvgbe) < 0)
  90                 return -EFAULT;
  91
  92         /* fill the phy address and regiser offset and read opcode */
  93         smi_reg = (phy_adr << MVGBE_PHY_SMI_DEV_ADDR_OFFS)
  94                 | (reg_ofs << MVGBE_SMI_REG_ADDR_OFFS)
  95                 | MVGBE_PHY_SMI_OPCODE_READ;
  96
  97         /* write the smi register */
  98         MVGBE_REG_WR(MVGBE_SMI_REG, smi_reg);
  99
 100         /*wait till read value is ready */
 101         timeout = MVGBE_PHY_SMI_TIMEOUT;
 102
 103         do {
 104                 /* read smi register */
 105                 smi_reg = MVGBE_REG_RD(MVGBE_SMI_REG);
 106                 if (timeout-- == 0) {
 107                         printf("Err..(%s) SMI read ready timeout\n",
 108                                 __func__);
 109                         return -EFAULT;
 110                 }
 111         } while (!(smi_reg & MVGBE_PHY_SMI_READ_VALID_MASK));
 112
 113         /* Wait for the data to update in the SMI register */
 114         for (timeout = 0; timeout < MVGBE_PHY_SMI_TIMEOUT; timeout++)
 115                 ;
 116
 117         data = (u16) (MVGBE_REG_RD(MVGBE_SMI_REG) & MVGBE_PHY_SMI_DATA_MASK);
 118
 119         debug("%s:(adr %d, off %d) value= %04x\n", __func__, phy_adr, reg_ofs,
 120               data);
 121
 122         return data;
 123 }
 124
 125 /*
 126  * smi_reg_read - miiphy_read callback function.
 127  *
 128  * Returns 16bit phy register value, or -EFAULT on error
 129  */
 130 static int smi_reg_read(struct mii_dev *bus, int phy_adr, int devad,
 131                         int reg_ofs)
 132 {
 133 #ifdef CONFIG_DM_ETH
 134         struct mvgbe_device *dmvgbe = bus->priv;
 135 #else
 136         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 137         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 138 #endif
 139
 140         return __mvgbe_mdio_read(dmvgbe, phy_adr, devad, reg_ofs);
 141 }
 142
 143 static int __mvgbe_mdio_write(struct mvgbe_device *dmvgbe, int phy_adr,
 144                               int devad, int reg_ofs, u16 data)
 145 {
 146         struct mvgbe_registers *regs = dmvgbe->regs;
 147         u32 smi_reg;
 148
 149         /* Phyadr write request*/
 150         if (phy_adr == MV_PHY_ADR_REQUEST &&
 151                         reg_ofs == MV_PHY_ADR_REQUEST) {
 152                 MVGBE_REG_WR(regs->phyadr, data);
 153                 return 0;
 154         }
 155
 156         /* check parameters */
 157         if (phy_adr > PHYADR_MASK) {
 158                 printf("Err..(%s) Invalid phy address\n", __func__);
 159                 return -EINVAL;
 160         }
 161         if (reg_ofs > PHYREG_MASK) {
 162                 printf("Err..(%s) Invalid register offset\n", __func__);
 163                 return -EFAULT;
 164         }
 165
 166         /* wait till the SMI is not busy */
 167         if (smi_wait_ready(dmvgbe) < 0)
 168                 return -EFAULT;
 169
 170         /* fill the phy addr and reg offset and write opcode and data */
 171         smi_reg = (data << MVGBE_PHY_SMI_DATA_OFFS);
 172         smi_reg |= (phy_adr << MVGBE_PHY_SMI_DEV_ADDR_OFFS)
 173                 | (reg_ofs << MVGBE_SMI_REG_ADDR_OFFS);
 174         smi_reg &= ~MVGBE_PHY_SMI_OPCODE_READ;
 175
 176         /* write the smi register */
 177         MVGBE_REG_WR(MVGBE_SMI_REG, smi_reg);
 178
 179         return 0;
 180 }
 181
 182 /*
 183  * smi_reg_write - miiphy_write callback function.
 184  *
 185  * Returns 0 if write succeed, -EFAULT on error
 186  */
 187 static int smi_reg_write(struct mii_dev *bus, int phy_adr, int devad,
 188                          int reg_ofs, u16 data)
 189 {
 190 #ifdef CONFIG_DM_ETH
 191         struct mvgbe_device *dmvgbe = bus->priv;
 192 #else
 193         struct eth_device *dev = eth_get_dev_by_name(bus->name);
 194         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 195 #endif
 196
 197         return __mvgbe_mdio_write(dmvgbe, phy_adr, devad, reg_ofs, data);
 198 }
 199 #endif
 200
 201 /* Stop and checks all queues */
 202 static void stop_queue(u32 * qreg)
 203 {
 204         u32 reg_data;
 205
 206         reg_data = readl(qreg);
 207
 208         if (reg_data & 0xFF) {
 209                 /* Issue stop command for active channels only */
 210                 writel((reg_data << 8), qreg);
 211
 212                 /* Wait for all queue activity to terminate. */
 213                 do {
 214                         /*
 215                          * Check port cause register that all queues
 216                          * are stopped
 217                          */
 218                         reg_data = readl(qreg);
 219                 }
 220                 while (reg_data & 0xFF);
 221         }
 222 }
 223
 224 /*
 225  * set_access_control - Config address decode parameters for Ethernet unit
 226  *
 227  * This function configures the address decode parameters for the Gigabit
 228  * Ethernet Controller according the given parameters struct.
 229  *
 230  * @regs        Register struct pointer.
 231  * @param       Address decode parameter struct.
 232  */
 233 static void set_access_control(struct mvgbe_registers *regs,
 234                                 struct mvgbe_winparam *param)
 235 {
 236         u32 access_prot_reg;
 237
 238         /* Set access control register */
 239         access_prot_reg = MVGBE_REG_RD(regs->epap);
 240         /* clear window permission */
 241         access_prot_reg &= (~(3 << (param->win * 2)));
 242         access_prot_reg |= (param->access_ctrl << (param->win * 2));
 243         MVGBE_REG_WR(regs->epap, access_prot_reg);
 244
 245         /* Set window Size reg (SR) */
 246         MVGBE_REG_WR(regs->barsz[param->win].size,
 247                         (((param->size / 0x10000) - 1) << 16));
 248
 249         /* Set window Base address reg (BA) */
 250         MVGBE_REG_WR(regs->barsz[param->win].bar,
 251                         (param->target | param->attrib | param->base_addr));
 252         /* High address remap reg (HARR) */
 253         if (param->win < 4)
 254                 MVGBE_REG_WR(regs->ha_remap[param->win], param->high_addr);
 255
 256         /* Base address enable reg (BARER) */
 257         if (param->enable == 1)
 258                 MVGBE_REG_BITS_RESET(regs->bare, (1 << param->win));
 259         else
 260                 MVGBE_REG_BITS_SET(regs->bare, (1 << param->win));
 261 }
 262
 263 static void set_dram_access(struct mvgbe_registers *regs)
 264 {
 265         struct mvgbe_winparam win_param;
 266         int i;
 267
 268         for (i = 0; i < CONFIG_NR_DRAM_BANKS; i++) {
 269                 /* Set access parameters for DRAM bank i */
 270                 win_param.win = i;      /* Use Ethernet window i */
 271                 /* Window target - DDR */
 272                 win_param.target = MVGBE_TARGET_DRAM;
 273                 /* Enable full access */
 274                 win_param.access_ctrl = EWIN_ACCESS_FULL;
 275                 win_param.high_addr = 0;
 276                 /* Get bank base and size */
 277                 win_param.base_addr = gd->bd->bi_dram[i].start;
 278                 win_param.size = gd->bd->bi_dram[i].size;
 279                 if (win_param.size == 0)
 280                         win_param.enable = 0;
 281                 else
 282                         win_param.enable = 1;   /* Enable the access */
 283
 284                 /* Enable DRAM bank */
 285                 switch (i) {
 286                 case 0:
 287                         win_param.attrib = EBAR_DRAM_CS0;
 288                         break;
 289                 case 1:
 290                         win_param.attrib = EBAR_DRAM_CS1;
 291                         break;
 292                 case 2:
 293                         win_param.attrib = EBAR_DRAM_CS2;
 294                         break;
 295                 case 3:
 296                         win_param.attrib = EBAR_DRAM_CS3;
 297                         break;
 298                 default:
 299                         /* invalid bank, disable access */
 300                         win_param.enable = 0;
 301                         win_param.attrib = 0;
 302                         break;
 303                 }
 304                 /* Set the access control for address window(EPAPR) RD/WR */
 305                 set_access_control(regs, &win_param);
 306         }
 307 }
 308
 309 /*
 310  * port_init_mac_tables - Clear all entrance in the UC, SMC and OMC tables
 311  *
 312  * Go through all the DA filter tables (Unicast, Special Multicast & Other
 313  * Multicast) and set each entry to 0.
 314  */
 315 static void port_init_mac_tables(struct mvgbe_registers *regs)
 316 {
 317         int table_index;
 318
 319         /* Clear DA filter unicast table (Ex_dFUT) */
 320         for (table_index = 0; table_index < 4; ++table_index)
 321                 MVGBE_REG_WR(regs->dfut[table_index], 0);
 322
 323         for (table_index = 0; table_index < 64; ++table_index) {
 324                 /* Clear DA filter special multicast table (Ex_dFSMT) */
 325                 MVGBE_REG_WR(regs->dfsmt[table_index], 0);
 326                 /* Clear DA filter other multicast table (Ex_dFOMT) */
 327                 MVGBE_REG_WR(regs->dfomt[table_index], 0);
 328         }
 329 }
 330
 331 /*
 332  * port_uc_addr - This function Set the port unicast address table
 333  *
 334  * This function locates the proper entry in the Unicast table for the
 335  * specified MAC nibble and sets its properties according to function
 336  * parameters.
 337  * This function add/removes MAC addresses from the port unicast address
 338  * table.
 339  *
 340  * @uc_nibble   Unicast MAC Address last nibble.
 341  * @option      0 = Add, 1 = remove address.
 342  *
 343  * RETURN: 1 if output succeeded. 0 if option parameter is invalid.
 344  */
 345 static int port_uc_addr(struct mvgbe_registers *regs, u8 uc_nibble,
 346                         int option)
 347 {
 348         u32 unicast_reg;
 349         u32 tbl_offset;
 350         u32 reg_offset;
 351
 352         /* Locate the Unicast table entry */
 353         uc_nibble = (0xf & uc_nibble);
 354         /* Register offset from unicast table base */
 355         tbl_offset = (uc_nibble / 4);
 356         /* Entry offset within the above register */
 357         reg_offset = uc_nibble % 4;
 358
 359         switch (option) {
 360         case REJECT_MAC_ADDR:
 361                 /*
 362                  * Clear accepts frame bit at specified unicast
 363                  * DA table entry
 364                  */
 365                 unicast_reg = MVGBE_REG_RD(regs->dfut[tbl_offset]);
 366                 unicast_reg &= (0xFF << (8 * reg_offset));
 367                 MVGBE_REG_WR(regs->dfut[tbl_offset], unicast_reg);
 368                 break;
 369         case ACCEPT_MAC_ADDR:
 370                 /* Set accepts frame bit at unicast DA filter table entry */
 371                 unicast_reg = MVGBE_REG_RD(regs->dfut[tbl_offset]);
 372                 unicast_reg &= (0xFF << (8 * reg_offset));
 373                 unicast_reg |= ((0x01 | (RXUQ << 1)) << (8 * reg_offset));
 374                 MVGBE_REG_WR(regs->dfut[tbl_offset], unicast_reg);
 375                 break;
 376         default:
 377                 return 0;
 378         }
 379         return 1;
 380 }
 381
 382 /*
 383  * port_uc_addr_set - This function Set the port Unicast address.
 384  */
 385 static void port_uc_addr_set(struct mvgbe_device *dmvgbe, u8 *p_addr)
 386 {
 387         struct mvgbe_registers *regs = dmvgbe->regs;
 388         u32 mac_h;
 389         u32 mac_l;
 390
 391         mac_l = (p_addr[4] << 8) | (p_addr[5]);
 392         mac_h = (p_addr[0] << 24) | (p_addr[1] << 16) | (p_addr[2] << 8) |
 393                 (p_addr[3] << 0);
 394
 395         MVGBE_REG_WR(regs->macal, mac_l);
 396         MVGBE_REG_WR(regs->macah, mac_h);
 397
 398         /* Accept frames of this address */
 399         port_uc_addr(regs, p_addr[5], ACCEPT_MAC_ADDR);
 400 }
 401
 402 /*
 403  * mvgbe_init_rx_desc_ring - Curve a Rx chain desc list and buffer in memory.
 404  */
 405 static void mvgbe_init_rx_desc_ring(struct mvgbe_device *dmvgbe)
 406 {
 407         struct mvgbe_rxdesc *p_rx_desc;
 408         int i;
 409
 410         /* initialize the Rx descriptors ring */
 411         p_rx_desc = dmvgbe->p_rxdesc;
 412         for (i = 0; i < RINGSZ; i++) {
 413                 p_rx_desc->cmd_sts =
 414                         MVGBE_BUFFER_OWNED_BY_DMA | MVGBE_RX_EN_INTERRUPT;
 415                 p_rx_desc->buf_size = PKTSIZE_ALIGN;
 416                 p_rx_desc->byte_cnt = 0;
 417                 p_rx_desc->buf_ptr = dmvgbe->p_rxbuf + i * PKTSIZE_ALIGN;
 418                 if (i == (RINGSZ - 1))
 419                         p_rx_desc->nxtdesc_p = dmvgbe->p_rxdesc;
 420                 else {
 421                         p_rx_desc->nxtdesc_p = (struct mvgbe_rxdesc *)
 422                                 ((u32) p_rx_desc + MV_RXQ_DESC_ALIGNED_SIZE);
 423                         p_rx_desc = p_rx_desc->nxtdesc_p;
 424                 }
 425         }
 426         dmvgbe->p_rxdesc_curr = dmvgbe->p_rxdesc;
 427 }
 428
 429 static int __mvgbe_init(struct mvgbe_device *dmvgbe, u8 *enetaddr,
 430                         const char *name)
 431 {
 432         struct mvgbe_registers *regs = dmvgbe->regs;
 433 #if (defined(CONFIG_MII) || defined(CONFIG_CMD_MII)) &&  \
 434         !defined(CONFIG_PHYLIB) &&                       \
 435         !defined(CONFIG_DM_ETH) &&                       \
 436         defined(CONFIG_SYS_FAULT_ECHO_LINK_DOWN)
 437         int i;
 438 #endif
 439         /* setup RX rings */
 440         mvgbe_init_rx_desc_ring(dmvgbe);
 441
 442         /* Clear the ethernet port interrupts */
 443         MVGBE_REG_WR(regs->ic, 0);
 444         MVGBE_REG_WR(regs->ice, 0);
 445         /* Unmask RX buffer and TX end interrupt */
 446         MVGBE_REG_WR(regs->pim, INT_CAUSE_UNMASK_ALL);
 447         /* Unmask phy and link status changes interrupts */
 448         MVGBE_REG_WR(regs->peim, INT_CAUSE_UNMASK_ALL_EXT);
 449
 450         set_dram_access(regs);
 451         port_init_mac_tables(regs);
 452         port_uc_addr_set(dmvgbe, enetaddr);
 453
 454         /* Assign port configuration and command. */
 455         MVGBE_REG_WR(regs->pxc, PRT_CFG_VAL);
 456         MVGBE_REG_WR(regs->pxcx, PORT_CFG_EXTEND_VALUE);
 457         MVGBE_REG_WR(regs->psc0, PORT_SERIAL_CONTROL_VALUE);
 458
 459         /* Assign port SDMA configuration */
 460         MVGBE_REG_WR(regs->sdc, PORT_SDMA_CFG_VALUE);
 461         MVGBE_REG_WR(regs->tqx[0].qxttbc, QTKNBKT_DEF_VAL);
 462         MVGBE_REG_WR(regs->tqx[0].tqxtbc,
 463                 (QMTBS_DEF_VAL << 16) | QTKNRT_DEF_VAL);
 464         /* Turn off the port/RXUQ bandwidth limitation */
 465         MVGBE_REG_WR(regs->pmtu, 0);
 466
 467         /* Set maximum receive buffer to 9700 bytes */
 468         MVGBE_REG_WR(regs->psc0, MVGBE_MAX_RX_PACKET_9700BYTE
 469                         | (MVGBE_REG_RD(regs->psc0) & MRU_MASK));
 470
 471         /* Enable port initially */
 472         MVGBE_REG_BITS_SET(regs->psc0, MVGBE_SERIAL_PORT_EN);
 473
 474         /*
 475          * Set ethernet MTU for leaky bucket mechanism to 0 - this will
 476          * disable the leaky bucket mechanism .
 477          */
 478         MVGBE_REG_WR(regs->pmtu, 0);
 479
 480         /* Assignment of Rx CRDB of given RXUQ */
 481         MVGBE_REG_WR(regs->rxcdp[RXUQ], (u32) dmvgbe->p_rxdesc_curr);
 482         /* ensure previous write is done before enabling Rx DMA */
 483         isb();
 484         /* Enable port Rx. */
 485         MVGBE_REG_WR(regs->rqc, (1 << RXUQ));
 486
 487 #if (defined(CONFIG_MII) || defined(CONFIG_CMD_MII)) && \
 488         !defined(CONFIG_PHYLIB) && \
 489         !defined(CONFIG_DM_ETH) && \
 490         defined(CONFIG_SYS_FAULT_ECHO_LINK_DOWN)
 491         /* Wait up to 5s for the link status */
 492         for (i = 0; i < 5; i++) {
 493                 u16 phyadr;
 494
 495                 miiphy_read(name, MV_PHY_ADR_REQUEST,
 496                                 MV_PHY_ADR_REQUEST, &phyadr);
 497                 /* Return if we get link up */
 498                 if (miiphy_link(name, phyadr))
 499                         return 0;
 500                 udelay(1000000);
 501         }
 502
 503         printf("No link on %s\n", name);
 504         return -1;
 505 #endif
 506         return 0;
 507 }
 508
 509 #ifndef CONFIG_DM_ETH
 510 static int mvgbe_init(struct eth_device *dev)
 511 {
 512         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 513
 514         return __mvgbe_init(dmvgbe, dmvgbe->dev.enetaddr, dmvgbe->dev.name);
 515 }
 516 #endif
 517
 518 static void __mvgbe_halt(struct mvgbe_device *dmvgbe)
 519 {
 520         struct mvgbe_registers *regs = dmvgbe->regs;
 521
 522         /* Disable all gigE address decoder */
 523         MVGBE_REG_WR(regs->bare, 0x3f);
 524
 525         stop_queue(&regs->tqc);
 526         stop_queue(&regs->rqc);
 527
 528         /* Disable port */
 529         MVGBE_REG_BITS_RESET(regs->psc0, MVGBE_SERIAL_PORT_EN);
 530         /* Set port is not reset */
 531         MVGBE_REG_BITS_RESET(regs->psc1, 1 << 4);
 532 #ifdef CONFIG_SYS_MII_MODE
 533         /* Set MMI interface up */
 534         MVGBE_REG_BITS_RESET(regs->psc1, 1 << 3);
 535 #endif
 536         /* Disable & mask ethernet port interrupts */
 537         MVGBE_REG_WR(regs->ic, 0);
 538         MVGBE_REG_WR(regs->ice, 0);
 539         MVGBE_REG_WR(regs->pim, 0);
 540         MVGBE_REG_WR(regs->peim, 0);
 541 }
 542
 543 #ifndef CONFIG_DM_ETH
 544 static int mvgbe_halt(struct eth_device *dev)
 545 {
 546         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 547
 548         __mvgbe_halt(dmvgbe);
 549
 550         return 0;
 551 }
 552 #endif
 553
 554 #ifdef CONFIG_DM_ETH
 555 static int mvgbe_write_hwaddr(struct udevice *dev)
 556 {
 557         struct eth_pdata *pdata = dev_get_platdata(dev);
 558
 559         port_uc_addr_set(dev_get_priv(dev), pdata->enetaddr);
 560
 561         return 0;
 562 }
 563 #else
 564 static int mvgbe_write_hwaddr(struct eth_device *dev)
 565 {
 566         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 567
 568         /* Programs net device MAC address after initialization */
 569         port_uc_addr_set(dmvgbe, dmvgbe->dev.enetaddr);
 570         return 0;
 571 }
 572 #endif
 573
 574 static int __mvgbe_send(struct mvgbe_device *dmvgbe, void *dataptr,
 575                         int datasize)
 576 {
 577         struct mvgbe_registers *regs = dmvgbe->regs;
 578         struct mvgbe_txdesc *p_txdesc = dmvgbe->p_txdesc;
 579         void *p = (void *)dataptr;
 580         u32 cmd_sts;
 581         u32 txuq0_reg_addr;
 582
 583         /* Copy buffer if it's misaligned */
 584         if ((u32) dataptr & 0x07) {
 585                 if (datasize > PKTSIZE_ALIGN) {
 586                         printf("Non-aligned data too large (%d)\n",
 587                                         datasize);
 588                         return -1;
 589                 }
 590
 591                 memcpy(dmvgbe->p_aligned_txbuf, p, datasize);
 592                 p = dmvgbe->p_aligned_txbuf;
 593         }
 594
 595         p_txdesc->cmd_sts = MVGBE_ZERO_PADDING | MVGBE_GEN_CRC;
 596         p_txdesc->cmd_sts |= MVGBE_TX_FIRST_DESC | MVGBE_TX_LAST_DESC;
 597         p_txdesc->cmd_sts |= MVGBE_BUFFER_OWNED_BY_DMA;
 598         p_txdesc->cmd_sts |= MVGBE_TX_EN_INTERRUPT;
 599         p_txdesc->buf_ptr = (u8 *) p;
 600         p_txdesc->byte_cnt = datasize;
 601
 602         /* Set this tc desc as zeroth TXUQ */
 603         txuq0_reg_addr = (u32)&regs->tcqdp[TXUQ];
 604         writel((u32) p_txdesc, txuq0_reg_addr);
 605
 606         /* ensure tx desc writes above are performed before we start Tx DMA */
 607         isb();
 608
 609         /* Apply send command using zeroth TXUQ */
 610         MVGBE_REG_WR(regs->tqc, (1 << TXUQ));
 611
 612         /*
 613          * wait for packet xmit completion
 614          */
 615         cmd_sts = readl(&p_txdesc->cmd_sts);
 616         while (cmd_sts & MVGBE_BUFFER_OWNED_BY_DMA) {
 617                 /* return fail if error is detected */
 618                 if ((cmd_sts & (MVGBE_ERROR_SUMMARY | MVGBE_TX_LAST_FRAME)) ==
 619                                 (MVGBE_ERROR_SUMMARY | MVGBE_TX_LAST_FRAME) &&
 620                                 cmd_sts & (MVGBE_UR_ERROR | MVGBE_RL_ERROR)) {
 621                         printf("Err..(%s) in xmit packet\n", __func__);
 622                         return -1;
 623                 }
 624                 cmd_sts = readl(&p_txdesc->cmd_sts);
 625         };
 626         return 0;
 627 }
 628
 629 #ifndef CONFIG_DM_ETH
 630 static int mvgbe_send(struct eth_device *dev, void *dataptr, int datasize)
 631 {
 632         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 633
 634         return __mvgbe_send(dmvgbe, dataptr, datasize);
 635 }
 636 #endif
 637
 638 static int __mvgbe_recv(struct mvgbe_device *dmvgbe, uchar **packetp)
 639 {
 640         struct mvgbe_rxdesc *p_rxdesc_curr = dmvgbe->p_rxdesc_curr;
 641         u32 cmd_sts;
 642         u32 timeout = 0;
 643         u32 rxdesc_curr_addr;
 644         unsigned char *data;
 645         int rx_bytes = 0;
 646
 647         *packetp = NULL;
 648
 649         /* wait untill rx packet available or timeout */
 650         do {
 651                 if (timeout < MVGBE_PHY_SMI_TIMEOUT)
 652                         timeout++;
 653                 else {
 654                         debug("%s time out...\n", __func__);
 655                         return -1;
 656                 }
 657         } while (readl(&p_rxdesc_curr->cmd_sts) & MVGBE_BUFFER_OWNED_BY_DMA);
 658
 659         if (p_rxdesc_curr->byte_cnt != 0) {
 660                 debug("%s: Received %d byte Packet @ 0x%x (cmd_sts= %08x)\n",
 661                         __func__, (u32) p_rxdesc_curr->byte_cnt,
 662                         (u32) p_rxdesc_curr->buf_ptr,
 663                         (u32) p_rxdesc_curr->cmd_sts);
 664         }
 665
 666         /*
 667          * In case received a packet without first/last bits on
 668          * OR the error summary bit is on,
 669          * the packets needs to be dropeed.
 670          */
 671         cmd_sts = readl(&p_rxdesc_curr->cmd_sts);
 672
 673         if ((cmd_sts &
 674                 (MVGBE_RX_FIRST_DESC | MVGBE_RX_LAST_DESC))
 675                 != (MVGBE_RX_FIRST_DESC | MVGBE_RX_LAST_DESC)) {
 676
 677                 printf("Err..(%s) Dropping packet spread on"
 678                         " multiple descriptors\n", __func__);
 679
 680         } else if (cmd_sts & MVGBE_ERROR_SUMMARY) {
 681
 682                 printf("Err..(%s) Dropping packet with errors\n",
 683                         __func__);
 684
 685         } else {
 686                 /* !!! call higher layer processing */
 687                 debug("%s: Sending Received packet to"
 688                       " upper layer (net_process_received_packet)\n",
 689                       __func__);
 690
 691                 data = (p_rxdesc_curr->buf_ptr + RX_BUF_OFFSET);
 692                 rx_bytes = (int)(p_rxdesc_curr->byte_cnt -
 693                                                   RX_BUF_OFFSET);
 694
 695                 *packetp = data;
 696         }
 697         /*
 698          * free these descriptors and point next in the ring
 699          */
 700         p_rxdesc_curr->cmd_sts =
 701                 MVGBE_BUFFER_OWNED_BY_DMA | MVGBE_RX_EN_INTERRUPT;
 702         p_rxdesc_curr->buf_size = PKTSIZE_ALIGN;
 703         p_rxdesc_curr->byte_cnt = 0;
 704
 705         rxdesc_curr_addr = (u32)&dmvgbe->p_rxdesc_curr;
 706         writel((unsigned)p_rxdesc_curr->nxtdesc_p, rxdesc_curr_addr);
 707
 708         return rx_bytes;
 709 }
 710
 711 #ifndef CONFIG_DM_ETH
 712 static int mvgbe_recv(struct eth_device *dev)
 713 {
 714         struct mvgbe_device *dmvgbe = to_mvgbe(dev);
 715         uchar *packet;
 716         int ret;
 717
 718         ret = __mvgbe_recv(dmvgbe, &packet);
 719         if (ret < 0)
 720                 return ret;
 721
 722         net_process_received_packet(packet, ret);
 723
 724         return 0;
 725 }
 726 #endif
 727
 728 #if defined(CONFIG_PHYLIB) || defined(CONFIG_DM_ETH)
 729 #if defined(CONFIG_DM_ETH)
 730 static struct phy_device *__mvgbe_phy_init(struct udevice *dev,
 731                                            struct mii_dev *bus,
 732                                            phy_interface_t phy_interface,
 733                                            int phyid)
 734 #else
 735 static struct phy_device *__mvgbe_phy_init(struct eth_device *dev,
 736                                            struct mii_dev *bus,
 737                                            phy_interface_t phy_interface,
 738                                            int phyid)
 739 #endif
 740 {
 741         struct phy_device *phydev;
 742
 743         /* Set phy address of the port */
 744         miiphy_write(dev->name, MV_PHY_ADR_REQUEST, MV_PHY_ADR_REQUEST,
 745                      phyid);
 746
 747         phydev = phy_connect(bus, phyid, dev, phy_interface);
 748         if (!phydev) {
 749                 printf("phy_connect failed\n");
 750                 return NULL;
 751         }
 752
 753         phy_config(phydev);
 754         phy_startup(phydev);
 755
 756         return phydev;
 757 }
 758 #endif /* CONFIG_PHYLIB || CONFIG_DM_ETH */
 759
 760 #if defined(CONFIG_PHYLIB) && !defined(CONFIG_DM_ETH)
 761 int mvgbe_phylib_init(struct eth_device *dev, int phyid)
 762 {
 763         struct mii_dev *bus;
 764         struct phy_device *phydev;
 765         int ret;
 766
 767         bus = mdio_alloc();
 768         if (!bus) {
 769                 printf("mdio_alloc failed\n");
 770                 return -ENOMEM;
 771         }
 772         bus->read = smi_reg_read;
 773         bus->write = smi_reg_write;
 774         strcpy(bus->name, dev->name);
 775
 776         ret = mdio_register(bus);
 777         if (ret) {
 778                 printf("mdio_register failed\n");
 779                 free(bus);
 780                 return -ENOMEM;
 781         }
 782
 783         phydev = __mvgbe_phy_init(dev, bus, PHY_INTERFACE_MODE_RGMII, phyid);
 784         if (!phydev)
 785                 return -ENODEV;
 786
 787         return 0;
 788 }
 789 #endif
 790
 791 static int mvgbe_alloc_buffers(struct mvgbe_device *dmvgbe)
 792 {
 793         dmvgbe->p_rxdesc = memalign(PKTALIGN,
 794                                     MV_RXQ_DESC_ALIGNED_SIZE * RINGSZ + 1);
 795         if (!dmvgbe->p_rxdesc)
 796                 goto error1;
 797
 798         dmvgbe->p_rxbuf = memalign(PKTALIGN,
 799                                    RINGSZ * PKTSIZE_ALIGN + 1);
 800         if (!dmvgbe->p_rxbuf)
 801                 goto error2;
 802
 803         dmvgbe->p_aligned_txbuf = memalign(8, PKTSIZE_ALIGN);
 804         if (!dmvgbe->p_aligned_txbuf)
 805                 goto error3;
 806
 807         dmvgbe->p_txdesc = memalign(PKTALIGN, sizeof(struct mvgbe_txdesc) + 1);
 808         if (!dmvgbe->p_txdesc)
 809                 goto error4;
 810
 811         return 0;
 812
 813 error4:
 814         free(dmvgbe->p_aligned_txbuf);
 815 error3:
 816         free(dmvgbe->p_rxbuf);
 817 error2:
 818         free(dmvgbe->p_rxdesc);
 819 error1:
 820         return -ENOMEM;
 821 }
 822
 823 #ifndef CONFIG_DM_ETH
 824 int mvgbe_initialize(bd_t *bis)
 825 {
 826         struct mvgbe_device *dmvgbe;
 827         struct eth_device *dev;
 828         int devnum;
 829         int ret;
 830         u8 used_ports[MAX_MVGBE_DEVS] = CONFIG_MVGBE_PORTS;
 831
 832         for (devnum = 0; devnum < MAX_MVGBE_DEVS; devnum++) {
 833                 /*skip if port is configured not to use */
 834                 if (used_ports[devnum] == 0)
 835                         continue;
 836
 837                 dmvgbe = malloc(sizeof(struct mvgbe_device));
 838                 if (!dmvgbe)
 839                         return -ENOMEM;
 840
 841                 memset(dmvgbe, 0, sizeof(struct mvgbe_device));
 842                 ret = mvgbe_alloc_buffers(dmvgbe);
 843                 if (ret) {
 844                         printf("Err.. %s Failed to allocate memory\n",
 845                                 __func__);
 846                         free(dmvgbe);
 847                         return ret;
 848                 }
 849
 850                 dev = &dmvgbe->dev;
 851
 852                 /* must be less than sizeof(dev->name) */
 853                 sprintf(dev->name, "egiga%d", devnum);
 854
 855                 switch (devnum) {
 856                 case 0:
 857                         dmvgbe->regs = (void *)MVGBE0_BASE;
 858                         break;
 859 #if defined(MVGBE1_BASE)
 860                 case 1:
 861                         dmvgbe->regs = (void *)MVGBE1_BASE;
 862                         break;
 863 #endif
 864                 default:        /* this should never happen */
 865                         printf("Err..(%s) Invalid device number %d\n",
 866                                 __func__, devnum);
 867                         return -1;
 868                 }
 869
 870                 dev->init = (void *)mvgbe_init;
 871                 dev->halt = (void *)mvgbe_halt;
 872                 dev->send = (void *)mvgbe_send;
 873                 dev->recv = (void *)mvgbe_recv;
 874                 dev->write_hwaddr = (void *)mvgbe_write_hwaddr;
 875
 876                 eth_register(dev);
 877
 878 #if defined(CONFIG_PHYLIB)
 879                 mvgbe_phylib_init(dev, PHY_BASE_ADR + devnum);
 880 #elif defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 881                 int retval;
 882                 struct mii_dev *mdiodev = mdio_alloc();
 883                 if (!mdiodev)
 884                         return -ENOMEM;
 885                 strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
 886                 mdiodev->read = smi_reg_read;
 887                 mdiodev->write = smi_reg_write;
 888
 889                 retval = mdio_register(mdiodev);
 890                 if (retval < 0)
 891                         return retval;
 892                 /* Set phy address of the port */
 893                 miiphy_write(dev->name, MV_PHY_ADR_REQUEST,
 894                                 MV_PHY_ADR_REQUEST, PHY_BASE_ADR + devnum);
 895 #endif
 896         }
 897         return 0;
 898 }
 899 #endif
 900
 901 #ifdef CONFIG_DM_ETH
 902 static int mvgbe_port_is_fixed_link(struct mvgbe_device *dmvgbe)
 903 {
 904         return dmvgbe->phyaddr > PHY_MAX_ADDR;
 905 }
 906
 907 static int mvgbe_start(struct udevice *dev)
 908 {
 909         struct eth_pdata *pdata = dev_get_platdata(dev);
 910         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 911         int ret;
 912
 913         ret = __mvgbe_init(dmvgbe, pdata->enetaddr, dev->name);
 914         if (ret)
 915                 return ret;
 916
 917         if (!mvgbe_port_is_fixed_link(dmvgbe)) {
 918                 dmvgbe->phydev = __mvgbe_phy_init(dev, dmvgbe->bus,
 919                                                   dmvgbe->phy_interface,
 920                                                   dmvgbe->phyaddr);
 921                 if (!dmvgbe->phydev)
 922                         return -ENODEV;
 923         }
 924
 925         return 0;
 926 }
 927
 928 static int mvgbe_send(struct udevice *dev, void *packet, int length)
 929 {
 930         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 931
 932         return __mvgbe_send(dmvgbe, packet, length);
 933 }
 934
 935 static int mvgbe_recv(struct udevice *dev, int flags, uchar **packetp)
 936 {
 937         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 938
 939         return __mvgbe_recv(dmvgbe, packetp);
 940 }
 941
 942 static void mvgbe_stop(struct udevice *dev)
 943 {
 944         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 945
 946         __mvgbe_halt(dmvgbe);
 947 }
 948
 949 static int mvgbe_probe(struct udevice *dev)
 950 {
 951         struct eth_pdata *pdata = dev_get_platdata(dev);
 952         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 953         struct mii_dev *bus;
 954         int ret;
 955
 956         ret = mvgbe_alloc_buffers(dmvgbe);
 957         if (ret)
 958                 return ret;
 959
 960         dmvgbe->regs = (void __iomem *)pdata->iobase;
 961
 962         bus  = mdio_alloc();
 963         if (!bus) {
 964                 printf("Failed to allocate MDIO bus\n");
 965                 return -ENOMEM;
 966         }
 967
 968         bus->read = smi_reg_read;
 969         bus->write = smi_reg_write;
 970         snprintf(bus->name, sizeof(bus->name), dev->name);
 971         bus->priv = dmvgbe;
 972         dmvgbe->bus = bus;
 973
 974         ret = mdio_register(bus);
 975         if (ret < 0)
 976                 return ret;
 977
 978         return 0;
 979 }
 980
 981 static const struct eth_ops mvgbe_ops = {
 982         .start          = mvgbe_start,
 983         .send           = mvgbe_send,
 984         .recv           = mvgbe_recv,
 985         .stop           = mvgbe_stop,
 986         .write_hwaddr   = mvgbe_write_hwaddr,
 987 };
 988
 989 static int mvgbe_ofdata_to_platdata(struct udevice *dev)
 990 {
 991         struct eth_pdata *pdata = dev_get_platdata(dev);
 992         struct mvgbe_device *dmvgbe = dev_get_priv(dev);
 993         void *blob = (void *)gd->fdt_blob;
 994         int node = dev_of_offset(dev);
 995         const char *phy_mode;
 996         int fl_node;
 997         int pnode;
 998         unsigned long addr;
 999
1000         pdata->iobase = devfdt_get_addr(dev);
1001         pdata->phy_interface = -1;
1002
1003         pnode = fdt_node_offset_by_compatible(blob, node,
1004                                               "marvell,kirkwood-eth-port");
1005
1006         /* Get phy-mode / phy_interface from DT */
1007         phy_mode = fdt_getprop(gd->fdt_blob, pnode, "phy-mode", NULL);
1008         if (phy_mode)
1009                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1010         else
1011                 pdata->phy_interface = PHY_INTERFACE_MODE_GMII;
1012
1013         dmvgbe->phy_interface = pdata->phy_interface;
1014
1015         /* fetch 'fixed-link' property */
1016         fl_node = fdt_subnode_offset(blob, pnode, "fixed-link");
1017         if (fl_node != -FDT_ERR_NOTFOUND) {
1018                 /* set phy_addr to invalid value for fixed link */
1019                 dmvgbe->phyaddr = PHY_MAX_ADDR + 1;
1020                 dmvgbe->duplex = fdtdec_get_bool(blob, fl_node, "full-duplex");
1021                 dmvgbe->speed = fdtdec_get_int(blob, fl_node, "speed", 0);
1022         } else {
1023                 /* Now read phyaddr from DT */
1024                 addr = fdtdec_lookup_phandle(blob, pnode, "phy-handle");
1025                 if (addr > 0)
1026                         dmvgbe->phyaddr = fdtdec_get_int(blob, addr, "reg", 0);
1027         }
1028
1029         return 0;
1030 }
1031
1032 static const struct udevice_id mvgbe_ids[] = {
1033         { .compatible = "marvell,kirkwood-eth" },
1034         { }
1035 };
1036
1037 U_BOOT_DRIVER(mvgbe) = {
1038         .name   = "mvgbe",
1039         .id     = UCLASS_ETH,
1040         .of_match = mvgbe_ids,
1041         .ofdata_to_platdata = mvgbe_ofdata_to_platdata,
1042         .probe  = mvgbe_probe,
1043         .ops    = &mvgbe_ops,
1044         .priv_auto_alloc_size = sizeof(struct mvgbe_device),
1045         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1046 };
1047 #endif /* CONFIG_DM_ETH */