drivers/net/mtk_eth.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (C) 2018 MediaTek Inc.
   4  *
   5  * Author: Weijie Gao <weijie.gao@mediatek.com>
   6  * Author: Mark Lee <mark-mc.lee@mediatek.com>
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <dm.h>
  12 #include <log.h>
  13 #include <malloc.h>
  14 #include <miiphy.h>
  15 #include <net.h>
  16 #include <regmap.h>
  17 #include <reset.h>
  18 #include <syscon.h>
  19 #include <wait_bit.h>
  20 #include <asm/cache.h>
  21 #include <asm/gpio.h>
  22 #include <asm/io.h>
  23 #include <dm/device_compat.h>
  24 #include <linux/err.h>
  25 #include <linux/ioport.h>
  26 #include <linux/mdio.h>
  27 #include <linux/mii.h>
  28
  29 #include "mtk_eth.h"
  30
  31 #define NUM_TX_DESC             24
  32 #define NUM_RX_DESC             24
  33 #define TX_TOTAL_BUF_SIZE       (NUM_TX_DESC * PKTSIZE_ALIGN)
  34 #define RX_TOTAL_BUF_SIZE       (NUM_RX_DESC * PKTSIZE_ALIGN)
  35 #define TOTAL_PKT_BUF_SIZE      (TX_TOTAL_BUF_SIZE + RX_TOTAL_BUF_SIZE)
  36
  37 #define MT753X_NUM_PHYS         5
  38 #define MT753X_NUM_PORTS        7
  39 #define MT753X_DFL_SMI_ADDR     31
  40 #define MT753X_SMI_ADDR_MASK    0x1f
  41
  42 #define MT753X_PHY_ADDR(base, addr) \
  43         (((base) + (addr)) & 0x1f)
  44
  45 #define GDMA_FWD_TO_CPU \
  46         (0x20000000 | \
  47         GDM_ICS_EN | \
  48         GDM_TCS_EN | \
  49         GDM_UCS_EN | \
  50         STRP_CRC | \
  51         (DP_PDMA << MYMAC_DP_S) | \
  52         (DP_PDMA << BC_DP_S) | \
  53         (DP_PDMA << MC_DP_S) | \
  54         (DP_PDMA << UN_DP_S))
  55
  56 #define GDMA_FWD_DISCARD \
  57         (0x20000000 | \
  58         GDM_ICS_EN | \
  59         GDM_TCS_EN | \
  60         GDM_UCS_EN | \
  61         STRP_CRC | \
  62         (DP_DISCARD << MYMAC_DP_S) | \
  63         (DP_DISCARD << BC_DP_S) | \
  64         (DP_DISCARD << MC_DP_S) | \
  65         (DP_DISCARD << UN_DP_S))
  66
  67 struct pdma_rxd_info1 {
  68         u32 PDP0;
  69 };
  70
  71 struct pdma_rxd_info2 {
  72         u32 PLEN1 : 14;
  73         u32 LS1 : 1;
  74         u32 UN_USED : 1;
  75         u32 PLEN0 : 14;
  76         u32 LS0 : 1;
  77         u32 DDONE : 1;
  78 };
  79
  80 struct pdma_rxd_info3 {
  81         u32 PDP1;
  82 };
  83
  84 struct pdma_rxd_info4 {
  85         u32 FOE_ENTRY : 14;
  86         u32 CRSN : 5;
  87         u32 SP : 3;
  88         u32 L4F : 1;
  89         u32 L4VLD : 1;
  90         u32 TACK : 1;
  91         u32 IP4F : 1;
  92         u32 IP4 : 1;
  93         u32 IP6 : 1;
  94         u32 UN_USED : 4;
  95 };
  96
  97 struct pdma_rxdesc {
  98         struct pdma_rxd_info1 rxd_info1;
  99         struct pdma_rxd_info2 rxd_info2;
 100         struct pdma_rxd_info3 rxd_info3;
 101         struct pdma_rxd_info4 rxd_info4;
 102 };
 103
 104 struct pdma_txd_info1 {
 105         u32 SDP0;
 106 };
 107
 108 struct pdma_txd_info2 {
 109         u32 SDL1 : 14;
 110         u32 LS1 : 1;
 111         u32 BURST : 1;
 112         u32 SDL0 : 14;
 113         u32 LS0 : 1;
 114         u32 DDONE : 1;
 115 };
 116
 117 struct pdma_txd_info3 {
 118         u32 SDP1;
 119 };
 120
 121 struct pdma_txd_info4 {
 122         u32 VLAN_TAG : 16;
 123         u32 INS : 1;
 124         u32 RESV : 2;
 125         u32 UDF : 6;
 126         u32 FPORT : 3;
 127         u32 TSO : 1;
 128         u32 TUI_CO : 3;
 129 };
 130
 131 struct pdma_txdesc {
 132         struct pdma_txd_info1 txd_info1;
 133         struct pdma_txd_info2 txd_info2;
 134         struct pdma_txd_info3 txd_info3;
 135         struct pdma_txd_info4 txd_info4;
 136 };
 137
 138 enum mtk_switch {
 139         SW_NONE,
 140         SW_MT7530,
 141         SW_MT7531
 142 };
 143
 144 enum mtk_soc {
 145         SOC_MT7623,
 146         SOC_MT7629,
 147         SOC_MT7622
 148 };
 149
 150 struct mtk_eth_priv {
 151         char pkt_pool[TOTAL_PKT_BUF_SIZE] __aligned(ARCH_DMA_MINALIGN);
 152
 153         struct pdma_txdesc *tx_ring_noc;
 154         struct pdma_rxdesc *rx_ring_noc;
 155
 156         int rx_dma_owner_idx0;
 157         int tx_cpu_owner_idx0;
 158
 159         void __iomem *fe_base;
 160         void __iomem *gmac_base;
 161         void __iomem *ethsys_base;
 162         void __iomem *sgmii_base;
 163
 164         struct mii_dev *mdio_bus;
 165         int (*mii_read)(struct mtk_eth_priv *priv, u8 phy, u8 reg);
 166         int (*mii_write)(struct mtk_eth_priv *priv, u8 phy, u8 reg, u16 val);
 167         int (*mmd_read)(struct mtk_eth_priv *priv, u8 addr, u8 devad, u16 reg);
 168         int (*mmd_write)(struct mtk_eth_priv *priv, u8 addr, u8 devad, u16 reg,
 169                          u16 val);
 170
 171         enum mtk_soc soc;
 172         int gmac_id;
 173         int force_mode;
 174         int speed;
 175         int duplex;
 176
 177         struct phy_device *phydev;
 178         int phy_interface;
 179         int phy_addr;
 180
 181         enum mtk_switch sw;
 182         int (*switch_init)(struct mtk_eth_priv *priv);
 183         u32 mt753x_smi_addr;
 184         u32 mt753x_phy_base;
 185
 186         struct gpio_desc rst_gpio;
 187         int mcm;
 188
 189         struct reset_ctl rst_fe;
 190         struct reset_ctl rst_mcm;
 191 };
 192
 193 static void mtk_pdma_write(struct mtk_eth_priv *priv, u32 reg, u32 val)
 194 {
 195         writel(val, priv->fe_base + PDMA_BASE + reg);
 196 }
 197
 198 static void mtk_pdma_rmw(struct mtk_eth_priv *priv, u32 reg, u32 clr,
 199                          u32 set)
 200 {
 201         clrsetbits_le32(priv->fe_base + PDMA_BASE + reg, clr, set);
 202 }
 203
 204 static void mtk_gdma_write(struct mtk_eth_priv *priv, int no, u32 reg,
 205                            u32 val)
 206 {
 207         u32 gdma_base;
 208
 209         if (no == 1)
 210                 gdma_base = GDMA2_BASE;
 211         else
 212                 gdma_base = GDMA1_BASE;
 213
 214         writel(val, priv->fe_base + gdma_base + reg);
 215 }
 216
 217 static u32 mtk_gmac_read(struct mtk_eth_priv *priv, u32 reg)
 218 {
 219         return readl(priv->gmac_base + reg);
 220 }
 221
 222 static void mtk_gmac_write(struct mtk_eth_priv *priv, u32 reg, u32 val)
 223 {
 224         writel(val, priv->gmac_base + reg);
 225 }
 226
 227 static void mtk_gmac_rmw(struct mtk_eth_priv *priv, u32 reg, u32 clr, u32 set)
 228 {
 229         clrsetbits_le32(priv->gmac_base + reg, clr, set);
 230 }
 231
 232 static void mtk_ethsys_rmw(struct mtk_eth_priv *priv, u32 reg, u32 clr,
 233                            u32 set)
 234 {
 235         clrsetbits_le32(priv->ethsys_base + reg, clr, set);
 236 }
 237
 238 /* Direct MDIO clause 22/45 access via SoC */
 239 static int mtk_mii_rw(struct mtk_eth_priv *priv, u8 phy, u8 reg, u16 data,
 240                       u32 cmd, u32 st)
 241 {
 242         int ret;
 243         u32 val;
 244
 245         val = (st << MDIO_ST_S) |
 246               ((cmd << MDIO_CMD_S) & MDIO_CMD_M) |
 247               (((u32)phy << MDIO_PHY_ADDR_S) & MDIO_PHY_ADDR_M) |
 248               (((u32)reg << MDIO_REG_ADDR_S) & MDIO_REG_ADDR_M);
 249
 250         if (cmd == MDIO_CMD_WRITE)
 251                 val |= data & MDIO_RW_DATA_M;
 252
 253         mtk_gmac_write(priv, GMAC_PIAC_REG, val | PHY_ACS_ST);
 254
 255         ret = wait_for_bit_le32(priv->gmac_base + GMAC_PIAC_REG,
 256                                 PHY_ACS_ST, 0, 5000, 0);
 257         if (ret) {
 258                 pr_warn("MDIO access timeout\n");
 259                 return ret;
 260         }
 261
 262         if (cmd == MDIO_CMD_READ) {
 263                 val = mtk_gmac_read(priv, GMAC_PIAC_REG);
 264                 return val & MDIO_RW_DATA_M;
 265         }
 266
 267         return 0;
 268 }
 269
 270 /* Direct MDIO clause 22 read via SoC */
 271 static int mtk_mii_read(struct mtk_eth_priv *priv, u8 phy, u8 reg)
 272 {
 273         return mtk_mii_rw(priv, phy, reg, 0, MDIO_CMD_READ, MDIO_ST_C22);
 274 }
 275
 276 /* Direct MDIO clause 22 write via SoC */
 277 static int mtk_mii_write(struct mtk_eth_priv *priv, u8 phy, u8 reg, u16 data)
 278 {
 279         return mtk_mii_rw(priv, phy, reg, data, MDIO_CMD_WRITE, MDIO_ST_C22);
 280 }
 281
 282 /* Direct MDIO clause 45 read via SoC */
 283 static int mtk_mmd_read(struct mtk_eth_priv *priv, u8 addr, u8 devad, u16 reg)
 284 {
 285         int ret;
 286
 287         ret = mtk_mii_rw(priv, addr, devad, reg, MDIO_CMD_ADDR, MDIO_ST_C45);
 288         if (ret)
 289                 return ret;
 290
 291         return mtk_mii_rw(priv, addr, devad, 0, MDIO_CMD_READ_C45,
 292                           MDIO_ST_C45);
 293 }
 294
 295 /* Direct MDIO clause 45 write via SoC */
 296 static int mtk_mmd_write(struct mtk_eth_priv *priv, u8 addr, u8 devad,
 297                          u16 reg, u16 val)
 298 {
 299         int ret;
 300
 301         ret = mtk_mii_rw(priv, addr, devad, reg, MDIO_CMD_ADDR, MDIO_ST_C45);
 302         if (ret)
 303                 return ret;
 304
 305         return mtk_mii_rw(priv, addr, devad, val, MDIO_CMD_WRITE,
 306                           MDIO_ST_C45);
 307 }
 308
 309 /* Indirect MDIO clause 45 read via MII registers */
 310 static int mtk_mmd_ind_read(struct mtk_eth_priv *priv, u8 addr, u8 devad,
 311                             u16 reg)
 312 {
 313         int ret;
 314
 315         ret = priv->mii_write(priv, addr, MII_MMD_ACC_CTL_REG,
 316                               (MMD_ADDR << MMD_CMD_S) |
 317                               ((devad << MMD_DEVAD_S) & MMD_DEVAD_M));
 318         if (ret)
 319                 return ret;
 320
 321         ret = priv->mii_write(priv, addr, MII_MMD_ADDR_DATA_REG, reg);
 322         if (ret)
 323                 return ret;
 324
 325         ret = priv->mii_write(priv, addr, MII_MMD_ACC_CTL_REG,
 326                               (MMD_DATA << MMD_CMD_S) |
 327                               ((devad << MMD_DEVAD_S) & MMD_DEVAD_M));
 328         if (ret)
 329                 return ret;
 330
 331         return priv->mii_read(priv, addr, MII_MMD_ADDR_DATA_REG);
 332 }
 333
 334 /* Indirect MDIO clause 45 write via MII registers */
 335 static int mtk_mmd_ind_write(struct mtk_eth_priv *priv, u8 addr, u8 devad,
 336                              u16 reg, u16 val)
 337 {
 338         int ret;
 339
 340         ret = priv->mii_write(priv, addr, MII_MMD_ACC_CTL_REG,
 341                               (MMD_ADDR << MMD_CMD_S) |
 342                               ((devad << MMD_DEVAD_S) & MMD_DEVAD_M));
 343         if (ret)
 344                 return ret;
 345
 346         ret = priv->mii_write(priv, addr, MII_MMD_ADDR_DATA_REG, reg);
 347         if (ret)
 348                 return ret;
 349
 350         ret = priv->mii_write(priv, addr, MII_MMD_ACC_CTL_REG,
 351                               (MMD_DATA << MMD_CMD_S) |
 352                               ((devad << MMD_DEVAD_S) & MMD_DEVAD_M));
 353         if (ret)
 354                 return ret;
 355
 356         return priv->mii_write(priv, addr, MII_MMD_ADDR_DATA_REG, val);
 357 }
 358
 359 /*
 360  * MT7530 Internal Register Address Bits
 361  * -------------------------------------------------------------------
 362  * | 15  14  13  12  11  10   9   8   7   6 | 5   4   3   2 | 1   0  |
 363  * |----------------------------------------|---------------|--------|
 364  * |              Page Address              |  Reg Address  | Unused |
 365  * -------------------------------------------------------------------
 366  */
 367
 368 static int mt753x_reg_read(struct mtk_eth_priv *priv, u32 reg, u32 *data)
 369 {
 370         int ret, low_word, high_word;
 371
 372         /* Write page address */
 373         ret = mtk_mii_write(priv, priv->mt753x_smi_addr, 0x1f, reg >> 6);
 374         if (ret)
 375                 return ret;
 376
 377         /* Read low word */
 378         low_word = mtk_mii_read(priv, priv->mt753x_smi_addr, (reg >> 2) & 0xf);
 379         if (low_word < 0)
 380                 return low_word;
 381
 382         /* Read high word */
 383         high_word = mtk_mii_read(priv, priv->mt753x_smi_addr, 0x10);
 384         if (high_word < 0)
 385                 return high_word;
 386
 387         if (data)
 388                 *data = ((u32)high_word << 16) | (low_word & 0xffff);
 389
 390         return 0;
 391 }
 392
 393 static int mt753x_reg_write(struct mtk_eth_priv *priv, u32 reg, u32 data)
 394 {
 395         int ret;
 396
 397         /* Write page address */
 398         ret = mtk_mii_write(priv, priv->mt753x_smi_addr, 0x1f, reg >> 6);
 399         if (ret)
 400                 return ret;
 401
 402         /* Write low word */
 403         ret = mtk_mii_write(priv, priv->mt753x_smi_addr, (reg >> 2) & 0xf,
 404                             data & 0xffff);
 405         if (ret)
 406                 return ret;
 407
 408         /* Write high word */
 409         return mtk_mii_write(priv, priv->mt753x_smi_addr, 0x10, data >> 16);
 410 }
 411
 412 static void mt753x_reg_rmw(struct mtk_eth_priv *priv, u32 reg, u32 clr,
 413                            u32 set)
 414 {
 415         u32 val;
 416
 417         mt753x_reg_read(priv, reg, &val);
 418         val &= ~clr;
 419         val |= set;
 420         mt753x_reg_write(priv, reg, val);
 421 }
 422
 423 /* Indirect MDIO clause 22/45 access */
 424 static int mt7531_mii_rw(struct mtk_eth_priv *priv, int phy, int reg, u16 data,
 425                          u32 cmd, u32 st)
 426 {
 427         ulong timeout;
 428         u32 val, timeout_ms;
 429         int ret = 0;
 430
 431         val = (st << MDIO_ST_S) |
 432               ((cmd << MDIO_CMD_S) & MDIO_CMD_M) |
 433               ((phy << MDIO_PHY_ADDR_S) & MDIO_PHY_ADDR_M) |
 434               ((reg << MDIO_REG_ADDR_S) & MDIO_REG_ADDR_M);
 435
 436         if (cmd == MDIO_CMD_WRITE || cmd == MDIO_CMD_ADDR)
 437                 val |= data & MDIO_RW_DATA_M;
 438
 439         mt753x_reg_write(priv, MT7531_PHY_IAC, val | PHY_ACS_ST);
 440
 441         timeout_ms = 100;
 442         timeout = get_timer(0);
 443         while (1) {
 444                 mt753x_reg_read(priv, MT7531_PHY_IAC, &val);
 445
 446                 if ((val & PHY_ACS_ST) == 0)
 447                         break;
 448
 449                 if (get_timer(timeout) > timeout_ms)
 450                         return -ETIMEDOUT;
 451         }
 452
 453         if (cmd == MDIO_CMD_READ || cmd == MDIO_CMD_READ_C45) {
 454                 mt753x_reg_read(priv, MT7531_PHY_IAC, &val);
 455                 ret = val & MDIO_RW_DATA_M;
 456         }
 457
 458         return ret;
 459 }
 460
 461 static int mt7531_mii_ind_read(struct mtk_eth_priv *priv, u8 phy, u8 reg)
 462 {
 463         u8 phy_addr;
 464
 465         if (phy >= MT753X_NUM_PHYS)
 466                 return -EINVAL;
 467
 468         phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, phy);
 469
 470         return mt7531_mii_rw(priv, phy_addr, reg, 0, MDIO_CMD_READ,
 471                              MDIO_ST_C22);
 472 }
 473
 474 static int mt7531_mii_ind_write(struct mtk_eth_priv *priv, u8 phy, u8 reg,
 475                                 u16 val)
 476 {
 477         u8 phy_addr;
 478
 479         if (phy >= MT753X_NUM_PHYS)
 480                 return -EINVAL;
 481
 482         phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, phy);
 483
 484         return mt7531_mii_rw(priv, phy_addr, reg, val, MDIO_CMD_WRITE,
 485                              MDIO_ST_C22);
 486 }
 487
 488 int mt7531_mmd_ind_read(struct mtk_eth_priv *priv, u8 addr, u8 devad, u16 reg)
 489 {
 490         u8 phy_addr;
 491         int ret;
 492
 493         if (addr >= MT753X_NUM_PHYS)
 494                 return -EINVAL;
 495
 496         phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, addr);
 497
 498         ret = mt7531_mii_rw(priv, phy_addr, devad, reg, MDIO_CMD_ADDR,
 499                             MDIO_ST_C45);
 500         if (ret)
 501                 return ret;
 502
 503         return mt7531_mii_rw(priv, phy_addr, devad, 0, MDIO_CMD_READ_C45,
 504                              MDIO_ST_C45);
 505 }
 506
 507 static int mt7531_mmd_ind_write(struct mtk_eth_priv *priv, u8 addr, u8 devad,
 508                                 u16 reg, u16 val)
 509 {
 510         u8 phy_addr;
 511         int ret;
 512
 513         if (addr >= MT753X_NUM_PHYS)
 514                 return 0;
 515
 516         phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, addr);
 517
 518         ret = mt7531_mii_rw(priv, phy_addr, devad, reg, MDIO_CMD_ADDR,
 519                             MDIO_ST_C45);
 520         if (ret)
 521                 return ret;
 522
 523         return mt7531_mii_rw(priv, phy_addr, devad, val, MDIO_CMD_WRITE,
 524                              MDIO_ST_C45);
 525 }
 526
 527 static int mtk_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
 528 {
 529         struct mtk_eth_priv *priv = bus->priv;
 530
 531         if (devad < 0)
 532                 return priv->mii_read(priv, addr, reg);
 533         else
 534                 return priv->mmd_read(priv, addr, devad, reg);
 535 }
 536
 537 static int mtk_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
 538                           u16 val)
 539 {
 540         struct mtk_eth_priv *priv = bus->priv;
 541
 542         if (devad < 0)
 543                 return priv->mii_write(priv, addr, reg, val);
 544         else
 545                 return priv->mmd_write(priv, addr, devad, reg, val);
 546 }
 547
 548 static int mtk_mdio_register(struct udevice *dev)
 549 {
 550         struct mtk_eth_priv *priv = dev_get_priv(dev);
 551         struct mii_dev *mdio_bus = mdio_alloc();
 552         int ret;
 553
 554         if (!mdio_bus)
 555                 return -ENOMEM;
 556
 557         /* Assign MDIO access APIs according to the switch/phy */
 558         switch (priv->sw) {
 559         case SW_MT7530:
 560                 priv->mii_read = mtk_mii_read;
 561                 priv->mii_write = mtk_mii_write;
 562                 priv->mmd_read = mtk_mmd_ind_read;
 563                 priv->mmd_write = mtk_mmd_ind_write;
 564                 break;
 565         case SW_MT7531:
 566                 priv->mii_read = mt7531_mii_ind_read;
 567                 priv->mii_write = mt7531_mii_ind_write;
 568                 priv->mmd_read = mt7531_mmd_ind_read;
 569                 priv->mmd_write = mt7531_mmd_ind_write;
 570                 break;
 571         default:
 572                 priv->mii_read = mtk_mii_read;
 573                 priv->mii_write = mtk_mii_write;
 574                 priv->mmd_read = mtk_mmd_read;
 575                 priv->mmd_write = mtk_mmd_write;
 576         }
 577
 578         mdio_bus->read = mtk_mdio_read;
 579         mdio_bus->write = mtk_mdio_write;
 580         snprintf(mdio_bus->name, sizeof(mdio_bus->name), dev->name);
 581
 582         mdio_bus->priv = (void *)priv;
 583
 584         ret = mdio_register(mdio_bus);
 585
 586         if (ret)
 587                 return ret;
 588
 589         priv->mdio_bus = mdio_bus;
 590
 591         return 0;
 592 }
 593
 594 static int mt753x_core_reg_read(struct mtk_eth_priv *priv, u32 reg)
 595 {
 596         u8 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, 0);
 597
 598         return priv->mmd_read(priv, phy_addr, 0x1f, reg);
 599 }
 600
 601 static void mt753x_core_reg_write(struct mtk_eth_priv *priv, u32 reg, u32 val)
 602 {
 603         u8 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, 0);
 604
 605         priv->mmd_write(priv, phy_addr, 0x1f, reg, val);
 606 }
 607
 608 static int mt7530_pad_clk_setup(struct mtk_eth_priv *priv, int mode)
 609 {
 610         u32 ncpo1, ssc_delta;
 611
 612         switch (mode) {
 613         case PHY_INTERFACE_MODE_RGMII:
 614                 ncpo1 = 0x0c80;
 615                 ssc_delta = 0x87;
 616                 break;
 617         default:
 618                 printf("error: xMII mode %d not supported\n", mode);
 619                 return -EINVAL;
 620         }
 621
 622         /* Disable MT7530 core clock */
 623         mt753x_core_reg_write(priv, CORE_TRGMII_GSW_CLK_CG, 0);
 624
 625         /* Disable MT7530 PLL */
 626         mt753x_core_reg_write(priv, CORE_GSWPLL_GRP1,
 627                               (2 << RG_GSWPLL_POSDIV_200M_S) |
 628                               (32 << RG_GSWPLL_FBKDIV_200M_S));
 629
 630         /* For MT7530 core clock = 500Mhz */
 631         mt753x_core_reg_write(priv, CORE_GSWPLL_GRP2,
 632                               (1 << RG_GSWPLL_POSDIV_500M_S) |
 633                               (25 << RG_GSWPLL_FBKDIV_500M_S));
 634
 635         /* Enable MT7530 PLL */
 636         mt753x_core_reg_write(priv, CORE_GSWPLL_GRP1,
 637                               (2 << RG_GSWPLL_POSDIV_200M_S) |
 638                               (32 << RG_GSWPLL_FBKDIV_200M_S) |
 639                               RG_GSWPLL_EN_PRE);
 640
 641         udelay(20);
 642
 643         mt753x_core_reg_write(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 644
 645         /* Setup the MT7530 TRGMII Tx Clock */
 646         mt753x_core_reg_write(priv, CORE_PLL_GROUP5, ncpo1);
 647         mt753x_core_reg_write(priv, CORE_PLL_GROUP6, 0);
 648         mt753x_core_reg_write(priv, CORE_PLL_GROUP10, ssc_delta);
 649         mt753x_core_reg_write(priv, CORE_PLL_GROUP11, ssc_delta);
 650         mt753x_core_reg_write(priv, CORE_PLL_GROUP4, RG_SYSPLL_DDSFBK_EN |
 651                               RG_SYSPLL_BIAS_EN | RG_SYSPLL_BIAS_LPF_EN);
 652
 653         mt753x_core_reg_write(priv, CORE_PLL_GROUP2,
 654                               RG_SYSPLL_EN_NORMAL | RG_SYSPLL_VODEN |
 655                               (1 << RG_SYSPLL_POSDIV_S));
 656
 657         mt753x_core_reg_write(priv, CORE_PLL_GROUP7,
 658                               RG_LCDDS_PCW_NCPO_CHG | (3 << RG_LCCDS_C_S) |
 659                               RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 660
 661         /* Enable MT7530 core clock */
 662         mt753x_core_reg_write(priv, CORE_TRGMII_GSW_CLK_CG,
 663                               REG_GSWCK_EN | REG_TRGMIICK_EN);
 664
 665         return 0;
 666 }
 667
 668 static int mt7530_setup(struct mtk_eth_priv *priv)
 669 {
 670         u16 phy_addr, phy_val;
 671         u32 val;
 672         int i;
 673
 674         /* Select 250MHz clk for RGMII mode */
 675         mtk_ethsys_rmw(priv, ETHSYS_CLKCFG0_REG,
 676                        ETHSYS_TRGMII_CLK_SEL362_5, 0);
 677
 678         /* Modify HWTRAP first to allow direct access to internal PHYs */
 679         mt753x_reg_read(priv, HWTRAP_REG, &val);
 680         val |= CHG_TRAP;
 681         val &= ~C_MDIO_BPS;
 682         mt753x_reg_write(priv, MHWTRAP_REG, val);
 683
 684         /* Calculate the phy base address */
 685         val = ((val & SMI_ADDR_M) >> SMI_ADDR_S) << 3;
 686         priv->mt753x_phy_base = (val | 0x7) + 1;
 687
 688         /* Turn off PHYs */
 689         for (i = 0; i < MT753X_NUM_PHYS; i++) {
 690                 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, i);
 691                 phy_val = priv->mii_read(priv, phy_addr, MII_BMCR);
 692                 phy_val |= BMCR_PDOWN;
 693                 priv->mii_write(priv, phy_addr, MII_BMCR, phy_val);
 694         }
 695
 696         /* Force MAC link down before reset */
 697         mt753x_reg_write(priv, PMCR_REG(5), FORCE_MODE);
 698         mt753x_reg_write(priv, PMCR_REG(6), FORCE_MODE);
 699
 700         /* MT7530 reset */
 701         mt753x_reg_write(priv, SYS_CTRL_REG, SW_SYS_RST | SW_REG_RST);
 702         udelay(100);
 703
 704         val = (IPG_96BIT_WITH_SHORT_IPG << IPG_CFG_S) |
 705               MAC_MODE | FORCE_MODE |
 706               MAC_TX_EN | MAC_RX_EN |
 707               BKOFF_EN | BACKPR_EN |
 708               (SPEED_1000M << FORCE_SPD_S) |
 709               FORCE_DPX | FORCE_LINK;
 710
 711         /* MT7530 Port6: Forced 1000M/FD, FC disabled */
 712         mt753x_reg_write(priv, PMCR_REG(6), val);
 713
 714         /* MT7530 Port5: Forced link down */
 715         mt753x_reg_write(priv, PMCR_REG(5), FORCE_MODE);
 716
 717         /* MT7530 Port6: Set to RGMII */
 718         mt753x_reg_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_M, P6_INTF_MODE_RGMII);
 719
 720         /* Hardware Trap: Enable Port6, Disable Port5 */
 721         mt753x_reg_read(priv, HWTRAP_REG, &val);
 722         val |= CHG_TRAP | LOOPDET_DIS | P5_INTF_DIS |
 723                (P5_INTF_SEL_GMAC5 << P5_INTF_SEL_S) |
 724                (P5_INTF_MODE_RGMII << P5_INTF_MODE_S);
 725         val &= ~(C_MDIO_BPS | P6_INTF_DIS);
 726         mt753x_reg_write(priv, MHWTRAP_REG, val);
 727
 728         /* Setup switch core pll */
 729         mt7530_pad_clk_setup(priv, priv->phy_interface);
 730
 731         /* Lower Tx Driving for TRGMII path */
 732         for (i = 0 ; i < NUM_TRGMII_CTRL ; i++)
 733                 mt753x_reg_write(priv, MT7530_TRGMII_TD_ODT(i),
 734                                  (8 << TD_DM_DRVP_S) | (8 << TD_DM_DRVN_S));
 735
 736         for (i = 0 ; i < NUM_TRGMII_CTRL; i++)
 737                 mt753x_reg_rmw(priv, MT7530_TRGMII_RD(i), RD_TAP_M, 16);
 738
 739         /* Turn on PHYs */
 740         for (i = 0; i < MT753X_NUM_PHYS; i++) {
 741                 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, i);
 742                 phy_val = priv->mii_read(priv, phy_addr, MII_BMCR);
 743                 phy_val &= ~BMCR_PDOWN;
 744                 priv->mii_write(priv, phy_addr, MII_BMCR, phy_val);
 745         }
 746
 747         return 0;
 748 }
 749
 750 static void mt7531_core_pll_setup(struct mtk_eth_priv *priv, int mcm)
 751 {
 752         /* Step 1 : Disable MT7531 COREPLL */
 753         mt753x_reg_rmw(priv, MT7531_PLLGP_EN, EN_COREPLL, 0);
 754
 755         /* Step 2: switch to XTAL output */
 756         mt753x_reg_rmw(priv, MT7531_PLLGP_EN, SW_CLKSW, SW_CLKSW);
 757
 758         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_EN, 0);
 759
 760         /* Step 3: disable PLLGP and enable program PLLGP */
 761         mt753x_reg_rmw(priv, MT7531_PLLGP_EN, SW_PLLGP, SW_PLLGP);
 762
 763         /* Step 4: program COREPLL output frequency to 500MHz */
 764         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_POSDIV_M,
 765                        2 << RG_COREPLL_POSDIV_S);
 766         udelay(25);
 767
 768         /* Currently, support XTAL 25Mhz only */
 769         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_SDM_PCW_M,
 770                        0x140000 << RG_COREPLL_SDM_PCW_S);
 771
 772         /* Set feedback divide ratio update signal to high */
 773         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_SDM_PCW_CHG,
 774                        RG_COREPLL_SDM_PCW_CHG);
 775
 776         /* Wait for at least 16 XTAL clocks */
 777         udelay(10);
 778
 779         /* Step 5: set feedback divide ratio update signal to low */
 780         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_SDM_PCW_CHG, 0);
 781
 782         /* add enable 325M clock for SGMII */
 783         mt753x_reg_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 784
 785         /* add enable 250SSC clock for RGMII */
 786         mt753x_reg_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 787
 788         /*Step 6: Enable MT7531 PLL */
 789         mt753x_reg_rmw(priv, MT7531_PLLGP_CR0, RG_COREPLL_EN, RG_COREPLL_EN);
 790
 791         mt753x_reg_rmw(priv, MT7531_PLLGP_EN, EN_COREPLL, EN_COREPLL);
 792
 793         udelay(25);
 794 }
 795
 796 static int mt7531_port_sgmii_init(struct mtk_eth_priv *priv,
 797                                   u32 port)
 798 {
 799         if (port != 5 && port != 6) {
 800                 printf("mt7531: port %d is not a SGMII port\n", port);
 801                 return -EINVAL;
 802         }
 803
 804         /* Set SGMII GEN2 speed(2.5G) */
 805         mt753x_reg_rmw(priv, MT7531_PHYA_CTRL_SIGNAL3(port),
 806                        SGMSYS_SPEED_2500, SGMSYS_SPEED_2500);
 807
 808         /* Disable SGMII AN */
 809         mt753x_reg_rmw(priv, MT7531_PCS_CONTROL_1(port),
 810                        SGMII_AN_ENABLE, 0);
 811
 812         /* SGMII force mode setting */
 813         mt753x_reg_write(priv, MT7531_SGMII_MODE(port), SGMII_FORCE_MODE);
 814
 815         /* Release PHYA power down state */
 816         mt753x_reg_rmw(priv, MT7531_QPHY_PWR_STATE_CTRL(port),
 817                        SGMII_PHYA_PWD, 0);
 818
 819         return 0;
 820 }
 821
 822 static int mt7531_port_rgmii_init(struct mtk_eth_priv *priv, u32 port)
 823 {
 824         u32 val;
 825
 826         if (port != 5) {
 827                 printf("error: RGMII mode is not available for port %d\n",
 828                        port);
 829                 return -EINVAL;
 830         }
 831
 832         mt753x_reg_read(priv, MT7531_CLKGEN_CTRL, &val);
 833         val |= GP_CLK_EN;
 834         val &= ~GP_MODE_M;
 835         val |= GP_MODE_RGMII << GP_MODE_S;
 836         val |= TXCLK_NO_REVERSE;
 837         val |= RXCLK_NO_DELAY;
 838         val &= ~CLK_SKEW_IN_M;
 839         val |= CLK_SKEW_IN_NO_CHANGE << CLK_SKEW_IN_S;
 840         val &= ~CLK_SKEW_OUT_M;
 841         val |= CLK_SKEW_OUT_NO_CHANGE << CLK_SKEW_OUT_S;
 842         mt753x_reg_write(priv, MT7531_CLKGEN_CTRL, val);
 843
 844         return 0;
 845 }
 846
 847 static void mt7531_phy_setting(struct mtk_eth_priv *priv)
 848 {
 849         int i;
 850         u32 val;
 851
 852         for (i = 0; i < MT753X_NUM_PHYS; i++) {
 853                 /* Enable HW auto downshift */
 854                 priv->mii_write(priv, i, 0x1f, 0x1);
 855                 val = priv->mii_read(priv, i, PHY_EXT_REG_14);
 856                 val |= PHY_EN_DOWN_SHFIT;
 857                 priv->mii_write(priv, i, PHY_EXT_REG_14, val);
 858
 859                 /* PHY link down power saving enable */
 860                 val = priv->mii_read(priv, i, PHY_EXT_REG_17);
 861                 val |= PHY_LINKDOWN_POWER_SAVING_EN;
 862                 priv->mii_write(priv, i, PHY_EXT_REG_17, val);
 863
 864                 val = priv->mmd_read(priv, i, 0x1e, PHY_DEV1E_REG_0C6);
 865                 val &= ~PHY_POWER_SAVING_M;
 866                 val |= PHY_POWER_SAVING_TX << PHY_POWER_SAVING_S;
 867                 priv->mmd_write(priv, i, 0x1e, PHY_DEV1E_REG_0C6, val);
 868         }
 869 }
 870
 871 static int mt7531_setup(struct mtk_eth_priv *priv)
 872 {
 873         u16 phy_addr, phy_val;
 874         u32 val;
 875         u32 pmcr;
 876         u32 port5_sgmii;
 877         int i;
 878
 879         priv->mt753x_phy_base = (priv->mt753x_smi_addr + 1) &
 880                                 MT753X_SMI_ADDR_MASK;
 881
 882         /* Turn off PHYs */
 883         for (i = 0; i < MT753X_NUM_PHYS; i++) {
 884                 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, i);
 885                 phy_val = priv->mii_read(priv, phy_addr, MII_BMCR);
 886                 phy_val |= BMCR_PDOWN;
 887                 priv->mii_write(priv, phy_addr, MII_BMCR, phy_val);
 888         }
 889
 890         /* Force MAC link down before reset */
 891         mt753x_reg_write(priv, PMCR_REG(5), FORCE_MODE_LNK);
 892         mt753x_reg_write(priv, PMCR_REG(6), FORCE_MODE_LNK);
 893
 894         /* Switch soft reset */
 895         mt753x_reg_write(priv, SYS_CTRL_REG, SW_SYS_RST | SW_REG_RST);
 896         udelay(100);
 897
 898         /* Enable MDC input Schmitt Trigger */
 899         mt753x_reg_rmw(priv, MT7531_SMT0_IOLB, SMT_IOLB_5_SMI_MDC_EN,
 900                        SMT_IOLB_5_SMI_MDC_EN);
 901
 902         mt7531_core_pll_setup(priv, priv->mcm);
 903
 904         mt753x_reg_read(priv, MT7531_TOP_SIG_SR, &val);
 905         port5_sgmii = !!(val & PAD_DUAL_SGMII_EN);
 906
 907         /* port5 support either RGMII or SGMII, port6 only support SGMII. */
 908         switch (priv->phy_interface) {
 909         case PHY_INTERFACE_MODE_RGMII:
 910                 if (!port5_sgmii)
 911                         mt7531_port_rgmii_init(priv, 5);
 912                 break;
 913         case PHY_INTERFACE_MODE_SGMII:
 914                 mt7531_port_sgmii_init(priv, 6);
 915                 if (port5_sgmii)
 916                         mt7531_port_sgmii_init(priv, 5);
 917                 break;
 918         default:
 919                 break;
 920         }
 921
 922         pmcr = MT7531_FORCE_MODE |
 923                (IPG_96BIT_WITH_SHORT_IPG << IPG_CFG_S) |
 924                MAC_MODE | MAC_TX_EN | MAC_RX_EN |
 925                BKOFF_EN | BACKPR_EN |
 926                FORCE_RX_FC | FORCE_TX_FC |
 927                (SPEED_1000M << FORCE_SPD_S) | FORCE_DPX |
 928                FORCE_LINK;
 929
 930         mt753x_reg_write(priv, PMCR_REG(5), pmcr);
 931         mt753x_reg_write(priv, PMCR_REG(6), pmcr);
 932
 933         /* Turn on PHYs */
 934         for (i = 0; i < MT753X_NUM_PHYS; i++) {
 935                 phy_addr = MT753X_PHY_ADDR(priv->mt753x_phy_base, i);
 936                 phy_val = priv->mii_read(priv, phy_addr, MII_BMCR);
 937                 phy_val &= ~BMCR_PDOWN;
 938                 priv->mii_write(priv, phy_addr, MII_BMCR, phy_val);
 939         }
 940
 941         mt7531_phy_setting(priv);
 942
 943         /* Enable Internal PHYs */
 944         val = mt753x_core_reg_read(priv, CORE_PLL_GROUP4);
 945         val |= MT7531_BYPASS_MODE;
 946         val &= ~MT7531_POWER_ON_OFF;
 947         mt753x_core_reg_write(priv, CORE_PLL_GROUP4, val);
 948
 949         return 0;
 950 }
 951
 952 int mt753x_switch_init(struct mtk_eth_priv *priv)
 953 {
 954         int ret;
 955         int i;
 956
 957         /* Global reset switch */
 958         if (priv->mcm) {
 959                 reset_assert(&priv->rst_mcm);
 960                 udelay(1000);
 961                 reset_deassert(&priv->rst_mcm);
 962                 mdelay(1000);
 963         } else if (dm_gpio_is_valid(&priv->rst_gpio)) {
 964                 dm_gpio_set_value(&priv->rst_gpio, 0);
 965                 udelay(1000);
 966                 dm_gpio_set_value(&priv->rst_gpio, 1);
 967                 mdelay(1000);
 968         }
 969
 970         ret = priv->switch_init(priv);
 971         if (ret)
 972                 return ret;
 973
 974         /* Set port isolation */
 975         for (i = 0; i < MT753X_NUM_PORTS; i++) {
 976                 /* Set port matrix mode */
 977                 if (i != 6)
 978                         mt753x_reg_write(priv, PCR_REG(i),
 979                                          (0x40 << PORT_MATRIX_S));
 980                 else
 981                         mt753x_reg_write(priv, PCR_REG(i),
 982                                          (0x3f << PORT_MATRIX_S));
 983
 984                 /* Set port mode to user port */
 985                 mt753x_reg_write(priv, PVC_REG(i),
 986                                  (0x8100 << STAG_VPID_S) |
 987                                  (VLAN_ATTR_USER << VLAN_ATTR_S));
 988         }
 989
 990         return 0;
 991 }
 992
 993 static void mtk_phy_link_adjust(struct mtk_eth_priv *priv)
 994 {
 995         u16 lcl_adv = 0, rmt_adv = 0;
 996         u8 flowctrl;
 997         u32 mcr;
 998
 999         mcr = (IPG_96BIT_WITH_SHORT_IPG << IPG_CFG_S) |
1000               (MAC_RX_PKT_LEN_1536 << MAC_RX_PKT_LEN_S) |
1001               MAC_MODE | FORCE_MODE |
1002               MAC_TX_EN | MAC_RX_EN |
1003               BKOFF_EN | BACKPR_EN;
1004
1005         switch (priv->phydev->speed) {
1006         case SPEED_10:
1007                 mcr |= (SPEED_10M << FORCE_SPD_S);
1008                 break;
1009         case SPEED_100:
1010                 mcr |= (SPEED_100M << FORCE_SPD_S);
1011                 break;
1012         case SPEED_1000:
1013                 mcr |= (SPEED_1000M << FORCE_SPD_S);
1014                 break;
1015         };
1016
1017         if (priv->phydev->link)
1018                 mcr |= FORCE_LINK;
1019
1020         if (priv->phydev->duplex) {
1021                 mcr |= FORCE_DPX;
1022
1023                 if (priv->phydev->pause)
1024                         rmt_adv = LPA_PAUSE_CAP;
1025                 if (priv->phydev->asym_pause)
1026                         rmt_adv |= LPA_PAUSE_ASYM;
1027
1028                 if (priv->phydev->advertising & ADVERTISED_Pause)
1029                         lcl_adv |= ADVERTISE_PAUSE_CAP;
1030                 if (priv->phydev->advertising & ADVERTISED_Asym_Pause)
1031                         lcl_adv |= ADVERTISE_PAUSE_ASYM;
1032
1033                 flowctrl = mii_resolve_flowctrl_fdx(lcl_adv, rmt_adv);
1034
1035                 if (flowctrl & FLOW_CTRL_TX)
1036                         mcr |= FORCE_TX_FC;
1037                 if (flowctrl & FLOW_CTRL_RX)
1038                         mcr |= FORCE_RX_FC;
1039
1040                 debug("rx pause %s, tx pause %s\n",
1041                       flowctrl & FLOW_CTRL_RX ? "enabled" : "disabled",
1042                       flowctrl & FLOW_CTRL_TX ? "enabled" : "disabled");
1043         }
1044
1045         mtk_gmac_write(priv, GMAC_PORT_MCR(priv->gmac_id), mcr);
1046 }
1047
1048 static int mtk_phy_start(struct mtk_eth_priv *priv)
1049 {
1050         struct phy_device *phydev = priv->phydev;
1051         int ret;
1052
1053         ret = phy_startup(phydev);
1054
1055         if (ret) {
1056                 debug("Could not initialize PHY %s\n", phydev->dev->name);
1057                 return ret;
1058         }
1059
1060         if (!phydev->link) {
1061                 debug("%s: link down.\n", phydev->dev->name);
1062                 return 0;
1063         }
1064
1065         mtk_phy_link_adjust(priv);
1066
1067         debug("Speed: %d, %s duplex%s\n", phydev->speed,
1068               (phydev->duplex) ? "full" : "half",
1069               (phydev->port == PORT_FIBRE) ? ", fiber mode" : "");
1070
1071         return 0;
1072 }
1073
1074 static int mtk_phy_probe(struct udevice *dev)
1075 {
1076         struct mtk_eth_priv *priv = dev_get_priv(dev);
1077         struct phy_device *phydev;
1078
1079         phydev = phy_connect(priv->mdio_bus, priv->phy_addr, dev,
1080                              priv->phy_interface);
1081         if (!phydev)
1082                 return -ENODEV;
1083
1084         phydev->supported &= PHY_GBIT_FEATURES;
1085         phydev->advertising = phydev->supported;
1086
1087         priv->phydev = phydev;
1088         phy_config(phydev);
1089
1090         return 0;
1091 }
1092
1093 static void mtk_sgmii_init(struct mtk_eth_priv *priv)
1094 {
1095         /* Set SGMII GEN2 speed(2.5G) */
1096         clrsetbits_le32(priv->sgmii_base + SGMSYS_GEN2_SPEED,
1097                         SGMSYS_SPEED_2500, SGMSYS_SPEED_2500);
1098
1099         /* Disable SGMII AN */
1100         clrsetbits_le32(priv->sgmii_base + SGMSYS_PCS_CONTROL_1,
1101                         SGMII_AN_ENABLE, 0);
1102
1103         /* SGMII force mode setting */
1104         writel(SGMII_FORCE_MODE, priv->sgmii_base + SGMSYS_SGMII_MODE);
1105
1106         /* Release PHYA power down state */
1107         clrsetbits_le32(priv->sgmii_base + SGMSYS_QPHY_PWR_STATE_CTRL,
1108                         SGMII_PHYA_PWD, 0);
1109 }
1110
1111 static void mtk_mac_init(struct mtk_eth_priv *priv)
1112 {
1113         int i, ge_mode = 0;
1114         u32 mcr;
1115
1116         switch (priv->phy_interface) {
1117         case PHY_INTERFACE_MODE_RGMII_RXID:
1118         case PHY_INTERFACE_MODE_RGMII:
1119                 ge_mode = GE_MODE_RGMII;
1120                 break;
1121         case PHY_INTERFACE_MODE_SGMII:
1122                 ge_mode = GE_MODE_RGMII;
1123                 mtk_ethsys_rmw(priv, ETHSYS_SYSCFG0_REG, SYSCFG0_SGMII_SEL_M,
1124                                SYSCFG0_SGMII_SEL(priv->gmac_id));
1125                 mtk_sgmii_init(priv);
1126                 break;
1127         case PHY_INTERFACE_MODE_MII:
1128         case PHY_INTERFACE_MODE_GMII:
1129                 ge_mode = GE_MODE_MII;
1130                 break;
1131         case PHY_INTERFACE_MODE_RMII:
1132                 ge_mode = GE_MODE_RMII;
1133                 break;
1134         default:
1135                 break;
1136         }
1137
1138         /* set the gmac to the right mode */
1139         mtk_ethsys_rmw(priv, ETHSYS_SYSCFG0_REG,
1140                        SYSCFG0_GE_MODE_M << SYSCFG0_GE_MODE_S(priv->gmac_id),
1141                        ge_mode << SYSCFG0_GE_MODE_S(priv->gmac_id));
1142
1143         if (priv->force_mode) {
1144                 mcr = (IPG_96BIT_WITH_SHORT_IPG << IPG_CFG_S) |
1145                       (MAC_RX_PKT_LEN_1536 << MAC_RX_PKT_LEN_S) |
1146                       MAC_MODE | FORCE_MODE |
1147                       MAC_TX_EN | MAC_RX_EN |
1148                       BKOFF_EN | BACKPR_EN |
1149                       FORCE_LINK;
1150
1151                 switch (priv->speed) {
1152                 case SPEED_10:
1153                         mcr |= SPEED_10M << FORCE_SPD_S;
1154                         break;
1155                 case SPEED_100:
1156                         mcr |= SPEED_100M << FORCE_SPD_S;
1157                         break;
1158                 case SPEED_1000:
1159                         mcr |= SPEED_1000M << FORCE_SPD_S;
1160                         break;
1161                 }
1162
1163                 if (priv->duplex)
1164                         mcr |= FORCE_DPX;
1165
1166                 mtk_gmac_write(priv, GMAC_PORT_MCR(priv->gmac_id), mcr);
1167         }
1168
1169         if (priv->soc == SOC_MT7623) {
1170                 /* Lower Tx Driving for TRGMII path */
1171                 for (i = 0 ; i < NUM_TRGMII_CTRL; i++)
1172                         mtk_gmac_write(priv, GMAC_TRGMII_TD_ODT(i),
1173                                        (8 << TD_DM_DRVP_S) |
1174                                        (8 << TD_DM_DRVN_S));
1175
1176                 mtk_gmac_rmw(priv, GMAC_TRGMII_RCK_CTRL, 0,
1177                              RX_RST | RXC_DQSISEL);
1178                 mtk_gmac_rmw(priv, GMAC_TRGMII_RCK_CTRL, RX_RST, 0);
1179         }
1180 }
1181
1182 static void mtk_eth_fifo_init(struct mtk_eth_priv *priv)
1183 {
1184         char *pkt_base = priv->pkt_pool;
1185         int i;
1186
1187         mtk_pdma_rmw(priv, PDMA_GLO_CFG_REG, 0xffff0000, 0);
1188         udelay(500);
1189
1190         memset(priv->tx_ring_noc, 0, NUM_TX_DESC * sizeof(struct pdma_txdesc));
1191         memset(priv->rx_ring_noc, 0, NUM_RX_DESC * sizeof(struct pdma_rxdesc));
1192         memset(priv->pkt_pool, 0, TOTAL_PKT_BUF_SIZE);
1193
1194         flush_dcache_range((ulong)pkt_base,
1195                            (ulong)(pkt_base + TOTAL_PKT_BUF_SIZE));
1196
1197         priv->rx_dma_owner_idx0 = 0;
1198         priv->tx_cpu_owner_idx0 = 0;
1199
1200         for (i = 0; i < NUM_TX_DESC; i++) {
1201                 priv->tx_ring_noc[i].txd_info2.LS0 = 1;
1202                 priv->tx_ring_noc[i].txd_info2.DDONE = 1;
1203                 priv->tx_ring_noc[i].txd_info4.FPORT = priv->gmac_id + 1;
1204
1205                 priv->tx_ring_noc[i].txd_info1.SDP0 = virt_to_phys(pkt_base);
1206                 pkt_base += PKTSIZE_ALIGN;
1207         }
1208
1209         for (i = 0; i < NUM_RX_DESC; i++) {
1210                 priv->rx_ring_noc[i].rxd_info2.PLEN0 = PKTSIZE_ALIGN;
1211                 priv->rx_ring_noc[i].rxd_info1.PDP0 = virt_to_phys(pkt_base);
1212                 pkt_base += PKTSIZE_ALIGN;
1213         }
1214
1215         mtk_pdma_write(priv, TX_BASE_PTR_REG(0),
1216                        virt_to_phys(priv->tx_ring_noc));
1217         mtk_pdma_write(priv, TX_MAX_CNT_REG(0), NUM_TX_DESC);
1218         mtk_pdma_write(priv, TX_CTX_IDX_REG(0), priv->tx_cpu_owner_idx0);
1219
1220         mtk_pdma_write(priv, RX_BASE_PTR_REG(0),
1221                        virt_to_phys(priv->rx_ring_noc));
1222         mtk_pdma_write(priv, RX_MAX_CNT_REG(0), NUM_RX_DESC);
1223         mtk_pdma_write(priv, RX_CRX_IDX_REG(0), NUM_RX_DESC - 1);
1224
1225         mtk_pdma_write(priv, PDMA_RST_IDX_REG, RST_DTX_IDX0 | RST_DRX_IDX0);
1226 }
1227
1228 static int mtk_eth_start(struct udevice *dev)
1229 {
1230         struct mtk_eth_priv *priv = dev_get_priv(dev);
1231         int ret;
1232
1233         /* Reset FE */
1234         reset_assert(&priv->rst_fe);
1235         udelay(1000);
1236         reset_deassert(&priv->rst_fe);
1237         mdelay(10);
1238
1239         /* Packets forward to PDMA */
1240         mtk_gdma_write(priv, priv->gmac_id, GDMA_IG_CTRL_REG, GDMA_FWD_TO_CPU);
1241
1242         if (priv->gmac_id == 0)
1243                 mtk_gdma_write(priv, 1, GDMA_IG_CTRL_REG, GDMA_FWD_DISCARD);
1244         else
1245                 mtk_gdma_write(priv, 0, GDMA_IG_CTRL_REG, GDMA_FWD_DISCARD);
1246
1247         udelay(500);
1248
1249         mtk_eth_fifo_init(priv);
1250
1251         /* Start PHY */
1252         if (priv->sw == SW_NONE) {
1253                 ret = mtk_phy_start(priv);
1254                 if (ret)
1255                         return ret;
1256         }
1257
1258         mtk_pdma_rmw(priv, PDMA_GLO_CFG_REG, 0,
1259                      TX_WB_DDONE | RX_DMA_EN | TX_DMA_EN);
1260         udelay(500);
1261
1262         return 0;
1263 }
1264
1265 static void mtk_eth_stop(struct udevice *dev)
1266 {
1267         struct mtk_eth_priv *priv = dev_get_priv(dev);
1268
1269         mtk_pdma_rmw(priv, PDMA_GLO_CFG_REG,
1270                      TX_WB_DDONE | RX_DMA_EN | TX_DMA_EN, 0);
1271         udelay(500);
1272
1273         wait_for_bit_le32(priv->fe_base + PDMA_BASE + PDMA_GLO_CFG_REG,
1274                           RX_DMA_BUSY | TX_DMA_BUSY, 0, 5000, 0);
1275 }
1276
1277 static int mtk_eth_write_hwaddr(struct udevice *dev)
1278 {
1279         struct eth_pdata *pdata = dev_get_platdata(dev);
1280         struct mtk_eth_priv *priv = dev_get_priv(dev);
1281         unsigned char *mac = pdata->enetaddr;
1282         u32 macaddr_lsb, macaddr_msb;
1283
1284         macaddr_msb = ((u32)mac[0] << 8) | (u32)mac[1];
1285         macaddr_lsb = ((u32)mac[2] << 24) | ((u32)mac[3] << 16) |
1286                       ((u32)mac[4] << 8) | (u32)mac[5];
1287
1288         mtk_gdma_write(priv, priv->gmac_id, GDMA_MAC_MSB_REG, macaddr_msb);
1289         mtk_gdma_write(priv, priv->gmac_id, GDMA_MAC_LSB_REG, macaddr_lsb);
1290
1291         return 0;
1292 }
1293
1294 static int mtk_eth_send(struct udevice *dev, void *packet, int length)
1295 {
1296         struct mtk_eth_priv *priv = dev_get_priv(dev);
1297         u32 idx = priv->tx_cpu_owner_idx0;
1298         void *pkt_base;
1299
1300         if (!priv->tx_ring_noc[idx].txd_info2.DDONE) {
1301                 debug("mtk-eth: TX DMA descriptor ring is full\n");
1302                 return -EPERM;
1303         }
1304
1305         pkt_base = (void *)phys_to_virt(priv->tx_ring_noc[idx].txd_info1.SDP0);
1306         memcpy(pkt_base, packet, length);
1307         flush_dcache_range((ulong)pkt_base, (ulong)pkt_base +
1308                            roundup(length, ARCH_DMA_MINALIGN));
1309
1310         priv->tx_ring_noc[idx].txd_info2.SDL0 = length;
1311         priv->tx_ring_noc[idx].txd_info2.DDONE = 0;
1312
1313         priv->tx_cpu_owner_idx0 = (priv->tx_cpu_owner_idx0 + 1) % NUM_TX_DESC;
1314         mtk_pdma_write(priv, TX_CTX_IDX_REG(0), priv->tx_cpu_owner_idx0);
1315
1316         return 0;
1317 }
1318
1319 static int mtk_eth_recv(struct udevice *dev, int flags, uchar **packetp)
1320 {
1321         struct mtk_eth_priv *priv = dev_get_priv(dev);
1322         u32 idx = priv->rx_dma_owner_idx0;
1323         uchar *pkt_base;
1324         u32 length;
1325
1326         if (!priv->rx_ring_noc[idx].rxd_info2.DDONE) {
1327                 debug("mtk-eth: RX DMA descriptor ring is empty\n");
1328                 return -EAGAIN;
1329         }
1330
1331         length = priv->rx_ring_noc[idx].rxd_info2.PLEN0;
1332         pkt_base = (void *)phys_to_virt(priv->rx_ring_noc[idx].rxd_info1.PDP0);
1333         invalidate_dcache_range((ulong)pkt_base, (ulong)pkt_base +
1334                                 roundup(length, ARCH_DMA_MINALIGN));
1335
1336         if (packetp)
1337                 *packetp = pkt_base;
1338
1339         return length;
1340 }
1341
1342 static int mtk_eth_free_pkt(struct udevice *dev, uchar *packet, int length)
1343 {
1344         struct mtk_eth_priv *priv = dev_get_priv(dev);
1345         u32 idx = priv->rx_dma_owner_idx0;
1346
1347         priv->rx_ring_noc[idx].rxd_info2.DDONE = 0;
1348         priv->rx_ring_noc[idx].rxd_info2.LS0 = 0;
1349         priv->rx_ring_noc[idx].rxd_info2.PLEN0 = PKTSIZE_ALIGN;
1350
1351         mtk_pdma_write(priv, RX_CRX_IDX_REG(0), idx);
1352         priv->rx_dma_owner_idx0 = (priv->rx_dma_owner_idx0 + 1) % NUM_RX_DESC;
1353
1354         return 0;
1355 }
1356
1357 static int mtk_eth_probe(struct udevice *dev)
1358 {
1359         struct eth_pdata *pdata = dev_get_platdata(dev);
1360         struct mtk_eth_priv *priv = dev_get_priv(dev);
1361         ulong iobase = pdata->iobase;
1362         int ret;
1363
1364         /* Frame Engine Register Base */
1365         priv->fe_base = (void *)iobase;
1366
1367         /* GMAC Register Base */
1368         priv->gmac_base = (void *)(iobase + GMAC_BASE);
1369
1370         /* MDIO register */
1371         ret = mtk_mdio_register(dev);
1372         if (ret)
1373                 return ret;
1374
1375         /* Prepare for tx/rx rings */
1376         priv->tx_ring_noc = (struct pdma_txdesc *)
1377                 noncached_alloc(sizeof(struct pdma_txdesc) * NUM_TX_DESC,
1378                                 ARCH_DMA_MINALIGN);
1379         priv->rx_ring_noc = (struct pdma_rxdesc *)
1380                 noncached_alloc(sizeof(struct pdma_rxdesc) * NUM_RX_DESC,
1381                                 ARCH_DMA_MINALIGN);
1382
1383         /* Set MAC mode */
1384         mtk_mac_init(priv);
1385
1386         /* Probe phy if switch is not specified */
1387         if (priv->sw == SW_NONE)
1388                 return mtk_phy_probe(dev);
1389
1390         /* Initialize switch */
1391         return mt753x_switch_init(priv);
1392 }
1393
1394 static int mtk_eth_remove(struct udevice *dev)
1395 {
1396         struct mtk_eth_priv *priv = dev_get_priv(dev);
1397
1398         /* MDIO unregister */
1399         mdio_unregister(priv->mdio_bus);
1400         mdio_free(priv->mdio_bus);
1401
1402         /* Stop possibly started DMA */
1403         mtk_eth_stop(dev);
1404
1405         return 0;
1406 }
1407
1408 static int mtk_eth_ofdata_to_platdata(struct udevice *dev)
1409 {
1410         struct eth_pdata *pdata = dev_get_platdata(dev);
1411         struct mtk_eth_priv *priv = dev_get_priv(dev);
1412         struct ofnode_phandle_args args;
1413         struct regmap *regmap;
1414         const char *str;
1415         ofnode subnode;
1416         int ret;
1417
1418         priv->soc = dev_get_driver_data(dev);
1419
1420         pdata->iobase = devfdt_get_addr(dev);
1421
1422         /* get corresponding ethsys phandle */
1423         ret = dev_read_phandle_with_args(dev, "mediatek,ethsys", NULL, 0, 0,
1424                                          &args);
1425         if (ret)
1426                 return ret;
1427
1428         regmap = syscon_node_to_regmap(args.node);
1429         if (IS_ERR(regmap))
1430                 return PTR_ERR(regmap);
1431
1432         priv->ethsys_base = regmap_get_range(regmap, 0);
1433         if (!priv->ethsys_base) {
1434                 dev_err(dev, "Unable to find ethsys\n");
1435                 return -ENODEV;
1436         }
1437
1438         /* Reset controllers */
1439         ret = reset_get_by_name(dev, "fe", &priv->rst_fe);
1440         if (ret) {
1441                 printf("error: Unable to get reset ctrl for frame engine\n");
1442                 return ret;
1443         }
1444
1445         priv->gmac_id = dev_read_u32_default(dev, "mediatek,gmac-id", 0);
1446
1447         /* Interface mode is required */
1448         str = dev_read_string(dev, "phy-mode");
1449         if (str) {
1450                 pdata->phy_interface = phy_get_interface_by_name(str);
1451                 priv->phy_interface = pdata->phy_interface;
1452         } else {
1453                 printf("error: phy-mode is not set\n");
1454                 return -EINVAL;
1455         }
1456
1457         /* Force mode or autoneg */
1458         subnode = ofnode_find_subnode(dev_ofnode(dev), "fixed-link");
1459         if (ofnode_valid(subnode)) {
1460                 priv->force_mode = 1;
1461                 priv->speed = ofnode_read_u32_default(subnode, "speed", 0);
1462                 priv->duplex = ofnode_read_bool(subnode, "full-duplex");
1463
1464                 if (priv->speed != SPEED_10 && priv->speed != SPEED_100 &&
1465                     priv->speed != SPEED_1000) {
1466                         printf("error: no valid speed set in fixed-link\n");
1467                         return -EINVAL;
1468                 }
1469         }
1470
1471         if (priv->phy_interface == PHY_INTERFACE_MODE_SGMII) {
1472                 /* get corresponding sgmii phandle */
1473                 ret = dev_read_phandle_with_args(dev, "mediatek,sgmiisys",
1474                                                  NULL, 0, 0, &args);
1475                 if (ret)
1476                         return ret;
1477
1478                 regmap = syscon_node_to_regmap(args.node);
1479
1480                 if (IS_ERR(regmap))
1481                         return PTR_ERR(regmap);
1482
1483                 priv->sgmii_base = regmap_get_range(regmap, 0);
1484
1485                 if (!priv->sgmii_base) {
1486                         dev_err(dev, "Unable to find sgmii\n");
1487                         return -ENODEV;
1488                 }
1489         }
1490
1491         /* check for switch first, otherwise phy will be used */
1492         priv->sw = SW_NONE;
1493         priv->switch_init = NULL;
1494         str = dev_read_string(dev, "mediatek,switch");
1495
1496         if (str) {
1497                 if (!strcmp(str, "mt7530")) {
1498                         priv->sw = SW_MT7530;
1499                         priv->switch_init = mt7530_setup;
1500                         priv->mt753x_smi_addr = MT753X_DFL_SMI_ADDR;
1501                 } else if (!strcmp(str, "mt7531")) {
1502                         priv->sw = SW_MT7531;
1503                         priv->switch_init = mt7531_setup;
1504                         priv->mt753x_smi_addr = MT753X_DFL_SMI_ADDR;
1505                 } else {
1506                         printf("error: unsupported switch\n");
1507                         return -EINVAL;
1508                 }
1509
1510                 priv->mcm = dev_read_bool(dev, "mediatek,mcm");
1511                 if (priv->mcm) {
1512                         ret = reset_get_by_name(dev, "mcm", &priv->rst_mcm);
1513                         if (ret) {
1514                                 printf("error: no reset ctrl for mcm\n");
1515                                 return ret;
1516                         }
1517                 } else {
1518                         gpio_request_by_name(dev, "reset-gpios", 0,
1519                                              &priv->rst_gpio, GPIOD_IS_OUT);
1520                 }
1521         } else {
1522                 ret = dev_read_phandle_with_args(dev, "phy-handle", NULL, 0,
1523                                                  0, &args);
1524                 if (ret) {
1525                         printf("error: phy-handle is not specified\n");
1526                         return ret;
1527                 }
1528
1529                 priv->phy_addr = ofnode_read_s32_default(args.node, "reg", -1);
1530                 if (priv->phy_addr < 0) {
1531                         printf("error: phy address is not specified\n");
1532                         return ret;
1533                 }
1534         }
1535
1536         return 0;
1537 }
1538
1539 static const struct udevice_id mtk_eth_ids[] = {
1540         { .compatible = "mediatek,mt7629-eth", .data = SOC_MT7629 },
1541         { .compatible = "mediatek,mt7623-eth", .data = SOC_MT7623 },
1542         { .compatible = "mediatek,mt7622-eth", .data = SOC_MT7622 },
1543         {}
1544 };
1545
1546 static const struct eth_ops mtk_eth_ops = {
1547         .start = mtk_eth_start,
1548         .stop = mtk_eth_stop,
1549         .send = mtk_eth_send,
1550         .recv = mtk_eth_recv,
1551         .free_pkt = mtk_eth_free_pkt,
1552         .write_hwaddr = mtk_eth_write_hwaddr,
1553 };
1554
1555 U_BOOT_DRIVER(mtk_eth) = {
1556         .name = "mtk-eth",
1557         .id = UCLASS_ETH,
1558         .of_match = mtk_eth_ids,
1559         .ofdata_to_platdata = mtk_eth_ofdata_to_platdata,
1560         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1561         .probe = mtk_eth_probe,
1562         .remove = mtk_eth_remove,
1563         .ops = &mtk_eth_ops,
1564         .priv_auto_alloc_size = sizeof(struct mtk_eth_priv),
1565         .flags = DM_FLAG_ALLOC_PRIV_DMA,
1566 };