drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   4  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <log.h>
  15 #include <malloc.h>
  16 #include <memalign.h>
  17 #include <miiphy.h>
  18 #include <net.h>
  19 #include <netdev.h>
  20 #include <asm/cache.h>
  21 #include <linux/delay.h>
  22 #include <power/regulator.h>
  23
  24 #include <asm/io.h>
  25 #include <linux/errno.h>
  26 #include <linux/compiler.h>
  27
  28 #include <asm/arch/clock.h>
  29 #include <asm/arch/imx-regs.h>
  30 #include <asm/mach-imx/sys_proto.h>
  31 #include <asm-generic/gpio.h>
  32
  33 #include "fec_mxc.h"
  34 #include <eth_phy.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 /*
  39  * Timeout the transfer after 5 mS. This is usually a bit more, since
  40  * the code in the tightloops this timeout is used in adds some overhead.
  41  */
  42 #define FEC_XFER_TIMEOUT        5000
  43
  44 /*
  45  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  46  * 64-byte alignment in the DMA RX FEC buffer.
  47  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  48  * satisfies the alignment on other SoCs (32-bytes)
  49  */
  50 #define FEC_DMA_RX_MINALIGN     64
  51
  52 #ifndef CONFIG_MII
  53 #error "CONFIG_MII has to be defined!"
  54 #endif
  55
  56 #ifndef CONFIG_FEC_XCV_TYPE
  57 #define CONFIG_FEC_XCV_TYPE MII100
  58 #endif
  59
  60 /*
  61  * The i.MX28 operates with packets in big endian. We need to swap them before
  62  * sending and after receiving.
  63  */
  64 #ifdef CONFIG_MX28
  65 #define CONFIG_FEC_MXC_SWAP_PACKET
  66 #endif
  67
  68 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  69
  70 /* Check various alignment issues at compile time */
  71 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  72 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  73 #endif
  74
  75 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  76         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  77 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  78 #endif
  79
  80 #undef DEBUG
  81
  82 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  83 static void swap_packet(uint32_t *packet, int length)
  84 {
  85         int i;
  86
  87         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  88                 packet[i] = __swab32(packet[i]);
  89 }
  90 #endif
  91
  92 /* MII-interface related functions */
  93 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  94                 uint8_t regaddr)
  95 {
  96         uint32_t reg;           /* convenient holder for the PHY register */
  97         uint32_t phy;           /* convenient holder for the PHY */
  98         uint32_t start;
  99         int val;
 100
 101         /*
 102          * reading from any PHY's register is done by properly
 103          * programming the FEC's MII data register.
 104          */
 105         writel(FEC_IEVENT_MII, &eth->ievent);
 106         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 107         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 108
 109         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 110                         phy | reg, &eth->mii_data);
 111
 112         /* wait for the related interrupt */
 113         start = get_timer(0);
 114         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 115                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 116                         printf("Read MDIO failed...\n");
 117                         return -1;
 118                 }
 119         }
 120
 121         /* clear mii interrupt bit */
 122         writel(FEC_IEVENT_MII, &eth->ievent);
 123
 124         /* it's now safe to read the PHY's register */
 125         val = (unsigned short)readl(&eth->mii_data);
 126         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 127               regaddr, val);
 128         return val;
 129 }
 130
 131 #ifndef imx_get_fecclk
 132 u32 __weak imx_get_fecclk(void)
 133 {
 134         return 0;
 135 }
 136 #endif
 137
 138 static int fec_get_clk_rate(void *udev, int idx)
 139 {
 140         struct fec_priv *fec;
 141         struct udevice *dev;
 142         int ret;
 143
 144         if (IS_ENABLED(CONFIG_IMX8) ||
 145             CONFIG_IS_ENABLED(CLK_CCF)) {
 146                 dev = udev;
 147                 if (!dev) {
 148                         ret = uclass_get_device(UCLASS_ETH, idx, &dev);
 149                         if (ret < 0) {
 150                                 debug("Can't get FEC udev: %d\n", ret);
 151                                 return ret;
 152                         }
 153                 }
 154
 155                 fec = dev_get_priv(dev);
 156                 if (fec)
 157                         return fec->clk_rate;
 158
 159                 return -EINVAL;
 160         } else {
 161                 return imx_get_fecclk();
 162         }
 163 }
 164
 165 static void fec_mii_setspeed(struct ethernet_regs *eth)
 166 {
 167         /*
 168          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 169          * and do not drop the Preamble.
 170          *
 171          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 172          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 173          * versions are RAZ there, so just ignore the difference and write the
 174          * register always.
 175          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 176          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 177          * output.
 178          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 179          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 180          * holdtime cannot result in a value greater than 3.
 181          */
 182         u32 pclk;
 183         u32 speed;
 184         u32 hold;
 185         int ret;
 186
 187         ret = fec_get_clk_rate(NULL, 0);
 188         if (ret < 0) {
 189                 printf("Can't find FEC0 clk rate: %d\n", ret);
 190                 return;
 191         }
 192         pclk = ret;
 193         speed = DIV_ROUND_UP(pclk, 5000000);
 194         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 195
 196 #ifdef FEC_QUIRK_ENET_MAC
 197         speed--;
 198 #endif
 199         writel(speed << 1 | hold << 8, &eth->mii_speed);
 200         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 201 }
 202
 203 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 204                 uint8_t regaddr, uint16_t data)
 205 {
 206         uint32_t reg;           /* convenient holder for the PHY register */
 207         uint32_t phy;           /* convenient holder for the PHY */
 208         uint32_t start;
 209
 210         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 211         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 212
 213         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 214                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 215
 216         /* wait for the MII interrupt */
 217         start = get_timer(0);
 218         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 219                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 220                         printf("Write MDIO failed...\n");
 221                         return -1;
 222                 }
 223         }
 224
 225         /* clear MII interrupt bit */
 226         writel(FEC_IEVENT_MII, &eth->ievent);
 227         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 228               regaddr, data);
 229
 230         return 0;
 231 }
 232
 233 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 234                         int regaddr)
 235 {
 236         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 237 }
 238
 239 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 240                          int regaddr, u16 data)
 241 {
 242         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 243 }
 244
 245 #ifndef CONFIG_PHYLIB
 246 static int miiphy_restart_aneg(struct eth_device *dev)
 247 {
 248         int ret = 0;
 249 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 250         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 251         struct ethernet_regs *eth = fec->bus->priv;
 252
 253         /*
 254          * Wake up from sleep if necessary
 255          * Reset PHY, then delay 300ns
 256          */
 257 #ifdef CONFIG_MX27
 258         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 259 #endif
 260         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 261         udelay(1000);
 262
 263         /* Set the auto-negotiation advertisement register bits */
 264         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 265                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 266                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 267         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 268                        BMCR_ANENABLE | BMCR_ANRESTART);
 269
 270         if (fec->mii_postcall)
 271                 ret = fec->mii_postcall(fec->phy_id);
 272
 273 #endif
 274         return ret;
 275 }
 276
 277 #ifndef CONFIG_FEC_FIXED_SPEED
 278 static int miiphy_wait_aneg(struct eth_device *dev)
 279 {
 280         uint32_t start;
 281         int status;
 282         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 283         struct ethernet_regs *eth = fec->bus->priv;
 284
 285         /* Wait for AN completion */
 286         start = get_timer(0);
 287         do {
 288                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 289                         printf("%s: Autonegotiation timeout\n", dev->name);
 290                         return -1;
 291                 }
 292
 293                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 294                 if (status < 0) {
 295                         printf("%s: Autonegotiation failed. status: %d\n",
 296                                dev->name, status);
 297                         return -1;
 298                 }
 299         } while (!(status & BMSR_LSTATUS));
 300
 301         return 0;
 302 }
 303 #endif /* CONFIG_FEC_FIXED_SPEED */
 304 #endif
 305
 306 static int fec_rx_task_enable(struct fec_priv *fec)
 307 {
 308         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 309         return 0;
 310 }
 311
 312 static int fec_rx_task_disable(struct fec_priv *fec)
 313 {
 314         return 0;
 315 }
 316
 317 static int fec_tx_task_enable(struct fec_priv *fec)
 318 {
 319         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 320         return 0;
 321 }
 322
 323 static int fec_tx_task_disable(struct fec_priv *fec)
 324 {
 325         return 0;
 326 }
 327
 328 /**
 329  * Initialize receive task's buffer descriptors
 330  * @param[in] fec all we know about the device yet
 331  * @param[in] count receive buffer count to be allocated
 332  * @param[in] dsize desired size of each receive buffer
 333  * @return 0 on success
 334  *
 335  * Init all RX descriptors to default values.
 336  */
 337 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 338 {
 339         uint32_t size;
 340         ulong data;
 341         int i;
 342
 343         /*
 344          * Reload the RX descriptors with default values and wipe
 345          * the RX buffers.
 346          */
 347         size = roundup(dsize, ARCH_DMA_MINALIGN);
 348         for (i = 0; i < count; i++) {
 349                 data = fec->rbd_base[i].data_pointer;
 350                 memset((void *)data, 0, dsize);
 351                 flush_dcache_range(data, data + size);
 352
 353                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 354                 fec->rbd_base[i].data_length = 0;
 355         }
 356
 357         /* Mark the last RBD to close the ring. */
 358         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 359         fec->rbd_index = 0;
 360
 361         flush_dcache_range((ulong)fec->rbd_base,
 362                            (ulong)fec->rbd_base + size);
 363 }
 364
 365 /**
 366  * Initialize transmit task's buffer descriptors
 367  * @param[in] fec all we know about the device yet
 368  *
 369  * Transmit buffers are created externally. We only have to init the BDs here.\n
 370  * Note: There is a race condition in the hardware. When only one BD is in
 371  * use it must be marked with the WRAP bit to use it for every transmitt.
 372  * This bit in combination with the READY bit results into double transmit
 373  * of each data buffer. It seems the state machine checks READY earlier then
 374  * resetting it after the first transfer.
 375  * Using two BDs solves this issue.
 376  */
 377 static void fec_tbd_init(struct fec_priv *fec)
 378 {
 379         ulong addr = (ulong)fec->tbd_base;
 380         unsigned size = roundup(2 * sizeof(struct fec_bd),
 381                                 ARCH_DMA_MINALIGN);
 382
 383         memset(fec->tbd_base, 0, size);
 384         fec->tbd_base[0].status = 0;
 385         fec->tbd_base[1].status = FEC_TBD_WRAP;
 386         fec->tbd_index = 0;
 387         flush_dcache_range(addr, addr + size);
 388 }
 389
 390 /**
 391  * Mark the given read buffer descriptor as free
 392  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 393  * @param[in] prbd buffer descriptor to mark free again
 394  */
 395 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 396 {
 397         unsigned short flags = FEC_RBD_EMPTY;
 398         if (last)
 399                 flags |= FEC_RBD_WRAP;
 400         writew(flags, &prbd->status);
 401         writew(0, &prbd->data_length);
 402 }
 403
 404 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 405 {
 406         imx_get_mac_from_fuse(dev_id, mac);
 407         return !is_valid_ethaddr(mac);
 408 }
 409
 410 #ifdef CONFIG_DM_ETH
 411 static int fecmxc_set_hwaddr(struct udevice *dev)
 412 #else
 413 static int fec_set_hwaddr(struct eth_device *dev)
 414 #endif
 415 {
 416 #ifdef CONFIG_DM_ETH
 417         struct fec_priv *fec = dev_get_priv(dev);
 418         struct eth_pdata *pdata = dev_get_platdata(dev);
 419         uchar *mac = pdata->enetaddr;
 420 #else
 421         uchar *mac = dev->enetaddr;
 422         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 423 #endif
 424
 425         writel(0, &fec->eth->iaddr1);
 426         writel(0, &fec->eth->iaddr2);
 427         writel(0, &fec->eth->gaddr1);
 428         writel(0, &fec->eth->gaddr2);
 429
 430         /* Set physical address */
 431         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 432                &fec->eth->paddr1);
 433         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 434
 435         return 0;
 436 }
 437
 438 /* Do initial configuration of the FEC registers */
 439 static void fec_reg_setup(struct fec_priv *fec)
 440 {
 441         uint32_t rcntrl;
 442
 443         /* Set interrupt mask register */
 444         writel(0x00000000, &fec->eth->imask);
 445
 446         /* Clear FEC-Lite interrupt event register(IEVENT) */
 447         writel(0xffffffff, &fec->eth->ievent);
 448
 449         /* Set FEC-Lite receive control register(R_CNTRL): */
 450
 451         /* Start with frame length = 1518, common for all modes. */
 452         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 453         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 454                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 455         if (fec->xcv_type == RGMII)
 456                 rcntrl |= FEC_RCNTRL_RGMII;
 457         else if (fec->xcv_type == RMII)
 458                 rcntrl |= FEC_RCNTRL_RMII;
 459
 460         writel(rcntrl, &fec->eth->r_cntrl);
 461 }
 462
 463 /**
 464  * Start the FEC engine
 465  * @param[in] dev Our device to handle
 466  */
 467 #ifdef CONFIG_DM_ETH
 468 static int fec_open(struct udevice *dev)
 469 #else
 470 static int fec_open(struct eth_device *edev)
 471 #endif
 472 {
 473 #ifdef CONFIG_DM_ETH
 474         struct fec_priv *fec = dev_get_priv(dev);
 475 #else
 476         struct fec_priv *fec = (struct fec_priv *)edev->priv;
 477 #endif
 478         int speed;
 479         ulong addr, size;
 480         int i;
 481
 482         debug("fec_open: fec_open(dev)\n");
 483         /* full-duplex, heartbeat disabled */
 484         writel(1 << 2, &fec->eth->x_cntrl);
 485         fec->rbd_index = 0;
 486
 487         /* Invalidate all descriptors */
 488         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 489                 fec_rbd_clean(0, &fec->rbd_base[i]);
 490         fec_rbd_clean(1, &fec->rbd_base[i]);
 491
 492         /* Flush the descriptors into RAM */
 493         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 494                         ARCH_DMA_MINALIGN);
 495         addr = (ulong)fec->rbd_base;
 496         flush_dcache_range(addr, addr + size);
 497
 498 #ifdef FEC_QUIRK_ENET_MAC
 499         /* Enable ENET HW endian SWAP */
 500         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 501                &fec->eth->ecntrl);
 502         /* Enable ENET store and forward mode */
 503         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 504                &fec->eth->x_wmrk);
 505 #endif
 506         /* Enable FEC-Lite controller */
 507         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 508                &fec->eth->ecntrl);
 509
 510 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 511         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 512                &fec->eth->ecntrl);
 513 #endif
 514
 515 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 516         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 517                &fec->eth->ecntrl);
 518 #endif
 519
 520 #if defined(CONFIG_MX25) || defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 521         udelay(100);
 522
 523         /* setup the MII gasket for RMII mode */
 524         /* disable the gasket */
 525         writew(0, &fec->eth->miigsk_enr);
 526
 527         /* wait for the gasket to be disabled */
 528         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 529                 udelay(2);
 530
 531         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 532         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 533
 534         /* re-enable the gasket */
 535         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 536
 537         /* wait until MII gasket is ready */
 538         int max_loops = 10;
 539         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 540                 if (--max_loops <= 0) {
 541                         printf("WAIT for MII Gasket ready timed out\n");
 542                         break;
 543                 }
 544         }
 545 #endif
 546
 547 #ifdef CONFIG_PHYLIB
 548         {
 549                 /* Start up the PHY */
 550                 int ret = phy_startup(fec->phydev);
 551
 552                 if (ret) {
 553                         printf("Could not initialize PHY %s\n",
 554                                fec->phydev->dev->name);
 555                         return ret;
 556                 }
 557                 speed = fec->phydev->speed;
 558         }
 559 #elif CONFIG_FEC_FIXED_SPEED
 560         speed = CONFIG_FEC_FIXED_SPEED;
 561 #else
 562         miiphy_wait_aneg(edev);
 563         speed = miiphy_speed(edev->name, fec->phy_id);
 564         miiphy_duplex(edev->name, fec->phy_id);
 565 #endif
 566
 567 #ifdef FEC_QUIRK_ENET_MAC
 568         {
 569                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 570                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 571                 if (speed == _1000BASET)
 572                         ecr |= FEC_ECNTRL_SPEED;
 573                 else if (speed != _100BASET)
 574                         rcr |= FEC_RCNTRL_RMII_10T;
 575                 writel(ecr, &fec->eth->ecntrl);
 576                 writel(rcr, &fec->eth->r_cntrl);
 577         }
 578 #endif
 579         debug("%s:Speed=%i\n", __func__, speed);
 580
 581         /* Enable SmartDMA receive task */
 582         fec_rx_task_enable(fec);
 583
 584         udelay(100000);
 585         return 0;
 586 }
 587
 588 #ifdef CONFIG_DM_ETH
 589 static int fecmxc_init(struct udevice *dev)
 590 #else
 591 static int fec_init(struct eth_device *dev, bd_t *bd)
 592 #endif
 593 {
 594 #ifdef CONFIG_DM_ETH
 595         struct fec_priv *fec = dev_get_priv(dev);
 596 #else
 597         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 598 #endif
 599         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 600         u8 *i;
 601         ulong addr;
 602
 603         /* Initialize MAC address */
 604 #ifdef CONFIG_DM_ETH
 605         fecmxc_set_hwaddr(dev);
 606 #else
 607         fec_set_hwaddr(dev);
 608 #endif
 609
 610         /* Setup transmit descriptors, there are two in total. */
 611         fec_tbd_init(fec);
 612
 613         /* Setup receive descriptors. */
 614         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 615
 616         fec_reg_setup(fec);
 617
 618         if (fec->xcv_type != SEVENWIRE)
 619                 fec_mii_setspeed(fec->bus->priv);
 620
 621         /* Set Opcode/Pause Duration Register */
 622         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 623         writel(0x2, &fec->eth->x_wmrk);
 624
 625         /* Set multicast address filter */
 626         writel(0x00000000, &fec->eth->gaddr1);
 627         writel(0x00000000, &fec->eth->gaddr2);
 628
 629         /* Do not access reserved register */
 630         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m()) {
 631                 /* clear MIB RAM */
 632                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 633                         writel(0, i);
 634
 635                 /* FIFO receive start register */
 636                 writel(0x520, &fec->eth->r_fstart);
 637         }
 638
 639         /* size and address of each buffer */
 640         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 641
 642         addr = (ulong)fec->tbd_base;
 643         writel((uint32_t)addr, &fec->eth->etdsr);
 644
 645         addr = (ulong)fec->rbd_base;
 646         writel((uint32_t)addr, &fec->eth->erdsr);
 647
 648 #ifndef CONFIG_PHYLIB
 649         if (fec->xcv_type != SEVENWIRE)
 650                 miiphy_restart_aneg(dev);
 651 #endif
 652         fec_open(dev);
 653         return 0;
 654 }
 655
 656 /**
 657  * Halt the FEC engine
 658  * @param[in] dev Our device to handle
 659  */
 660 #ifdef CONFIG_DM_ETH
 661 static void fecmxc_halt(struct udevice *dev)
 662 #else
 663 static void fec_halt(struct eth_device *dev)
 664 #endif
 665 {
 666 #ifdef CONFIG_DM_ETH
 667         struct fec_priv *fec = dev_get_priv(dev);
 668 #else
 669         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 670 #endif
 671         int counter = 0xffff;
 672
 673         /* issue graceful stop command to the FEC transmitter if necessary */
 674         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 675                &fec->eth->x_cntrl);
 676
 677         debug("eth_halt: wait for stop regs\n");
 678         /* wait for graceful stop to register */
 679         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 680                 udelay(1);
 681
 682         /* Disable SmartDMA tasks */
 683         fec_tx_task_disable(fec);
 684         fec_rx_task_disable(fec);
 685
 686         /*
 687          * Disable the Ethernet Controller
 688          * Note: this will also reset the BD index counter!
 689          */
 690         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 691                &fec->eth->ecntrl);
 692         fec->rbd_index = 0;
 693         fec->tbd_index = 0;
 694         debug("eth_halt: done\n");
 695 }
 696
 697 /**
 698  * Transmit one frame
 699  * @param[in] dev Our ethernet device to handle
 700  * @param[in] packet Pointer to the data to be transmitted
 701  * @param[in] length Data count in bytes
 702  * @return 0 on success
 703  */
 704 #ifdef CONFIG_DM_ETH
 705 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 706 #else
 707 static int fec_send(struct eth_device *dev, void *packet, int length)
 708 #endif
 709 {
 710         unsigned int status;
 711         u32 size;
 712         ulong addr, end;
 713         int timeout = FEC_XFER_TIMEOUT;
 714         int ret = 0;
 715
 716         /*
 717          * This routine transmits one frame.  This routine only accepts
 718          * 6-byte Ethernet addresses.
 719          */
 720 #ifdef CONFIG_DM_ETH
 721         struct fec_priv *fec = dev_get_priv(dev);
 722 #else
 723         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 724 #endif
 725
 726         /*
 727          * Check for valid length of data.
 728          */
 729         if ((length > 1500) || (length <= 0)) {
 730                 printf("Payload (%d) too large\n", length);
 731                 return -1;
 732         }
 733
 734         /*
 735          * Setup the transmit buffer. We are always using the first buffer for
 736          * transmission, the second will be empty and only used to stop the DMA
 737          * engine. We also flush the packet to RAM here to avoid cache trouble.
 738          */
 739 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 740         swap_packet((uint32_t *)packet, length);
 741 #endif
 742
 743         addr = (ulong)packet;
 744         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 745         addr &= ~(ARCH_DMA_MINALIGN - 1);
 746         flush_dcache_range(addr, end);
 747
 748         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 749         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 750
 751         /*
 752          * update BD's status now
 753          * This block:
 754          * - is always the last in a chain (means no chain)
 755          * - should transmitt the CRC
 756          * - might be the last BD in the list, so the address counter should
 757          *   wrap (-> keep the WRAP flag)
 758          */
 759         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 760         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 761         writew(status, &fec->tbd_base[fec->tbd_index].status);
 762
 763         /*
 764          * Flush data cache. This code flushes both TX descriptors to RAM.
 765          * After this code, the descriptors will be safely in RAM and we
 766          * can start DMA.
 767          */
 768         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 769         addr = (ulong)fec->tbd_base;
 770         flush_dcache_range(addr, addr + size);
 771
 772         /*
 773          * Below we read the DMA descriptor's last four bytes back from the
 774          * DRAM. This is important in order to make sure that all WRITE
 775          * operations on the bus that were triggered by previous cache FLUSH
 776          * have completed.
 777          *
 778          * Otherwise, on MX28, it is possible to observe a corruption of the
 779          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 780          * for the bus structure of MX28. The scenario is as follows:
 781          *
 782          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 783          *    to DRAM due to flush_dcache_range()
 784          * 2) ARM core writes the FEC registers via AHB_ARB2
 785          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 786          *
 787          * Note that 2) does sometimes finish before 1) due to reordering of
 788          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 789          * DMA descriptor is fully written into DRAM. This results in occasional
 790          * corruption of the DMA descriptor.
 791          */
 792         readl(addr + size - 4);
 793
 794         /* Enable SmartDMA transmit task */
 795         fec_tx_task_enable(fec);
 796
 797         /*
 798          * Wait until frame is sent. On each turn of the wait cycle, we must
 799          * invalidate data cache to see what's really in RAM. Also, we need
 800          * barrier here.
 801          */
 802         while (--timeout) {
 803                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 804                         break;
 805         }
 806
 807         if (!timeout) {
 808                 ret = -EINVAL;
 809                 goto out;
 810         }
 811
 812         /*
 813          * The TDAR bit is cleared when the descriptors are all out from TX
 814          * but on mx6solox we noticed that the READY bit is still not cleared
 815          * right after TDAR.
 816          * These are two distinct signals, and in IC simulation, we found that
 817          * TDAR always gets cleared prior than the READY bit of last BD becomes
 818          * cleared.
 819          * In mx6solox, we use a later version of FEC IP. It looks like that
 820          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 821          * version.
 822          *
 823          * Fix this by polling the READY bit of BD after the TDAR polling,
 824          * which covers the mx6solox case and does not harm the other SoCs.
 825          */
 826         timeout = FEC_XFER_TIMEOUT;
 827         while (--timeout) {
 828                 invalidate_dcache_range(addr, addr + size);
 829                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 830                     FEC_TBD_READY))
 831                         break;
 832         }
 833
 834         if (!timeout)
 835                 ret = -EINVAL;
 836
 837 out:
 838         debug("fec_send: status 0x%x index %d ret %i\n",
 839               readw(&fec->tbd_base[fec->tbd_index].status),
 840               fec->tbd_index, ret);
 841         /* for next transmission use the other buffer */
 842         if (fec->tbd_index)
 843                 fec->tbd_index = 0;
 844         else
 845                 fec->tbd_index = 1;
 846
 847         return ret;
 848 }
 849
 850 /**
 851  * Pull one frame from the card
 852  * @param[in] dev Our ethernet device to handle
 853  * @return Length of packet read
 854  */
 855 #ifdef CONFIG_DM_ETH
 856 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 857 #else
 858 static int fec_recv(struct eth_device *dev)
 859 #endif
 860 {
 861 #ifdef CONFIG_DM_ETH
 862         struct fec_priv *fec = dev_get_priv(dev);
 863 #else
 864         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 865 #endif
 866         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 867         unsigned long ievent;
 868         int frame_length, len = 0;
 869         uint16_t bd_status;
 870         ulong addr, size, end;
 871         int i;
 872
 873 #ifdef CONFIG_DM_ETH
 874         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 875         if (*packetp == 0) {
 876                 printf("%s: error allocating packetp\n", __func__);
 877                 return -ENOMEM;
 878         }
 879 #else
 880         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 881 #endif
 882
 883         /* Check if any critical events have happened */
 884         ievent = readl(&fec->eth->ievent);
 885         writel(ievent, &fec->eth->ievent);
 886         debug("fec_recv: ievent 0x%lx\n", ievent);
 887         if (ievent & FEC_IEVENT_BABR) {
 888 #ifdef CONFIG_DM_ETH
 889                 fecmxc_halt(dev);
 890                 fecmxc_init(dev);
 891 #else
 892                 fec_halt(dev);
 893                 fec_init(dev, fec->bd);
 894 #endif
 895                 printf("some error: 0x%08lx\n", ievent);
 896                 return 0;
 897         }
 898         if (ievent & FEC_IEVENT_HBERR) {
 899                 /* Heartbeat error */
 900                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 901                        &fec->eth->x_cntrl);
 902         }
 903         if (ievent & FEC_IEVENT_GRA) {
 904                 /* Graceful stop complete */
 905                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 906 #ifdef CONFIG_DM_ETH
 907                         fecmxc_halt(dev);
 908 #else
 909                         fec_halt(dev);
 910 #endif
 911                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 912                                &fec->eth->x_cntrl);
 913 #ifdef CONFIG_DM_ETH
 914                         fecmxc_init(dev);
 915 #else
 916                         fec_init(dev, fec->bd);
 917 #endif
 918                 }
 919         }
 920
 921         /*
 922          * Read the buffer status. Before the status can be read, the data cache
 923          * must be invalidated, because the data in RAM might have been changed
 924          * by DMA. The descriptors are properly aligned to cachelines so there's
 925          * no need to worry they'd overlap.
 926          *
 927          * WARNING: By invalidating the descriptor here, we also invalidate
 928          * the descriptors surrounding this one. Therefore we can NOT change the
 929          * contents of this descriptor nor the surrounding ones. The problem is
 930          * that in order to mark the descriptor as processed, we need to change
 931          * the descriptor. The solution is to mark the whole cache line when all
 932          * descriptors in the cache line are processed.
 933          */
 934         addr = (ulong)rbd;
 935         addr &= ~(ARCH_DMA_MINALIGN - 1);
 936         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 937         invalidate_dcache_range(addr, addr + size);
 938
 939         bd_status = readw(&rbd->status);
 940         debug("fec_recv: status 0x%x\n", bd_status);
 941
 942         if (!(bd_status & FEC_RBD_EMPTY)) {
 943                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 944                     ((readw(&rbd->data_length) - 4) > 14)) {
 945                         /* Get buffer address and size */
 946                         addr = readl(&rbd->data_pointer);
 947                         frame_length = readw(&rbd->data_length) - 4;
 948                         /* Invalidate data cache over the buffer */
 949                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 950                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 951                         invalidate_dcache_range(addr, end);
 952
 953                         /* Fill the buffer and pass it to upper layers */
 954 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 955                         swap_packet((uint32_t *)addr, frame_length);
 956 #endif
 957
 958 #ifdef CONFIG_DM_ETH
 959                         memcpy(*packetp, (char *)addr, frame_length);
 960 #else
 961                         memcpy(buff, (char *)addr, frame_length);
 962                         net_process_received_packet(buff, frame_length);
 963 #endif
 964                         len = frame_length;
 965                 } else {
 966                         if (bd_status & FEC_RBD_ERR)
 967                                 debug("error frame: 0x%08lx 0x%08x\n",
 968                                       addr, bd_status);
 969                 }
 970
 971                 /*
 972                  * Free the current buffer, restart the engine and move forward
 973                  * to the next buffer. Here we check if the whole cacheline of
 974                  * descriptors was already processed and if so, we mark it free
 975                  * as whole.
 976                  */
 977                 size = RXDESC_PER_CACHELINE - 1;
 978                 if ((fec->rbd_index & size) == size) {
 979                         i = fec->rbd_index - size;
 980                         addr = (ulong)&fec->rbd_base[i];
 981                         for (; i <= fec->rbd_index ; i++) {
 982                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 983                                               &fec->rbd_base[i]);
 984                         }
 985                         flush_dcache_range(addr,
 986                                            addr + ARCH_DMA_MINALIGN);
 987                 }
 988
 989                 fec_rx_task_enable(fec);
 990                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 991         }
 992         debug("fec_recv: stop\n");
 993
 994         return len;
 995 }
 996
 997 static void fec_set_dev_name(char *dest, int dev_id)
 998 {
 999         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
1000 }
1001
1002 static int fec_alloc_descs(struct fec_priv *fec)
1003 {
1004         unsigned int size;
1005         int i;
1006         uint8_t *data;
1007         ulong addr;
1008
1009         /* Allocate TX descriptors. */
1010         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1011         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
1012         if (!fec->tbd_base)
1013                 goto err_tx;
1014
1015         /* Allocate RX descriptors. */
1016         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1017         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
1018         if (!fec->rbd_base)
1019                 goto err_rx;
1020
1021         memset(fec->rbd_base, 0, size);
1022
1023         /* Allocate RX buffers. */
1024
1025         /* Maximum RX buffer size. */
1026         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
1027         for (i = 0; i < FEC_RBD_NUM; i++) {
1028                 data = memalign(FEC_DMA_RX_MINALIGN, size);
1029                 if (!data) {
1030                         printf("%s: error allocating rxbuf %d\n", __func__, i);
1031                         goto err_ring;
1032                 }
1033
1034                 memset(data, 0, size);
1035
1036                 addr = (ulong)data;
1037                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
1038                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
1039                 fec->rbd_base[i].data_length = 0;
1040                 /* Flush the buffer to memory. */
1041                 flush_dcache_range(addr, addr + size);
1042         }
1043
1044         /* Mark the last RBD to close the ring. */
1045         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
1046
1047         fec->rbd_index = 0;
1048         fec->tbd_index = 0;
1049
1050         return 0;
1051
1052 err_ring:
1053         for (; i >= 0; i--) {
1054                 addr = fec->rbd_base[i].data_pointer;
1055                 free((void *)addr);
1056         }
1057         free(fec->rbd_base);
1058 err_rx:
1059         free(fec->tbd_base);
1060 err_tx:
1061         return -ENOMEM;
1062 }
1063
1064 static void fec_free_descs(struct fec_priv *fec)
1065 {
1066         int i;
1067         ulong addr;
1068
1069         for (i = 0; i < FEC_RBD_NUM; i++) {
1070                 addr = fec->rbd_base[i].data_pointer;
1071                 free((void *)addr);
1072         }
1073         free(fec->rbd_base);
1074         free(fec->tbd_base);
1075 }
1076
1077 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
1078 {
1079         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1080         struct mii_dev *bus;
1081         int ret;
1082
1083         bus = mdio_alloc();
1084         if (!bus) {
1085                 printf("mdio_alloc failed\n");
1086                 return NULL;
1087         }
1088         bus->read = fec_phy_read;
1089         bus->write = fec_phy_write;
1090         bus->priv = eth;
1091         fec_set_dev_name(bus->name, dev_id);
1092
1093         ret = mdio_register(bus);
1094         if (ret) {
1095                 printf("mdio_register failed\n");
1096                 free(bus);
1097                 return NULL;
1098         }
1099         fec_mii_setspeed(eth);
1100         return bus;
1101 }
1102
1103 #ifndef CONFIG_DM_ETH
1104 #ifdef CONFIG_PHYLIB
1105 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1106                 struct mii_dev *bus, struct phy_device *phydev)
1107 #else
1108 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1109                 struct mii_dev *bus, int phy_id)
1110 #endif
1111 {
1112         struct eth_device *edev;
1113         struct fec_priv *fec;
1114         unsigned char ethaddr[6];
1115         char mac[16];
1116         uint32_t start;
1117         int ret = 0;
1118
1119         /* create and fill edev struct */
1120         edev = (struct eth_device *)malloc(sizeof(struct eth_device));
1121         if (!edev) {
1122                 puts("fec_mxc: not enough malloc memory for eth_device\n");
1123                 ret = -ENOMEM;
1124                 goto err1;
1125         }
1126
1127         fec = (struct fec_priv *)malloc(sizeof(struct fec_priv));
1128         if (!fec) {
1129                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
1130                 ret = -ENOMEM;
1131                 goto err2;
1132         }
1133
1134         memset(edev, 0, sizeof(*edev));
1135         memset(fec, 0, sizeof(*fec));
1136
1137         ret = fec_alloc_descs(fec);
1138         if (ret)
1139                 goto err3;
1140
1141         edev->priv = fec;
1142         edev->init = fec_init;
1143         edev->send = fec_send;
1144         edev->recv = fec_recv;
1145         edev->halt = fec_halt;
1146         edev->write_hwaddr = fec_set_hwaddr;
1147
1148         fec->eth = (struct ethernet_regs *)(ulong)base_addr;
1149         fec->bd = bd;
1150
1151         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1152
1153         /* Reset chip. */
1154         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1155         start = get_timer(0);
1156         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1157                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1158                         printf("FEC MXC: Timeout resetting chip\n");
1159                         goto err4;
1160                 }
1161                 udelay(10);
1162         }
1163
1164         fec_reg_setup(fec);
1165         fec_set_dev_name(edev->name, dev_id);
1166         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1167         fec->bus = bus;
1168         fec_mii_setspeed(bus->priv);
1169 #ifdef CONFIG_PHYLIB
1170         fec->phydev = phydev;
1171         phy_connect_dev(phydev, edev);
1172         /* Configure phy */
1173         phy_config(phydev);
1174 #else
1175         fec->phy_id = phy_id;
1176 #endif
1177         eth_register(edev);
1178         /* only support one eth device, the index number pointed by dev_id */
1179         edev->index = fec->dev_id;
1180
1181         if (fec_get_hwaddr(fec->dev_id, ethaddr) == 0) {
1182                 debug("got MAC%d address from fuse: %pM\n", fec->dev_id, ethaddr);
1183                 memcpy(edev->enetaddr, ethaddr, 6);
1184                 if (fec->dev_id)
1185                         sprintf(mac, "eth%daddr", fec->dev_id);
1186                 else
1187                         strcpy(mac, "ethaddr");
1188                 if (!env_get(mac))
1189                         eth_env_set_enetaddr(mac, ethaddr);
1190         }
1191         return ret;
1192 err4:
1193         fec_free_descs(fec);
1194 err3:
1195         free(fec);
1196 err2:
1197         free(edev);
1198 err1:
1199         return ret;
1200 }
1201
1202 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1203 {
1204         uint32_t base_mii;
1205         struct mii_dev *bus = NULL;
1206 #ifdef CONFIG_PHYLIB
1207         struct phy_device *phydev = NULL;
1208 #endif
1209         int ret;
1210
1211         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1212                 if (enet_fused((ulong)addr)) {
1213                         printf("SoC fuse indicates Ethernet@0x%x is unavailable.\n", addr);
1214                         return -ENODEV;
1215                 }
1216         }
1217
1218 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1219         /*
1220          * The i.MX28 has two ethernet interfaces, but they are not equal.
1221          * Only the first one can access the MDIO bus.
1222          */
1223         base_mii = CONFIG_FEC_MXC_MDIO_BASE;
1224 #else
1225         base_mii = addr;
1226 #endif
1227         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1228         bus = fec_get_miibus(base_mii, dev_id);
1229         if (!bus)
1230                 return -ENOMEM;
1231 #ifdef CONFIG_PHYLIB
1232         phydev = phy_find_by_mask(bus, 1 << phy_id, PHY_INTERFACE_MODE_RGMII);
1233         if (!phydev) {
1234                 mdio_unregister(bus);
1235                 free(bus);
1236                 return -ENOMEM;
1237         }
1238         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1239 #else
1240         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1241 #endif
1242         if (ret) {
1243 #ifdef CONFIG_PHYLIB
1244                 free(phydev);
1245 #endif
1246                 mdio_unregister(bus);
1247                 free(bus);
1248         }
1249         return ret;
1250 }
1251
1252 #ifdef CONFIG_FEC_MXC_PHYADDR
1253 int fecmxc_initialize(bd_t *bd)
1254 {
1255         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1256                         IMX_FEC_BASE);
1257 }
1258 #endif
1259
1260 #ifndef CONFIG_PHYLIB
1261 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1262 {
1263         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1264         fec->mii_postcall = cb;
1265         return 0;
1266 }
1267 #endif
1268
1269 #else
1270
1271 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1272 {
1273         struct fec_priv *priv = dev_get_priv(dev);
1274         struct eth_pdata *pdata = dev_get_platdata(dev);
1275
1276         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1277 }
1278
1279 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1280 {
1281         if (packet)
1282                 free(packet);
1283
1284         return 0;
1285 }
1286
1287 static const struct eth_ops fecmxc_ops = {
1288         .start                  = fecmxc_init,
1289         .send                   = fecmxc_send,
1290         .recv                   = fecmxc_recv,
1291         .free_pkt               = fecmxc_free_pkt,
1292         .stop                   = fecmxc_halt,
1293         .write_hwaddr           = fecmxc_set_hwaddr,
1294         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1295 };
1296
1297 static int device_get_phy_addr(struct fec_priv *priv, struct udevice *dev)
1298 {
1299         struct ofnode_phandle_args phandle_args;
1300         int reg;
1301
1302         if (dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1303                                        &phandle_args)) {
1304                 debug("Failed to find phy-handle");
1305                 return -ENODEV;
1306         }
1307
1308         priv->phy_of_node = phandle_args.node;
1309
1310         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1311
1312         return reg;
1313 }
1314
1315 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1316 {
1317         struct phy_device *phydev;
1318         int addr;
1319
1320         addr = device_get_phy_addr(priv, dev);
1321 #ifdef CONFIG_FEC_MXC_PHYADDR
1322         addr = CONFIG_FEC_MXC_PHYADDR;
1323 #endif
1324
1325         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1326         if (!phydev)
1327                 return -ENODEV;
1328
1329         priv->phydev = phydev;
1330         priv->phydev->node = priv->phy_of_node;
1331         phy_config(phydev);
1332
1333         return 0;
1334 }
1335
1336 #if CONFIG_IS_ENABLED(DM_GPIO)
1337 /* FEC GPIO reset */
1338 static void fec_gpio_reset(struct fec_priv *priv)
1339 {
1340         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1341         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1342                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1343                 mdelay(priv->reset_delay);
1344                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1345                 if (priv->reset_post_delay)
1346                         mdelay(priv->reset_post_delay);
1347         }
1348 }
1349 #endif
1350
1351 static int fecmxc_probe(struct udevice *dev)
1352 {
1353         struct eth_pdata *pdata = dev_get_platdata(dev);
1354         struct fec_priv *priv = dev_get_priv(dev);
1355         struct mii_dev *bus = NULL;
1356         uint32_t start;
1357         int ret;
1358
1359         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1360                 if (enet_fused((ulong)priv->eth)) {
1361                         printf("SoC fuse indicates Ethernet@0x%lx is unavailable.\n", (ulong)priv->eth);
1362                         return -ENODEV;
1363                 }
1364         }
1365
1366         if (IS_ENABLED(CONFIG_IMX8)) {
1367                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1368                 if (ret < 0) {
1369                         debug("Can't get FEC ipg clk: %d\n", ret);
1370                         return ret;
1371                 }
1372                 ret = clk_enable(&priv->ipg_clk);
1373                 if (ret < 0) {
1374                         debug("Can't enable FEC ipg clk: %d\n", ret);
1375                         return ret;
1376                 }
1377
1378                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1379         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1380                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1381                 if (ret < 0) {
1382                         debug("Can't get FEC ipg clk: %d\n", ret);
1383                         return ret;
1384                 }
1385                 ret = clk_enable(&priv->ipg_clk);
1386                 if(ret)
1387                         return ret;
1388
1389                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1390                 if (ret < 0) {
1391                         debug("Can't get FEC ahb clk: %d\n", ret);
1392                         return ret;
1393                 }
1394                 ret = clk_enable(&priv->ahb_clk);
1395                 if (ret)
1396                         return ret;
1397
1398                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1399                 if (!ret) {
1400                         ret = clk_enable(&priv->clk_enet_out);
1401                         if (ret)
1402                                 return ret;
1403                 }
1404
1405                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1406                 if (!ret) {
1407                         ret = clk_enable(&priv->clk_ref);
1408                         if (ret)
1409                                 return ret;
1410                 }
1411
1412                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1413                 if (!ret) {
1414                         ret = clk_enable(&priv->clk_ptp);
1415                         if (ret)
1416                                 return ret;
1417                 }
1418
1419                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1420         }
1421
1422         ret = fec_alloc_descs(priv);
1423         if (ret)
1424                 return ret;
1425
1426 #ifdef CONFIG_DM_REGULATOR
1427         if (priv->phy_supply) {
1428                 ret = regulator_set_enable(priv->phy_supply, true);
1429                 if (ret) {
1430                         printf("%s: Error enabling phy supply\n", dev->name);
1431                         return ret;
1432                 }
1433         }
1434 #endif
1435
1436 #if CONFIG_IS_ENABLED(DM_GPIO)
1437         fec_gpio_reset(priv);
1438 #endif
1439         /* Reset chip. */
1440         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1441                &priv->eth->ecntrl);
1442         start = get_timer(0);
1443         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1444                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1445                         printf("FEC MXC: Timeout reseting chip\n");
1446                         goto err_timeout;
1447                 }
1448                 udelay(10);
1449         }
1450
1451         fec_reg_setup(priv);
1452
1453         priv->dev_id = dev->seq;
1454
1455 #ifdef CONFIG_DM_ETH_PHY
1456         bus = eth_phy_get_mdio_bus(dev);
1457 #endif
1458
1459         if (!bus) {
1460 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1461                 bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE, dev->seq);
1462 #else
1463                 bus = fec_get_miibus((ulong)priv->eth, dev->seq);
1464 #endif
1465         }
1466         if (!bus) {
1467                 ret = -ENOMEM;
1468                 goto err_mii;
1469         }
1470
1471 #ifdef CONFIG_DM_ETH_PHY
1472         eth_phy_set_mdio_bus(dev, bus);
1473 #endif
1474
1475         priv->bus = bus;
1476         priv->interface = pdata->phy_interface;
1477         switch (priv->interface) {
1478         case PHY_INTERFACE_MODE_MII:
1479                 priv->xcv_type = MII100;
1480                 break;
1481         case PHY_INTERFACE_MODE_RMII:
1482                 priv->xcv_type = RMII;
1483                 break;
1484         case PHY_INTERFACE_MODE_RGMII:
1485         case PHY_INTERFACE_MODE_RGMII_ID:
1486         case PHY_INTERFACE_MODE_RGMII_RXID:
1487         case PHY_INTERFACE_MODE_RGMII_TXID:
1488                 priv->xcv_type = RGMII;
1489                 break;
1490         default:
1491                 priv->xcv_type = CONFIG_FEC_XCV_TYPE;
1492                 printf("Unsupported interface type %d defaulting to %d\n",
1493                        priv->interface, priv->xcv_type);
1494                 break;
1495         }
1496
1497         ret = fec_phy_init(priv, dev);
1498         if (ret)
1499                 goto err_phy;
1500
1501         return 0;
1502
1503 err_phy:
1504         mdio_unregister(bus);
1505         free(bus);
1506 err_mii:
1507 err_timeout:
1508         fec_free_descs(priv);
1509         return ret;
1510 }
1511
1512 static int fecmxc_remove(struct udevice *dev)
1513 {
1514         struct fec_priv *priv = dev_get_priv(dev);
1515
1516         free(priv->phydev);
1517         fec_free_descs(priv);
1518         mdio_unregister(priv->bus);
1519         mdio_free(priv->bus);
1520
1521 #ifdef CONFIG_DM_REGULATOR
1522         if (priv->phy_supply)
1523                 regulator_set_enable(priv->phy_supply, false);
1524 #endif
1525
1526         return 0;
1527 }
1528
1529 static int fecmxc_ofdata_to_platdata(struct udevice *dev)
1530 {
1531         int ret = 0;
1532         struct eth_pdata *pdata = dev_get_platdata(dev);
1533         struct fec_priv *priv = dev_get_priv(dev);
1534         const char *phy_mode;
1535
1536         pdata->iobase = (phys_addr_t)devfdt_get_addr(dev);
1537         priv->eth = (struct ethernet_regs *)pdata->iobase;
1538
1539         pdata->phy_interface = -1;
1540         phy_mode = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "phy-mode",
1541                                NULL);
1542         if (phy_mode)
1543                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1544         if (pdata->phy_interface == -1) {
1545                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
1546                 return -EINVAL;
1547         }
1548
1549 #ifdef CONFIG_DM_REGULATOR
1550         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1551 #endif
1552
1553 #if CONFIG_IS_ENABLED(DM_GPIO)
1554         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1555                                    &priv->phy_reset_gpio, GPIOD_IS_OUT);
1556         if (ret < 0)
1557                 return 0; /* property is optional, don't return error! */
1558
1559         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1560         if (priv->reset_delay > 1000) {
1561                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1562                 /* property value wrong, use default value */
1563                 priv->reset_delay = 1;
1564         }
1565
1566         priv->reset_post_delay = dev_read_u32_default(dev,
1567                                                       "phy-reset-post-delay",
1568                                                       0);
1569         if (priv->reset_post_delay > 1000) {
1570                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1571                 /* property value wrong, use default value */
1572                 priv->reset_post_delay = 0;
1573         }
1574 #endif
1575
1576         return 0;
1577 }
1578
1579 static const struct udevice_id fecmxc_ids[] = {
1580         { .compatible = "fsl,imx28-fec" },
1581         { .compatible = "fsl,imx6q-fec" },
1582         { .compatible = "fsl,imx6sl-fec" },
1583         { .compatible = "fsl,imx6sx-fec" },
1584         { .compatible = "fsl,imx6ul-fec" },
1585         { .compatible = "fsl,imx53-fec" },
1586         { .compatible = "fsl,imx7d-fec" },
1587         { .compatible = "fsl,mvf600-fec" },
1588         { }
1589 };
1590
1591 U_BOOT_DRIVER(fecmxc_gem) = {
1592         .name   = "fecmxc",
1593         .id     = UCLASS_ETH,
1594         .of_match = fecmxc_ids,
1595         .ofdata_to_platdata = fecmxc_ofdata_to_platdata,
1596         .probe  = fecmxc_probe,
1597         .remove = fecmxc_remove,
1598         .ops    = &fecmxc_ops,
1599         .priv_auto_alloc_size = sizeof(struct fec_priv),
1600         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1601 };
1602 #endif