drivers/net/eepro100.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 #include <common.h>
   8 #include <malloc.h>
   9 #include <net.h>
  10 #include <netdev.h>
  11 #include <asm/io.h>
  12 #include <pci.h>
  13 #include <miiphy.h>
  14 #include <linux/delay.h>
  15
  16 #undef DEBUG
  17
  18         /* Ethernet chip registers.
  19          */
  20 #define SCBStatus               0       /* Rx/Command Unit Status *Word* */
  21 #define SCBIntAckByte           1       /* Rx/Command Unit STAT/ACK byte */
  22 #define SCBCmd                  2       /* Rx/Command Unit Command *Word* */
  23 #define SCBIntrCtlByte          3       /* Rx/Command Unit Intr.Control Byte */
  24 #define SCBPointer              4       /* General purpose pointer. */
  25 #define SCBPort                 8       /* Misc. commands and operands. */
  26 #define SCBflash                12      /* Flash memory control. */
  27 #define SCBeeprom               14      /* EEPROM memory control. */
  28 #define SCBCtrlMDI              16      /* MDI interface control. */
  29 #define SCBEarlyRx              20      /* Early receive byte count. */
  30 #define SCBGenControl           28      /* 82559 General Control Register */
  31 #define SCBGenStatus            29      /* 82559 General Status register */
  32
  33         /* 82559 SCB status word defnitions
  34          */
  35 #define SCB_STATUS_CX           0x8000  /* CU finished command (transmit) */
  36 #define SCB_STATUS_FR           0x4000  /* frame received */
  37 #define SCB_STATUS_CNA          0x2000  /* CU left active state */
  38 #define SCB_STATUS_RNR          0x1000  /* receiver left ready state */
  39 #define SCB_STATUS_MDI          0x0800  /* MDI read/write cycle done */
  40 #define SCB_STATUS_SWI          0x0400  /* software generated interrupt */
  41 #define SCB_STATUS_FCP          0x0100  /* flow control pause interrupt */
  42
  43 #define SCB_INTACK_MASK         0xFD00  /* all the above */
  44
  45 #define SCB_INTACK_TX           (SCB_STATUS_CX | SCB_STATUS_CNA)
  46 #define SCB_INTACK_RX           (SCB_STATUS_FR | SCB_STATUS_RNR)
  47
  48         /* System control block commands
  49          */
  50 /* CU Commands */
  51 #define CU_NOP                  0x0000
  52 #define CU_START                0x0010
  53 #define CU_RESUME               0x0020
  54 #define CU_STATSADDR            0x0040  /* Load Dump Statistics ctrs addr */
  55 #define CU_SHOWSTATS            0x0050  /* Dump statistics counters. */
  56 #define CU_ADDR_LOAD            0x0060  /* Base address to add to CU commands */
  57 #define CU_DUMPSTATS            0x0070  /* Dump then reset stats counters. */
  58
  59 /* RUC Commands */
  60 #define RUC_NOP                 0x0000
  61 #define RUC_START               0x0001
  62 #define RUC_RESUME              0x0002
  63 #define RUC_ABORT               0x0004
  64 #define RUC_ADDR_LOAD           0x0006  /* (seems not to clear on acceptance) */
  65 #define RUC_RESUMENR            0x0007
  66
  67 #define CU_CMD_MASK             0x00f0
  68 #define RU_CMD_MASK             0x0007
  69
  70 #define SCB_M                   0x0100  /* 0 = enable interrupt, 1 = disable */
  71 #define SCB_SWI                 0x0200  /* 1 - cause device to interrupt */
  72
  73 #define CU_STATUS_MASK          0x00C0
  74 #define RU_STATUS_MASK          0x003C
  75
  76 #define RU_STATUS_IDLE          (0<<2)
  77 #define RU_STATUS_SUS           (1<<2)
  78 #define RU_STATUS_NORES         (2<<2)
  79 #define RU_STATUS_READY         (4<<2)
  80 #define RU_STATUS_NO_RBDS_SUS   ((1<<2)|(8<<2))
  81 #define RU_STATUS_NO_RBDS_NORES ((2<<2)|(8<<2))
  82 #define RU_STATUS_NO_RBDS_READY ((4<<2)|(8<<2))
  83
  84         /* 82559 Port interface commands.
  85          */
  86 #define I82559_RESET            0x00000000      /* Software reset */
  87 #define I82559_SELFTEST         0x00000001      /* 82559 Selftest command */
  88 #define I82559_SELECTIVE_RESET  0x00000002
  89 #define I82559_DUMP             0x00000003
  90 #define I82559_DUMP_WAKEUP      0x00000007
  91
  92         /* 82559 Eeprom interface.
  93          */
  94 #define EE_SHIFT_CLK            0x01    /* EEPROM shift clock. */
  95 #define EE_CS                   0x02    /* EEPROM chip select. */
  96 #define EE_DATA_WRITE           0x04    /* EEPROM chip data in. */
  97 #define EE_WRITE_0              0x01
  98 #define EE_WRITE_1              0x05
  99 #define EE_DATA_READ            0x08    /* EEPROM chip data out. */
 100 #define EE_ENB                  (0x4800 | EE_CS)
 101 #define EE_CMD_BITS             3
 102 #define EE_DATA_BITS            16
 103
 104         /* The EEPROM commands include the alway-set leading bit.
 105          */
 106 #define EE_EWENB_CMD            (4 << addr_len)
 107 #define EE_WRITE_CMD            (5 << addr_len)
 108 #define EE_READ_CMD             (6 << addr_len)
 109 #define EE_ERASE_CMD            (7 << addr_len)
 110
 111         /* Receive frame descriptors.
 112          */
 113 struct RxFD {
 114         volatile u16 status;
 115         volatile u16 control;
 116         volatile u32 link;              /* struct RxFD * */
 117         volatile u32 rx_buf_addr;       /* void * */
 118         volatile u32 count;
 119
 120         volatile u8 data[PKTSIZE_ALIGN];
 121 };
 122
 123 #define RFD_STATUS_C            0x8000  /* completion of received frame */
 124 #define RFD_STATUS_OK           0x2000  /* frame received with no errors */
 125
 126 #define RFD_CONTROL_EL          0x8000  /* 1=last RFD in RFA */
 127 #define RFD_CONTROL_S           0x4000  /* 1=suspend RU after receiving frame */
 128 #define RFD_CONTROL_H           0x0010  /* 1=RFD is a header RFD */
 129 #define RFD_CONTROL_SF          0x0008  /* 0=simplified, 1=flexible mode */
 130
 131 #define RFD_COUNT_MASK          0x3fff
 132 #define RFD_COUNT_F             0x4000
 133 #define RFD_COUNT_EOF           0x8000
 134
 135 #define RFD_RX_CRC              0x0800  /* crc error */
 136 #define RFD_RX_ALIGNMENT        0x0400  /* alignment error */
 137 #define RFD_RX_RESOURCE         0x0200  /* out of space, no resources */
 138 #define RFD_RX_DMA_OVER         0x0100  /* DMA overrun */
 139 #define RFD_RX_SHORT            0x0080  /* short frame error */
 140 #define RFD_RX_LENGTH           0x0020
 141 #define RFD_RX_ERROR            0x0010  /* receive error */
 142 #define RFD_RX_NO_ADR_MATCH     0x0004  /* no address match */
 143 #define RFD_RX_IA_MATCH         0x0002  /* individual address does not match */
 144 #define RFD_RX_TCO              0x0001  /* TCO indication */
 145
 146         /* Transmit frame descriptors
 147          */
 148 struct TxFD {                           /* Transmit frame descriptor set. */
 149         volatile u16 status;
 150         volatile u16 command;
 151         volatile u32 link;              /* void * */
 152         volatile u32 tx_desc_addr;      /* Always points to the tx_buf_addr element. */
 153         volatile s32 count;
 154
 155         volatile u32 tx_buf_addr0;      /* void *, frame to be transmitted.  */
 156         volatile s32 tx_buf_size0;      /* Length of Tx frame. */
 157         volatile u32 tx_buf_addr1;      /* void *, frame to be transmitted.  */
 158         volatile s32 tx_buf_size1;      /* Length of Tx frame. */
 159 };
 160
 161 #define TxCB_CMD_TRANSMIT       0x0004  /* transmit command */
 162 #define TxCB_CMD_SF             0x0008  /* 0=simplified, 1=flexible mode */
 163 #define TxCB_CMD_NC             0x0010  /* 0=CRC insert by controller */
 164 #define TxCB_CMD_I              0x2000  /* generate interrupt on completion */
 165 #define TxCB_CMD_S              0x4000  /* suspend on completion */
 166 #define TxCB_CMD_EL             0x8000  /* last command block in CBL */
 167
 168 #define TxCB_COUNT_MASK         0x3fff
 169 #define TxCB_COUNT_EOF          0x8000
 170
 171         /* The Speedo3 Rx and Tx frame/buffer descriptors.
 172          */
 173 struct descriptor {                     /* A generic descriptor. */
 174         volatile u16 status;
 175         volatile u16 command;
 176         volatile u32 link;              /* struct descriptor *  */
 177
 178         unsigned char params[0];
 179 };
 180
 181 #define CONFIG_SYS_CMD_EL               0x8000
 182 #define CONFIG_SYS_CMD_SUSPEND          0x4000
 183 #define CONFIG_SYS_CMD_INT              0x2000
 184 #define CONFIG_SYS_CMD_IAS              0x0001  /* individual address setup */
 185 #define CONFIG_SYS_CMD_CONFIGURE        0x0002  /* configure */
 186
 187 #define CONFIG_SYS_STATUS_C             0x8000
 188 #define CONFIG_SYS_STATUS_OK            0x2000
 189
 190         /* Misc.
 191          */
 192 #define NUM_RX_DESC             PKTBUFSRX
 193 #define NUM_TX_DESC             1       /* Number of TX descriptors   */
 194
 195 #define TOUT_LOOP               1000000
 196
 197 static struct RxFD rx_ring[NUM_RX_DESC];        /* RX descriptor ring         */
 198 static struct TxFD tx_ring[NUM_TX_DESC];        /* TX descriptor ring         */
 199 static int rx_next;                     /* RX descriptor ring pointer */
 200 static int tx_next;                     /* TX descriptor ring pointer */
 201 static int tx_threshold;
 202
 203 /*
 204  * The parameters for a CmdConfigure operation.
 205  * There are so many options that it would be difficult to document
 206  * each bit. We mostly use the default or recommended settings.
 207  */
 208 static const char i82558_config_cmd[] = {
 209         22, 0x08, 0, 1, 0, 0, 0x22, 0x03, 1,    /* 1=Use MII  0=Use AUI */
 210         0, 0x2E, 0, 0x60, 0x08, 0x88,
 211         0x68, 0, 0x40, 0xf2, 0x84,              /* Disable FC */
 212         0x31, 0x05,
 213 };
 214
 215 static void init_rx_ring (struct eth_device *dev);
 216 static void purge_tx_ring (struct eth_device *dev);
 217
 218 static void read_hw_addr (struct eth_device *dev, bd_t * bis);
 219
 220 static int eepro100_init (struct eth_device *dev, bd_t * bis);
 221 static int eepro100_send(struct eth_device *dev, void *packet, int length);
 222 static int eepro100_recv (struct eth_device *dev);
 223 static void eepro100_halt (struct eth_device *dev);
 224
 225 #if defined(CONFIG_E500)
 226 #define bus_to_phys(a) (a)
 227 #define phys_to_bus(a) (a)
 228 #else
 229 #define bus_to_phys(a)  pci_mem_to_phys((pci_dev_t)dev->priv, a)
 230 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 231 #endif
 232
 233 static inline int INW (struct eth_device *dev, u_long addr)
 234 {
 235         return le16_to_cpu(*(volatile u16 *)(addr + (u_long)dev->iobase));
 236 }
 237
 238 static inline void OUTW (struct eth_device *dev, int command, u_long addr)
 239 {
 240         *(volatile u16 *)((addr + (u_long)dev->iobase)) = cpu_to_le16(command);
 241 }
 242
 243 static inline void OUTL (struct eth_device *dev, int command, u_long addr)
 244 {
 245         *(volatile u32 *)((addr + (u_long)dev->iobase)) = cpu_to_le32(command);
 246 }
 247
 248 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 249 static inline int INL (struct eth_device *dev, u_long addr)
 250 {
 251         return le32_to_cpu(*(volatile u32 *)(addr + (u_long)dev->iobase));
 252 }
 253
 254 static int get_phyreg (struct eth_device *dev, unsigned char addr,
 255                 unsigned char reg, unsigned short *value)
 256 {
 257         int cmd;
 258         int timeout = 50;
 259
 260         /* read requested data */
 261         cmd = (2 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 262         OUTL (dev, cmd, SCBCtrlMDI);
 263
 264         do {
 265                 udelay(1000);
 266                 cmd = INL (dev, SCBCtrlMDI);
 267         } while (!(cmd & (1 << 28)) && (--timeout));
 268
 269         if (timeout == 0)
 270                 return -1;
 271
 272         *value = (unsigned short) (cmd & 0xffff);
 273
 274         return 0;
 275 }
 276
 277 static int set_phyreg (struct eth_device *dev, unsigned char addr,
 278                 unsigned char reg, unsigned short value)
 279 {
 280         int cmd;
 281         int timeout = 50;
 282
 283         /* write requested data */
 284         cmd = (1 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 285         OUTL (dev, cmd | value, SCBCtrlMDI);
 286
 287         while (!(INL (dev, SCBCtrlMDI) & (1 << 28)) && (--timeout))
 288                 udelay(1000);
 289
 290         if (timeout == 0)
 291                 return -1;
 292
 293         return 0;
 294 }
 295
 296 /* Check if given phyaddr is valid, i.e. there is a PHY connected.
 297  * Do this by checking model value field from ID2 register.
 298  */
 299 static struct eth_device* verify_phyaddr (const char *devname,
 300                                                 unsigned char addr)
 301 {
 302         struct eth_device *dev;
 303         unsigned short value;
 304         unsigned char model;
 305
 306         dev = eth_get_dev_by_name(devname);
 307         if (dev == NULL) {
 308                 printf("%s: no such device\n", devname);
 309                 return NULL;
 310         }
 311
 312         /* read id2 register */
 313         if (get_phyreg(dev, addr, MII_PHYSID2, &value) != 0) {
 314                 printf("%s: mii read timeout!\n", devname);
 315                 return NULL;
 316         }
 317
 318         /* get model */
 319         model = (unsigned char)((value >> 4) & 0x003f);
 320
 321         if (model == 0) {
 322                 printf("%s: no PHY at address %d\n", devname, addr);
 323                 return NULL;
 324         }
 325
 326         return dev;
 327 }
 328
 329 static int eepro100_miiphy_read(struct mii_dev *bus, int addr, int devad,
 330                                 int reg)
 331 {
 332         unsigned short value = 0;
 333         struct eth_device *dev;
 334
 335         dev = verify_phyaddr(bus->name, addr);
 336         if (dev == NULL)
 337                 return -1;
 338
 339         if (get_phyreg(dev, addr, reg, &value) != 0) {
 340                 printf("%s: mii read timeout!\n", bus->name);
 341                 return -1;
 342         }
 343
 344         return value;
 345 }
 346
 347 static int eepro100_miiphy_write(struct mii_dev *bus, int addr, int devad,
 348                                  int reg, u16 value)
 349 {
 350         struct eth_device *dev;
 351
 352         dev = verify_phyaddr(bus->name, addr);
 353         if (dev == NULL)
 354                 return -1;
 355
 356         if (set_phyreg(dev, addr, reg, value) != 0) {
 357                 printf("%s: mii write timeout!\n", bus->name);
 358                 return -1;
 359         }
 360
 361         return 0;
 362 }
 363
 364 #endif
 365
 366 /* Wait for the chip get the command.
 367 */
 368 static int wait_for_eepro100 (struct eth_device *dev)
 369 {
 370         int i;
 371
 372         for (i = 0; INW (dev, SCBCmd) & (CU_CMD_MASK | RU_CMD_MASK); i++) {
 373                 if (i >= TOUT_LOOP) {
 374                         return 0;
 375                 }
 376         }
 377
 378         return 1;
 379 }
 380
 381 static struct pci_device_id supported[] = {
 382         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82557},
 383         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559},
 384         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559ER},
 385         {}
 386 };
 387
 388 int eepro100_initialize (bd_t * bis)
 389 {
 390         pci_dev_t devno;
 391         int card_number = 0;
 392         struct eth_device *dev;
 393         u32 iobase, status;
 394         int idx = 0;
 395
 396         while (1) {
 397                 /* Find PCI device
 398                  */
 399                 if ((devno = pci_find_devices (supported, idx++)) < 0) {
 400                         break;
 401                 }
 402
 403                 pci_read_config_dword (devno, PCI_BASE_ADDRESS_0, &iobase);
 404                 iobase &= ~0xf;
 405
 406 #ifdef DEBUG
 407                 printf ("eepro100: Intel i82559 PCI EtherExpressPro @0x%x\n",
 408                                 iobase);
 409 #endif
 410
 411                 pci_write_config_dword (devno,
 412                                         PCI_COMMAND,
 413                                         PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
 414
 415                 /* Check if I/O accesses and Bus Mastering are enabled.
 416                  */
 417                 pci_read_config_dword (devno, PCI_COMMAND, &status);
 418                 if (!(status & PCI_COMMAND_MEMORY)) {
 419                         printf ("Error: Can not enable MEM access.\n");
 420                         continue;
 421                 }
 422
 423                 if (!(status & PCI_COMMAND_MASTER)) {
 424                         printf ("Error: Can not enable Bus Mastering.\n");
 425                         continue;
 426                 }
 427
 428                 dev = (struct eth_device *) malloc (sizeof *dev);
 429                 if (!dev) {
 430                         printf("eepro100: Can not allocate memory\n");
 431                         break;
 432                 }
 433                 memset(dev, 0, sizeof(*dev));
 434
 435                 sprintf (dev->name, "i82559#%d", card_number);
 436                 dev->priv = (void *) devno; /* this have to come before bus_to_phys() */
 437                 dev->iobase = bus_to_phys (iobase);
 438                 dev->init = eepro100_init;
 439                 dev->halt = eepro100_halt;
 440                 dev->send = eepro100_send;
 441                 dev->recv = eepro100_recv;
 442
 443                 eth_register (dev);
 444
 445 #if defined (CONFIG_MII) || defined(CONFIG_CMD_MII)
 446                 /* register mii command access routines */
 447                 int retval;
 448                 struct mii_dev *mdiodev = mdio_alloc();
 449                 if (!mdiodev)
 450                         return -ENOMEM;
 451                 strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
 452                 mdiodev->read = eepro100_miiphy_read;
 453                 mdiodev->write = eepro100_miiphy_write;
 454
 455                 retval = mdio_register(mdiodev);
 456                 if (retval < 0)
 457                         return retval;
 458 #endif
 459
 460                 card_number++;
 461
 462                 /* Set the latency timer for value.
 463                  */
 464                 pci_write_config_byte (devno, PCI_LATENCY_TIMER, 0x20);
 465
 466                 udelay(10 * 1000);
 467
 468                 read_hw_addr (dev, bis);
 469         }
 470
 471         return card_number;
 472 }
 473
 474
 475 static int eepro100_init (struct eth_device *dev, bd_t * bis)
 476 {
 477         int i, status = -1;
 478         int tx_cur;
 479         struct descriptor *ias_cmd, *cfg_cmd;
 480
 481         /* Reset the ethernet controller
 482          */
 483         OUTL (dev, I82559_SELECTIVE_RESET, SCBPort);
 484         udelay(20);
 485
 486         OUTL (dev, I82559_RESET, SCBPort);
 487         udelay(20);
 488
 489         if (!wait_for_eepro100 (dev)) {
 490                 printf ("Error: Can not reset ethernet controller.\n");
 491                 goto Done;
 492         }
 493         OUTL (dev, 0, SCBPointer);
 494         OUTW (dev, SCB_M | RUC_ADDR_LOAD, SCBCmd);
 495
 496         if (!wait_for_eepro100 (dev)) {
 497                 printf ("Error: Can not reset ethernet controller.\n");
 498                 goto Done;
 499         }
 500         OUTL (dev, 0, SCBPointer);
 501         OUTW (dev, SCB_M | CU_ADDR_LOAD, SCBCmd);
 502
 503         /* Initialize Rx and Tx rings.
 504          */
 505         init_rx_ring (dev);
 506         purge_tx_ring (dev);
 507
 508         /* Tell the adapter where the RX ring is located.
 509          */
 510         if (!wait_for_eepro100 (dev)) {
 511                 printf ("Error: Can not reset ethernet controller.\n");
 512                 goto Done;
 513         }
 514
 515         OUTL (dev, phys_to_bus ((u32) & rx_ring[rx_next]), SCBPointer);
 516         OUTW (dev, SCB_M | RUC_START, SCBCmd);
 517
 518         /* Send the Configure frame */
 519         tx_cur = tx_next;
 520         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 521
 522         cfg_cmd = (struct descriptor *) &tx_ring[tx_cur];
 523         cfg_cmd->command = cpu_to_le16 ((CONFIG_SYS_CMD_SUSPEND | CONFIG_SYS_CMD_CONFIGURE));
 524         cfg_cmd->status = 0;
 525         cfg_cmd->link = cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 526
 527         memcpy (cfg_cmd->params, i82558_config_cmd,
 528                         sizeof (i82558_config_cmd));
 529
 530         if (!wait_for_eepro100 (dev)) {
 531                 printf ("Error---CONFIG_SYS_CMD_CONFIGURE: Can not reset ethernet controller.\n");
 532                 goto Done;
 533         }
 534
 535         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 536         OUTW (dev, SCB_M | CU_START, SCBCmd);
 537
 538         for (i = 0;
 539              !(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_C);
 540              i++) {
 541                 if (i >= TOUT_LOOP) {
 542                         printf ("%s: Tx error buffer not ready\n", dev->name);
 543                         goto Done;
 544                 }
 545         }
 546
 547         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_OK)) {
 548                 printf ("TX error status = 0x%08X\n",
 549                         le16_to_cpu (tx_ring[tx_cur].status));
 550                 goto Done;
 551         }
 552
 553         /* Send the Individual Address Setup frame
 554          */
 555         tx_cur = tx_next;
 556         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 557
 558         ias_cmd = (struct descriptor *) &tx_ring[tx_cur];
 559         ias_cmd->command = cpu_to_le16 ((CONFIG_SYS_CMD_SUSPEND | CONFIG_SYS_CMD_IAS));
 560         ias_cmd->status = 0;
 561         ias_cmd->link = cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 562
 563         memcpy (ias_cmd->params, dev->enetaddr, 6);
 564
 565         /* Tell the adapter where the TX ring is located.
 566          */
 567         if (!wait_for_eepro100 (dev)) {
 568                 printf ("Error: Can not reset ethernet controller.\n");
 569                 goto Done;
 570         }
 571
 572         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 573         OUTW (dev, SCB_M | CU_START, SCBCmd);
 574
 575         for (i = 0; !(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_C);
 576                  i++) {
 577                 if (i >= TOUT_LOOP) {
 578                         printf ("%s: Tx error buffer not ready\n",
 579                                 dev->name);
 580                         goto Done;
 581                 }
 582         }
 583
 584         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_OK)) {
 585                 printf ("TX error status = 0x%08X\n",
 586                         le16_to_cpu (tx_ring[tx_cur].status));
 587                 goto Done;
 588         }
 589
 590         status = 0;
 591
 592   Done:
 593         return status;
 594 }
 595
 596 static int eepro100_send(struct eth_device *dev, void *packet, int length)
 597 {
 598         int i, status = -1;
 599         int tx_cur;
 600
 601         if (length <= 0) {
 602                 printf ("%s: bad packet size: %d\n", dev->name, length);
 603                 goto Done;
 604         }
 605
 606         tx_cur = tx_next;
 607         tx_next = (tx_next + 1) % NUM_TX_DESC;
 608
 609         tx_ring[tx_cur].command = cpu_to_le16 ( TxCB_CMD_TRANSMIT |
 610                                                 TxCB_CMD_SF     |
 611                                                 TxCB_CMD_S      |
 612                                                 TxCB_CMD_EL );
 613         tx_ring[tx_cur].status = 0;
 614         tx_ring[tx_cur].count = cpu_to_le32 (tx_threshold);
 615         tx_ring[tx_cur].link =
 616                 cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_next]));
 617         tx_ring[tx_cur].tx_desc_addr =
 618                 cpu_to_le32 (phys_to_bus ((u32) & tx_ring[tx_cur].tx_buf_addr0));
 619         tx_ring[tx_cur].tx_buf_addr0 =
 620                 cpu_to_le32 (phys_to_bus ((u_long) packet));
 621         tx_ring[tx_cur].tx_buf_size0 = cpu_to_le32 (length);
 622
 623         if (!wait_for_eepro100 (dev)) {
 624                 printf ("%s: Tx error ethernet controller not ready.\n",
 625                                 dev->name);
 626                 goto Done;
 627         }
 628
 629         /* Send the packet.
 630          */
 631         OUTL (dev, phys_to_bus ((u32) & tx_ring[tx_cur]), SCBPointer);
 632         OUTW (dev, SCB_M | CU_START, SCBCmd);
 633
 634         for (i = 0; !(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_C);
 635                  i++) {
 636                 if (i >= TOUT_LOOP) {
 637                         printf ("%s: Tx error buffer not ready\n", dev->name);
 638                         goto Done;
 639                 }
 640         }
 641
 642         if (!(le16_to_cpu (tx_ring[tx_cur].status) & CONFIG_SYS_STATUS_OK)) {
 643                 printf ("TX error status = 0x%08X\n",
 644                         le16_to_cpu (tx_ring[tx_cur].status));
 645                 goto Done;
 646         }
 647
 648         status = length;
 649
 650   Done:
 651         return status;
 652 }
 653
 654 static int eepro100_recv (struct eth_device *dev)
 655 {
 656         u16 status, stat;
 657         int rx_prev, length = 0;
 658
 659         stat = INW (dev, SCBStatus);
 660         OUTW (dev, stat & SCB_STATUS_RNR, SCBStatus);
 661
 662         for (;;) {
 663                 status = le16_to_cpu (rx_ring[rx_next].status);
 664
 665                 if (!(status & RFD_STATUS_C)) {
 666                         break;
 667                 }
 668
 669                 /* Valid frame status.
 670                  */
 671                 if ((status & RFD_STATUS_OK)) {
 672                         /* A valid frame received.
 673                          */
 674                         length = le32_to_cpu (rx_ring[rx_next].count) & 0x3fff;
 675
 676                         /* Pass the packet up to the protocol
 677                          * layers.
 678                          */
 679                         net_process_received_packet((u8 *)rx_ring[rx_next].data,
 680                                                     length);
 681                 } else {
 682                         /* There was an error.
 683                          */
 684                         printf ("RX error status = 0x%08X\n", status);
 685                 }
 686
 687                 rx_ring[rx_next].control = cpu_to_le16 (RFD_CONTROL_S);
 688                 rx_ring[rx_next].status = 0;
 689                 rx_ring[rx_next].count = cpu_to_le32 (PKTSIZE_ALIGN << 16);
 690
 691                 rx_prev = (rx_next + NUM_RX_DESC - 1) % NUM_RX_DESC;
 692                 rx_ring[rx_prev].control = 0;
 693
 694                 /* Update entry information.
 695                  */
 696                 rx_next = (rx_next + 1) % NUM_RX_DESC;
 697         }
 698
 699         if (stat & SCB_STATUS_RNR) {
 700
 701                 printf ("%s: Receiver is not ready, restart it !\n", dev->name);
 702
 703                 /* Reinitialize Rx ring.
 704                  */
 705                 init_rx_ring (dev);
 706
 707                 if (!wait_for_eepro100 (dev)) {
 708                         printf ("Error: Can not restart ethernet controller.\n");
 709                         goto Done;
 710                 }
 711
 712                 OUTL (dev, phys_to_bus ((u32) & rx_ring[rx_next]), SCBPointer);
 713                 OUTW (dev, SCB_M | RUC_START, SCBCmd);
 714         }
 715
 716   Done:
 717         return length;
 718 }
 719
 720 static void eepro100_halt (struct eth_device *dev)
 721 {
 722         /* Reset the ethernet controller
 723          */
 724         OUTL (dev, I82559_SELECTIVE_RESET, SCBPort);
 725         udelay(20);
 726
 727         OUTL (dev, I82559_RESET, SCBPort);
 728         udelay(20);
 729
 730         if (!wait_for_eepro100 (dev)) {
 731                 printf ("Error: Can not reset ethernet controller.\n");
 732                 goto Done;
 733         }
 734         OUTL (dev, 0, SCBPointer);
 735         OUTW (dev, SCB_M | RUC_ADDR_LOAD, SCBCmd);
 736
 737         if (!wait_for_eepro100 (dev)) {
 738                 printf ("Error: Can not reset ethernet controller.\n");
 739                 goto Done;
 740         }
 741         OUTL (dev, 0, SCBPointer);
 742         OUTW (dev, SCB_M | CU_ADDR_LOAD, SCBCmd);
 743
 744   Done:
 745         return;
 746 }
 747
 748         /* SROM Read.
 749          */
 750 static int read_eeprom (struct eth_device *dev, int location, int addr_len)
 751 {
 752         unsigned short retval = 0;
 753         int read_cmd = location | EE_READ_CMD;
 754         int i;
 755
 756         OUTW (dev, EE_ENB & ~EE_CS, SCBeeprom);
 757         OUTW (dev, EE_ENB, SCBeeprom);
 758
 759         /* Shift the read command bits out. */
 760         for (i = 12; i >= 0; i--) {
 761                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 762
 763                 OUTW (dev, EE_ENB | dataval, SCBeeprom);
 764                 udelay(1);
 765                 OUTW (dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 766                 udelay(1);
 767         }
 768         OUTW (dev, EE_ENB, SCBeeprom);
 769
 770         for (i = 15; i >= 0; i--) {
 771                 OUTW (dev, EE_ENB | EE_SHIFT_CLK, SCBeeprom);
 772                 udelay(1);
 773                 retval = (retval << 1) |
 774                                 ((INW (dev, SCBeeprom) & EE_DATA_READ) ? 1 : 0);
 775                 OUTW (dev, EE_ENB, SCBeeprom);
 776                 udelay(1);
 777         }
 778
 779         /* Terminate the EEPROM access. */
 780         OUTW (dev, EE_ENB & ~EE_CS, SCBeeprom);
 781         return retval;
 782 }
 783
 784 #ifdef CONFIG_EEPRO100_SROM_WRITE
 785 int eepro100_write_eeprom (struct eth_device* dev, int location, int addr_len, unsigned short data)
 786 {
 787     unsigned short dataval;
 788     int enable_cmd = 0x3f | EE_EWENB_CMD;
 789     int write_cmd  = location | EE_WRITE_CMD;
 790     int i;
 791     unsigned long datalong, tmplong;
 792
 793     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 794     udelay(1);
 795     OUTW(dev, EE_ENB, SCBeeprom);
 796
 797     /* Shift the enable command bits out. */
 798     for (i = (addr_len+EE_CMD_BITS-1); i >= 0; i--)
 799     {
 800         dataval = (enable_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 801         OUTW(dev, EE_ENB | dataval, SCBeeprom);
 802         udelay(1);
 803         OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 804         udelay(1);
 805     }
 806
 807     OUTW(dev, EE_ENB, SCBeeprom);
 808     udelay(1);
 809     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 810     udelay(1);
 811     OUTW(dev, EE_ENB, SCBeeprom);
 812
 813
 814     /* Shift the write command bits out. */
 815     for (i = (addr_len+EE_CMD_BITS-1); i >= 0; i--)
 816     {
 817         dataval = (write_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 818         OUTW(dev, EE_ENB | dataval, SCBeeprom);
 819         udelay(1);
 820         OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 821         udelay(1);
 822     }
 823
 824     /* Write the data */
 825     datalong= (unsigned long) ((((data) & 0x00ff) << 8) | ( (data) >> 8));
 826
 827     for (i = 0; i< EE_DATA_BITS; i++)
 828     {
 829     /* Extract and move data bit to bit DI */
 830     dataval = ((datalong & 0x8000)>>13) ? EE_DATA_WRITE : 0;
 831
 832     OUTW(dev, EE_ENB | dataval, SCBeeprom);
 833     udelay(1);
 834     OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCBeeprom);
 835     udelay(1);
 836     OUTW(dev, EE_ENB | dataval, SCBeeprom);
 837     udelay(1);
 838
 839     datalong = datalong << 1;   /* Adjust significant data bit*/
 840     }
 841
 842     /* Finish up command  (toggle CS) */
 843     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 844     udelay(1);                  /* delay for more than 250 ns */
 845     OUTW(dev, EE_ENB, SCBeeprom);
 846
 847     /* Wait for programming ready (D0 = 1) */
 848     tmplong = 10;
 849     do
 850     {
 851         dataval = INW(dev, SCBeeprom);
 852         if (dataval & EE_DATA_READ)
 853             break;
 854         udelay(10000);
 855     }
 856     while (-- tmplong);
 857
 858     if (tmplong == 0)
 859     {
 860         printf ("Write i82559 eeprom timed out (100 ms waiting for data ready.\n");
 861         return -1;
 862     }
 863
 864     /* Terminate the EEPROM access. */
 865     OUTW(dev, EE_ENB & ~EE_CS, SCBeeprom);
 866
 867     return 0;
 868 }
 869 #endif
 870
 871 static void init_rx_ring (struct eth_device *dev)
 872 {
 873         int i;
 874
 875         for (i = 0; i < NUM_RX_DESC; i++) {
 876                 rx_ring[i].status = 0;
 877                 rx_ring[i].control =
 878                                 (i == NUM_RX_DESC - 1) ? cpu_to_le16 (RFD_CONTROL_S) : 0;
 879                 rx_ring[i].link =
 880                                 cpu_to_le32 (phys_to_bus
 881                                                          ((u32) & rx_ring[(i + 1) % NUM_RX_DESC]));
 882                 rx_ring[i].rx_buf_addr = 0xffffffff;
 883                 rx_ring[i].count = cpu_to_le32 (PKTSIZE_ALIGN << 16);
 884         }
 885
 886         rx_next = 0;
 887 }
 888
 889 static void purge_tx_ring (struct eth_device *dev)
 890 {
 891         int i;
 892
 893         tx_next = 0;
 894         tx_threshold = 0x01208000;
 895
 896         for (i = 0; i < NUM_TX_DESC; i++) {
 897                 tx_ring[i].status = 0;
 898                 tx_ring[i].command = 0;
 899                 tx_ring[i].link = 0;
 900                 tx_ring[i].tx_desc_addr = 0;
 901                 tx_ring[i].count = 0;
 902
 903                 tx_ring[i].tx_buf_addr0 = 0;
 904                 tx_ring[i].tx_buf_size0 = 0;
 905                 tx_ring[i].tx_buf_addr1 = 0;
 906                 tx_ring[i].tx_buf_size1 = 0;
 907         }
 908 }
 909
 910 static void read_hw_addr (struct eth_device *dev, bd_t * bis)
 911 {
 912         u16 sum = 0;
 913         int i, j;
 914         int addr_len = read_eeprom (dev, 0, 6) == 0xffff ? 8 : 6;
 915
 916         for (j = 0, i = 0; i < 0x40; i++) {
 917                 u16 value = read_eeprom (dev, i, addr_len);
 918
 919                 sum += value;
 920                 if (i < 3) {
 921                         dev->enetaddr[j++] = value;
 922                         dev->enetaddr[j++] = value >> 8;
 923                 }
 924         }
 925
 926         if (sum != 0xBABA) {
 927                 memset (dev->enetaddr, 0, ETH_ALEN);
 928 #ifdef DEBUG
 929                 printf ("%s: Invalid EEPROM checksum %#4.4x, "
 930                         "check settings before activating this device!\n",
 931                         dev->name, sum);
 932 #endif
 933         }
 934 }