drivers/net/dc2114x.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2
   3 #include <common.h>
   4 #include <env.h>
   5 #include <malloc.h>
   6 #include <net.h>
   7 #include <netdev.h>
   8 #include <pci.h>
   9 #include <linux/delay.h>
  10
  11 #define SROM_DLEVEL     0
  12
  13 #undef UPDATE_SROM
  14
  15 /* PCI Registers. */
  16 #define PCI_CFDA_PSM    0x43
  17
  18 #define CFRV_RN         0x000000f0      /* Revision Number */
  19
  20 #define WAKEUP          0x00            /* Power Saving Wakeup */
  21 #define SLEEP           0x80            /* Power Saving Sleep Mode */
  22
  23 #define DC2114x_BRK     0x0020  /* CFRV break between DC21142 & DC21143 */
  24
  25 /* Ethernet chip registers. */
  26 #define DE4X5_BMR       0x000           /* Bus Mode Register */
  27 #define DE4X5_TPD       0x008           /* Transmit Poll Demand Reg */
  28 #define DE4X5_RRBA      0x018           /* RX Ring Base Address Reg */
  29 #define DE4X5_TRBA      0x020           /* TX Ring Base Address Reg */
  30 #define DE4X5_STS       0x028           /* Status Register */
  31 #define DE4X5_OMR       0x030           /* Operation Mode Register */
  32 #define DE4X5_SICR      0x068           /* SIA Connectivity Register */
  33 #define DE4X5_APROM     0x048           /* Ethernet Address PROM */
  34
  35 /* Register bits. */
  36 #define BMR_SWR         0x00000001      /* Software Reset */
  37 #define STS_TS          0x00700000      /* Transmit Process State */
  38 #define STS_RS          0x000e0000      /* Receive Process State */
  39 #define OMR_ST          0x00002000      /* Start/Stop Transmission Command */
  40 #define OMR_SR          0x00000002      /* Start/Stop Receive */
  41 #define OMR_PS          0x00040000      /* Port Select */
  42 #define OMR_SDP         0x02000000      /* SD Polarity - MUST BE ASSERTED */
  43 #define OMR_PM          0x00000080      /* Pass All Multicast */
  44
  45 /* Descriptor bits. */
  46 #define R_OWN           0x80000000      /* Own Bit */
  47 #define RD_RER          0x02000000      /* Receive End Of Ring */
  48 #define RD_LS           0x00000100      /* Last Descriptor */
  49 #define RD_ES           0x00008000      /* Error Summary */
  50 #define TD_TER          0x02000000      /* Transmit End Of Ring */
  51 #define T_OWN           0x80000000      /* Own Bit */
  52 #define TD_LS           0x40000000      /* Last Segment */
  53 #define TD_FS           0x20000000      /* First Segment */
  54 #define TD_ES           0x00008000      /* Error Summary */
  55 #define TD_SET          0x08000000      /* Setup Packet */
  56
  57 /* The EEPROM commands include the alway-set leading bit. */
  58 #define SROM_WRITE_CMD  5
  59 #define SROM_READ_CMD   6
  60 #define SROM_ERASE_CMD  7
  61
  62 #define SROM_HWADD      0x0014          /* Hardware Address offset in SROM */
  63 #define SROM_RD         0x00004000      /* Read from Boot ROM */
  64 #define EE_DATA_WRITE   0x04            /* EEPROM chip data in. */
  65 #define EE_WRITE_0      0x4801
  66 #define EE_WRITE_1      0x4805
  67 #define EE_DATA_READ    0x08            /* EEPROM chip data out. */
  68 #define SROM_SR         0x00000800      /* Select Serial ROM when set */
  69
  70 #define DT_IN           0x00000004      /* Serial Data In */
  71 #define DT_CLK          0x00000002      /* Serial ROM Clock */
  72 #define DT_CS           0x00000001      /* Serial ROM Chip Select */
  73
  74 #define POLL_DEMAND     1
  75
  76 #if defined(CONFIG_E500)
  77 #define phys_to_bus(a) (a)
  78 #else
  79 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
  80 #endif
  81
  82 #define NUM_RX_DESC PKTBUFSRX
  83 #define NUM_TX_DESC 1                   /* Number of TX descriptors   */
  84 #define RX_BUFF_SZ  PKTSIZE_ALIGN
  85
  86 #define TOUT_LOOP   1000000
  87
  88 #define SETUP_FRAME_LEN 192
  89
  90 struct de4x5_desc {
  91         volatile s32 status;
  92         u32 des1;
  93         u32 buf;
  94         u32 next;
  95 };
  96
  97 /* RX and TX descriptor ring */
  98 static struct de4x5_desc rx_ring[NUM_RX_DESC] __aligned(32);
  99 static struct de4x5_desc tx_ring[NUM_TX_DESC] __aligned(32);
 100 static int rx_new;      /* RX descriptor ring pointer */
 101 static int tx_new;      /* TX descriptor ring pointer */
 102
 103 static char rx_ring_size;
 104 static char tx_ring_size;
 105
 106 static u32 dc2114x_inl(struct eth_device *dev, u32 addr)
 107 {
 108         return le32_to_cpu(*(volatile u32 *)(addr + dev->iobase));
 109 }
 110
 111 static void dc2114x_outl(struct eth_device *dev, u32 command, u32 addr)
 112 {
 113         *(volatile u32 *)(addr + dev->iobase) = cpu_to_le32(command);
 114 }
 115
 116 static void reset_de4x5(struct eth_device *dev)
 117 {
 118         u32 i;
 119
 120         i = dc2114x_inl(dev, DE4X5_BMR);
 121         mdelay(1);
 122         dc2114x_outl(dev, i | BMR_SWR, DE4X5_BMR);
 123         mdelay(1);
 124         dc2114x_outl(dev, i, DE4X5_BMR);
 125         mdelay(1);
 126
 127         for (i = 0; i < 5; i++) {
 128                 dc2114x_inl(dev, DE4X5_BMR);
 129                 mdelay(10);
 130         }
 131
 132         mdelay(1);
 133 }
 134
 135 static void start_de4x5(struct eth_device *dev)
 136 {
 137         u32 omr;
 138
 139         omr = dc2114x_inl(dev, DE4X5_OMR);
 140         omr |= OMR_ST | OMR_SR;
 141         dc2114x_outl(dev, omr, DE4X5_OMR);      /* Enable the TX and/or RX */
 142 }
 143
 144 static void stop_de4x5(struct eth_device *dev)
 145 {
 146         u32 omr;
 147
 148         omr = dc2114x_inl(dev, DE4X5_OMR);
 149         omr &= ~(OMR_ST | OMR_SR);
 150         dc2114x_outl(dev, omr, DE4X5_OMR);      /* Disable the TX and/or RX */
 151 }
 152
 153 /* SROM Read and write routines. */
 154 static void sendto_srom(struct eth_device *dev, u_int command, u_long addr)
 155 {
 156         dc2114x_outl(dev, command, addr);
 157         udelay(1);
 158 }
 159
 160 static int getfrom_srom(struct eth_device *dev, u_long addr)
 161 {
 162         u32 tmp = dc2114x_inl(dev, addr);
 163
 164         udelay(1);
 165         return tmp;
 166 }
 167
 168 /* Note: this routine returns extra data bits for size detection. */
 169 static int do_read_eeprom(struct eth_device *dev, u_long ioaddr, int location,
 170                           int addr_len)
 171 {
 172         int read_cmd = location | (SROM_READ_CMD << addr_len);
 173         unsigned int retval = 0;
 174         int i;
 175
 176         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 177         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 178
 179         debug_cond(SROM_DLEVEL >= 1, " EEPROM read at %d ", location);
 180
 181         /* Shift the read command bits out. */
 182         for (i = 4 + addr_len; i >= 0; i--) {
 183                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 184
 185                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval,
 186                             ioaddr);
 187                 udelay(10);
 188                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval | DT_CLK,
 189                             ioaddr);
 190                 udelay(10);
 191                 debug_cond(SROM_DLEVEL >= 2, "%X",
 192                            getfrom_srom(dev, ioaddr) & 15);
 193                 retval = (retval << 1) |
 194                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 195         }
 196
 197         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 198
 199         debug_cond(SROM_DLEVEL >= 2, " :%X:", getfrom_srom(dev, ioaddr) & 15);
 200
 201         for (i = 16; i > 0; i--) {
 202                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 203                 udelay(10);
 204                 debug_cond(SROM_DLEVEL >= 2, "%X",
 205                            getfrom_srom(dev, ioaddr) & 15);
 206                 retval = (retval << 1) |
 207                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 208                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 209                 udelay(10);
 210         }
 211
 212         /* Terminate the EEPROM access. */
 213         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 214
 215         debug_cond(SROM_DLEVEL >= 2, " EEPROM value at %d is %5.5x.\n",
 216                    location, retval);
 217
 218         return retval;
 219 }
 220
 221 /*
 222  * This executes a generic EEPROM command, typically a write or write
 223  * enable. It returns the data output from the EEPROM, and thus may
 224  * also be used for reads.
 225  */
 226 static int do_eeprom_cmd(struct eth_device *dev, u_long ioaddr, int cmd,
 227                          int cmd_len)
 228 {
 229         unsigned int retval = 0;
 230
 231         debug_cond(SROM_DLEVEL >= 1, " EEPROM op 0x%x: ", cmd);
 232
 233         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 234
 235         /* Shift the command bits out. */
 236         do {
 237                 short dataval = (cmd & BIT(cmd_len)) ? EE_WRITE_1 : EE_WRITE_0;
 238
 239                 sendto_srom(dev, dataval, ioaddr);
 240                 udelay(10);
 241
 242                 debug_cond(SROM_DLEVEL >= 2, "%X",
 243                            getfrom_srom(dev, ioaddr) & 15);
 244
 245                 sendto_srom(dev, dataval | DT_CLK, ioaddr);
 246                 udelay(10);
 247                 retval = (retval << 1) |
 248                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 249         } while (--cmd_len >= 0);
 250
 251         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 252
 253         /* Terminate the EEPROM access. */
 254         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 255
 256         debug_cond(SROM_DLEVEL >= 1, " EEPROM result is 0x%5.5x.\n", retval);
 257
 258         return retval;
 259 }
 260
 261 static int read_srom(struct eth_device *dev, u_long ioaddr, int index)
 262 {
 263         int ee_addr_size;
 264
 265         ee_addr_size = (do_read_eeprom(dev, ioaddr, 0xff, 8) & BIT(18)) ? 8 : 6;
 266
 267         return do_eeprom_cmd(dev, ioaddr, 0xffff |
 268                              (((SROM_READ_CMD << ee_addr_size) | index) << 16),
 269                              3 + ee_addr_size + 16);
 270 }
 271
 272 #ifdef UPDATE_SROM
 273 static int write_srom(struct eth_device *dev, u_long ioaddr, int index,
 274                       int new_value)
 275 {
 276         unsigned short newval;
 277         int ee_addr_size;
 278         int i;
 279
 280         ee_addr_size = (do_read_eeprom(dev, ioaddr, 0xff, 8) & BIT(18)) ? 8 : 6;
 281
 282         udelay(10 * 1000); /* test-only */
 283
 284         debug_cond(SROM_DLEVEL >= 1, "ee_addr_size=%d.\n", ee_addr_size);
 285         debug_cond(SROM_DLEVEL >= 1,
 286                    "Writing new entry 0x%4.4x to offset %d.\n",
 287                    new_value, index);
 288
 289         /* Enable programming modes. */
 290         do_eeprom_cmd(dev, ioaddr, 0x4f << (ee_addr_size - 4),
 291                       3 + ee_addr_size);
 292
 293         /* Do the actual write. */
 294         do_eeprom_cmd(dev, ioaddr, new_value |
 295                       (((SROM_WRITE_CMD << ee_addr_size) | index) << 16),
 296                       3 + ee_addr_size + 16);
 297
 298         /* Poll for write finished. */
 299         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 300         for (i = 0; i < 10000; i++) {   /* Typical 2000 ticks */
 301                 if (getfrom_srom(dev, ioaddr) & EE_DATA_READ)
 302                         break;
 303         }
 304
 305         debug_cond(SROM_DLEVEL >= 1, " Write finished after %d ticks.\n", i);
 306
 307         /* Disable programming. */
 308         do_eeprom_cmd(dev, ioaddr, (0x40 << (ee_addr_size - 4)),
 309                       3 + ee_addr_size);
 310
 311         /* And read the result. */
 312         newval = do_eeprom_cmd(dev, ioaddr,
 313                                (((SROM_READ_CMD << ee_addr_size) | index) << 16)
 314                                | 0xffff, 3 + ee_addr_size + 16);
 315
 316         debug_cond(SROM_DLEVEL >= 1, "  New value at offset %d is %4.4x.\n",
 317                    index, newval);
 318
 319         return 1;
 320 }
 321
 322 static void update_srom(struct eth_device *dev, bd_t *bis)
 323 {
 324         static unsigned short eeprom[0x40] = {
 325                 0x140b, 0x6610, 0x0000, 0x0000, /* 00 */
 326                 0x0000, 0x0000, 0x0000, 0x0000, /* 04 */
 327                 0x00a3, 0x0103, 0x0000, 0x0000, /* 08 */
 328                 0x0000, 0x1f00, 0x0000, 0x0000, /* 0c */
 329                 0x0108, 0x038d, 0x0000, 0x0000, /* 10 */
 330                 0xe078, 0x0001, 0x0040, 0x0018, /* 14 */
 331                 0x0000, 0x0000, 0x0000, 0x0000, /* 18 */
 332                 0x0000, 0x0000, 0x0000, 0x0000, /* 1c */
 333                 0x0000, 0x0000, 0x0000, 0x0000, /* 20 */
 334                 0x0000, 0x0000, 0x0000, 0x0000, /* 24 */
 335                 0x0000, 0x0000, 0x0000, 0x0000, /* 28 */
 336                 0x0000, 0x0000, 0x0000, 0x0000, /* 2c */
 337                 0x0000, 0x0000, 0x0000, 0x0000, /* 30 */
 338                 0x0000, 0x0000, 0x0000, 0x0000, /* 34 */
 339                 0x0000, 0x0000, 0x0000, 0x0000, /* 38 */
 340                 0x0000, 0x0000, 0x0000, 0x4e07, /* 3c */
 341         };
 342         uchar enetaddr[6];
 343         int i;
 344
 345         /* Ethernet Addr... */
 346         if (!eth_env_get_enetaddr("ethaddr", enetaddr))
 347                 return;
 348
 349         eeprom[0x0a] = (enetaddr[1] << 8) | enetaddr[0];
 350         eeprom[0x0b] = (enetaddr[3] << 8) | enetaddr[2];
 351         eeprom[0x0c] = (enetaddr[5] << 8) | enetaddr[4];
 352
 353         for (i = 0; i < 0x40; i++)
 354                 write_srom(dev, DE4X5_APROM, i, eeprom[i]);
 355 }
 356 #endif /* UPDATE_SROM */
 357
 358 static void send_setup_frame(struct eth_device *dev, bd_t *bis)
 359 {
 360         char setup_frame[SETUP_FRAME_LEN];
 361         char *pa = &setup_frame[0];
 362         int i;
 363
 364         memset(pa, 0xff, SETUP_FRAME_LEN);
 365
 366         for (i = 0; i < ETH_ALEN; i++) {
 367                 *(pa + (i & 1)) = dev->enetaddr[i];
 368                 if (i & 0x01)
 369                         pa += 4;
 370         }
 371
 372         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 373                 if (i < TOUT_LOOP)
 374                         continue;
 375
 376                 printf("%s: tx error buffer not ready\n", dev->name);
 377                 return;
 378         }
 379
 380         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)&setup_frame[0]));
 381         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_SET | SETUP_FRAME_LEN);
 382         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 383
 384         dc2114x_outl(dev, POLL_DEMAND, DE4X5_TPD);
 385
 386         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 387                 if (i < TOUT_LOOP)
 388                         continue;
 389
 390                 printf("%s: tx buffer not ready\n", dev->name);
 391                 return;
 392         }
 393
 394         if (le32_to_cpu(tx_ring[tx_new].status) != 0x7FFFFFFF) {
 395                 printf("TX error status2 = 0x%08X\n",
 396                        le32_to_cpu(tx_ring[tx_new].status));
 397         }
 398
 399         tx_new = (tx_new + 1) % NUM_TX_DESC;
 400 }
 401
 402 static int dc21x4x_send(struct eth_device *dev, void *packet, int length)
 403 {
 404         int status = -1;
 405         int i;
 406
 407         if (length <= 0) {
 408                 printf("%s: bad packet size: %d\n", dev->name, length);
 409                 goto done;
 410         }
 411
 412         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 413                 if (i < TOUT_LOOP)
 414                         continue;
 415
 416                 printf("%s: tx error buffer not ready\n", dev->name);
 417                 goto done;
 418         }
 419
 420         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)packet));
 421         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_LS | TD_FS | length);
 422         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 423
 424         dc2114x_outl(dev, POLL_DEMAND, DE4X5_TPD);
 425
 426         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 427                 if (i < TOUT_LOOP)
 428                         continue;
 429
 430                 printf(".%s: tx buffer not ready\n", dev->name);
 431                 goto done;
 432         }
 433
 434         if (le32_to_cpu(tx_ring[tx_new].status) & TD_ES) {
 435                 tx_ring[tx_new].status = 0x0;
 436                 goto done;
 437         }
 438
 439         status = length;
 440
 441 done:
 442         tx_new = (tx_new + 1) % NUM_TX_DESC;
 443         return status;
 444 }
 445
 446 static int dc21x4x_recv(struct eth_device *dev)
 447 {
 448         int length = 0;
 449         u32 status;
 450
 451         while (true) {
 452                 status = le32_to_cpu(rx_ring[rx_new].status);
 453
 454                 if (status & R_OWN)
 455                         break;
 456
 457                 if (status & RD_LS) {
 458                         /* Valid frame status. */
 459                         if (status & RD_ES) {
 460                                 /* There was an error. */
 461                                 printf("RX error status = 0x%08X\n", status);
 462                         } else {
 463                                 /* A valid frame received. */
 464                                 length = (le32_to_cpu(rx_ring[rx_new].status)
 465                                           >> 16);
 466
 467                                 /* Pass the packet up to the protocol layers */
 468                                 net_process_received_packet
 469                                         (net_rx_packets[rx_new], length - 4);
 470                         }
 471
 472                         /*
 473                          * Change buffer ownership for this frame,
 474                          * back to the adapter.
 475                          */
 476                         rx_ring[rx_new].status = cpu_to_le32(R_OWN);
 477                 }
 478
 479                 /* Update entry information. */
 480                 rx_new = (rx_new + 1) % rx_ring_size;
 481         }
 482
 483         return length;
 484 }
 485
 486 static int dc21x4x_init(struct eth_device *dev, bd_t *bis)
 487 {
 488         int i;
 489         int devbusfn = (int)dev->priv;
 490
 491         /* Ensure we're not sleeping. */
 492         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 493
 494         reset_de4x5(dev);
 495
 496         if (dc2114x_inl(dev, DE4X5_STS) & (STS_TS | STS_RS)) {
 497                 printf("Error: Cannot reset ethernet controller.\n");
 498                 return -1;
 499         }
 500
 501         dc2114x_outl(dev, OMR_SDP | OMR_PS | OMR_PM, DE4X5_OMR);
 502
 503         for (i = 0; i < NUM_RX_DESC; i++) {
 504                 rx_ring[i].status = cpu_to_le32(R_OWN);
 505                 rx_ring[i].des1 = cpu_to_le32(RX_BUFF_SZ);
 506                 rx_ring[i].buf =
 507                         cpu_to_le32(phys_to_bus((u32)net_rx_packets[i]));
 508                 rx_ring[i].next = 0;
 509         }
 510
 511         for (i = 0; i < NUM_TX_DESC; i++) {
 512                 tx_ring[i].status = 0;
 513                 tx_ring[i].des1 = 0;
 514                 tx_ring[i].buf = 0;
 515                 tx_ring[i].next = 0;
 516         }
 517
 518         rx_ring_size = NUM_RX_DESC;
 519         tx_ring_size = NUM_TX_DESC;
 520
 521         /* Write the end of list marker to the descriptor lists. */
 522         rx_ring[rx_ring_size - 1].des1 |= cpu_to_le32(RD_RER);
 523         tx_ring[tx_ring_size - 1].des1 |= cpu_to_le32(TD_TER);
 524
 525         /* Tell the adapter where the TX/RX rings are located. */
 526         dc2114x_outl(dev, phys_to_bus((u32)&rx_ring), DE4X5_RRBA);
 527         dc2114x_outl(dev, phys_to_bus((u32)&tx_ring), DE4X5_TRBA);
 528
 529         start_de4x5(dev);
 530
 531         tx_new = 0;
 532         rx_new = 0;
 533
 534         send_setup_frame(dev, bis);
 535
 536         return 0;
 537 }
 538
 539 static void dc21x4x_halt(struct eth_device *dev)
 540 {
 541         int devbusfn = (int)dev->priv;
 542
 543         stop_de4x5(dev);
 544         dc2114x_outl(dev, 0, DE4X5_SICR);
 545
 546         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, SLEEP);
 547 }
 548
 549 static void read_hw_addr(struct eth_device *dev, bd_t *bis)
 550 {
 551         u_short tmp, *p = (u_short *)(&dev->enetaddr[0]);
 552         int i, j = 0;
 553
 554         for (i = 0; i < (ETH_ALEN >> 1); i++) {
 555                 tmp = read_srom(dev, DE4X5_APROM, (SROM_HWADD >> 1) + i);
 556                 *p = le16_to_cpu(tmp);
 557                 j += *p++;
 558         }
 559
 560         if (!j || j == 0x2fffd) {
 561                 memset(dev->enetaddr, 0, ETH_ALEN);
 562                 debug("Warning: can't read HW address from SROM.\n");
 563 #ifdef UPDATE_SROM
 564                 update_srom(dev, bis);
 565 #endif
 566         }
 567 }
 568
 569 static struct pci_device_id supported[] = {
 570         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_TULIP_FAST },
 571         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_21142 },
 572         { }
 573 };
 574
 575 int dc21x4x_initialize(bd_t *bis)
 576 {
 577         struct eth_device *dev;
 578         unsigned short status;
 579         unsigned char timer;
 580         unsigned int iobase;
 581         int card_number = 0;
 582         pci_dev_t devbusfn;
 583         unsigned int cfrv;
 584         int idx = 0;
 585
 586         while (1) {
 587                 devbusfn = pci_find_devices(supported, idx++);
 588                 if (devbusfn == -1)
 589                         break;
 590
 591                 /* Get the chip configuration revision register. */
 592                 pci_read_config_dword(devbusfn, PCI_REVISION_ID, &cfrv);
 593
 594                 if ((cfrv & CFRV_RN) < DC2114x_BRK) {
 595                         printf("Error: The chip is not DC21143.\n");
 596                         continue;
 597                 }
 598
 599                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 600                 status |= PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 601                 pci_write_config_word(devbusfn, PCI_COMMAND, status);
 602
 603                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 604                 if (!(status & PCI_COMMAND_MEMORY)) {
 605                         printf("Error: Can not enable MEMORY access.\n");
 606                         continue;
 607                 }
 608
 609                 if (!(status & PCI_COMMAND_MASTER)) {
 610                         printf("Error: Can not enable Bus Mastering.\n");
 611                         continue;
 612                 }
 613
 614                 /* Check the latency timer for values >= 0x60. */
 615                 pci_read_config_byte(devbusfn, PCI_LATENCY_TIMER, &timer);
 616
 617                 if (timer < 0x60) {
 618                         pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER,
 619                                               0x60);
 620                 }
 621
 622                 /* read BAR for memory space access */
 623                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &iobase);
 624                 iobase &= PCI_BASE_ADDRESS_MEM_MASK;
 625                 debug("dc21x4x: DEC 21142 PCI Device @0x%x\n", iobase);
 626
 627                 dev = (struct eth_device *)malloc(sizeof(*dev));
 628                 if (!dev) {
 629                         printf("Can not allocalte memory of dc21x4x\n");
 630                         break;
 631                 }
 632
 633                 memset(dev, 0, sizeof(*dev));
 634
 635                 sprintf(dev->name, "dc21x4x#%d", card_number);
 636
 637                 dev->iobase = pci_mem_to_phys(devbusfn, iobase);
 638                 dev->priv = (void *)devbusfn;
 639                 dev->init = dc21x4x_init;
 640                 dev->halt = dc21x4x_halt;
 641                 dev->send = dc21x4x_send;
 642                 dev->recv = dc21x4x_recv;
 643
 644                 /* Ensure we're not sleeping. */
 645                 pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 646
 647                 udelay(10 * 1000);
 648
 649                 read_hw_addr(dev, bis);
 650
 651                 eth_register(dev);
 652
 653                 card_number++;
 654         }
 655
 656         return card_number;
 657 }