drivers/net/4xx_enet.c

   1 /*
   2  * SPDX-License-Identifier:     GPL-2.0 IBM-pibs
   3  */
   4 /*-----------------------------------------------------------------------------+
   5  *
   6  *  File Name:  enetemac.c
   7  *
   8  *  Function:   Device driver for the ethernet EMAC3 macro on the 405GP.
   9  *
  10  *  Author:     Mark Wisner
  11  *
  12  *  Change Activity-
  13  *
  14  *  Date        Description of Change                                       BY
  15  *  ---------   ---------------------                                       ---
  16  *  05-May-99   Created                                                     MKW
  17  *  27-Jun-99   Clean up                                                    JWB
  18  *  16-Jul-99   Added MAL error recovery and better IP packet handling      MKW
  19  *  29-Jul-99   Added Full duplex support                                   MKW
  20  *  06-Aug-99   Changed names for Mal CR reg                                MKW
  21  *  23-Aug-99   Turned off SYE when running at 10Mbs                        MKW
  22  *  24-Aug-99   Marked descriptor empty after call_xlc                      MKW
  23  *  07-Sep-99   Set MAL RX buffer size reg to ENET_MAX_MTU_ALIGNED / 16     MCG
  24  *              to avoid chaining maximum sized packets. Push starting
  25  *              RX descriptor address up to the next cache line boundary.
  26  *  16-Jan-00   Added support for booting with IP of 0x0                    MKW
  27  *  15-Mar-00   Updated enetInit() to enable broadcast addresses in the
  28  *              EMAC0_RXM register.                                         JWB
  29  *  12-Mar-01   anne-sophie.harnois@nextream.fr
  30  *               - Variables are compatible with those already defined in
  31  *                include/net.h
  32  *              - Receive buffer descriptor ring is used to send buffers
  33  *                to the user
  34  *              - Info print about send/received/handled packet number if
  35  *                INFO_405_ENET is set
  36  *  17-Apr-01   stefan.roese@esd-electronics.com
  37  *              - MAL reset in "eth_halt" included
  38  *              - Enet speed and duplex output now in one line
  39  *  08-May-01   stefan.roese@esd-electronics.com
  40  *              - MAL error handling added (eth_init called again)
  41  *  13-Nov-01   stefan.roese@esd-electronics.com
  42  *              - Set IST bit in EMAC0_MR1 reg upon 100MBit or full duplex
  43  *  04-Jan-02   stefan.roese@esd-electronics.com
  44  *              - Wait for PHY auto negotiation to complete added
  45  *  06-Feb-02   stefan.roese@esd-electronics.com
  46  *              - Bug fixed in waiting for auto negotiation to complete
  47  *  26-Feb-02   stefan.roese@esd-electronics.com
  48  *              - rx and tx buffer descriptors now allocated (no fixed address
  49  *                used anymore)
  50  *  17-Jun-02   stefan.roese@esd-electronics.com
  51  *              - MAL error debug printf 'M' removed (rx de interrupt may
  52  *                occur upon many incoming packets with only 4 rx buffers).
  53  *-----------------------------------------------------------------------------*
  54  *  17-Nov-03   travis.sawyer@sandburst.com
  55  *              - ported from 405gp_enet.c to utilized upto 4 EMAC ports
  56  *                in the 440GX.  This port should work with the 440GP
  57  *                (2 EMACs) also
  58  *  15-Aug-05   sr@denx.de
  59  *              - merged 405gp_enet.c and 440gx_enet.c to generic 4xx_enet.c
  60                   now handling all 4xx cpu's.
  61  *-----------------------------------------------------------------------------*/
  62
  63 #include <config.h>
  64 #include <common.h>
  65 #include <net.h>
  66 #include <asm/processor.h>
  67 #include <asm/io.h>
  68 #include <asm/cache.h>
  69 #include <asm/mmu.h>
  70 #include <commproc.h>
  71 #include <asm/ppc4xx.h>
  72 #include <asm/ppc4xx-emac.h>
  73 #include <asm/ppc4xx-mal.h>
  74 #include <miiphy.h>
  75 #include <malloc.h>
  76 #include <linux/compiler.h>
  77
  78 #if !(defined(CONFIG_MII) || defined(CONFIG_CMD_MII))
  79 #error "CONFIG_MII has to be defined!"
  80 #endif
  81
  82 #define EMAC_RESET_TIMEOUT 1000 /* 1000 ms reset timeout */
  83 #define PHY_AUTONEGOTIATE_TIMEOUT 5000  /* 5000 ms autonegotiate timeout */
  84
  85 /* Ethernet Transmit and Receive Buffers */
  86 /* AS.HARNOIS
  87  * In the same way ENET_MAX_MTU and ENET_MAX_MTU_ALIGNED are set from
  88  * PKTSIZE and PKTSIZE_ALIGN (include/net.h)
  89  */
  90 #define ENET_MAX_MTU           PKTSIZE
  91 #define ENET_MAX_MTU_ALIGNED   PKTSIZE_ALIGN
  92
  93 /*-----------------------------------------------------------------------------+
  94  * Defines for MAL/EMAC interrupt conditions as reported in the UIC (Universal
  95  * Interrupt Controller).
  96  *-----------------------------------------------------------------------------*/
  97 #define ETH_IRQ_NUM(dev)        (VECNUM_ETH0 + ((dev) * VECNUM_ETH1_OFFS))
  98
  99 #if defined(CONFIG_HAS_ETH3)
 100 #if !defined(CONFIG_440GX)
 101 #define UIC_ETHx        (UIC_MASK(ETH_IRQ_NUM(0)) || UIC_MASK(ETH_IRQ_NUM(1)) || \
 102                          UIC_MASK(ETH_IRQ_NUM(2)) || UIC_MASK(ETH_IRQ_NUM(3)))
 103 #else
 104 /* Unfortunately 440GX spreads EMAC interrupts on multiple UIC's */
 105 #define UIC_ETHx        (UIC_MASK(ETH_IRQ_NUM(0)) || UIC_MASK(ETH_IRQ_NUM(1)))
 106 #define UIC_ETHxB       (UIC_MASK(ETH_IRQ_NUM(2)) || UIC_MASK(ETH_IRQ_NUM(3)))
 107 #endif /* !defined(CONFIG_440GX) */
 108 #elif defined(CONFIG_HAS_ETH2)
 109 #define UIC_ETHx        (UIC_MASK(ETH_IRQ_NUM(0)) || UIC_MASK(ETH_IRQ_NUM(1)) || \
 110                          UIC_MASK(ETH_IRQ_NUM(2)))
 111 #elif defined(CONFIG_HAS_ETH1)
 112 #define UIC_ETHx        (UIC_MASK(ETH_IRQ_NUM(0)) || UIC_MASK(ETH_IRQ_NUM(1)))
 113 #else
 114 #define UIC_ETHx        UIC_MASK(ETH_IRQ_NUM(0))
 115 #endif
 116
 117 /*
 118  * Define a default version for UIC_ETHxB for non 440GX so that we can
 119  * use common code for all 4xx variants
 120  */
 121 #if !defined(UIC_ETHxB)
 122 #define UIC_ETHxB       0
 123 #endif
 124
 125 #define UIC_MAL_SERR    UIC_MASK(VECNUM_MAL_SERR)
 126 #define UIC_MAL_TXDE    UIC_MASK(VECNUM_MAL_TXDE)
 127 #define UIC_MAL_RXDE    UIC_MASK(VECNUM_MAL_RXDE)
 128 #define UIC_MAL_TXEOB   UIC_MASK(VECNUM_MAL_TXEOB)
 129 #define UIC_MAL_RXEOB   UIC_MASK(VECNUM_MAL_RXEOB)
 130
 131 #define MAL_UIC_ERR     (UIC_MAL_SERR | UIC_MAL_TXDE | UIC_MAL_RXDE)
 132 #define MAL_UIC_DEF     (UIC_MAL_RXEOB | MAL_UIC_ERR)
 133
 134 /*
 135  * We have 3 different interrupt types:
 136  * - MAL interrupts indicating successful transfer
 137  * - MAL error interrupts indicating MAL related errors
 138  * - EMAC interrupts indicating EMAC related errors
 139  *
 140  * All those interrupts can be on different UIC's, but since
 141  * now at least all interrupts from one type are on the same
 142  * UIC. Only exception is 440GX where the EMAC interrupts are
 143  * spread over two UIC's!
 144  */
 145 #if defined(CONFIG_440GX)
 146 #define UIC_BASE_MAL    UIC1_DCR_BASE
 147 #define UIC_BASE_MAL_ERR UIC2_DCR_BASE
 148 #define UIC_BASE_EMAC   UIC2_DCR_BASE
 149 #define UIC_BASE_EMAC_B UIC3_DCR_BASE
 150 #else
 151 #define UIC_BASE_MAL    (UIC0_DCR_BASE + (UIC_NR(VECNUM_MAL_TXEOB) * 0x10))
 152 #define UIC_BASE_MAL_ERR (UIC0_DCR_BASE + (UIC_NR(VECNUM_MAL_SERR) * 0x10))
 153 #define UIC_BASE_EMAC   (UIC0_DCR_BASE + (UIC_NR(ETH_IRQ_NUM(0)) * 0x10))
 154 #define UIC_BASE_EMAC_B (UIC0_DCR_BASE + (UIC_NR(ETH_IRQ_NUM(0)) * 0x10))
 155 #endif
 156
 157 #undef INFO_4XX_ENET
 158
 159 #define BI_PHYMODE_NONE  0
 160 #define BI_PHYMODE_ZMII  1
 161 #define BI_PHYMODE_RGMII 2
 162 #define BI_PHYMODE_GMII  3
 163 #define BI_PHYMODE_RTBI  4
 164 #define BI_PHYMODE_TBI   5
 165 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 166     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 167     defined(CONFIG_405EX)
 168 #define BI_PHYMODE_SMII  6
 169 #define BI_PHYMODE_MII   7
 170 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 171 #define BI_PHYMODE_RMII  8
 172 #endif
 173 #endif
 174 #define BI_PHYMODE_SGMII 9
 175
 176 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 177     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 178     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 179     defined(CONFIG_405EX)
 180 #define SDR0_MFR_ETH_CLK_SEL_V(n)       ((0x01<<27) / (n+1))
 181 #endif
 182
 183 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 184 #define SDR0_ETH_CFG_CLK_SEL_V(n)       (0x01 << (8 + n))
 185 #endif
 186
 187 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 188 #define MAL_RX_CHAN_MUL 8       /* 460EX/GT uses MAL channel 8 for EMAC1 */
 189 #else
 190 #define MAL_RX_CHAN_MUL 1
 191 #endif
 192
 193 /*--------------------------------------------------------------------+
 194  * Fixed PHY (PHY-less) support for Ethernet Ports.
 195  *--------------------------------------------------------------------*/
 196
 197 /*
 198  * Some boards do not have a PHY for each ethernet port. These ports
 199  * are known as Fixed PHY (or PHY-less) ports. For such ports, set
 200  * the appropriate CONFIG_PHY_ADDR equal to CONFIG_FIXED_PHY and
 201  * then define CONFIG_SYS_FIXED_PHY_PORTS to define what the speed and
 202  * duplex should be for these ports in the board configuration
 203  * file.
 204  *
 205  * For Example:
 206  *     #define CONFIG_FIXED_PHY   0xFFFFFFFF
 207  *
 208  *     #define CONFIG_PHY_ADDR    CONFIG_FIXED_PHY
 209  *     #define CONFIG_PHY1_ADDR   1
 210  *     #define CONFIG_PHY2_ADDR   CONFIG_FIXED_PHY
 211  *     #define CONFIG_PHY3_ADDR   3
 212  *
 213  *     #define CONFIG_SYS_FIXED_PHY_PORT(devnum,speed,duplex) \
 214  *                     {devnum, speed, duplex},
 215  *
 216  *     #define CONFIG_SYS_FIXED_PHY_PORTS \
 217  *                     CONFIG_SYS_FIXED_PHY_PORT(0,1000,FULL) \
 218  *                     CONFIG_SYS_FIXED_PHY_PORT(2,100,HALF)
 219  */
 220
 221 #ifndef CONFIG_FIXED_PHY
 222 #define CONFIG_FIXED_PHY        0xFFFFFFFF /* Fixed PHY (PHY-less) */
 223 #endif
 224
 225 #ifndef CONFIG_SYS_FIXED_PHY_PORTS
 226 #define CONFIG_SYS_FIXED_PHY_PORTS      /* default is an empty array */
 227 #endif
 228
 229 struct fixed_phy_port {
 230         unsigned int devnum;    /* ethernet port */
 231         unsigned int speed;     /* specified speed 10,100 or 1000 */
 232         unsigned int duplex;    /* specified duplex FULL or HALF */
 233 };
 234
 235 static const struct fixed_phy_port fixed_phy_port[] = {
 236         CONFIG_SYS_FIXED_PHY_PORTS      /* defined in board configuration file */
 237 };
 238
 239 /*-----------------------------------------------------------------------------+
 240  * Global variables. TX and RX descriptors and buffers.
 241  *-----------------------------------------------------------------------------*/
 242
 243 /*
 244  * Get count of EMAC devices (doesn't have to be the max. possible number
 245  * supported by the cpu)
 246  *
 247  * CONFIG_BOARD_EMAC_COUNT added so now a "dynamic" way to configure the
 248  * EMAC count is possible. As it is needed for the Kilauea/Haleakala
 249  * 405EX/405EXr eval board, using the same binary.
 250  */
 251 #if defined(CONFIG_BOARD_EMAC_COUNT)
 252 #define LAST_EMAC_NUM   board_emac_count()
 253 #else /* CONFIG_BOARD_EMAC_COUNT */
 254 #if defined(CONFIG_HAS_ETH3)
 255 #define LAST_EMAC_NUM   4
 256 #elif defined(CONFIG_HAS_ETH2)
 257 #define LAST_EMAC_NUM   3
 258 #elif defined(CONFIG_HAS_ETH1)
 259 #define LAST_EMAC_NUM   2
 260 #else
 261 #define LAST_EMAC_NUM   1
 262 #endif
 263 #endif /* CONFIG_BOARD_EMAC_COUNT */
 264
 265 /* normal boards start with EMAC0 */
 266 #if !defined(CONFIG_EMAC_NR_START)
 267 #define CONFIG_EMAC_NR_START    0
 268 #endif
 269
 270 #define MAL_RX_DESC_SIZE        2048
 271 #define MAL_TX_DESC_SIZE        2048
 272 #define MAL_ALLOC_SIZE          (MAL_TX_DESC_SIZE + MAL_RX_DESC_SIZE)
 273
 274 /*-----------------------------------------------------------------------------+
 275  * Prototypes and externals.
 276  *-----------------------------------------------------------------------------*/
 277 static void enet_rcv (struct eth_device *dev, unsigned long malisr);
 278
 279 int enetInt (struct eth_device *dev);
 280 static void mal_err (struct eth_device *dev, unsigned long isr,
 281                      unsigned long uic, unsigned long maldef,
 282                      unsigned long mal_errr);
 283 static void emac_err (struct eth_device *dev, unsigned long isr);
 284
 285 extern int phy_setup_aneg (char *devname, unsigned char addr);
 286 int emac4xx_miiphy_read(struct mii_dev *bus, int addr, int devad, int reg);
 287 int emac4xx_miiphy_write(struct mii_dev *bus, int addr, int devad, int reg,
 288                          u16 value);
 289
 290 int board_emac_count(void);
 291
 292 static void emac_loopback_enable(EMAC_4XX_HW_PST hw_p)
 293 {
 294 #if defined(CONFIG_440SPE) || \
 295     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 296     defined(CONFIG_405EX)
 297         u32 val;
 298
 299         mfsdr(SDR0_MFR, val);
 300         val |= SDR0_MFR_ETH_CLK_SEL_V(hw_p->devnum);
 301         mtsdr(SDR0_MFR, val);
 302 #elif defined(CONFIG_460EX) || defined(CONFIG_460GT)
 303         u32 val;
 304
 305         mfsdr(SDR0_ETH_CFG, val);
 306         val |= SDR0_ETH_CFG_CLK_SEL_V(hw_p->devnum);
 307         mtsdr(SDR0_ETH_CFG, val);
 308 #endif
 309 }
 310
 311 static void emac_loopback_disable(EMAC_4XX_HW_PST hw_p)
 312 {
 313 #if defined(CONFIG_440SPE) || \
 314     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 315     defined(CONFIG_405EX)
 316         u32 val;
 317
 318         mfsdr(SDR0_MFR, val);
 319         val &= ~SDR0_MFR_ETH_CLK_SEL_V(hw_p->devnum);
 320         mtsdr(SDR0_MFR, val);
 321 #elif defined(CONFIG_460EX) || defined(CONFIG_460GT)
 322         u32 val;
 323
 324         mfsdr(SDR0_ETH_CFG, val);
 325         val &= ~SDR0_ETH_CFG_CLK_SEL_V(hw_p->devnum);
 326         mtsdr(SDR0_ETH_CFG, val);
 327 #endif
 328 }
 329
 330 /*-----------------------------------------------------------------------------+
 331 | ppc_4xx_eth_halt
 332 | Disable MAL channel, and EMACn
 333 +-----------------------------------------------------------------------------*/
 334 static void ppc_4xx_eth_halt (struct eth_device *dev)
 335 {
 336         EMAC_4XX_HW_PST hw_p = dev->priv;
 337         u32 val = 10000;
 338
 339         out_be32((void *)EMAC0_IER + hw_p->hw_addr, 0x00000000);        /* disable emac interrupts */
 340
 341         /* 1st reset MAL channel */
 342         /* Note: writing a 0 to a channel has no effect */
 343 #if defined(CONFIG_405EP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
 344         mtdcr (MAL0_TXCARR, (MAL_CR_MMSR >> (hw_p->devnum * 2)));
 345 #else
 346         mtdcr (MAL0_TXCARR, (MAL_CR_MMSR >> hw_p->devnum));
 347 #endif
 348         mtdcr (MAL0_RXCARR, (MAL_CR_MMSR >> hw_p->devnum));
 349
 350         /* wait for reset */
 351         while (mfdcr (MAL0_RXCASR) & (MAL_CR_MMSR >> hw_p->devnum)) {
 352                 udelay (1000);  /* Delay 1 MS so as not to hammer the register */
 353                 val--;
 354                 if (val == 0)
 355                         break;
 356         }
 357
 358         /* provide clocks for EMAC internal loopback  */
 359         emac_loopback_enable(hw_p);
 360
 361         /* EMAC RESET */
 362         out_be32((void *)EMAC0_MR0 + hw_p->hw_addr, EMAC_MR0_SRST);
 363
 364         /* remove clocks for EMAC internal loopback  */
 365         emac_loopback_disable(hw_p);
 366
 367 #ifndef CONFIG_NETCONSOLE
 368         hw_p->print_speed = 1;  /* print speed message again next time */
 369 #endif
 370
 371 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 372         /* don't bypass the TAHOE0/TAHOE1 cores for Linux */
 373         mfsdr(SDR0_ETH_CFG, val);
 374         val &= ~(SDR0_ETH_CFG_TAHOE0_BYPASS | SDR0_ETH_CFG_TAHOE1_BYPASS);
 375         mtsdr(SDR0_ETH_CFG, val);
 376 #endif
 377
 378         return;
 379 }
 380
 381 #if defined (CONFIG_440GX)
 382 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 383 {
 384         unsigned long pfc1;
 385         unsigned long zmiifer;
 386         unsigned long rmiifer;
 387
 388         mfsdr(SDR0_PFC1, pfc1);
 389         pfc1 = SDR0_PFC1_EPS_DECODE(pfc1);
 390
 391         zmiifer = 0;
 392         rmiifer = 0;
 393
 394         switch (pfc1) {
 395         case 1:
 396                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 397                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(1);
 398                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(2);
 399                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(3);
 400                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 401                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 402                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 403                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 404                 break;
 405         case 2:
 406                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 407                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 408                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(2);
 409                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(3);
 410                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 411                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 412                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 413                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 414                 break;
 415         case 3:
 416                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 417                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 418                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 419                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 420                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 421                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 422                 break;
 423         case 4:
 424                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 425                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 426                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (2);
 427                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (3);
 428                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 429                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 430                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 431                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 432                 break;
 433         case 5:
 434                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 435                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 436                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (2);
 437                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(3);
 438                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 439                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 440                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 441                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 442                 break;
 443         case 6:
 444                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 445                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 446                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 447                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 448                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 449                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 450                 break;
 451         case 0:
 452         default:
 453                 zmiifer = ZMII_FER_MII << ZMII_FER_V(devnum);
 454                 rmiifer = 0x0;
 455                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 456                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 457                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 458                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 459                 break;
 460         }
 461
 462         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 463         zmiifer |= (ZMII_FER_MDI) << ZMII_FER_V(devnum);
 464
 465         out_be32((void *)ZMII0_FER, zmiifer);
 466         out_be32((void *)RGMII_FER, rmiifer);
 467
 468         return ((int)pfc1);
 469 }
 470 #endif  /* CONFIG_440_GX */
 471
 472 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 473 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 474 {
 475         unsigned long zmiifer=0x0;
 476         unsigned long pfc1;
 477
 478         mfsdr(SDR0_PFC1, pfc1);
 479         pfc1 &= SDR0_PFC1_SELECT_MASK;
 480
 481         switch (pfc1) {
 482         case SDR0_PFC1_SELECT_CONFIG_2:
 483                 /* 1 x GMII port */
 484                 out_be32((void *)ZMII0_FER, 0x00);
 485                 out_be32((void *)RGMII_FER, 0x00000037);
 486                 bis->bi_phymode[0] = BI_PHYMODE_GMII;
 487                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 488                 break;
 489         case SDR0_PFC1_SELECT_CONFIG_4:
 490                 /* 2 x RGMII ports */
 491                 out_be32((void *)ZMII0_FER, 0x00);
 492                 out_be32((void *)RGMII_FER, 0x00000055);
 493                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 494                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 495                 break;
 496         case SDR0_PFC1_SELECT_CONFIG_6:
 497                 /* 2 x SMII ports */
 498                 out_be32((void *)ZMII0_FER,
 499                          ((ZMII_FER_SMII) << ZMII_FER_V(0)) |
 500                          ((ZMII_FER_SMII) << ZMII_FER_V(1)));
 501                 out_be32((void *)RGMII_FER, 0x00000000);
 502                 bis->bi_phymode[0] = BI_PHYMODE_SMII;
 503                 bis->bi_phymode[1] = BI_PHYMODE_SMII;
 504                 break;
 505         case SDR0_PFC1_SELECT_CONFIG_1_2:
 506                 /* only 1 x MII supported */
 507                 out_be32((void *)ZMII0_FER, (ZMII_FER_MII) << ZMII_FER_V(0));
 508                 out_be32((void *)RGMII_FER, 0x00000000);
 509                 bis->bi_phymode[0] = BI_PHYMODE_MII;
 510                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 511                 break;
 512         default:
 513                 break;
 514         }
 515
 516         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 517         zmiifer = in_be32((void *)ZMII0_FER);
 518         zmiifer |= (ZMII_FER_MDI) << ZMII_FER_V(devnum);
 519         out_be32((void *)ZMII0_FER, zmiifer);
 520
 521         return ((int)0x0);
 522 }
 523 #endif  /* CONFIG_440EPX */
 524
 525 #if defined(CONFIG_405EX)
 526 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 527 {
 528         u32 rgmiifer = 0;
 529
 530         /*
 531          * The 405EX(r)'s RGMII bridge can operate in one of several
 532          * modes, only one of which (2 x RGMII) allows the
 533          * simultaneous use of both EMACs on the 405EX.
 534          */
 535
 536         switch (CONFIG_EMAC_PHY_MODE) {
 537
 538         case EMAC_PHY_MODE_NONE:
 539                 /* No ports */
 540                 rgmiifer |= RGMII_FER_DIS       << 0;
 541                 rgmiifer |= RGMII_FER_DIS       << 4;
 542                 out_be32((void *)RGMII_FER, rgmiifer);
 543                 bis->bi_phymode[0] = BI_PHYMODE_NONE;
 544                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 545                 break;
 546         case EMAC_PHY_MODE_NONE_RGMII:
 547                 /* 1 x RGMII port on channel 0 */
 548                 rgmiifer |= RGMII_FER_RGMII     << 0;
 549                 rgmiifer |= RGMII_FER_DIS       << 4;
 550                 out_be32((void *)RGMII_FER, rgmiifer);
 551                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 552                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 553                 break;
 554         case EMAC_PHY_MODE_RGMII_NONE:
 555                 /* 1 x RGMII port on channel 1 */
 556                 rgmiifer |= RGMII_FER_DIS       << 0;
 557                 rgmiifer |= RGMII_FER_RGMII     << 4;
 558                 out_be32((void *)RGMII_FER, rgmiifer);
 559                 bis->bi_phymode[0] = BI_PHYMODE_NONE;
 560                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 561                 break;
 562         case EMAC_PHY_MODE_RGMII_RGMII:
 563                 /* 2 x RGMII ports */
 564                 rgmiifer |= RGMII_FER_RGMII     << 0;
 565                 rgmiifer |= RGMII_FER_RGMII     << 4;
 566                 out_be32((void *)RGMII_FER, rgmiifer);
 567                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 568                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 569                 break;
 570         case EMAC_PHY_MODE_NONE_GMII:
 571                 /* 1 x GMII port on channel 0 */
 572                 rgmiifer |= RGMII_FER_GMII      << 0;
 573                 rgmiifer |= RGMII_FER_DIS       << 4;
 574                 out_be32((void *)RGMII_FER, rgmiifer);
 575                 bis->bi_phymode[0] = BI_PHYMODE_GMII;
 576                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 577                 break;
 578         case EMAC_PHY_MODE_NONE_MII:
 579                 /* 1 x MII port on channel 0 */
 580                 rgmiifer |= RGMII_FER_MII       << 0;
 581                 rgmiifer |= RGMII_FER_DIS       << 4;
 582                 out_be32((void *)RGMII_FER, rgmiifer);
 583                 bis->bi_phymode[0] = BI_PHYMODE_MII;
 584                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 585                 break;
 586         case EMAC_PHY_MODE_GMII_NONE:
 587                 /* 1 x GMII port on channel 1 */
 588                 rgmiifer |= RGMII_FER_DIS       << 0;
 589                 rgmiifer |= RGMII_FER_GMII      << 4;
 590                 out_be32((void *)RGMII_FER, rgmiifer);
 591                 bis->bi_phymode[0] = BI_PHYMODE_NONE;
 592                 bis->bi_phymode[1] = BI_PHYMODE_GMII;
 593                 break;
 594         case EMAC_PHY_MODE_MII_NONE:
 595                 /* 1 x MII port on channel 1 */
 596                 rgmiifer |= RGMII_FER_DIS       << 0;
 597                 rgmiifer |= RGMII_FER_MII       << 4;
 598                 out_be32((void *)RGMII_FER, rgmiifer);
 599                 bis->bi_phymode[0] = BI_PHYMODE_NONE;
 600                 bis->bi_phymode[1] = BI_PHYMODE_MII;
 601                 break;
 602         default:
 603                 break;
 604         }
 605
 606         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 607         rgmiifer = in_be32((void *)RGMII_FER);
 608         rgmiifer |= (1 << (19-devnum));
 609         out_be32((void *)RGMII_FER, rgmiifer);
 610
 611         return ((int)0x0);
 612 }
 613 #endif  /* CONFIG_405EX */
 614
 615 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 616 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 617 {
 618         u32 eth_cfg;
 619         u32 zmiifer;            /* ZMII0_FER reg. */
 620         u32 rmiifer;            /* RGMII0_FER reg. Bridge 0 */
 621         u32 rmiifer1;           /* RGMII0_FER reg. Bridge 1 */
 622         int mode;
 623
 624         zmiifer  = 0;
 625         rmiifer  = 0;
 626         rmiifer1 = 0;
 627
 628 #if defined(CONFIG_460EX)
 629         mode = 9;
 630         mfsdr(SDR0_ETH_CFG, eth_cfg);
 631         if (((eth_cfg & SDR0_ETH_CFG_SGMII0_ENABLE) > 0) &&
 632             ((eth_cfg & SDR0_ETH_CFG_SGMII1_ENABLE) > 0))
 633                 mode = 11; /* config SGMII */
 634 #else
 635         mode = 10;
 636         mfsdr(SDR0_ETH_CFG, eth_cfg);
 637         if (((eth_cfg & SDR0_ETH_CFG_SGMII0_ENABLE) > 0) &&
 638             ((eth_cfg & SDR0_ETH_CFG_SGMII1_ENABLE) > 0) &&
 639             ((eth_cfg & SDR0_ETH_CFG_SGMII2_ENABLE) > 0))
 640                 mode = 12; /* config SGMII */
 641 #endif
 642
 643         /* TODO:
 644          * NOTE: 460GT has 2 RGMII bridge cores:
 645          *              emac0 ------ RGMII0_BASE
 646          *                         |
 647          *              emac1 -----+
 648          *
 649          *              emac2 ------ RGMII1_BASE
 650          *                         |
 651          *              emac3 -----+
 652          *
 653          *      460EX has 1 RGMII bridge core:
 654          *      and RGMII1_BASE is disabled
 655          *              emac0 ------ RGMII0_BASE
 656          *                         |
 657          *              emac1 -----+
 658          */
 659
 660         /*
 661          * Right now only 2*RGMII is supported. Please extend when needed.
 662          * sr - 2008-02-19
 663          * Add SGMII support.
 664          * vg - 2008-07-28
 665          */
 666         switch (mode) {
 667         case 1:
 668                 /* 1 MII - 460EX */
 669                 /* GMC0 EMAC4_0, ZMII Bridge */
 670                 zmiifer |= ZMII_FER_MII << ZMII_FER_V(0);
 671                 bis->bi_phymode[0] = BI_PHYMODE_MII;
 672                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 673                 bis->bi_phymode[2] = BI_PHYMODE_NONE;
 674                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 675                 break;
 676         case 2:
 677                 /* 2 MII - 460GT */
 678                 /* GMC0 EMAC4_0, GMC1 EMAC4_2, ZMII Bridge */
 679                 zmiifer |= ZMII_FER_MII << ZMII_FER_V(0);
 680                 zmiifer |= ZMII_FER_MII << ZMII_FER_V(2);
 681                 bis->bi_phymode[0] = BI_PHYMODE_MII;
 682                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 683                 bis->bi_phymode[2] = BI_PHYMODE_MII;
 684                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 685                 break;
 686         case 3:
 687                 /* 2 RMII - 460EX */
 688                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, ZMII Bridge */
 689                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 690                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(1);
 691                 bis->bi_phymode[0] = BI_PHYMODE_RMII;
 692                 bis->bi_phymode[1] = BI_PHYMODE_RMII;
 693                 bis->bi_phymode[2] = BI_PHYMODE_NONE;
 694                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 695                 break;
 696         case 4:
 697                 /* 4 RMII - 460GT */
 698                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, GMC1 EMAC4_2, GMC1, EMAC4_3 */
 699                 /* ZMII Bridge */
 700                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 701                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(1);
 702                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(2);
 703                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(3);
 704                 bis->bi_phymode[0] = BI_PHYMODE_RMII;
 705                 bis->bi_phymode[1] = BI_PHYMODE_RMII;
 706                 bis->bi_phymode[2] = BI_PHYMODE_RMII;
 707                 bis->bi_phymode[3] = BI_PHYMODE_RMII;
 708                 break;
 709         case 5:
 710                 /* 2 SMII - 460EX */
 711                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, ZMII Bridge */
 712                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 713                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 714                 bis->bi_phymode[0] = BI_PHYMODE_SMII;
 715                 bis->bi_phymode[1] = BI_PHYMODE_SMII;
 716                 bis->bi_phymode[2] = BI_PHYMODE_NONE;
 717                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 718                 break;
 719         case 6:
 720                 /* 4 SMII - 460GT */
 721                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, GMC0 EMAC4_3, GMC0 EMAC4_3 */
 722                 /* ZMII Bridge */
 723                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 724                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 725                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(2);
 726                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(3);
 727                 bis->bi_phymode[0] = BI_PHYMODE_SMII;
 728                 bis->bi_phymode[1] = BI_PHYMODE_SMII;
 729                 bis->bi_phymode[2] = BI_PHYMODE_SMII;
 730                 bis->bi_phymode[3] = BI_PHYMODE_SMII;
 731                 break;
 732         case 7:
 733                 /* This is the default mode that we want for board bringup - Maple */
 734                 /* 1 GMII - 460EX */
 735                 /* GMC0 EMAC4_0, RGMII Bridge 0 */
 736                 rmiifer |= RGMII_FER_MDIO(0);
 737
 738                 if (devnum == 0) {
 739                         rmiifer |= RGMII_FER_GMII << RGMII_FER_V(2); /* CH0CFG - EMAC0 */
 740                         bis->bi_phymode[0] = BI_PHYMODE_GMII;
 741                         bis->bi_phymode[1] = BI_PHYMODE_NONE;
 742                         bis->bi_phymode[2] = BI_PHYMODE_NONE;
 743                         bis->bi_phymode[3] = BI_PHYMODE_NONE;
 744                 } else {
 745                         rmiifer |= RGMII_FER_GMII << RGMII_FER_V(3); /* CH1CFG - EMAC1 */
 746                         bis->bi_phymode[0] = BI_PHYMODE_NONE;
 747                         bis->bi_phymode[1] = BI_PHYMODE_GMII;
 748                         bis->bi_phymode[2] = BI_PHYMODE_NONE;
 749                         bis->bi_phymode[3] = BI_PHYMODE_NONE;
 750                 }
 751                 break;
 752         case 8:
 753                 /* 2 GMII - 460GT */
 754                 /* GMC0 EMAC4_0, RGMII Bridge 0 */
 755                 /* GMC1 EMAC4_2, RGMII Bridge 1 */
 756                 rmiifer |= RGMII_FER_GMII << RGMII_FER_V(2);    /* CH0CFG - EMAC0 */
 757                 rmiifer1 |= RGMII_FER_GMII << RGMII_FER_V(2);   /* CH0CFG - EMAC2 */
 758                 rmiifer |= RGMII_FER_MDIO(0);                   /* enable MDIO - EMAC0 */
 759                 rmiifer1 |= RGMII_FER_MDIO(0);                  /* enable MDIO - EMAC2 */
 760
 761                 bis->bi_phymode[0] = BI_PHYMODE_GMII;
 762                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 763                 bis->bi_phymode[2] = BI_PHYMODE_GMII;
 764                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 765                 break;
 766         case 9:
 767                 /* 2 RGMII - 460EX */
 768                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, RGMII Bridge 0 */
 769                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 770                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(3);
 771                 rmiifer |= RGMII_FER_MDIO(0);                   /* enable MDIO - EMAC0 */
 772
 773                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 774                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 775                 bis->bi_phymode[2] = BI_PHYMODE_NONE;
 776                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 777                 break;
 778         case 10:
 779                 /* 4 RGMII - 460GT */
 780                 /* GMC0 EMAC4_0, GMC0 EMAC4_1, RGMII Bridge 0 */
 781                 /* GMC1 EMAC4_2, GMC1 EMAC4_3, RGMII Bridge 1 */
 782                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 783                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(3);
 784                 rmiifer1 |= RGMII_FER_RGMII << RGMII_FER_V(2);
 785                 rmiifer1 |= RGMII_FER_RGMII << RGMII_FER_V(3);
 786                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 787                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 788                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 789                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 790                 break;
 791         case 11:
 792                 /* 2 SGMII - 460EX */
 793                 bis->bi_phymode[0] = BI_PHYMODE_SGMII;
 794                 bis->bi_phymode[1] = BI_PHYMODE_SGMII;
 795                 bis->bi_phymode[2] = BI_PHYMODE_NONE;
 796                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 797                 break;
 798         case 12:
 799                 /* 3 SGMII - 460GT */
 800                 bis->bi_phymode[0] = BI_PHYMODE_SGMII;
 801                 bis->bi_phymode[1] = BI_PHYMODE_SGMII;
 802                 bis->bi_phymode[2] = BI_PHYMODE_SGMII;
 803                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 804                 break;
 805         default:
 806                 break;
 807         }
 808
 809         /* Set EMAC for MDIO */
 810         mfsdr(SDR0_ETH_CFG, eth_cfg);
 811         eth_cfg |= SDR0_ETH_CFG_MDIO_SEL_EMAC0;
 812         mtsdr(SDR0_ETH_CFG, eth_cfg);
 813
 814         out_be32((void *)RGMII_FER, rmiifer);
 815 #if defined(CONFIG_460GT)
 816         out_be32((void *)RGMII_FER + RGMII1_BASE_OFFSET, rmiifer1);
 817 #endif
 818
 819         /* bypass the TAHOE0/TAHOE1 cores for U-Boot */
 820         mfsdr(SDR0_ETH_CFG, eth_cfg);
 821         eth_cfg |= (SDR0_ETH_CFG_TAHOE0_BYPASS | SDR0_ETH_CFG_TAHOE1_BYPASS);
 822         mtsdr(SDR0_ETH_CFG, eth_cfg);
 823
 824         return 0;
 825 }
 826 #endif /* CONFIG_460EX || CONFIG_460GT */
 827
 828 static inline void *malloc_aligned(u32 size, u32 align)
 829 {
 830         return (void *)(((u32)malloc(size + align) + align - 1) &
 831                         ~(align - 1));
 832 }
 833
 834 static int ppc_4xx_eth_init (struct eth_device *dev, bd_t * bis)
 835 {
 836         int i;
 837         unsigned long reg = 0;
 838         unsigned long msr;
 839         unsigned long speed;
 840         unsigned long duplex;
 841         unsigned long failsafe;
 842         unsigned mode_reg;
 843         unsigned short devnum;
 844         unsigned short reg_short;
 845 #if defined(CONFIG_440GX) || \
 846     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 847     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 848     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 849     defined(CONFIG_405EX)
 850         u32 opbfreq;
 851         sys_info_t sysinfo;
 852 #if defined(CONFIG_440GX) || \
 853     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 854     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 855     defined(CONFIG_405EX)
 856         __maybe_unused int ethgroup = -1;
 857 #endif
 858 #endif
 859         u32 bd_cached;
 860         u32 bd_uncached = 0;
 861 #ifdef CONFIG_4xx_DCACHE
 862         static u32 last_used_ea = 0;
 863 #endif
 864 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 865     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 866     defined(CONFIG_405EX)
 867         int rgmii_channel;
 868 #endif
 869
 870         EMAC_4XX_HW_PST hw_p = dev->priv;
 871
 872         /* before doing anything, figure out if we have a MAC address */
 873         /* if not, bail */
 874         if (memcmp (dev->enetaddr, "\0\0\0\0\0\0", 6) == 0) {
 875                 printf("ERROR: ethaddr not set!\n");
 876                 return -1;
 877         }
 878
 879 #if defined(CONFIG_440GX) || \
 880     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 881     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 882     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 883     defined(CONFIG_405EX)
 884         /* Need to get the OPB frequency so we can access the PHY */
 885         get_sys_info (&sysinfo);
 886 #endif
 887
 888         msr = mfmsr ();
 889         mtmsr (msr & ~(MSR_EE));        /* disable interrupts */
 890
 891         devnum = hw_p->devnum;
 892
 893 #ifdef INFO_4XX_ENET
 894         /* AS.HARNOIS
 895          * We should have :
 896          * hw_p->stats.pkts_handled <=  hw_p->stats.pkts_rx <= hw_p->stats.pkts_handled+PKTBUFSRX
 897          * In the most cases hw_p->stats.pkts_handled = hw_p->stats.pkts_rx, but it
 898          * is possible that new packets (without relationship with
 899          * current transfer) have got the time to arrived before
 900          * netloop calls eth_halt
 901          */
 902         printf ("About preceding transfer (eth%d):\n"
 903                 "- Sent packet number %d\n"
 904                 "- Received packet number %d\n"
 905                 "- Handled packet number %d\n",
 906                 hw_p->devnum,
 907                 hw_p->stats.pkts_tx,
 908                 hw_p->stats.pkts_rx, hw_p->stats.pkts_handled);
 909
 910         hw_p->stats.pkts_tx = 0;
 911         hw_p->stats.pkts_rx = 0;
 912         hw_p->stats.pkts_handled = 0;
 913         hw_p->print_speed = 1;  /* print speed message again next time */
 914 #endif
 915
 916         hw_p->tx_err_index = 0; /* Transmit Error Index for tx_err_log */
 917         hw_p->rx_err_index = 0; /* Receive Error Index for rx_err_log */
 918
 919         hw_p->rx_slot = 0;      /* MAL Receive Slot */
 920         hw_p->rx_i_index = 0;   /* Receive Interrupt Queue Index */
 921         hw_p->rx_u_index = 0;   /* Receive User Queue Index */
 922
 923         hw_p->tx_slot = 0;      /* MAL Transmit Slot */
 924         hw_p->tx_i_index = 0;   /* Transmit Interrupt Queue Index */
 925         hw_p->tx_u_index = 0;   /* Transmit User Queue Index */
 926
 927 #if defined(CONFIG_440) && !defined(CONFIG_440SP) && !defined(CONFIG_440SPE)
 928         /* set RMII mode */
 929         /* NOTE: 440GX spec states that mode is mutually exclusive */
 930         /* NOTE: Therefore, disable all other EMACS, since we handle */
 931         /* NOTE: only one emac at a time */
 932         reg = 0;
 933         out_be32((void *)ZMII0_FER, 0);
 934         udelay (100);
 935
 936 #if defined(CONFIG_440GP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
 937         out_be32((void *)ZMII0_FER, (ZMII_FER_RMII | ZMII_FER_MDI) << ZMII_FER_V (devnum));
 938 #elif defined(CONFIG_440GX) || \
 939     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 940     defined(CONFIG_460EX) || defined(CONFIG_460GT)
 941         ethgroup = ppc_4xx_eth_setup_bridge(devnum, bis);
 942 #endif
 943
 944         out_be32((void *)ZMII0_SSR, ZMII0_SSR_SP << ZMII0_SSR_V(devnum));
 945 #endif /* defined(CONFIG_440) && !defined(CONFIG_440SP) */
 946 #if defined(CONFIG_405EX)
 947         ethgroup = ppc_4xx_eth_setup_bridge(devnum, bis);
 948 #endif
 949
 950         sync();
 951
 952         /* provide clocks for EMAC internal loopback  */
 953         emac_loopback_enable(hw_p);
 954
 955         /* EMAC RESET */
 956         out_be32((void *)EMAC0_MR0 + hw_p->hw_addr, EMAC_MR0_SRST);
 957
 958         /* remove clocks for EMAC internal loopback  */
 959         emac_loopback_disable(hw_p);
 960
 961         failsafe = 1000;
 962         while ((in_be32((void *)EMAC0_MR0 + hw_p->hw_addr) & (EMAC_MR0_SRST)) && failsafe) {
 963                 udelay (1000);
 964                 failsafe--;
 965         }
 966         if (failsafe <= 0)
 967                 printf("\nProblem resetting EMAC!\n");
 968
 969 #if defined(CONFIG_440GX) || \
 970     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 971     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 972     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 973     defined(CONFIG_405EX)
 974         /* Whack the M1 register */
 975         mode_reg = 0x0;
 976         mode_reg &= ~0x00000038;
 977         opbfreq = sysinfo.freqOPB / 1000000;
 978         if (opbfreq <= 50);
 979         else if (opbfreq <= 66)
 980                 mode_reg |= EMAC_MR1_OBCI_66;
 981         else if (opbfreq <= 83)
 982                 mode_reg |= EMAC_MR1_OBCI_83;
 983         else if (opbfreq <= 100)
 984                 mode_reg |= EMAC_MR1_OBCI_100;
 985         else
 986                 mode_reg |= EMAC_MR1_OBCI_GT100;
 987
 988         out_be32((void *)EMAC0_MR1 + hw_p->hw_addr, mode_reg);
 989 #endif /* defined(CONFIG_440GX) || defined(CONFIG_440SP) */
 990
 991 #if defined(CONFIG_GPCS_PHY_ADDR) || defined(CONFIG_GPCS_PHY1_ADDR) || \
 992     defined(CONFIG_GPCS_PHY2_ADDR) || defined(CONFIG_GPCS_PHY3_ADDR)
 993         if (bis->bi_phymode[devnum] == BI_PHYMODE_SGMII) {
 994                 /*
 995                  * In SGMII mode, GPCS access is needed for
 996                  * communication with the internal SGMII SerDes.
 997                  */
 998                 switch (devnum) {
 999 #if defined(CONFIG_GPCS_PHY_ADDR)
1000                 case 0:
1001                         reg = CONFIG_GPCS_PHY_ADDR;
1002                         break;
1003 #endif
1004 #if defined(CONFIG_GPCS_PHY1_ADDR)
1005                 case 1:
1006                         reg = CONFIG_GPCS_PHY1_ADDR;
1007                         break;
1008 #endif
1009 #if defined(CONFIG_GPCS_PHY2_ADDR)
1010                 case 2:
1011                         reg = CONFIG_GPCS_PHY2_ADDR;
1012                         break;
1013 #endif
1014 #if defined(CONFIG_GPCS_PHY3_ADDR)
1015                 case 3:
1016                         reg = CONFIG_GPCS_PHY3_ADDR;
1017                         break;
1018 #endif
1019                 }
1020
1021                 mode_reg = in_be32((void *)EMAC0_MR1 + hw_p->hw_addr);
1022                 mode_reg |= EMAC_MR1_MF_1000GPCS | EMAC_MR1_IPPA_SET(reg);
1023                 out_be32((void *)EMAC0_MR1 + hw_p->hw_addr, mode_reg);
1024
1025                 /* Configure GPCS interface to recommended setting for SGMII */
1026                 miiphy_reset(dev->name, reg);
1027                 miiphy_write(dev->name, reg, 0x04, 0x8120); /* AsymPause, FDX */
1028                 miiphy_write(dev->name, reg, 0x07, 0x2801); /* msg_pg, toggle */
1029                 miiphy_write(dev->name, reg, 0x00, 0x0140); /* 1Gbps, FDX     */
1030         }
1031 #endif /* defined(CONFIG_GPCS_PHY_ADDR) */
1032
1033         /* wait for PHY to complete auto negotiation */
1034         reg_short = 0;
1035         switch (devnum) {
1036         case 0:
1037                 reg = CONFIG_PHY_ADDR;
1038                 break;
1039 #if defined (CONFIG_PHY1_ADDR)
1040         case 1:
1041                 reg = CONFIG_PHY1_ADDR;
1042                 break;
1043 #endif
1044 #if defined (CONFIG_PHY2_ADDR)
1045         case 2:
1046                 reg = CONFIG_PHY2_ADDR;
1047                 break;
1048 #endif
1049 #if defined (CONFIG_PHY3_ADDR)
1050         case 3:
1051                 reg = CONFIG_PHY3_ADDR;
1052                 break;
1053 #endif
1054         default:
1055                 reg = CONFIG_PHY_ADDR;
1056                 break;
1057         }
1058
1059         bis->bi_phynum[devnum] = reg;
1060
1061         if (reg == CONFIG_FIXED_PHY)
1062                 goto get_speed;
1063
1064 #if defined(CONFIG_PHY_RESET)
1065         /*
1066          * Reset the phy, only if its the first time through
1067          * otherwise, just check the speeds & feeds
1068          */
1069         if (hw_p->first_init == 0) {
1070 #if defined(CONFIG_M88E1111_PHY)
1071                 miiphy_write (dev->name, reg, 0x14, 0x0ce3);
1072                 miiphy_write (dev->name, reg, 0x18, 0x4101);
1073                 miiphy_write (dev->name, reg, 0x09, 0x0e00);
1074                 miiphy_write (dev->name, reg, 0x04, 0x01e1);
1075 #if defined(CONFIG_M88E1111_DISABLE_FIBER)
1076                 miiphy_read(dev->name, reg, 0x1b, &reg_short);
1077                 reg_short |= 0x8000;
1078                 miiphy_write(dev->name, reg, 0x1b, reg_short);
1079 #endif
1080 #endif
1081 #if defined(CONFIG_M88E1112_PHY)
1082                 if (bis->bi_phymode[devnum] == BI_PHYMODE_SGMII) {
1083                         /*
1084                          * Marvell 88E1112 PHY needs to have the SGMII MAC
1085                          * interace (page 2) properly configured to
1086                          * communicate with the 460EX/GT GPCS interface.
1087                          */
1088
1089                         /* Set access to Page 2 */
1090                         miiphy_write(dev->name, reg, 0x16, 0x0002);
1091
1092                         miiphy_write(dev->name, reg, 0x00, 0x0040); /* 1Gbps */
1093                         miiphy_read(dev->name, reg, 0x1a, &reg_short);
1094                         reg_short |= 0x8000; /* bypass Auto-Negotiation */
1095                         miiphy_write(dev->name, reg, 0x1a, reg_short);
1096                         miiphy_reset(dev->name, reg); /* reset MAC interface */
1097
1098                         /* Reset access to Page 0 */
1099                         miiphy_write(dev->name, reg, 0x16, 0x0000);
1100                 }
1101 #endif /* defined(CONFIG_M88E1112_PHY) */
1102                 miiphy_reset (dev->name, reg);
1103
1104 #if defined(CONFIG_440GX) || \
1105     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1106     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
1107     defined(CONFIG_405EX)
1108
1109 #if defined(CONFIG_CIS8201_PHY)
1110                 /*
1111                  * Cicada 8201 PHY needs to have an extended register whacked
1112                  * for RGMII mode.
1113                  */
1114                 if (((devnum == 2) || (devnum == 3)) && (4 == ethgroup)) {
1115 #if defined(CONFIG_CIS8201_SHORT_ETCH)
1116                         miiphy_write (dev->name, reg, 23, 0x1300);
1117 #else
1118                         miiphy_write (dev->name, reg, 23, 0x1000);
1119 #endif
1120                         /*
1121                          * Vitesse VSC8201/Cicada CIS8201 errata:
1122                          * Interoperability problem with Intel 82547EI phys
1123                          * This work around (provided by Vitesse) changes
1124                          * the default timer convergence from 8ms to 12ms
1125                          */
1126                         miiphy_write (dev->name, reg, 0x1f, 0x2a30);
1127                         miiphy_write (dev->name, reg, 0x08, 0x0200);
1128                         miiphy_write (dev->name, reg, 0x1f, 0x52b5);
1129                         miiphy_write (dev->name, reg, 0x02, 0x0004);
1130                         miiphy_write (dev->name, reg, 0x01, 0x0671);
1131                         miiphy_write (dev->name, reg, 0x00, 0x8fae);
1132                         miiphy_write (dev->name, reg, 0x1f, 0x2a30);
1133                         miiphy_write (dev->name, reg, 0x08, 0x0000);
1134                         miiphy_write (dev->name, reg, 0x1f, 0x0000);
1135                         /* end Vitesse/Cicada errata */
1136                 }
1137 #endif /* defined(CONFIG_CIS8201_PHY) */
1138
1139 #if defined(CONFIG_ET1011C_PHY)
1140                 /*
1141                  * Agere ET1011c PHY needs to have an extended register whacked
1142                  * for RGMII mode.
1143                  */
1144                 if (((devnum == 2) || (devnum ==3)) && (4 == ethgroup)) {
1145                         miiphy_read (dev->name, reg, 0x16, &reg_short);
1146                         reg_short &= ~(0x7);
1147                         reg_short |= 0x6;       /* RGMII DLL Delay*/
1148                         miiphy_write (dev->name, reg, 0x16, reg_short);
1149
1150                         miiphy_read (dev->name, reg, 0x17, &reg_short);
1151                         reg_short &= ~(0x40);
1152                         miiphy_write (dev->name, reg, 0x17, reg_short);
1153
1154                         miiphy_write(dev->name, reg, 0x1c, 0x74f0);
1155                 }
1156 #endif /* defined(CONFIG_ET1011C_PHY) */
1157
1158 #endif /* defined(CONFIG_440GX) ... */
1159                 /* Start/Restart autonegotiation */
1160                 phy_setup_aneg (dev->name, reg);
1161                 udelay (1000);
1162         }
1163 #endif /* defined(CONFIG_PHY_RESET) */
1164
1165         miiphy_read (dev->name, reg, MII_BMSR, &reg_short);
1166
1167         /*
1168          * Wait if PHY is capable of autonegotiation and autonegotiation is not complete
1169          */
1170         if ((reg_short & BMSR_ANEGCAPABLE)
1171             && !(reg_short & BMSR_ANEGCOMPLETE)) {
1172                 puts ("Waiting for PHY auto negotiation to complete");
1173                 i = 0;
1174                 while (!(reg_short & BMSR_ANEGCOMPLETE)) {
1175                         /*
1176                          * Timeout reached ?
1177                          */
1178                         if (i > PHY_AUTONEGOTIATE_TIMEOUT) {
1179                                 puts (" TIMEOUT !\n");
1180                                 break;
1181                         }
1182
1183                         if ((i++ % 1000) == 0) {
1184                                 putc ('.');
1185                         }
1186                         udelay (1000);  /* 1 ms */
1187                         miiphy_read (dev->name, reg, MII_BMSR, &reg_short);
1188                 }
1189                 puts (" done\n");
1190                 udelay (500000);        /* another 500 ms (results in faster booting) */
1191         }
1192
1193 get_speed:
1194         if (reg == CONFIG_FIXED_PHY) {
1195                 for (i = 0; i < ARRAY_SIZE(fixed_phy_port); i++) {
1196                         if (devnum == fixed_phy_port[i].devnum) {
1197                                 speed = fixed_phy_port[i].speed;
1198                                 duplex = fixed_phy_port[i].duplex;
1199                                 break;
1200                         }
1201                 }
1202
1203                 if (i == ARRAY_SIZE(fixed_phy_port)) {
1204                         printf("ERROR: PHY (%s) not configured correctly!\n",
1205                                 dev->name);
1206                         return -1;
1207                 }
1208         } else {
1209                 speed = miiphy_speed(dev->name, reg);
1210                 duplex = miiphy_duplex(dev->name, reg);
1211         }
1212
1213         if (hw_p->print_speed) {
1214                 hw_p->print_speed = 0;
1215                 printf ("ENET Speed is %d Mbps - %s duplex connection (EMAC%d)\n",
1216                         (int) speed, (duplex == HALF) ? "HALF" : "FULL",
1217                         hw_p->devnum);
1218         }
1219
1220 #if defined(CONFIG_440) && \
1221     !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
1222     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX) && \
1223     !defined(CONFIG_460EX) && !defined(CONFIG_460GT)
1224 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
1225         mfsdr(SDR0_MFR, reg);
1226         if (speed == 100) {
1227                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_100M;
1228         } else {
1229                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_10M;
1230         }
1231         mtsdr(SDR0_MFR, reg);
1232 #endif
1233
1234         /* Set ZMII/RGMII speed according to the phy link speed */
1235         reg = in_be32((void *)ZMII0_SSR);
1236         if ( (speed == 100) || (speed == 1000) )
1237                 out_be32((void *)ZMII0_SSR, reg | (ZMII0_SSR_SP << ZMII0_SSR_V (devnum)));
1238         else
1239                 out_be32((void *)ZMII0_SSR, reg & (~(ZMII0_SSR_SP << ZMII0_SSR_V (devnum))));
1240
1241         if ((devnum == 2) || (devnum == 3)) {
1242                 if (speed == 1000)
1243                         reg = (RGMII_SSR_SP_1000MBPS << RGMII_SSR_V (devnum));
1244                 else if (speed == 100)
1245                         reg = (RGMII_SSR_SP_100MBPS << RGMII_SSR_V (devnum));
1246                 else if (speed == 10)
1247                         reg = (RGMII_SSR_SP_10MBPS << RGMII_SSR_V (devnum));
1248                 else {
1249                         printf("Error in RGMII Speed\n");
1250                         return -1;
1251                 }
1252                 out_be32((void *)RGMII_SSR, reg);
1253         }
1254 #endif /* defined(CONFIG_440) && !defined(CONFIG_440SP) */
1255
1256 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1257     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
1258     defined(CONFIG_405EX)
1259         if (devnum >= 2)
1260                 rgmii_channel = devnum - 2;
1261         else
1262                 rgmii_channel = devnum;
1263
1264         if (speed == 1000)
1265                 reg = (RGMII_SSR_SP_1000MBPS << RGMII_SSR_V(rgmii_channel));
1266         else if (speed == 100)
1267                 reg = (RGMII_SSR_SP_100MBPS << RGMII_SSR_V(rgmii_channel));
1268         else if (speed == 10)
1269                 reg = (RGMII_SSR_SP_10MBPS << RGMII_SSR_V(rgmii_channel));
1270         else {
1271                 printf("Error in RGMII Speed\n");
1272                 return -1;
1273         }
1274         out_be32((void *)RGMII_SSR, reg);
1275 #if defined(CONFIG_460GT)
1276         if ((devnum == 2) || (devnum == 3))
1277                 out_be32((void *)RGMII_SSR + RGMII1_BASE_OFFSET, reg);
1278 #endif
1279 #endif
1280
1281         /* set the Mal configuration reg */
1282 #if defined(CONFIG_440GX) || \
1283     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1284     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
1285     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
1286     defined(CONFIG_405EX)
1287         mtdcr (MAL0_CFG, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA |
1288                MAL_CR_PLBLT_DEFAULT | MAL_CR_EOPIE | 0x00330000);
1289 #else
1290         mtdcr (MAL0_CFG, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA | MAL_CR_PLBLT_DEFAULT);
1291         /* Errata 1.12: MAL_1 -- Disable MAL bursting */
1292         if (get_pvr() == PVR_440GP_RB) {
1293                 mtdcr (MAL0_CFG, mfdcr(MAL0_CFG) & ~MAL_CR_PLBB);
1294         }
1295 #endif
1296
1297         /*
1298          * Malloc MAL buffer desciptors, make sure they are
1299          * aligned on cache line boundary size
1300          * (401/403/IOP480 = 16, 405 = 32)
1301          * and doesn't cross cache block boundaries.
1302          */
1303         if (hw_p->first_init == 0) {
1304                 debug("*** Allocating descriptor memory ***\n");
1305
1306                 bd_cached = (u32)malloc_aligned(MAL_ALLOC_SIZE, 4096);
1307                 if (!bd_cached) {
1308                         printf("%s: Error allocating MAL descriptor buffers!\n", __func__);
1309                         return -1;
1310                 }
1311
1312 #ifdef CONFIG_4xx_DCACHE
1313                 flush_dcache_range(bd_cached, bd_cached + MAL_ALLOC_SIZE);
1314                 if (!last_used_ea)
1315 #if defined(CONFIG_SYS_MEM_TOP_HIDE)
1316                         bd_uncached = bis->bi_memsize + CONFIG_SYS_MEM_TOP_HIDE;
1317 #else
1318                         bd_uncached = bis->bi_memsize;
1319 #endif
1320                 else
1321                         bd_uncached = last_used_ea + MAL_ALLOC_SIZE;
1322
1323                 last_used_ea = bd_uncached;
1324                 program_tlb(bd_cached, bd_uncached, MAL_ALLOC_SIZE,
1325                             TLB_WORD2_I_ENABLE);
1326 #else
1327                 bd_uncached = bd_cached;
1328 #endif
1329                 hw_p->tx_phys = bd_cached;
1330                 hw_p->rx_phys = bd_cached + MAL_TX_DESC_SIZE;
1331                 hw_p->tx = (mal_desc_t *)(bd_uncached);
1332                 hw_p->rx = (mal_desc_t *)(bd_uncached + MAL_TX_DESC_SIZE);
1333                 debug("hw_p->tx=%p, hw_p->rx=%p\n", hw_p->tx, hw_p->rx);
1334         }
1335
1336         for (i = 0; i < NUM_TX_BUFF; i++) {
1337                 hw_p->tx[i].ctrl = 0;
1338                 hw_p->tx[i].data_len = 0;
1339                 if (hw_p->first_init == 0)
1340                         hw_p->txbuf_ptr = malloc_aligned(MAL_ALLOC_SIZE,
1341                                                          L1_CACHE_BYTES);
1342                 hw_p->tx[i].data_ptr = hw_p->txbuf_ptr;
1343                 if ((NUM_TX_BUFF - 1) == i)
1344                         hw_p->tx[i].ctrl |= MAL_TX_CTRL_WRAP;
1345                 hw_p->tx_run[i] = -1;
1346                 debug("TX_BUFF %d @ 0x%08x\n", i, (u32)hw_p->tx[i].data_ptr);
1347         }
1348
1349         for (i = 0; i < NUM_RX_BUFF; i++) {
1350                 hw_p->rx[i].ctrl = 0;
1351                 hw_p->rx[i].data_len = 0;
1352                 hw_p->rx[i].data_ptr = (char *)net_rx_packets[i];
1353                 if ((NUM_RX_BUFF - 1) == i)
1354                         hw_p->rx[i].ctrl |= MAL_RX_CTRL_WRAP;
1355                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY | MAL_RX_CTRL_INTR;
1356                 hw_p->rx_ready[i] = -1;
1357                 debug("RX_BUFF %d @ 0x%08x\n", i, (u32)hw_p->rx[i].data_ptr);
1358         }
1359
1360         reg = 0x00000000;
1361
1362         reg |= dev->enetaddr[0];        /* set high address */
1363         reg = reg << 8;
1364         reg |= dev->enetaddr[1];
1365
1366         out_be32((void *)EMAC0_IAH + hw_p->hw_addr, reg);
1367
1368         reg = 0x00000000;
1369         reg |= dev->enetaddr[2];        /* set low address  */
1370         reg = reg << 8;
1371         reg |= dev->enetaddr[3];
1372         reg = reg << 8;
1373         reg |= dev->enetaddr[4];
1374         reg = reg << 8;
1375         reg |= dev->enetaddr[5];
1376
1377         out_be32((void *)EMAC0_IAL + hw_p->hw_addr, reg);
1378
1379         switch (devnum) {
1380         case 1:
1381                 /* setup MAL tx & rx channel pointers */
1382 #if defined (CONFIG_405EP) || defined (CONFIG_440EP) || defined (CONFIG_440GR)
1383                 mtdcr (MAL0_TXCTP2R, hw_p->tx_phys);
1384 #else
1385                 mtdcr (MAL0_TXCTP1R, hw_p->tx_phys);
1386 #endif
1387 #if defined(CONFIG_440)
1388                 mtdcr (MAL0_TXBADDR, 0x0);
1389                 mtdcr (MAL0_RXBADDR, 0x0);
1390 #endif
1391
1392 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
1393                 mtdcr (MAL0_RXCTP8R, hw_p->rx_phys);
1394                 /* set RX buffer size */
1395                 mtdcr (MAL0_RCBS8, ENET_MAX_MTU_ALIGNED / 16);
1396 #else
1397                 mtdcr (MAL0_RXCTP1R, hw_p->rx_phys);
1398                 /* set RX buffer size */
1399                 mtdcr (MAL0_RCBS1, ENET_MAX_MTU_ALIGNED / 16);
1400 #endif
1401                 break;
1402 #if defined (CONFIG_440GX)
1403         case 2:
1404                 /* setup MAL tx & rx channel pointers */
1405                 mtdcr (MAL0_TXBADDR, 0x0);
1406                 mtdcr (MAL0_RXBADDR, 0x0);
1407                 mtdcr (MAL0_TXCTP2R, hw_p->tx_phys);
1408                 mtdcr (MAL0_RXCTP2R, hw_p->rx_phys);
1409                 /* set RX buffer size */
1410                 mtdcr (MAL0_RCBS2, ENET_MAX_MTU_ALIGNED / 16);
1411                 break;
1412         case 3:
1413                 /* setup MAL tx & rx channel pointers */
1414                 mtdcr (MAL0_TXBADDR, 0x0);
1415                 mtdcr (MAL0_TXCTP3R, hw_p->tx_phys);
1416                 mtdcr (MAL0_RXBADDR, 0x0);
1417                 mtdcr (MAL0_RXCTP3R, hw_p->rx_phys);
1418                 /* set RX buffer size */
1419                 mtdcr (MAL0_RCBS3, ENET_MAX_MTU_ALIGNED / 16);
1420                 break;
1421 #endif /* CONFIG_440GX */
1422 #if defined (CONFIG_460GT)
1423         case 2:
1424                 /* setup MAL tx & rx channel pointers */
1425                 mtdcr (MAL0_TXBADDR, 0x0);
1426                 mtdcr (MAL0_RXBADDR, 0x0);
1427                 mtdcr (MAL0_TXCTP2R, hw_p->tx_phys);
1428                 mtdcr (MAL0_RXCTP16R, hw_p->rx_phys);
1429                 /* set RX buffer size */
1430                 mtdcr (MAL0_RCBS16, ENET_MAX_MTU_ALIGNED / 16);
1431                 break;
1432         case 3:
1433                 /* setup MAL tx & rx channel pointers */
1434                 mtdcr (MAL0_TXBADDR, 0x0);
1435                 mtdcr (MAL0_RXBADDR, 0x0);
1436                 mtdcr (MAL0_TXCTP3R, hw_p->tx_phys);
1437                 mtdcr (MAL0_RXCTP24R, hw_p->rx_phys);
1438                 /* set RX buffer size */
1439                 mtdcr (MAL0_RCBS24, ENET_MAX_MTU_ALIGNED / 16);
1440                 break;
1441 #endif /* CONFIG_460GT */
1442         case 0:
1443         default:
1444                 /* setup MAL tx & rx channel pointers */
1445 #if defined(CONFIG_440)
1446                 mtdcr (MAL0_TXBADDR, 0x0);
1447                 mtdcr (MAL0_RXBADDR, 0x0);
1448 #endif
1449                 mtdcr (MAL0_TXCTP0R, hw_p->tx_phys);
1450                 mtdcr (MAL0_RXCTP0R, hw_p->rx_phys);
1451                 /* set RX buffer size */
1452                 mtdcr (MAL0_RCBS0, ENET_MAX_MTU_ALIGNED / 16);
1453                 break;
1454         }
1455
1456         /* Enable MAL transmit and receive channels */
1457 #if defined(CONFIG_405EP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
1458         mtdcr (MAL0_TXCASR, (MAL_TXRX_CASR >> (hw_p->devnum*2)));
1459 #else
1460         mtdcr (MAL0_TXCASR, (MAL_TXRX_CASR >> hw_p->devnum));
1461 #endif
1462         mtdcr (MAL0_RXCASR, (MAL_TXRX_CASR >> hw_p->devnum));
1463
1464         /* set transmit enable & receive enable */
1465         out_be32((void *)EMAC0_MR0 + hw_p->hw_addr, EMAC_MR0_TXE | EMAC_MR0_RXE);
1466
1467         mode_reg = in_be32((void *)EMAC0_MR1 + hw_p->hw_addr);
1468
1469         /* set rx-/tx-fifo size */
1470         mode_reg = (mode_reg & ~EMAC_MR1_FIFO_MASK) | EMAC_MR1_FIFO_SIZE;
1471
1472         /* set speed */
1473         if (speed == _1000BASET) {
1474 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE)
1475                 unsigned long pfc1;
1476
1477                 mfsdr (SDR0_PFC1, pfc1);
1478                 pfc1 |= SDR0_PFC1_EM_1000;
1479                 mtsdr (SDR0_PFC1, pfc1);
1480 #endif
1481                 mode_reg = mode_reg | EMAC_MR1_MF_1000MBPS | EMAC_MR1_IST;
1482         } else if (speed == _100BASET)
1483                 mode_reg = mode_reg | EMAC_MR1_MF_100MBPS | EMAC_MR1_IST;
1484         else
1485                 mode_reg = mode_reg & ~0x00C00000;      /* 10 MBPS */
1486         if (duplex == FULL)
1487                 mode_reg = mode_reg | 0x80000000 | EMAC_MR1_IST;
1488
1489         out_be32((void *)EMAC0_MR1 + hw_p->hw_addr, mode_reg);
1490
1491         /* Enable broadcast and indvidual address */
1492         /* TBS: enabling runts as some misbehaved nics will send runts */
1493         out_be32((void *)EMAC0_RXM + hw_p->hw_addr, EMAC_RMR_BAE | EMAC_RMR_IAE);
1494
1495         /* we probably need to set the tx mode1 reg? maybe at tx time */
1496
1497         /* set transmit request threshold register */
1498         out_be32((void *)EMAC0_TRTR + hw_p->hw_addr, 0x18000000);       /* 256 byte threshold */
1499
1500         /* set receive  low/high water mark register */
1501 #if defined(CONFIG_440)
1502         /* 440s has a 64 byte burst length */
1503         out_be32((void *)EMAC0_RX_HI_LO_WMARK + hw_p->hw_addr, 0x80009000);
1504 #else
1505         /* 405s have a 16 byte burst length */
1506         out_be32((void *)EMAC0_RX_HI_LO_WMARK + hw_p->hw_addr, 0x0f002000);
1507 #endif /* defined(CONFIG_440) */
1508         out_be32((void *)EMAC0_TMR1 + hw_p->hw_addr, 0xf8640000);
1509
1510         /* Set fifo limit entry in tx mode 0 */
1511         out_be32((void *)EMAC0_TMR0 + hw_p->hw_addr, 0x00000003);
1512         /* Frame gap set */
1513         out_be32((void *)EMAC0_I_FRAME_GAP_REG + hw_p->hw_addr, 0x00000008);
1514
1515         /* Set EMAC IER */
1516         hw_p->emac_ier = EMAC_ISR_PTLE | EMAC_ISR_BFCS | EMAC_ISR_ORE | EMAC_ISR_IRE;
1517         if (speed == _100BASET)
1518                 hw_p->emac_ier = hw_p->emac_ier | EMAC_ISR_SYE;
1519
1520         out_be32((void *)EMAC0_ISR + hw_p->hw_addr, 0xffffffff);        /* clear pending interrupts */
1521         out_be32((void *)EMAC0_IER + hw_p->hw_addr, hw_p->emac_ier);
1522
1523         if (hw_p->first_init == 0) {
1524                 /*
1525                  * Connect interrupt service routines
1526                  */
1527                 irq_install_handler(ETH_IRQ_NUM(hw_p->devnum),
1528                                     (interrupt_handler_t *) enetInt, dev);
1529         }
1530
1531         mtmsr (msr);            /* enable interrupts again */
1532
1533         hw_p->bis = bis;
1534         hw_p->first_init = 1;
1535
1536         return 0;
1537 }
1538
1539
1540 static int ppc_4xx_eth_send(struct eth_device *dev, void *ptr, int len)
1541 {
1542         struct enet_frame *ef_ptr;
1543         ulong time_start, time_now;
1544         unsigned long temp_txm0;
1545         EMAC_4XX_HW_PST hw_p = dev->priv;
1546
1547         ef_ptr = (struct enet_frame *) ptr;
1548
1549         /*-----------------------------------------------------------------------+
1550          *  Copy in our address into the frame.
1551          *-----------------------------------------------------------------------*/
1552         (void) memcpy (ef_ptr->source_addr, dev->enetaddr, ENET_ADDR_LENGTH);
1553
1554         /*-----------------------------------------------------------------------+
1555          * If frame is too long or too short, modify length.
1556          *-----------------------------------------------------------------------*/
1557         /* TBS: where does the fragment go???? */
1558         if (len > ENET_MAX_MTU)
1559                 len = ENET_MAX_MTU;
1560
1561         /*   memcpy ((void *) &tx_buff[tx_slot], (const void *) ptr, len); */
1562         memcpy ((void *) hw_p->txbuf_ptr, (const void *) ptr, len);
1563         flush_dcache_range((u32)hw_p->txbuf_ptr, (u32)hw_p->txbuf_ptr + len);
1564
1565         /*-----------------------------------------------------------------------+
1566          * set TX Buffer busy, and send it
1567          *-----------------------------------------------------------------------*/
1568         hw_p->tx[hw_p->tx_slot].ctrl = (MAL_TX_CTRL_LAST |
1569                                         EMAC_TX_CTRL_GFCS | EMAC_TX_CTRL_GP) &
1570                 ~(EMAC_TX_CTRL_ISA | EMAC_TX_CTRL_RSA);
1571         if ((NUM_TX_BUFF - 1) == hw_p->tx_slot)
1572                 hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_WRAP;
1573
1574         hw_p->tx[hw_p->tx_slot].data_len = (short) len;
1575         hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_READY;
1576
1577         sync();
1578
1579         out_be32((void *)EMAC0_TMR0 + hw_p->hw_addr,
1580                  in_be32((void *)EMAC0_TMR0 + hw_p->hw_addr) | EMAC_TMR0_GNP0);
1581 #ifdef INFO_4XX_ENET
1582         hw_p->stats.pkts_tx++;
1583 #endif
1584
1585         /*-----------------------------------------------------------------------+
1586          * poll unitl the packet is sent and then make sure it is OK
1587          *-----------------------------------------------------------------------*/
1588         time_start = get_timer (0);
1589         while (1) {
1590                 temp_txm0 = in_be32((void *)EMAC0_TMR0 + hw_p->hw_addr);
1591                 /* loop until either TINT turns on or 3 seconds elapse */
1592                 if ((temp_txm0 & EMAC_TMR0_GNP0) != 0) {
1593                         /* transmit is done, so now check for errors
1594                          * If there is an error, an interrupt should
1595                          * happen when we return
1596                          */
1597                         time_now = get_timer (0);
1598                         if ((time_now - time_start) > 3000) {
1599                                 return (-1);
1600                         }
1601                 } else {
1602                         return (len);
1603                 }
1604         }
1605 }
1606
1607 int enetInt (struct eth_device *dev)
1608 {
1609         int serviced;
1610         int rc = -1;            /* default to not us */
1611         u32 mal_isr;
1612         u32 emac_isr = 0;
1613         u32 mal_eob;
1614         u32 uic_mal;
1615         u32 uic_mal_err;
1616         u32 uic_emac;
1617         u32 uic_emac_b;
1618         EMAC_4XX_HW_PST hw_p;
1619
1620         /*
1621          * Because the mal is generic, we need to get the current
1622          * eth device
1623          */
1624         dev = eth_get_dev();
1625
1626         hw_p = dev->priv;
1627
1628         /* enter loop that stays in interrupt code until nothing to service */
1629         do {
1630                 serviced = 0;
1631
1632                 uic_mal = mfdcr(UIC_BASE_MAL + UIC_MSR);
1633                 uic_mal_err = mfdcr(UIC_BASE_MAL_ERR + UIC_MSR);
1634                 uic_emac = mfdcr(UIC_BASE_EMAC + UIC_MSR);
1635                 uic_emac_b = mfdcr(UIC_BASE_EMAC_B + UIC_MSR);
1636
1637                 if (!(uic_mal & (UIC_MAL_RXEOB | UIC_MAL_TXEOB))
1638                     && !(uic_mal_err & (UIC_MAL_SERR | UIC_MAL_TXDE | UIC_MAL_RXDE))
1639                     && !(uic_emac & UIC_ETHx) && !(uic_emac_b & UIC_ETHxB)) {
1640                         /* not for us */
1641                         return (rc);
1642                 }
1643
1644                 /* get and clear controller status interrupts */
1645                 /* look at MAL and EMAC error interrupts */
1646                 if (uic_mal_err & (UIC_MAL_SERR | UIC_MAL_TXDE | UIC_MAL_RXDE)) {
1647                         /* we have a MAL error interrupt */
1648                         mal_isr = mfdcr(MAL0_ESR);
1649                         mal_err(dev, mal_isr, uic_mal_err,
1650                                  MAL_UIC_DEF, MAL_UIC_ERR);
1651
1652                         /* clear MAL error interrupt status bits */
1653                         mtdcr(UIC_BASE_MAL_ERR + UIC_SR,
1654                               UIC_MAL_SERR | UIC_MAL_TXDE | UIC_MAL_RXDE);
1655
1656                         return -1;
1657                 }
1658
1659                 /* look for EMAC errors */
1660                 if ((uic_emac & UIC_ETHx) || (uic_emac_b & UIC_ETHxB)) {
1661                         emac_isr = in_be32((void *)EMAC0_ISR + hw_p->hw_addr);
1662                         emac_err(dev, emac_isr);
1663
1664                         /* clear EMAC error interrupt status bits */
1665                         mtdcr(UIC_BASE_EMAC + UIC_SR, UIC_ETHx);
1666                         mtdcr(UIC_BASE_EMAC_B + UIC_SR, UIC_ETHxB);
1667
1668                         return -1;
1669                 }
1670
1671                 /* handle MAX TX EOB interrupt from a tx */
1672                 if (uic_mal & UIC_MAL_TXEOB) {
1673                         /* clear MAL interrupt status bits */
1674                         mal_eob = mfdcr(MAL0_TXEOBISR);
1675                         mtdcr(MAL0_TXEOBISR, mal_eob);
1676                         mtdcr(UIC_BASE_MAL + UIC_SR, UIC_MAL_TXEOB);
1677
1678                         /* indicate that we serviced an interrupt */
1679                         serviced = 1;
1680                         rc = 0;
1681                 }
1682
1683                 /* handle MAL RX EOB interrupt from a receive */
1684                 /* check for EOB on valid channels           */
1685                 if (uic_mal & UIC_MAL_RXEOB) {
1686                         mal_eob = mfdcr(MAL0_RXEOBISR);
1687                         if (mal_eob &
1688                             (0x80000000 >> (hw_p->devnum * MAL_RX_CHAN_MUL))) {
1689                                 /* push packet to upper layer */
1690                                 enet_rcv(dev, emac_isr);
1691
1692                                 /* clear MAL interrupt status bits */
1693                                 mtdcr(UIC_BASE_MAL + UIC_SR, UIC_MAL_RXEOB);
1694
1695                                 /* indicate that we serviced an interrupt */
1696                                 serviced = 1;
1697                                 rc = 0;
1698                         }
1699                 }
1700 #if defined(CONFIG_405EZ)
1701                 /*
1702                  * On 405EZ the RX-/TX-interrupts are coalesced into
1703                  * one IRQ bit in the UIC. We need to acknowledge the
1704                  * RX-/TX-interrupts in the SDR0_ICINTSTAT reg as well.
1705                  */
1706                 mtsdr(SDR0_ICINTSTAT,
1707                       SDR_ICRX_STAT | SDR_ICTX0_STAT | SDR_ICTX1_STAT);
1708 #endif  /* defined(CONFIG_405EZ) */
1709         } while (serviced);
1710
1711         return (rc);
1712 }
1713
1714 /*-----------------------------------------------------------------------------+
1715  *  MAL Error Routine
1716  *-----------------------------------------------------------------------------*/
1717 static void mal_err (struct eth_device *dev, unsigned long isr,
1718                      unsigned long uic, unsigned long maldef,
1719                      unsigned long mal_errr)
1720 {
1721         mtdcr (MAL0_ESR, isr);  /* clear interrupt */
1722
1723         /* clear DE interrupt */
1724         mtdcr (MAL0_TXDEIR, 0xC0000000);
1725         mtdcr (MAL0_RXDEIR, 0x80000000);
1726
1727 #ifdef INFO_4XX_ENET
1728         printf("\nMAL error occurred.... ISR = %lx UIC = = %lx  MAL_DEF = %lx  MAL_ERR= %lx\n",
1729                isr, uic, maldef, mal_errr);
1730 #endif
1731
1732         eth_init();     /* start again... */
1733 }
1734
1735 /*-----------------------------------------------------------------------------+
1736  *  EMAC Error Routine
1737  *-----------------------------------------------------------------------------*/
1738 static void emac_err (struct eth_device *dev, unsigned long isr)
1739 {
1740         EMAC_4XX_HW_PST hw_p = dev->priv;
1741
1742         printf ("EMAC%d error occurred.... ISR = %lx\n", hw_p->devnum, isr);
1743         out_be32((void *)EMAC0_ISR + hw_p->hw_addr, isr);
1744 }
1745
1746 /*-----------------------------------------------------------------------------+
1747  *  enet_rcv() handles the ethernet receive data
1748  *-----------------------------------------------------------------------------*/
1749 static void enet_rcv (struct eth_device *dev, unsigned long malisr)
1750 {
1751         unsigned long data_len;
1752         unsigned long rx_eob_isr;
1753         EMAC_4XX_HW_PST hw_p = dev->priv;
1754
1755         int handled = 0;
1756         int i;
1757         int loop_count = 0;
1758
1759         rx_eob_isr = mfdcr (MAL0_RXEOBISR);
1760         if ((0x80000000 >> (hw_p->devnum * MAL_RX_CHAN_MUL)) & rx_eob_isr) {
1761                 /* clear EOB */
1762                 mtdcr (MAL0_RXEOBISR, rx_eob_isr);
1763
1764                 /* EMAC RX done */
1765                 while (1) {     /* do all */
1766                         i = hw_p->rx_slot;
1767
1768                         if ((MAL_RX_CTRL_EMPTY & hw_p->rx[i].ctrl)
1769                             || (loop_count >= NUM_RX_BUFF))
1770                                 break;
1771
1772                         loop_count++;
1773                         handled++;
1774                         data_len = (unsigned long) hw_p->rx[i].data_len & 0x0fff;       /* Get len */
1775                         if (data_len) {
1776                                 if (data_len > ENET_MAX_MTU)    /* Check len */
1777                                         data_len = 0;
1778                                 else {
1779                                         if (EMAC_RX_ERRORS & hw_p->rx[i].ctrl) {        /* Check Errors */
1780                                                 data_len = 0;
1781                                                 hw_p->stats.rx_err_log[hw_p->
1782                                                                        rx_err_index]
1783                                                         = hw_p->rx[i].ctrl;
1784                                                 hw_p->rx_err_index++;
1785                                                 if (hw_p->rx_err_index ==
1786                                                     MAX_ERR_LOG)
1787                                                         hw_p->rx_err_index =
1788                                                                 0;
1789                                         }       /* emac_erros */
1790                                 }       /* data_len < max mtu */
1791                         }       /* if data_len */
1792                         if (!data_len) {        /* no data */
1793                                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY;  /* Free Recv Buffer */
1794
1795                                 hw_p->stats.data_len_err++;     /* Error at Rx */
1796                         }
1797
1798                         /* !data_len */
1799                         /* AS.HARNOIS */
1800                         /* Check if user has already eaten buffer */
1801                         /* if not => ERROR */
1802                         else if (hw_p->rx_ready[hw_p->rx_i_index] != -1) {
1803                                 if (hw_p->is_receiving)
1804                                         printf ("ERROR : Receive buffers are full!\n");
1805                                 break;
1806                         } else {
1807                                 hw_p->stats.rx_frames++;
1808                                 hw_p->stats.rx += data_len;
1809 #ifdef INFO_4XX_ENET
1810                                 hw_p->stats.pkts_rx++;
1811 #endif
1812                                 /* AS.HARNOIS
1813                                  * use ring buffer
1814                                  */
1815                                 hw_p->rx_ready[hw_p->rx_i_index] = i;
1816                                 hw_p->rx_i_index++;
1817                                 if (NUM_RX_BUFF == hw_p->rx_i_index)
1818                                         hw_p->rx_i_index = 0;
1819
1820                                 hw_p->rx_slot++;
1821                                 if (NUM_RX_BUFF == hw_p->rx_slot)
1822                                         hw_p->rx_slot = 0;
1823
1824                                 /*  AS.HARNOIS
1825                                  * free receive buffer only when
1826                                  * buffer has been handled (eth_rx)
1827                                  rx[i].ctrl |= MAL_RX_CTRL_EMPTY;
1828                                  */
1829                         }       /* if data_len */
1830                 }               /* while */
1831         }                       /* if EMACK_RXCHL */
1832 }
1833
1834
1835 static int ppc_4xx_eth_rx (struct eth_device *dev)
1836 {
1837         int length;
1838         int user_index;
1839         unsigned long msr;
1840         EMAC_4XX_HW_PST hw_p = dev->priv;
1841
1842         hw_p->is_receiving = 1; /* tell driver */
1843
1844         for (;;) {
1845                 /* AS.HARNOIS
1846                  * use ring buffer and
1847                  * get index from rx buffer desciptor queue
1848                  */
1849                 user_index = hw_p->rx_ready[hw_p->rx_u_index];
1850                 if (user_index == -1) {
1851                         length = -1;
1852                         break;  /* nothing received - leave for() loop */
1853                 }
1854
1855                 msr = mfmsr ();
1856                 mtmsr (msr & ~(MSR_EE));
1857
1858                 length = hw_p->rx[user_index].data_len & 0x0fff;
1859
1860                 /*
1861                  * Pass the packet up to the protocol layers.
1862                  * net_process_received_packet(net_rx_packets[rxIdx],
1863                  *                             length - 4);
1864                  * net_process_received_packet(net_rx_packets[i], length);
1865                  */
1866                 invalidate_dcache_range((u32)hw_p->rx[user_index].data_ptr,
1867                                         (u32)hw_p->rx[user_index].data_ptr +
1868                                         length - 4);
1869                 net_process_received_packet(net_rx_packets[user_index],
1870                                             length - 4);
1871                 /* Free Recv Buffer */
1872                 hw_p->rx[user_index].ctrl |= MAL_RX_CTRL_EMPTY;
1873                 /* Free rx buffer descriptor queue */
1874                 hw_p->rx_ready[hw_p->rx_u_index] = -1;
1875                 hw_p->rx_u_index++;
1876                 if (NUM_RX_BUFF == hw_p->rx_u_index)
1877                         hw_p->rx_u_index = 0;
1878
1879 #ifdef INFO_4XX_ENET
1880                 hw_p->stats.pkts_handled++;
1881 #endif
1882
1883                 mtmsr (msr);    /* Enable IRQ's */
1884         }
1885
1886         hw_p->is_receiving = 0; /* tell driver */
1887
1888         return length;
1889 }
1890
1891 int ppc_4xx_eth_initialize (bd_t * bis)
1892 {
1893         static int virgin = 0;
1894         struct eth_device *dev;
1895         int eth_num = 0;
1896         EMAC_4XX_HW_PST hw = NULL;
1897         u8 ethaddr[4 + CONFIG_EMAC_NR_START][6];
1898         u32 hw_addr[4];
1899         u32 mal_ier;
1900
1901 #if defined(CONFIG_440GX)
1902         unsigned long pfc1;
1903
1904         mfsdr (SDR0_PFC1, pfc1);
1905         pfc1 &= ~(0x01e00000);
1906         pfc1 |= 0x01200000;
1907         mtsdr (SDR0_PFC1, pfc1);
1908 #endif
1909
1910         /* first clear all mac-addresses */
1911         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++)
1912                 memcpy(ethaddr[eth_num], "\0\0\0\0\0\0", 6);
1913
1914         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++) {
1915                 int ethaddr_idx = eth_num + CONFIG_EMAC_NR_START;
1916                 switch (eth_num) {
1917                 default:                /* fall through */
1918                 case 0:
1919                         eth_getenv_enetaddr("ethaddr", ethaddr[ethaddr_idx]);
1920                         hw_addr[eth_num] = 0x0;
1921                         break;
1922 #ifdef CONFIG_HAS_ETH1
1923                 case 1:
1924                         eth_getenv_enetaddr("eth1addr", ethaddr[ethaddr_idx]);
1925                         hw_addr[eth_num] = 0x100;
1926                         break;
1927 #endif
1928 #ifdef CONFIG_HAS_ETH2
1929                 case 2:
1930                         eth_getenv_enetaddr("eth2addr", ethaddr[ethaddr_idx]);
1931 #if defined(CONFIG_460GT)
1932                         hw_addr[eth_num] = 0x300;
1933 #else
1934                         hw_addr[eth_num] = 0x400;
1935 #endif
1936                         break;
1937 #endif
1938 #ifdef CONFIG_HAS_ETH3
1939                 case 3:
1940                         eth_getenv_enetaddr("eth3addr", ethaddr[ethaddr_idx]);
1941 #if defined(CONFIG_460GT)
1942                         hw_addr[eth_num] = 0x400;
1943 #else
1944                         hw_addr[eth_num] = 0x600;
1945 #endif
1946                         break;
1947 #endif
1948                 }
1949         }
1950
1951         /* set phy num and mode */
1952         bis->bi_phynum[0] = CONFIG_PHY_ADDR;
1953         bis->bi_phymode[0] = 0;
1954
1955 #if defined(CONFIG_PHY1_ADDR)
1956         bis->bi_phynum[1] = CONFIG_PHY1_ADDR;
1957         bis->bi_phymode[1] = 0;
1958 #endif
1959 #if defined(CONFIG_440GX)
1960         bis->bi_phynum[2] = CONFIG_PHY2_ADDR;
1961         bis->bi_phynum[3] = CONFIG_PHY3_ADDR;
1962         bis->bi_phymode[2] = 2;
1963         bis->bi_phymode[3] = 2;
1964 #endif
1965
1966 #if defined(CONFIG_440GX) || \
1967     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1968     defined(CONFIG_405EX)
1969         ppc_4xx_eth_setup_bridge(0, bis);
1970 #endif
1971
1972         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++) {
1973                 /*
1974                  * See if we can actually bring up the interface,
1975                  * otherwise, skip it
1976                  */
1977                 if (memcmp (ethaddr[eth_num], "\0\0\0\0\0\0", 6) == 0) {
1978                         bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1979                         continue;
1980                 }
1981
1982                 /* Allocate device structure */
1983                 dev = (struct eth_device *) malloc (sizeof (*dev));
1984                 if (dev == NULL) {
1985                         printf ("ppc_4xx_eth_initialize: "
1986                                 "Cannot allocate eth_device %d\n", eth_num);
1987                         return (-1);
1988                 }
1989                 memset(dev, 0, sizeof(*dev));
1990
1991                 /* Allocate our private use data */
1992                 hw = (EMAC_4XX_HW_PST) malloc (sizeof (*hw));
1993                 if (hw == NULL) {
1994                         printf ("ppc_4xx_eth_initialize: "
1995                                 "Cannot allocate private hw data for eth_device %d",
1996                                 eth_num);
1997                         free (dev);
1998                         return (-1);
1999                 }
2000                 memset(hw, 0, sizeof(*hw));
2001
2002                 hw->hw_addr = hw_addr[eth_num];
2003                 memcpy (dev->enetaddr, ethaddr[eth_num], 6);
2004                 hw->devnum = eth_num;
2005                 hw->print_speed = 1;
2006
2007                 sprintf (dev->name, "ppc_4xx_eth%d", eth_num - CONFIG_EMAC_NR_START);
2008                 dev->priv = (void *) hw;
2009                 dev->init = ppc_4xx_eth_init;
2010                 dev->halt = ppc_4xx_eth_halt;
2011                 dev->send = ppc_4xx_eth_send;
2012                 dev->recv = ppc_4xx_eth_rx;
2013
2014                 eth_register(dev);
2015
2016 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
2017                 int retval;
2018                 struct mii_dev *mdiodev = mdio_alloc();
2019                 if (!mdiodev)
2020                         return -ENOMEM;
2021                 strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
2022                 mdiodev->read = emac4xx_miiphy_read;
2023                 mdiodev->write = emac4xx_miiphy_write;
2024
2025                 retval = mdio_register(mdiodev);
2026                 if (retval < 0)
2027                         return retval;
2028 #endif
2029
2030                 if (0 == virgin) {
2031                         /* set the MAL IER ??? names may change with new spec ??? */
2032 #if defined(CONFIG_440SPE) || \
2033     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
2034     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
2035     defined(CONFIG_405EX)
2036                         mal_ier =
2037                                 MAL_IER_PT | MAL_IER_PRE | MAL_IER_PWE |
2038                                 MAL_IER_DE | MAL_IER_OTE | MAL_IER_OE | MAL_IER_PE ;
2039 #else
2040                         mal_ier =
2041                                 MAL_IER_DE | MAL_IER_NE | MAL_IER_TE |
2042                                 MAL_IER_OPBE | MAL_IER_PLBE;
2043 #endif
2044                         mtdcr (MAL0_ESR, 0xffffffff);   /* clear pending interrupts */
2045                         mtdcr (MAL0_TXDEIR, 0xffffffff);        /* clear pending interrupts */
2046                         mtdcr (MAL0_RXDEIR, 0xffffffff);        /* clear pending interrupts */
2047                         mtdcr (MAL0_IER, mal_ier);
2048
2049                         /* install MAL interrupt handler */
2050                         irq_install_handler (VECNUM_MAL_SERR,
2051                                              (interrupt_handler_t *) enetInt,
2052                                              dev);
2053                         irq_install_handler (VECNUM_MAL_TXEOB,
2054                                              (interrupt_handler_t *) enetInt,
2055                                              dev);
2056                         irq_install_handler (VECNUM_MAL_RXEOB,
2057                                              (interrupt_handler_t *) enetInt,
2058                                              dev);
2059                         irq_install_handler (VECNUM_MAL_TXDE,
2060                                              (interrupt_handler_t *) enetInt,
2061                                              dev);
2062                         irq_install_handler (VECNUM_MAL_RXDE,
2063                                              (interrupt_handler_t *) enetInt,
2064                                              dev);
2065                         virgin = 1;
2066                 }
2067         }                       /* end for each supported device */
2068
2069         return 0;
2070 }