drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <clk.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  29                                 IRQSTATEN_CINT | \
  30                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  31                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  32                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  33                                 IRQSTATEN_DINT)
  34
  35 struct fsl_esdhc {
  36         uint    dsaddr;         /* SDMA system address register */
  37         uint    blkattr;        /* Block attributes register */
  38         uint    cmdarg;         /* Command argument register */
  39         uint    xfertyp;        /* Transfer type register */
  40         uint    cmdrsp0;        /* Command response 0 register */
  41         uint    cmdrsp1;        /* Command response 1 register */
  42         uint    cmdrsp2;        /* Command response 2 register */
  43         uint    cmdrsp3;        /* Command response 3 register */
  44         uint    datport;        /* Buffer data port register */
  45         uint    prsstat;        /* Present state register */
  46         uint    proctl;         /* Protocol control register */
  47         uint    sysctl;         /* System Control Register */
  48         uint    irqstat;        /* Interrupt status register */
  49         uint    irqstaten;      /* Interrupt status enable register */
  50         uint    irqsigen;       /* Interrupt signal enable register */
  51         uint    autoc12err;     /* Auto CMD error status register */
  52         uint    hostcapblt;     /* Host controller capabilities register */
  53         uint    wml;            /* Watermark level register */
  54         char    reserved1[8];   /* reserved */
  55         uint    fevt;           /* Force event register */
  56         uint    admaes;         /* ADMA error status register */
  57         uint    adsaddr;        /* ADMA system address register */
  58         char    reserved2[160];
  59         uint    hostver;        /* Host controller version register */
  60         char    reserved3[4];   /* reserved */
  61         uint    dmaerraddr;     /* DMA error address register */
  62         char    reserved4[4];   /* reserved */
  63         uint    dmaerrattr;     /* DMA error attribute register */
  64         char    reserved5[4];   /* reserved */
  65         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  66         char    reserved6[756]; /* reserved */
  67         uint    esdhcctl;       /* eSDHC control register */
  68 };
  69
  70 struct fsl_esdhc_plat {
  71         struct mmc_config cfg;
  72         struct mmc mmc;
  73 };
  74
  75 /**
  76  * struct fsl_esdhc_priv
  77  *
  78  * @esdhc_regs: registers of the sdhc controller
  79  * @sdhc_clk: Current clk of the sdhc controller
  80  * @bus_width: bus width, 1bit, 4bit or 8bit
  81  * @cfg: mmc config
  82  * @mmc: mmc
  83  * Following is used when Driver Model is enabled for MMC
  84  * @dev: pointer for the device
  85  * @non_removable: 0: removable; 1: non-removable
  86  * @wp_enable: 1: enable checking wp; 0: no check
  87  * @cd_gpio: gpio for card detection
  88  * @wp_gpio: gpio for write protection
  89  */
  90 struct fsl_esdhc_priv {
  91         struct fsl_esdhc *esdhc_regs;
  92         unsigned int sdhc_clk;
  93         struct clk per_clk;
  94         unsigned int clock;
  95         unsigned int bus_width;
  96 #if !CONFIG_IS_ENABLED(DM_MMC)
  97         struct mmc *mmc;
  98 #endif
  99         struct udevice *dev;
 100         int non_removable;
 101         int wp_enable;
 102 };
 103
 104 /* Return the XFERTYP flags for a given command and data packet */
 105 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
 106 {
 107         uint xfertyp = 0;
 108
 109         if (data) {
 110                 xfertyp |= XFERTYP_DPSEL;
 111 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 112                 xfertyp |= XFERTYP_DMAEN;
 113 #endif
 114                 if (data->blocks > 1) {
 115                         xfertyp |= XFERTYP_MSBSEL;
 116                         xfertyp |= XFERTYP_BCEN;
 117 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 118                         xfertyp |= XFERTYP_AC12EN;
 119 #endif
 120                 }
 121
 122                 if (data->flags & MMC_DATA_READ)
 123                         xfertyp |= XFERTYP_DTDSEL;
 124         }
 125
 126         if (cmd->resp_type & MMC_RSP_CRC)
 127                 xfertyp |= XFERTYP_CCCEN;
 128         if (cmd->resp_type & MMC_RSP_OPCODE)
 129                 xfertyp |= XFERTYP_CICEN;
 130         if (cmd->resp_type & MMC_RSP_136)
 131                 xfertyp |= XFERTYP_RSPTYP_136;
 132         else if (cmd->resp_type & MMC_RSP_BUSY)
 133                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 134         else if (cmd->resp_type & MMC_RSP_PRESENT)
 135                 xfertyp |= XFERTYP_RSPTYP_48;
 136
 137         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 138                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 139
 140         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 141 }
 142
 143 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 144 /*
 145  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 146  */
 147 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 148                                  struct mmc_data *data)
 149 {
 150         struct fsl_esdhc *regs = priv->esdhc_regs;
 151         uint blocks;
 152         char *buffer;
 153         uint databuf;
 154         uint size;
 155         uint irqstat;
 156         ulong start;
 157
 158         if (data->flags & MMC_DATA_READ) {
 159                 blocks = data->blocks;
 160                 buffer = data->dest;
 161                 while (blocks) {
 162                         start = get_timer(0);
 163                         size = data->blocksize;
 164                         irqstat = esdhc_read32(&regs->irqstat);
 165                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 166                                 if (get_timer(start) > PIO_TIMEOUT) {
 167                                         printf("\nData Read Failed in PIO Mode.");
 168                                         return;
 169                                 }
 170                         }
 171                         while (size && (!(irqstat & IRQSTAT_TC))) {
 172                                 udelay(100); /* Wait before last byte transfer complete */
 173                                 irqstat = esdhc_read32(&regs->irqstat);
 174                                 databuf = in_le32(&regs->datport);
 175                                 *((uint *)buffer) = databuf;
 176                                 buffer += 4;
 177                                 size -= 4;
 178                         }
 179                         blocks--;
 180                 }
 181         } else {
 182                 blocks = data->blocks;
 183                 buffer = (char *)data->src;
 184                 while (blocks) {
 185                         start = get_timer(0);
 186                         size = data->blocksize;
 187                         irqstat = esdhc_read32(&regs->irqstat);
 188                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 189                                 if (get_timer(start) > PIO_TIMEOUT) {
 190                                         printf("\nData Write Failed in PIO Mode.");
 191                                         return;
 192                                 }
 193                         }
 194                         while (size && (!(irqstat & IRQSTAT_TC))) {
 195                                 udelay(100); /* Wait before last byte transfer complete */
 196                                 databuf = *((uint *)buffer);
 197                                 buffer += 4;
 198                                 size -= 4;
 199                                 irqstat = esdhc_read32(&regs->irqstat);
 200                                 out_le32(&regs->datport, databuf);
 201                         }
 202                         blocks--;
 203                 }
 204         }
 205 }
 206 #endif
 207
 208 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 209                             struct mmc_data *data)
 210 {
 211         int timeout;
 212         struct fsl_esdhc *regs = priv->esdhc_regs;
 213 #if defined(CONFIG_FSL_LAYERSCAPE)
 214         dma_addr_t addr;
 215 #endif
 216         uint wml_value;
 217
 218         wml_value = data->blocksize/4;
 219
 220         if (data->flags & MMC_DATA_READ) {
 221                 if (wml_value > WML_RD_WML_MAX)
 222                         wml_value = WML_RD_WML_MAX_VAL;
 223
 224                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 225 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 226 #if defined(CONFIG_FSL_LAYERSCAPE)
 227                 addr = virt_to_phys((void *)(data->dest));
 228                 if (upper_32_bits(addr))
 229                         printf("Error found for upper 32 bits\n");
 230                 else
 231                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 232 #else
 233                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 234 #endif
 235 #endif
 236         } else {
 237 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 238                 flush_dcache_range((ulong)data->src,
 239                                    (ulong)data->src+data->blocks
 240                                          *data->blocksize);
 241 #endif
 242                 if (wml_value > WML_WR_WML_MAX)
 243                         wml_value = WML_WR_WML_MAX_VAL;
 244                 if (priv->wp_enable) {
 245                         if ((esdhc_read32(&regs->prsstat) &
 246                             PRSSTAT_WPSPL) == 0) {
 247                                 printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 248                                 return -ETIMEDOUT;
 249                         }
 250                 }
 251
 252                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 253                                         wml_value << 16);
 254 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 255 #if defined(CONFIG_FSL_LAYERSCAPE)
 256                 addr = virt_to_phys((void *)(data->src));
 257                 if (upper_32_bits(addr))
 258                         printf("Error found for upper 32 bits\n");
 259                 else
 260                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 261 #else
 262                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 263 #endif
 264 #endif
 265         }
 266
 267         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 268
 269         /* Calculate the timeout period for data transactions */
 270         /*
 271          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 272          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 273          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 274          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 275          *              = (mmc->clock * 1/4) SD Clock cycles
 276          * As 1) >=  2)
 277          * => (2^(timeout+13)) >= mmc->clock * 1/4
 278          * Taking log2 both the sides
 279          * => timeout + 13 >= log2(mmc->clock/4)
 280          * Rounding up to next power of 2
 281          * => timeout + 13 = log2(mmc->clock/4) + 1
 282          * => timeout + 13 = fls(mmc->clock/4)
 283          *
 284          * However, the MMC spec "It is strongly recommended for hosts to
 285          * implement more than 500ms timeout value even if the card
 286          * indicates the 250ms maximum busy length."  Even the previous
 287          * value of 300ms is known to be insufficient for some cards.
 288          * So, we use
 289          * => timeout + 13 = fls(mmc->clock/2)
 290          */
 291         timeout = fls(mmc->clock/2);
 292         timeout -= 13;
 293
 294         if (timeout > 14)
 295                 timeout = 14;
 296
 297         if (timeout < 0)
 298                 timeout = 0;
 299
 300 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 301         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 302                 timeout++;
 303 #endif
 304
 305 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 306         timeout = 0xE;
 307 #endif
 308         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 309
 310         return 0;
 311 }
 312
 313 static void check_and_invalidate_dcache_range
 314         (struct mmc_cmd *cmd,
 315          struct mmc_data *data) {
 316         unsigned start = 0;
 317         unsigned end = 0;
 318         unsigned size = roundup(ARCH_DMA_MINALIGN,
 319                                 data->blocks*data->blocksize);
 320 #if defined(CONFIG_FSL_LAYERSCAPE)
 321         dma_addr_t addr;
 322
 323         addr = virt_to_phys((void *)(data->dest));
 324         if (upper_32_bits(addr))
 325                 printf("Error found for upper 32 bits\n");
 326         else
 327                 start = lower_32_bits(addr);
 328 #else
 329         start = (unsigned)data->dest;
 330 #endif
 331         end = start + size;
 332         invalidate_dcache_range(start, end);
 333 }
 334
 335 /*
 336  * Sends a command out on the bus.  Takes the mmc pointer,
 337  * a command pointer, and an optional data pointer.
 338  */
 339 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 340                                  struct mmc_cmd *cmd, struct mmc_data *data)
 341 {
 342         int     err = 0;
 343         uint    xfertyp;
 344         uint    irqstat;
 345         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 346         struct fsl_esdhc *regs = priv->esdhc_regs;
 347         unsigned long start;
 348
 349 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 350         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 351                 return 0;
 352 #endif
 353
 354         esdhc_write32(&regs->irqstat, -1);
 355
 356         sync();
 357
 358         /* Wait for the bus to be idle */
 359         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 360                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 361                 ;
 362
 363         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 364                 ;
 365
 366         /* Wait at least 8 SD clock cycles before the next command */
 367         /*
 368          * Note: This is way more than 8 cycles, but 1ms seems to
 369          * resolve timing issues with some cards
 370          */
 371         udelay(1000);
 372
 373         /* Set up for a data transfer if we have one */
 374         if (data) {
 375                 err = esdhc_setup_data(priv, mmc, data);
 376                 if(err)
 377                         return err;
 378
 379                 if (data->flags & MMC_DATA_READ)
 380                         check_and_invalidate_dcache_range(cmd, data);
 381         }
 382
 383         /* Figure out the transfer arguments */
 384         xfertyp = esdhc_xfertyp(cmd, data);
 385
 386         /* Mask all irqs */
 387         esdhc_write32(&regs->irqsigen, 0);
 388
 389         /* Send the command */
 390         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 391         esdhc_write32(&regs->xfertyp, xfertyp);
 392
 393         /* Wait for the command to complete */
 394         start = get_timer(0);
 395         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 396                 if (get_timer(start) > 1000) {
 397                         err = -ETIMEDOUT;
 398                         goto out;
 399                 }
 400         }
 401
 402         irqstat = esdhc_read32(&regs->irqstat);
 403
 404         if (irqstat & CMD_ERR) {
 405                 err = -ECOMM;
 406                 goto out;
 407         }
 408
 409         if (irqstat & IRQSTAT_CTOE) {
 410                 err = -ETIMEDOUT;
 411                 goto out;
 412         }
 413
 414         /* Workaround for ESDHC errata ENGcm03648 */
 415         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 416                 int timeout = 6000;
 417
 418                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 419                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 420                                         PRSSTAT_DAT0)) {
 421                         udelay(100);
 422                         timeout--;
 423                 }
 424
 425                 if (timeout <= 0) {
 426                         printf("Timeout waiting for DAT0 to go high!\n");
 427                         err = -ETIMEDOUT;
 428                         goto out;
 429                 }
 430         }
 431
 432         /* Copy the response to the response buffer */
 433         if (cmd->resp_type & MMC_RSP_136) {
 434                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 435
 436                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 437                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 438                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 439                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 440                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 441                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 442                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 443                 cmd->response[3] = (cmdrsp0 << 8);
 444         } else
 445                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 446
 447         /* Wait until all of the blocks are transferred */
 448         if (data) {
 449 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 450                 esdhc_pio_read_write(priv, data);
 451 #else
 452                 do {
 453                         irqstat = esdhc_read32(&regs->irqstat);
 454
 455                         if (irqstat & IRQSTAT_DTOE) {
 456                                 err = -ETIMEDOUT;
 457                                 goto out;
 458                         }
 459
 460                         if (irqstat & DATA_ERR) {
 461                                 err = -ECOMM;
 462                                 goto out;
 463                         }
 464                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 465
 466                 /*
 467                  * Need invalidate the dcache here again to avoid any
 468                  * cache-fill during the DMA operations such as the
 469                  * speculative pre-fetching etc.
 470                  */
 471                 if (data->flags & MMC_DATA_READ) {
 472                         check_and_invalidate_dcache_range(cmd, data);
 473                 }
 474 #endif
 475         }
 476
 477 out:
 478         /* Reset CMD and DATA portions on error */
 479         if (err) {
 480                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 481                               SYSCTL_RSTC);
 482                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 483                         ;
 484
 485                 if (data) {
 486                         esdhc_write32(&regs->sysctl,
 487                                       esdhc_read32(&regs->sysctl) |
 488                                       SYSCTL_RSTD);
 489                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 490                                 ;
 491                 }
 492         }
 493
 494         esdhc_write32(&regs->irqstat, -1);
 495
 496         return err;
 497 }
 498
 499 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 500 {
 501         struct fsl_esdhc *regs = priv->esdhc_regs;
 502         int div = 1;
 503         int pre_div = 2;
 504         unsigned int sdhc_clk = priv->sdhc_clk;
 505         u32 time_out;
 506         u32 value;
 507         uint clk;
 508
 509         if (clock < mmc->cfg->f_min)
 510                 clock = mmc->cfg->f_min;
 511
 512         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 513                 pre_div *= 2;
 514
 515         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 516                 div++;
 517
 518         pre_div >>= 1;
 519         div -= 1;
 520
 521         clk = (pre_div << 8) | (div << 4);
 522
 523         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 524
 525         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 526
 527         time_out = 20;
 528         value = PRSSTAT_SDSTB;
 529         while (!(esdhc_read32(&regs->prsstat) & value)) {
 530                 if (time_out == 0) {
 531                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 532                         break;
 533                 }
 534                 time_out--;
 535                 mdelay(1);
 536         }
 537
 538         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 539 }
 540
 541 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 542 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 543 {
 544         struct fsl_esdhc *regs = priv->esdhc_regs;
 545         u32 value;
 546         u32 time_out;
 547
 548         value = esdhc_read32(&regs->sysctl);
 549
 550         if (enable)
 551                 value |= SYSCTL_CKEN;
 552         else
 553                 value &= ~SYSCTL_CKEN;
 554
 555         esdhc_write32(&regs->sysctl, value);
 556
 557         time_out = 20;
 558         value = PRSSTAT_SDSTB;
 559         while (!(esdhc_read32(&regs->prsstat) & value)) {
 560                 if (time_out == 0) {
 561                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 562                         break;
 563                 }
 564                 time_out--;
 565                 mdelay(1);
 566         }
 567 }
 568 #endif
 569
 570 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 571 {
 572         struct fsl_esdhc *regs = priv->esdhc_regs;
 573
 574 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 575         /* Select to use peripheral clock */
 576         esdhc_clock_control(priv, false);
 577         esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 578         esdhc_clock_control(priv, true);
 579 #endif
 580         /* Set the clock speed */
 581         if (priv->clock != mmc->clock)
 582                 set_sysctl(priv, mmc, mmc->clock);
 583
 584         /* Set the bus width */
 585         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 586
 587         if (mmc->bus_width == 4)
 588                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 589         else if (mmc->bus_width == 8)
 590                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 591
 592         return 0;
 593 }
 594
 595 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 596 {
 597         struct fsl_esdhc *regs = priv->esdhc_regs;
 598         ulong start;
 599
 600         /* Reset the entire host controller */
 601         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 602
 603         /* Wait until the controller is available */
 604         start = get_timer(0);
 605         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 606                 if (get_timer(start) > 1000)
 607                         return -ETIMEDOUT;
 608         }
 609
 610         /* Enable cache snooping */
 611         esdhc_write32(&regs->esdhcctl, 0x00000040);
 612
 613         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 614
 615         /* Set the initial clock speed */
 616         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 617
 618         /* Disable the BRR and BWR bits in IRQSTAT */
 619         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 620
 621         /* Put the PROCTL reg back to the default */
 622         esdhc_write32(&regs->proctl, PROCTL_INIT);
 623
 624         /* Set timout to the maximum value */
 625         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 626
 627         return 0;
 628 }
 629
 630 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 631 {
 632         struct fsl_esdhc *regs = priv->esdhc_regs;
 633         int timeout = 1000;
 634
 635 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 636         if (CONFIG_ESDHC_DETECT_QUIRK)
 637                 return 1;
 638 #endif
 639
 640 #if CONFIG_IS_ENABLED(DM_MMC)
 641         if (priv->non_removable)
 642                 return 1;
 643 #endif
 644
 645         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 646                 udelay(1000);
 647
 648         return timeout > 0;
 649 }
 650
 651 static int esdhc_reset(struct fsl_esdhc *regs)
 652 {
 653         ulong start;
 654
 655         /* reset the controller */
 656         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 657
 658         /* hardware clears the bit when it is done */
 659         start = get_timer(0);
 660         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 661                 if (get_timer(start) > 100) {
 662                         printf("MMC/SD: Reset never completed.\n");
 663                         return -ETIMEDOUT;
 664                 }
 665         }
 666
 667         return 0;
 668 }
 669
 670 #if !CONFIG_IS_ENABLED(DM_MMC)
 671 static int esdhc_getcd(struct mmc *mmc)
 672 {
 673         struct fsl_esdhc_priv *priv = mmc->priv;
 674
 675         return esdhc_getcd_common(priv);
 676 }
 677
 678 static int esdhc_init(struct mmc *mmc)
 679 {
 680         struct fsl_esdhc_priv *priv = mmc->priv;
 681
 682         return esdhc_init_common(priv, mmc);
 683 }
 684
 685 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 686                           struct mmc_data *data)
 687 {
 688         struct fsl_esdhc_priv *priv = mmc->priv;
 689
 690         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 691 }
 692
 693 static int esdhc_set_ios(struct mmc *mmc)
 694 {
 695         struct fsl_esdhc_priv *priv = mmc->priv;
 696
 697         return esdhc_set_ios_common(priv, mmc);
 698 }
 699
 700 static const struct mmc_ops esdhc_ops = {
 701         .getcd          = esdhc_getcd,
 702         .init           = esdhc_init,
 703         .send_cmd       = esdhc_send_cmd,
 704         .set_ios        = esdhc_set_ios,
 705 };
 706 #endif
 707
 708 static int fsl_esdhc_init(struct fsl_esdhc_priv *priv,
 709                           struct fsl_esdhc_plat *plat)
 710 {
 711         struct mmc_config *cfg;
 712         struct fsl_esdhc *regs;
 713         u32 caps, voltage_caps;
 714         int ret;
 715
 716         if (!priv)
 717                 return -EINVAL;
 718
 719         regs = priv->esdhc_regs;
 720
 721         /* First reset the eSDHC controller */
 722         ret = esdhc_reset(regs);
 723         if (ret)
 724                 return ret;
 725
 726         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN |
 727                                        SYSCTL_IPGEN | SYSCTL_CKEN);
 728
 729         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 730         cfg = &plat->cfg;
 731 #ifndef CONFIG_DM_MMC
 732         memset(cfg, '\0', sizeof(*cfg));
 733 #endif
 734
 735         voltage_caps = 0;
 736         caps = esdhc_read32(&regs->hostcapblt);
 737
 738 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 739         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 740                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 741 #endif
 742
 743 /* T4240 host controller capabilities register should have VS33 bit */
 744 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 745         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 746 #endif
 747
 748         if (caps & ESDHC_HOSTCAPBLT_VS18)
 749                 voltage_caps |= MMC_VDD_165_195;
 750         if (caps & ESDHC_HOSTCAPBLT_VS30)
 751                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 752         if (caps & ESDHC_HOSTCAPBLT_VS33)
 753                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 754
 755         cfg->name = "FSL_SDHC";
 756 #if !CONFIG_IS_ENABLED(DM_MMC)
 757         cfg->ops = &esdhc_ops;
 758 #endif
 759 #ifdef CONFIG_SYS_SD_VOLTAGE
 760         cfg->voltages = CONFIG_SYS_SD_VOLTAGE;
 761 #else
 762         cfg->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 763 #endif
 764         if ((cfg->voltages & voltage_caps) == 0) {
 765                 printf("voltage not supported by controller\n");
 766                 return -1;
 767         }
 768
 769         if (priv->bus_width == 8)
 770                 cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 771         else if (priv->bus_width == 4)
 772                 cfg->host_caps = MMC_MODE_4BIT;
 773
 774         cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 775
 776         if (priv->bus_width > 0) {
 777                 if (priv->bus_width < 8)
 778                         cfg->host_caps &= ~MMC_MODE_8BIT;
 779                 if (priv->bus_width < 4)
 780                         cfg->host_caps &= ~MMC_MODE_4BIT;
 781         }
 782
 783         if (caps & ESDHC_HOSTCAPBLT_HSS)
 784                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 785
 786 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 787         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 788                 cfg->host_caps &= ~MMC_MODE_8BIT;
 789 #endif
 790
 791         cfg->f_min = 400000;
 792         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 793
 794         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 795
 796         return 0;
 797 }
 798
 799 #if !CONFIG_IS_ENABLED(DM_MMC)
 800 static int fsl_esdhc_cfg_to_priv(struct fsl_esdhc_cfg *cfg,
 801                                  struct fsl_esdhc_priv *priv)
 802 {
 803         if (!cfg || !priv)
 804                 return -EINVAL;
 805
 806         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 807         priv->bus_width = cfg->max_bus_width;
 808         priv->sdhc_clk = cfg->sdhc_clk;
 809         priv->wp_enable  = cfg->wp_enable;
 810
 811         return 0;
 812 };
 813
 814 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 815 {
 816         struct fsl_esdhc_plat *plat;
 817         struct fsl_esdhc_priv *priv;
 818         struct mmc *mmc;
 819         int ret;
 820
 821         if (!cfg)
 822                 return -EINVAL;
 823
 824         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 825         if (!priv)
 826                 return -ENOMEM;
 827         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 828         if (!plat) {
 829                 free(priv);
 830                 return -ENOMEM;
 831         }
 832
 833         ret = fsl_esdhc_cfg_to_priv(cfg, priv);
 834         if (ret) {
 835                 debug("%s xlate failure\n", __func__);
 836                 free(plat);
 837                 free(priv);
 838                 return ret;
 839         }
 840
 841         ret = fsl_esdhc_init(priv, plat);
 842         if (ret) {
 843                 debug("%s init failure\n", __func__);
 844                 free(plat);
 845                 free(priv);
 846                 return ret;
 847         }
 848
 849         mmc = mmc_create(&plat->cfg, priv);
 850         if (!mmc)
 851                 return -EIO;
 852
 853         priv->mmc = mmc;
 854
 855         return 0;
 856 }
 857
 858 int fsl_esdhc_mmc_init(bd_t *bis)
 859 {
 860         struct fsl_esdhc_cfg *cfg;
 861
 862         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 863         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 864         cfg->sdhc_clk = gd->arch.sdhc_clk;
 865         return fsl_esdhc_initialize(bis, cfg);
 866 }
 867 #endif
 868
 869 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 870 void mmc_adapter_card_type_ident(void)
 871 {
 872         u8 card_id;
 873         u8 value;
 874
 875         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 876         gd->arch.sdhc_adapter = card_id;
 877
 878         switch (card_id) {
 879         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 880                 value = QIXIS_READ(brdcfg[5]);
 881                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 882                 QIXIS_WRITE(brdcfg[5], value);
 883                 break;
 884         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 885                 value = QIXIS_READ(pwr_ctl[1]);
 886                 value |= QIXIS_EVDD_BY_SDHC_VS;
 887                 QIXIS_WRITE(pwr_ctl[1], value);
 888                 break;
 889         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 890                 value = QIXIS_READ(brdcfg[5]);
 891                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 892                 QIXIS_WRITE(brdcfg[5], value);
 893                 break;
 894         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 895                 break;
 896         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 897                 break;
 898         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 899                 break;
 900         case QIXIS_ESDHC_NO_ADAPTER:
 901                 break;
 902         default:
 903                 break;
 904         }
 905 }
 906 #endif
 907
 908 #ifdef CONFIG_OF_LIBFDT
 909 __weak int esdhc_status_fixup(void *blob, const char *compat)
 910 {
 911 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 912         if (!hwconfig("esdhc")) {
 913                 do_fixup_by_compat(blob, compat, "status", "disabled",
 914                                 sizeof("disabled"), 1);
 915                 return 1;
 916         }
 917 #endif
 918         return 0;
 919 }
 920
 921 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 922 {
 923         const char *compat = "fsl,esdhc";
 924
 925         if (esdhc_status_fixup(blob, compat))
 926                 return;
 927
 928 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 929         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 930                                gd->arch.sdhc_clk, 1);
 931 #else
 932         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 933                                gd->arch.sdhc_clk, 1);
 934 #endif
 935 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 936         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 937                                (u32)(gd->arch.sdhc_adapter), 1);
 938 #endif
 939 }
 940 #endif
 941
 942 #if CONFIG_IS_ENABLED(DM_MMC)
 943 #ifndef CONFIG_PPC
 944 #include <asm/arch/clock.h>
 945 #endif
 946 static int fsl_esdhc_probe(struct udevice *dev)
 947 {
 948         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 949         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 950         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 951         fdt_addr_t addr;
 952         unsigned int val;
 953         struct mmc *mmc;
 954         int ret;
 955
 956         addr = dev_read_addr(dev);
 957         if (addr == FDT_ADDR_T_NONE)
 958                 return -EINVAL;
 959 #ifdef CONFIG_PPC
 960         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 961 #else
 962         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 963 #endif
 964         priv->dev = dev;
 965
 966         val = dev_read_u32_default(dev, "bus-width", -1);
 967         if (val == 8)
 968                 priv->bus_width = 8;
 969         else if (val == 4)
 970                 priv->bus_width = 4;
 971         else
 972                 priv->bus_width = 1;
 973
 974         if (dev_read_bool(dev, "non-removable")) {
 975                 priv->non_removable = 1;
 976          } else {
 977                 priv->non_removable = 0;
 978         }
 979
 980         priv->wp_enable = 1;
 981
 982         if (IS_ENABLED(CONFIG_CLK)) {
 983                 /* Assigned clock already set clock */
 984                 ret = clk_get_by_name(dev, "per", &priv->per_clk);
 985                 if (ret) {
 986                         printf("Failed to get per_clk\n");
 987                         return ret;
 988                 }
 989                 ret = clk_enable(&priv->per_clk);
 990                 if (ret) {
 991                         printf("Failed to enable per_clk\n");
 992                         return ret;
 993                 }
 994
 995                 priv->sdhc_clk = clk_get_rate(&priv->per_clk);
 996         } else {
 997 #ifndef CONFIG_PPC
 998                 priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
 999 #else
1000                 priv->sdhc_clk = gd->arch.sdhc_clk;
1001 #endif
1002                 if (priv->sdhc_clk <= 0) {
1003                         dev_err(dev, "Unable to get clk for %s\n", dev->name);
1004                         return -EINVAL;
1005                 }
1006         }
1007
1008         ret = fsl_esdhc_init(priv, plat);
1009         if (ret) {
1010                 dev_err(dev, "fsl_esdhc_init failure\n");
1011                 return ret;
1012         }
1013
1014         mmc_of_parse(dev, &plat->cfg);
1015
1016         mmc = &plat->mmc;
1017         mmc->cfg = &plat->cfg;
1018         mmc->dev = dev;
1019
1020         upriv->mmc = mmc;
1021
1022         return esdhc_init_common(priv, mmc);
1023 }
1024
1025 static int fsl_esdhc_get_cd(struct udevice *dev)
1026 {
1027         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1028
1029         return esdhc_getcd_common(priv);
1030 }
1031
1032 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
1033                               struct mmc_data *data)
1034 {
1035         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1036         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1037
1038         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
1039 }
1040
1041 static int fsl_esdhc_set_ios(struct udevice *dev)
1042 {
1043         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1044         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1045
1046         return esdhc_set_ios_common(priv, &plat->mmc);
1047 }
1048
1049 static const struct dm_mmc_ops fsl_esdhc_ops = {
1050         .get_cd         = fsl_esdhc_get_cd,
1051         .send_cmd       = fsl_esdhc_send_cmd,
1052         .set_ios        = fsl_esdhc_set_ios,
1053 #ifdef MMC_SUPPORTS_TUNING
1054         .execute_tuning = fsl_esdhc_execute_tuning,
1055 #endif
1056 };
1057
1058 static const struct udevice_id fsl_esdhc_ids[] = {
1059         { .compatible = "fsl,esdhc", },
1060         { /* sentinel */ }
1061 };
1062
1063 static int fsl_esdhc_bind(struct udevice *dev)
1064 {
1065         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1066
1067         return mmc_bind(dev, &plat->mmc, &plat->cfg);
1068 }
1069
1070 U_BOOT_DRIVER(fsl_esdhc) = {
1071         .name   = "fsl-esdhc-mmc",
1072         .id     = UCLASS_MMC,
1073         .of_match = fsl_esdhc_ids,
1074         .ops    = &fsl_esdhc_ops,
1075         .bind   = fsl_esdhc_bind,
1076         .probe  = fsl_esdhc_probe,
1077         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
1078         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
1079 };
1080 #endif