drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <clk.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 struct fsl_esdhc {
  29         uint    dsaddr;         /* SDMA system address register */
  30         uint    blkattr;        /* Block attributes register */
  31         uint    cmdarg;         /* Command argument register */
  32         uint    xfertyp;        /* Transfer type register */
  33         uint    cmdrsp0;        /* Command response 0 register */
  34         uint    cmdrsp1;        /* Command response 1 register */
  35         uint    cmdrsp2;        /* Command response 2 register */
  36         uint    cmdrsp3;        /* Command response 3 register */
  37         uint    datport;        /* Buffer data port register */
  38         uint    prsstat;        /* Present state register */
  39         uint    proctl;         /* Protocol control register */
  40         uint    sysctl;         /* System Control Register */
  41         uint    irqstat;        /* Interrupt status register */
  42         uint    irqstaten;      /* Interrupt status enable register */
  43         uint    irqsigen;       /* Interrupt signal enable register */
  44         uint    autoc12err;     /* Auto CMD error status register */
  45         uint    hostcapblt;     /* Host controller capabilities register */
  46         uint    wml;            /* Watermark level register */
  47         char    reserved1[8];   /* reserved */
  48         uint    fevt;           /* Force event register */
  49         uint    admaes;         /* ADMA error status register */
  50         uint    adsaddr;        /* ADMA system address register */
  51         char    reserved2[160];
  52         uint    hostver;        /* Host controller version register */
  53         char    reserved3[4];   /* reserved */
  54         uint    dmaerraddr;     /* DMA error address register */
  55         char    reserved4[4];   /* reserved */
  56         uint    dmaerrattr;     /* DMA error attribute register */
  57         char    reserved5[4];   /* reserved */
  58         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  59         char    reserved6[756]; /* reserved */
  60         uint    esdhcctl;       /* eSDHC control register */
  61 };
  62
  63 struct fsl_esdhc_plat {
  64         struct mmc_config cfg;
  65         struct mmc mmc;
  66 };
  67
  68 /**
  69  * struct fsl_esdhc_priv
  70  *
  71  * @esdhc_regs: registers of the sdhc controller
  72  * @sdhc_clk: Current clk of the sdhc controller
  73  * @bus_width: bus width, 1bit, 4bit or 8bit
  74  * @cfg: mmc config
  75  * @mmc: mmc
  76  * Following is used when Driver Model is enabled for MMC
  77  * @dev: pointer for the device
  78  * @cd_gpio: gpio for card detection
  79  * @wp_gpio: gpio for write protection
  80  */
  81 struct fsl_esdhc_priv {
  82         struct fsl_esdhc *esdhc_regs;
  83         unsigned int sdhc_clk;
  84         struct clk per_clk;
  85         unsigned int clock;
  86 #if !CONFIG_IS_ENABLED(DM_MMC)
  87         struct mmc *mmc;
  88 #endif
  89         struct udevice *dev;
  90 };
  91
  92 /* Return the XFERTYP flags for a given command and data packet */
  93 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  94 {
  95         uint xfertyp = 0;
  96
  97         if (data) {
  98                 xfertyp |= XFERTYP_DPSEL;
  99 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 100                 xfertyp |= XFERTYP_DMAEN;
 101 #endif
 102                 if (data->blocks > 1) {
 103                         xfertyp |= XFERTYP_MSBSEL;
 104                         xfertyp |= XFERTYP_BCEN;
 105 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 106                         xfertyp |= XFERTYP_AC12EN;
 107 #endif
 108                 }
 109
 110                 if (data->flags & MMC_DATA_READ)
 111                         xfertyp |= XFERTYP_DTDSEL;
 112         }
 113
 114         if (cmd->resp_type & MMC_RSP_CRC)
 115                 xfertyp |= XFERTYP_CCCEN;
 116         if (cmd->resp_type & MMC_RSP_OPCODE)
 117                 xfertyp |= XFERTYP_CICEN;
 118         if (cmd->resp_type & MMC_RSP_136)
 119                 xfertyp |= XFERTYP_RSPTYP_136;
 120         else if (cmd->resp_type & MMC_RSP_BUSY)
 121                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 122         else if (cmd->resp_type & MMC_RSP_PRESENT)
 123                 xfertyp |= XFERTYP_RSPTYP_48;
 124
 125         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 126                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 127
 128         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 129 }
 130
 131 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 132 /*
 133  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 134  */
 135 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 136                                  struct mmc_data *data)
 137 {
 138         struct fsl_esdhc *regs = priv->esdhc_regs;
 139         uint blocks;
 140         char *buffer;
 141         uint databuf;
 142         uint size;
 143         uint irqstat;
 144         ulong start;
 145
 146         if (data->flags & MMC_DATA_READ) {
 147                 blocks = data->blocks;
 148                 buffer = data->dest;
 149                 while (blocks) {
 150                         start = get_timer(0);
 151                         size = data->blocksize;
 152                         irqstat = esdhc_read32(&regs->irqstat);
 153                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 154                                 if (get_timer(start) > PIO_TIMEOUT) {
 155                                         printf("\nData Read Failed in PIO Mode.");
 156                                         return;
 157                                 }
 158                         }
 159                         while (size && (!(irqstat & IRQSTAT_TC))) {
 160                                 udelay(100); /* Wait before last byte transfer complete */
 161                                 irqstat = esdhc_read32(&regs->irqstat);
 162                                 databuf = in_le32(&regs->datport);
 163                                 *((uint *)buffer) = databuf;
 164                                 buffer += 4;
 165                                 size -= 4;
 166                         }
 167                         blocks--;
 168                 }
 169         } else {
 170                 blocks = data->blocks;
 171                 buffer = (char *)data->src;
 172                 while (blocks) {
 173                         start = get_timer(0);
 174                         size = data->blocksize;
 175                         irqstat = esdhc_read32(&regs->irqstat);
 176                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 177                                 if (get_timer(start) > PIO_TIMEOUT) {
 178                                         printf("\nData Write Failed in PIO Mode.");
 179                                         return;
 180                                 }
 181                         }
 182                         while (size && (!(irqstat & IRQSTAT_TC))) {
 183                                 udelay(100); /* Wait before last byte transfer complete */
 184                                 databuf = *((uint *)buffer);
 185                                 buffer += 4;
 186                                 size -= 4;
 187                                 irqstat = esdhc_read32(&regs->irqstat);
 188                                 out_le32(&regs->datport, databuf);
 189                         }
 190                         blocks--;
 191                 }
 192         }
 193 }
 194 #endif
 195
 196 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 197                             struct mmc_data *data)
 198 {
 199         int timeout;
 200         struct fsl_esdhc *regs = priv->esdhc_regs;
 201 #if defined(CONFIG_FSL_LAYERSCAPE)
 202         dma_addr_t addr;
 203 #endif
 204         uint wml_value;
 205
 206         wml_value = data->blocksize/4;
 207
 208         if (data->flags & MMC_DATA_READ) {
 209                 if (wml_value > WML_RD_WML_MAX)
 210                         wml_value = WML_RD_WML_MAX_VAL;
 211
 212                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 213 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 214 #if defined(CONFIG_FSL_LAYERSCAPE)
 215                 addr = virt_to_phys((void *)(data->dest));
 216                 if (upper_32_bits(addr))
 217                         printf("Error found for upper 32 bits\n");
 218                 else
 219                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 220 #else
 221                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 222 #endif
 223 #endif
 224         } else {
 225 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 226                 flush_dcache_range((ulong)data->src,
 227                                    (ulong)data->src+data->blocks
 228                                          *data->blocksize);
 229 #endif
 230                 if (wml_value > WML_WR_WML_MAX)
 231                         wml_value = WML_WR_WML_MAX_VAL;
 232
 233                 if (!(esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL)) {
 234                         printf("Can not write to locked SD card.\n");
 235                         return -EINVAL;
 236                 }
 237
 238                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 239                                         wml_value << 16);
 240 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 241 #if defined(CONFIG_FSL_LAYERSCAPE)
 242                 addr = virt_to_phys((void *)(data->src));
 243                 if (upper_32_bits(addr))
 244                         printf("Error found for upper 32 bits\n");
 245                 else
 246                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 247 #else
 248                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 249 #endif
 250 #endif
 251         }
 252
 253         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 254
 255         /* Calculate the timeout period for data transactions */
 256         /*
 257          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 258          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 259          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 260          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 261          *              = (mmc->clock * 1/4) SD Clock cycles
 262          * As 1) >=  2)
 263          * => (2^(timeout+13)) >= mmc->clock * 1/4
 264          * Taking log2 both the sides
 265          * => timeout + 13 >= log2(mmc->clock/4)
 266          * Rounding up to next power of 2
 267          * => timeout + 13 = log2(mmc->clock/4) + 1
 268          * => timeout + 13 = fls(mmc->clock/4)
 269          *
 270          * However, the MMC spec "It is strongly recommended for hosts to
 271          * implement more than 500ms timeout value even if the card
 272          * indicates the 250ms maximum busy length."  Even the previous
 273          * value of 300ms is known to be insufficient for some cards.
 274          * So, we use
 275          * => timeout + 13 = fls(mmc->clock/2)
 276          */
 277         timeout = fls(mmc->clock/2);
 278         timeout -= 13;
 279
 280         if (timeout > 14)
 281                 timeout = 14;
 282
 283         if (timeout < 0)
 284                 timeout = 0;
 285
 286 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 287         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 288                 timeout++;
 289 #endif
 290
 291 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 292         timeout = 0xE;
 293 #endif
 294         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 295
 296         return 0;
 297 }
 298
 299 static void check_and_invalidate_dcache_range
 300         (struct mmc_cmd *cmd,
 301          struct mmc_data *data) {
 302         unsigned start = 0;
 303         unsigned end = 0;
 304         unsigned size = roundup(ARCH_DMA_MINALIGN,
 305                                 data->blocks*data->blocksize);
 306 #if defined(CONFIG_FSL_LAYERSCAPE)
 307         dma_addr_t addr;
 308
 309         addr = virt_to_phys((void *)(data->dest));
 310         if (upper_32_bits(addr))
 311                 printf("Error found for upper 32 bits\n");
 312         else
 313                 start = lower_32_bits(addr);
 314 #else
 315         start = (unsigned)data->dest;
 316 #endif
 317         end = start + size;
 318         invalidate_dcache_range(start, end);
 319 }
 320
 321 /*
 322  * Sends a command out on the bus.  Takes the mmc pointer,
 323  * a command pointer, and an optional data pointer.
 324  */
 325 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 326                                  struct mmc_cmd *cmd, struct mmc_data *data)
 327 {
 328         int     err = 0;
 329         uint    xfertyp;
 330         uint    irqstat;
 331         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 332         struct fsl_esdhc *regs = priv->esdhc_regs;
 333         unsigned long start;
 334
 335 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 336         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 337                 return 0;
 338 #endif
 339
 340         esdhc_write32(&regs->irqstat, -1);
 341
 342         sync();
 343
 344         /* Wait for the bus to be idle */
 345         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 346                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 347                 ;
 348
 349         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 350                 ;
 351
 352         /* Wait at least 8 SD clock cycles before the next command */
 353         /*
 354          * Note: This is way more than 8 cycles, but 1ms seems to
 355          * resolve timing issues with some cards
 356          */
 357         udelay(1000);
 358
 359         /* Set up for a data transfer if we have one */
 360         if (data) {
 361                 err = esdhc_setup_data(priv, mmc, data);
 362                 if(err)
 363                         return err;
 364
 365                 if (data->flags & MMC_DATA_READ)
 366                         check_and_invalidate_dcache_range(cmd, data);
 367         }
 368
 369         /* Figure out the transfer arguments */
 370         xfertyp = esdhc_xfertyp(cmd, data);
 371
 372         /* Mask all irqs */
 373         esdhc_write32(&regs->irqsigen, 0);
 374
 375         /* Send the command */
 376         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 377         esdhc_write32(&regs->xfertyp, xfertyp);
 378
 379         /* Wait for the command to complete */
 380         start = get_timer(0);
 381         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 382                 if (get_timer(start) > 1000) {
 383                         err = -ETIMEDOUT;
 384                         goto out;
 385                 }
 386         }
 387
 388         irqstat = esdhc_read32(&regs->irqstat);
 389
 390         if (irqstat & CMD_ERR) {
 391                 err = -ECOMM;
 392                 goto out;
 393         }
 394
 395         if (irqstat & IRQSTAT_CTOE) {
 396                 err = -ETIMEDOUT;
 397                 goto out;
 398         }
 399
 400         /* Workaround for ESDHC errata ENGcm03648 */
 401         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 402                 int timeout = 6000;
 403
 404                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 405                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 406                                         PRSSTAT_DAT0)) {
 407                         udelay(100);
 408                         timeout--;
 409                 }
 410
 411                 if (timeout <= 0) {
 412                         printf("Timeout waiting for DAT0 to go high!\n");
 413                         err = -ETIMEDOUT;
 414                         goto out;
 415                 }
 416         }
 417
 418         /* Copy the response to the response buffer */
 419         if (cmd->resp_type & MMC_RSP_136) {
 420                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 421
 422                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 423                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 424                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 425                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 426                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 427                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 428                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 429                 cmd->response[3] = (cmdrsp0 << 8);
 430         } else
 431                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 432
 433         /* Wait until all of the blocks are transferred */
 434         if (data) {
 435 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 436                 esdhc_pio_read_write(priv, data);
 437 #else
 438                 do {
 439                         irqstat = esdhc_read32(&regs->irqstat);
 440
 441                         if (irqstat & IRQSTAT_DTOE) {
 442                                 err = -ETIMEDOUT;
 443                                 goto out;
 444                         }
 445
 446                         if (irqstat & DATA_ERR) {
 447                                 err = -ECOMM;
 448                                 goto out;
 449                         }
 450                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 451
 452                 /*
 453                  * Need invalidate the dcache here again to avoid any
 454                  * cache-fill during the DMA operations such as the
 455                  * speculative pre-fetching etc.
 456                  */
 457                 if (data->flags & MMC_DATA_READ) {
 458                         check_and_invalidate_dcache_range(cmd, data);
 459                 }
 460 #endif
 461         }
 462
 463 out:
 464         /* Reset CMD and DATA portions on error */
 465         if (err) {
 466                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 467                               SYSCTL_RSTC);
 468                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 469                         ;
 470
 471                 if (data) {
 472                         esdhc_write32(&regs->sysctl,
 473                                       esdhc_read32(&regs->sysctl) |
 474                                       SYSCTL_RSTD);
 475                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 476                                 ;
 477                 }
 478         }
 479
 480         esdhc_write32(&regs->irqstat, -1);
 481
 482         return err;
 483 }
 484
 485 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 486 {
 487         struct fsl_esdhc *regs = priv->esdhc_regs;
 488         int div = 1;
 489         int pre_div = 2;
 490         unsigned int sdhc_clk = priv->sdhc_clk;
 491         u32 time_out;
 492         u32 value;
 493         uint clk;
 494
 495         if (clock < mmc->cfg->f_min)
 496                 clock = mmc->cfg->f_min;
 497
 498         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 499                 pre_div *= 2;
 500
 501         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 502                 div++;
 503
 504         pre_div >>= 1;
 505         div -= 1;
 506
 507         clk = (pre_div << 8) | (div << 4);
 508
 509         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 510
 511         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 512
 513         time_out = 20;
 514         value = PRSSTAT_SDSTB;
 515         while (!(esdhc_read32(&regs->prsstat) & value)) {
 516                 if (time_out == 0) {
 517                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 518                         break;
 519                 }
 520                 time_out--;
 521                 mdelay(1);
 522         }
 523
 524         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 525 }
 526
 527 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 528 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 529 {
 530         struct fsl_esdhc *regs = priv->esdhc_regs;
 531         u32 value;
 532         u32 time_out;
 533
 534         value = esdhc_read32(&regs->sysctl);
 535
 536         if (enable)
 537                 value |= SYSCTL_CKEN;
 538         else
 539                 value &= ~SYSCTL_CKEN;
 540
 541         esdhc_write32(&regs->sysctl, value);
 542
 543         time_out = 20;
 544         value = PRSSTAT_SDSTB;
 545         while (!(esdhc_read32(&regs->prsstat) & value)) {
 546                 if (time_out == 0) {
 547                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 548                         break;
 549                 }
 550                 time_out--;
 551                 mdelay(1);
 552         }
 553 }
 554 #endif
 555
 556 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 557 {
 558         struct fsl_esdhc *regs = priv->esdhc_regs;
 559
 560 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 561         /* Select to use peripheral clock */
 562         esdhc_clock_control(priv, false);
 563         esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 564         esdhc_clock_control(priv, true);
 565 #endif
 566         /* Set the clock speed */
 567         if (priv->clock != mmc->clock)
 568                 set_sysctl(priv, mmc, mmc->clock);
 569
 570         /* Set the bus width */
 571         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 572
 573         if (mmc->bus_width == 4)
 574                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 575         else if (mmc->bus_width == 8)
 576                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 577
 578         return 0;
 579 }
 580
 581 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 582 {
 583         struct fsl_esdhc *regs = priv->esdhc_regs;
 584         ulong start;
 585
 586         /* Reset the entire host controller */
 587         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 588
 589         /* Wait until the controller is available */
 590         start = get_timer(0);
 591         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 592                 if (get_timer(start) > 1000)
 593                         return -ETIMEDOUT;
 594         }
 595
 596         /* Enable cache snooping */
 597         esdhc_write32(&regs->esdhcctl, 0x00000040);
 598
 599         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 600
 601         /* Set the initial clock speed */
 602         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 603
 604         /* Disable the BRR and BWR bits in IRQSTAT */
 605         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 606
 607         /* Put the PROCTL reg back to the default */
 608         esdhc_write32(&regs->proctl, PROCTL_INIT);
 609
 610         /* Set timout to the maximum value */
 611         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 612
 613         return 0;
 614 }
 615
 616 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 617 {
 618         struct fsl_esdhc *regs = priv->esdhc_regs;
 619         int timeout = 1000;
 620
 621 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 622         if (CONFIG_ESDHC_DETECT_QUIRK)
 623                 return 1;
 624 #endif
 625         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 626                 udelay(1000);
 627
 628         return timeout > 0;
 629 }
 630
 631 static void fsl_esdhc_get_cfg_common(struct fsl_esdhc_priv *priv,
 632                                      struct mmc_config *cfg)
 633 {
 634         struct fsl_esdhc *regs = priv->esdhc_regs;
 635         u32 caps;
 636
 637         caps = esdhc_read32(&regs->hostcapblt);
 638 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 639         caps &= ~(HOSTCAPBLT_SRS | HOSTCAPBLT_VS18 | HOSTCAPBLT_VS30);
 640 #endif
 641 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 642         caps |= HOSTCAPBLT_VS33;
 643 #endif
 644         if (caps & HOSTCAPBLT_VS18)
 645                 cfg->voltages |= MMC_VDD_165_195;
 646         if (caps & HOSTCAPBLT_VS30)
 647                 cfg->voltages |= MMC_VDD_29_30 | MMC_VDD_30_31;
 648         if (caps & HOSTCAPBLT_VS33)
 649                 cfg->voltages |= MMC_VDD_32_33 | MMC_VDD_33_34;
 650
 651         cfg->name = "FSL_SDHC";
 652
 653         if (caps & HOSTCAPBLT_HSS)
 654                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 655
 656         cfg->f_min = 400000;
 657         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 658         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 659 }
 660
 661 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 662 void mmc_adapter_card_type_ident(void)
 663 {
 664         u8 card_id;
 665         u8 value;
 666
 667         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 668         gd->arch.sdhc_adapter = card_id;
 669
 670         switch (card_id) {
 671         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 672                 value = QIXIS_READ(brdcfg[5]);
 673                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 674                 QIXIS_WRITE(brdcfg[5], value);
 675                 break;
 676         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 677                 value = QIXIS_READ(pwr_ctl[1]);
 678                 value |= QIXIS_EVDD_BY_SDHC_VS;
 679                 QIXIS_WRITE(pwr_ctl[1], value);
 680                 break;
 681         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 682                 value = QIXIS_READ(brdcfg[5]);
 683                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 684                 QIXIS_WRITE(brdcfg[5], value);
 685                 break;
 686         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 687                 break;
 688         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 689                 break;
 690         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 691                 break;
 692         case QIXIS_ESDHC_NO_ADAPTER:
 693                 break;
 694         default:
 695                 break;
 696         }
 697 }
 698 #endif
 699
 700 #ifdef CONFIG_OF_LIBFDT
 701 __weak int esdhc_status_fixup(void *blob, const char *compat)
 702 {
 703 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 704         if (!hwconfig("esdhc")) {
 705                 do_fixup_by_compat(blob, compat, "status", "disabled",
 706                                 sizeof("disabled"), 1);
 707                 return 1;
 708         }
 709 #endif
 710         return 0;
 711 }
 712
 713 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 714 {
 715         const char *compat = "fsl,esdhc";
 716
 717         if (esdhc_status_fixup(blob, compat))
 718                 return;
 719
 720 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 721         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 722                                gd->arch.sdhc_clk, 1);
 723 #else
 724         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 725                                gd->arch.sdhc_clk, 1);
 726 #endif
 727 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 728         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 729                                (u32)(gd->arch.sdhc_adapter), 1);
 730 #endif
 731 }
 732 #endif
 733
 734 #if !CONFIG_IS_ENABLED(DM_MMC)
 735 static int esdhc_getcd(struct mmc *mmc)
 736 {
 737         struct fsl_esdhc_priv *priv = mmc->priv;
 738
 739         return esdhc_getcd_common(priv);
 740 }
 741
 742 static int esdhc_init(struct mmc *mmc)
 743 {
 744         struct fsl_esdhc_priv *priv = mmc->priv;
 745
 746         return esdhc_init_common(priv, mmc);
 747 }
 748
 749 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 750                           struct mmc_data *data)
 751 {
 752         struct fsl_esdhc_priv *priv = mmc->priv;
 753
 754         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 755 }
 756
 757 static int esdhc_set_ios(struct mmc *mmc)
 758 {
 759         struct fsl_esdhc_priv *priv = mmc->priv;
 760
 761         return esdhc_set_ios_common(priv, mmc);
 762 }
 763
 764 static const struct mmc_ops esdhc_ops = {
 765         .getcd          = esdhc_getcd,
 766         .init           = esdhc_init,
 767         .send_cmd       = esdhc_send_cmd,
 768         .set_ios        = esdhc_set_ios,
 769 };
 770
 771 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 772 {
 773         struct fsl_esdhc_plat *plat;
 774         struct fsl_esdhc_priv *priv;
 775         struct mmc_config *mmc_cfg;
 776         struct mmc *mmc;
 777
 778         if (!cfg)
 779                 return -EINVAL;
 780
 781         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 782         if (!priv)
 783                 return -ENOMEM;
 784         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 785         if (!plat) {
 786                 free(priv);
 787                 return -ENOMEM;
 788         }
 789
 790         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 791         priv->sdhc_clk = cfg->sdhc_clk;
 792
 793         mmc_cfg = &plat->cfg;
 794
 795         if (cfg->max_bus_width == 8) {
 796                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 797                                       MMC_MODE_8BIT;
 798         } else if (cfg->max_bus_width == 4) {
 799                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT;
 800         } else if (cfg->max_bus_width == 1) {
 801                 mmc_cfg->host_caps |= MMC_MODE_1BIT;
 802         } else {
 803                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 804                                       MMC_MODE_8BIT;
 805                 printf("No max bus width provided. Assume 8-bit supported.\n");
 806         }
 807
 808 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 809         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 810                 mmc_cfg->host_caps &= ~MMC_MODE_8BIT;
 811 #endif
 812         mmc_cfg->ops = &esdhc_ops;
 813
 814         fsl_esdhc_get_cfg_common(priv, mmc_cfg);
 815
 816         mmc = mmc_create(mmc_cfg, priv);
 817         if (!mmc)
 818                 return -EIO;
 819
 820         priv->mmc = mmc;
 821         return 0;
 822 }
 823
 824 int fsl_esdhc_mmc_init(bd_t *bis)
 825 {
 826         struct fsl_esdhc_cfg *cfg;
 827
 828         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 829         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 830         cfg->sdhc_clk = gd->arch.sdhc_clk;
 831         return fsl_esdhc_initialize(bis, cfg);
 832 }
 833 #else /* DM_MMC */
 834 #ifndef CONFIG_PPC
 835 #include <asm/arch/clock.h>
 836 #endif
 837 static int fsl_esdhc_probe(struct udevice *dev)
 838 {
 839         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 840         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 841         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 842         fdt_addr_t addr;
 843         struct mmc *mmc;
 844         int ret;
 845
 846         addr = dev_read_addr(dev);
 847         if (addr == FDT_ADDR_T_NONE)
 848                 return -EINVAL;
 849 #ifdef CONFIG_PPC
 850         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 851 #else
 852         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 853 #endif
 854         priv->dev = dev;
 855
 856         if (IS_ENABLED(CONFIG_CLK)) {
 857                 /* Assigned clock already set clock */
 858                 ret = clk_get_by_name(dev, "per", &priv->per_clk);
 859                 if (ret) {
 860                         printf("Failed to get per_clk\n");
 861                         return ret;
 862                 }
 863                 ret = clk_enable(&priv->per_clk);
 864                 if (ret) {
 865                         printf("Failed to enable per_clk\n");
 866                         return ret;
 867                 }
 868
 869                 priv->sdhc_clk = clk_get_rate(&priv->per_clk);
 870         } else {
 871 #ifndef CONFIG_PPC
 872                 priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
 873 #else
 874                 priv->sdhc_clk = gd->arch.sdhc_clk;
 875 #endif
 876                 if (priv->sdhc_clk <= 0) {
 877                         dev_err(dev, "Unable to get clk for %s\n", dev->name);
 878                         return -EINVAL;
 879                 }
 880         }
 881
 882         fsl_esdhc_get_cfg_common(priv, &plat->cfg);
 883
 884         mmc_of_parse(dev, &plat->cfg);
 885
 886         mmc = &plat->mmc;
 887         mmc->cfg = &plat->cfg;
 888         mmc->dev = dev;
 889
 890         upriv->mmc = mmc;
 891
 892         return esdhc_init_common(priv, mmc);
 893 }
 894
 895 static int fsl_esdhc_get_cd(struct udevice *dev)
 896 {
 897         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 898         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 899
 900         if (plat->cfg.host_caps & MMC_CAP_NONREMOVABLE)
 901                 return 1;
 902
 903         return esdhc_getcd_common(priv);
 904 }
 905
 906 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 907                               struct mmc_data *data)
 908 {
 909         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 910         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 911
 912         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
 913 }
 914
 915 static int fsl_esdhc_set_ios(struct udevice *dev)
 916 {
 917         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 918         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 919
 920         return esdhc_set_ios_common(priv, &plat->mmc);
 921 }
 922
 923 static const struct dm_mmc_ops fsl_esdhc_ops = {
 924         .get_cd         = fsl_esdhc_get_cd,
 925         .send_cmd       = fsl_esdhc_send_cmd,
 926         .set_ios        = fsl_esdhc_set_ios,
 927 #ifdef MMC_SUPPORTS_TUNING
 928         .execute_tuning = fsl_esdhc_execute_tuning,
 929 #endif
 930 };
 931
 932 static const struct udevice_id fsl_esdhc_ids[] = {
 933         { .compatible = "fsl,esdhc", },
 934         { /* sentinel */ }
 935 };
 936
 937 static int fsl_esdhc_bind(struct udevice *dev)
 938 {
 939         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 940
 941         return mmc_bind(dev, &plat->mmc, &plat->cfg);
 942 }
 943
 944 U_BOOT_DRIVER(fsl_esdhc) = {
 945         .name   = "fsl-esdhc-mmc",
 946         .id     = UCLASS_MMC,
 947         .of_match = fsl_esdhc_ids,
 948         .ops    = &fsl_esdhc_ops,
 949         .bind   = fsl_esdhc_bind,
 950         .probe  = fsl_esdhc_probe,
 951         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
 952         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
 953 };
 954 #endif