drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <cpu_func.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/cache.h>
  24 #include <asm/io.h>
  25 #include <dm.h>
  26 #include <dm/device_compat.h>
  27 #include <linux/delay.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 struct fsl_esdhc {
  32         uint    dsaddr;         /* SDMA system address register */
  33         uint    blkattr;        /* Block attributes register */
  34         uint    cmdarg;         /* Command argument register */
  35         uint    xfertyp;        /* Transfer type register */
  36         uint    cmdrsp0;        /* Command response 0 register */
  37         uint    cmdrsp1;        /* Command response 1 register */
  38         uint    cmdrsp2;        /* Command response 2 register */
  39         uint    cmdrsp3;        /* Command response 3 register */
  40         uint    datport;        /* Buffer data port register */
  41         uint    prsstat;        /* Present state register */
  42         uint    proctl;         /* Protocol control register */
  43         uint    sysctl;         /* System Control Register */
  44         uint    irqstat;        /* Interrupt status register */
  45         uint    irqstaten;      /* Interrupt status enable register */
  46         uint    irqsigen;       /* Interrupt signal enable register */
  47         uint    autoc12err;     /* Auto CMD error status register */
  48         uint    hostcapblt;     /* Host controller capabilities register */
  49         uint    wml;            /* Watermark level register */
  50         char    reserved1[8];   /* reserved */
  51         uint    fevt;           /* Force event register */
  52         uint    admaes;         /* ADMA error status register */
  53         uint    adsaddr;        /* ADMA system address register */
  54         char    reserved2[160];
  55         uint    hostver;        /* Host controller version register */
  56         char    reserved3[4];   /* reserved */
  57         uint    dmaerraddr;     /* DMA error address register */
  58         char    reserved4[4];   /* reserved */
  59         uint    dmaerrattr;     /* DMA error attribute register */
  60         char    reserved5[4];   /* reserved */
  61         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  62         char    reserved6[756]; /* reserved */
  63         uint    esdhcctl;       /* eSDHC control register */
  64 };
  65
  66 struct fsl_esdhc_plat {
  67         struct mmc_config cfg;
  68         struct mmc mmc;
  69 };
  70
  71 /**
  72  * struct fsl_esdhc_priv
  73  *
  74  * @esdhc_regs: registers of the sdhc controller
  75  * @sdhc_clk: Current clk of the sdhc controller
  76  * @bus_width: bus width, 1bit, 4bit or 8bit
  77  * @cfg: mmc config
  78  * @mmc: mmc
  79  * Following is used when Driver Model is enabled for MMC
  80  * @dev: pointer for the device
  81  * @cd_gpio: gpio for card detection
  82  * @wp_gpio: gpio for write protection
  83  */
  84 struct fsl_esdhc_priv {
  85         struct fsl_esdhc *esdhc_regs;
  86         unsigned int sdhc_clk;
  87         bool is_sdhc_per_clk;
  88         unsigned int clock;
  89 #if !CONFIG_IS_ENABLED(DM_MMC)
  90         struct mmc *mmc;
  91 #endif
  92         struct udevice *dev;
  93 };
  94
  95 /* Return the XFERTYP flags for a given command and data packet */
  96 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  97 {
  98         uint xfertyp = 0;
  99
 100         if (data) {
 101                 xfertyp |= XFERTYP_DPSEL;
 102 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 103                 xfertyp |= XFERTYP_DMAEN;
 104 #endif
 105                 if (data->blocks > 1) {
 106                         xfertyp |= XFERTYP_MSBSEL;
 107                         xfertyp |= XFERTYP_BCEN;
 108 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 109                         xfertyp |= XFERTYP_AC12EN;
 110 #endif
 111                 }
 112
 113                 if (data->flags & MMC_DATA_READ)
 114                         xfertyp |= XFERTYP_DTDSEL;
 115         }
 116
 117         if (cmd->resp_type & MMC_RSP_CRC)
 118                 xfertyp |= XFERTYP_CCCEN;
 119         if (cmd->resp_type & MMC_RSP_OPCODE)
 120                 xfertyp |= XFERTYP_CICEN;
 121         if (cmd->resp_type & MMC_RSP_136)
 122                 xfertyp |= XFERTYP_RSPTYP_136;
 123         else if (cmd->resp_type & MMC_RSP_BUSY)
 124                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 125         else if (cmd->resp_type & MMC_RSP_PRESENT)
 126                 xfertyp |= XFERTYP_RSPTYP_48;
 127
 128         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 129                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 130
 131         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 132 }
 133
 134 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 135 /*
 136  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 137  */
 138 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 139                                  struct mmc_data *data)
 140 {
 141         struct fsl_esdhc *regs = priv->esdhc_regs;
 142         uint blocks;
 143         char *buffer;
 144         uint databuf;
 145         uint size;
 146         uint irqstat;
 147         ulong start;
 148
 149         if (data->flags & MMC_DATA_READ) {
 150                 blocks = data->blocks;
 151                 buffer = data->dest;
 152                 while (blocks) {
 153                         start = get_timer(0);
 154                         size = data->blocksize;
 155                         irqstat = esdhc_read32(&regs->irqstat);
 156                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 157                                 if (get_timer(start) > PIO_TIMEOUT) {
 158                                         printf("\nData Read Failed in PIO Mode.");
 159                                         return;
 160                                 }
 161                         }
 162                         while (size && (!(irqstat & IRQSTAT_TC))) {
 163                                 udelay(100); /* Wait before last byte transfer complete */
 164                                 irqstat = esdhc_read32(&regs->irqstat);
 165                                 databuf = in_le32(&regs->datport);
 166                                 *((uint *)buffer) = databuf;
 167                                 buffer += 4;
 168                                 size -= 4;
 169                         }
 170                         blocks--;
 171                 }
 172         } else {
 173                 blocks = data->blocks;
 174                 buffer = (char *)data->src;
 175                 while (blocks) {
 176                         start = get_timer(0);
 177                         size = data->blocksize;
 178                         irqstat = esdhc_read32(&regs->irqstat);
 179                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 180                                 if (get_timer(start) > PIO_TIMEOUT) {
 181                                         printf("\nData Write Failed in PIO Mode.");
 182                                         return;
 183                                 }
 184                         }
 185                         while (size && (!(irqstat & IRQSTAT_TC))) {
 186                                 udelay(100); /* Wait before last byte transfer complete */
 187                                 databuf = *((uint *)buffer);
 188                                 buffer += 4;
 189                                 size -= 4;
 190                                 irqstat = esdhc_read32(&regs->irqstat);
 191                                 out_le32(&regs->datport, databuf);
 192                         }
 193                         blocks--;
 194                 }
 195         }
 196 }
 197 #endif
 198
 199 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 200                             struct mmc_data *data)
 201 {
 202         int timeout;
 203         struct fsl_esdhc *regs = priv->esdhc_regs;
 204 #if defined(CONFIG_FSL_LAYERSCAPE)
 205         dma_addr_t addr;
 206 #endif
 207         uint wml_value;
 208
 209         wml_value = data->blocksize/4;
 210
 211         if (data->flags & MMC_DATA_READ) {
 212                 if (wml_value > WML_RD_WML_MAX)
 213                         wml_value = WML_RD_WML_MAX_VAL;
 214
 215                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 216 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 217 #if defined(CONFIG_FSL_LAYERSCAPE)
 218                 addr = virt_to_phys((void *)(data->dest));
 219                 if (upper_32_bits(addr))
 220                         printf("Error found for upper 32 bits\n");
 221                 else
 222                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 223 #else
 224                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 225 #endif
 226 #endif
 227         } else {
 228 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 229                 flush_dcache_range((ulong)data->src,
 230                                    (ulong)data->src+data->blocks
 231                                          *data->blocksize);
 232 #endif
 233                 if (wml_value > WML_WR_WML_MAX)
 234                         wml_value = WML_WR_WML_MAX_VAL;
 235
 236                 if (!(esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL)) {
 237                         printf("Can not write to locked SD card.\n");
 238                         return -EINVAL;
 239                 }
 240
 241                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 242                                         wml_value << 16);
 243 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 244 #if defined(CONFIG_FSL_LAYERSCAPE)
 245                 addr = virt_to_phys((void *)(data->src));
 246                 if (upper_32_bits(addr))
 247                         printf("Error found for upper 32 bits\n");
 248                 else
 249                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 250 #else
 251                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 252 #endif
 253 #endif
 254         }
 255
 256         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 257
 258         /* Calculate the timeout period for data transactions */
 259         /*
 260          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 261          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 262          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 263          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 264          *              = (mmc->clock * 1/4) SD Clock cycles
 265          * As 1) >=  2)
 266          * => (2^(timeout+13)) >= mmc->clock * 1/4
 267          * Taking log2 both the sides
 268          * => timeout + 13 >= log2(mmc->clock/4)
 269          * Rounding up to next power of 2
 270          * => timeout + 13 = log2(mmc->clock/4) + 1
 271          * => timeout + 13 = fls(mmc->clock/4)
 272          *
 273          * However, the MMC spec "It is strongly recommended for hosts to
 274          * implement more than 500ms timeout value even if the card
 275          * indicates the 250ms maximum busy length."  Even the previous
 276          * value of 300ms is known to be insufficient for some cards.
 277          * So, we use
 278          * => timeout + 13 = fls(mmc->clock/2)
 279          */
 280         timeout = fls(mmc->clock/2);
 281         timeout -= 13;
 282
 283         if (timeout > 14)
 284                 timeout = 14;
 285
 286         if (timeout < 0)
 287                 timeout = 0;
 288
 289 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 290         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 291                 timeout++;
 292 #endif
 293
 294 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 295         timeout = 0xE;
 296 #endif
 297         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 298
 299         return 0;
 300 }
 301
 302 static void check_and_invalidate_dcache_range
 303         (struct mmc_cmd *cmd,
 304          struct mmc_data *data) {
 305         unsigned start = 0;
 306         unsigned end = 0;
 307         unsigned size = roundup(ARCH_DMA_MINALIGN,
 308                                 data->blocks*data->blocksize);
 309 #if defined(CONFIG_FSL_LAYERSCAPE)
 310         dma_addr_t addr;
 311
 312         addr = virt_to_phys((void *)(data->dest));
 313         if (upper_32_bits(addr))
 314                 printf("Error found for upper 32 bits\n");
 315         else
 316                 start = lower_32_bits(addr);
 317 #else
 318         start = (unsigned)data->dest;
 319 #endif
 320         end = start + size;
 321         invalidate_dcache_range(start, end);
 322 }
 323
 324 /*
 325  * Sends a command out on the bus.  Takes the mmc pointer,
 326  * a command pointer, and an optional data pointer.
 327  */
 328 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 329                                  struct mmc_cmd *cmd, struct mmc_data *data)
 330 {
 331         int     err = 0;
 332         uint    xfertyp;
 333         uint    irqstat;
 334         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 335         struct fsl_esdhc *regs = priv->esdhc_regs;
 336         unsigned long start;
 337
 338 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 339         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 340                 return 0;
 341 #endif
 342
 343         esdhc_write32(&regs->irqstat, -1);
 344
 345         sync();
 346
 347         /* Wait for the bus to be idle */
 348         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 349                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 350                 ;
 351
 352         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 353                 ;
 354
 355         /* Wait at least 8 SD clock cycles before the next command */
 356         /*
 357          * Note: This is way more than 8 cycles, but 1ms seems to
 358          * resolve timing issues with some cards
 359          */
 360         udelay(1000);
 361
 362         /* Set up for a data transfer if we have one */
 363         if (data) {
 364                 err = esdhc_setup_data(priv, mmc, data);
 365                 if(err)
 366                         return err;
 367
 368                 if (data->flags & MMC_DATA_READ)
 369                         check_and_invalidate_dcache_range(cmd, data);
 370         }
 371
 372         /* Figure out the transfer arguments */
 373         xfertyp = esdhc_xfertyp(cmd, data);
 374
 375         /* Mask all irqs */
 376         esdhc_write32(&regs->irqsigen, 0);
 377
 378         /* Send the command */
 379         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 380         esdhc_write32(&regs->xfertyp, xfertyp);
 381
 382         /* Wait for the command to complete */
 383         start = get_timer(0);
 384         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 385                 if (get_timer(start) > 1000) {
 386                         err = -ETIMEDOUT;
 387                         goto out;
 388                 }
 389         }
 390
 391         irqstat = esdhc_read32(&regs->irqstat);
 392
 393         if (irqstat & CMD_ERR) {
 394                 err = -ECOMM;
 395                 goto out;
 396         }
 397
 398         if (irqstat & IRQSTAT_CTOE) {
 399                 err = -ETIMEDOUT;
 400                 goto out;
 401         }
 402
 403         /* Workaround for ESDHC errata ENGcm03648 */
 404         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 405                 int timeout = 6000;
 406
 407                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 408                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 409                                         PRSSTAT_DAT0)) {
 410                         udelay(100);
 411                         timeout--;
 412                 }
 413
 414                 if (timeout <= 0) {
 415                         printf("Timeout waiting for DAT0 to go high!\n");
 416                         err = -ETIMEDOUT;
 417                         goto out;
 418                 }
 419         }
 420
 421         /* Copy the response to the response buffer */
 422         if (cmd->resp_type & MMC_RSP_136) {
 423                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 424
 425                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 426                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 427                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 428                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 429                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 430                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 431                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 432                 cmd->response[3] = (cmdrsp0 << 8);
 433         } else
 434                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 435
 436         /* Wait until all of the blocks are transferred */
 437         if (data) {
 438 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 439                 esdhc_pio_read_write(priv, data);
 440 #else
 441                 do {
 442                         irqstat = esdhc_read32(&regs->irqstat);
 443
 444                         if (irqstat & IRQSTAT_DTOE) {
 445                                 err = -ETIMEDOUT;
 446                                 goto out;
 447                         }
 448
 449                         if (irqstat & DATA_ERR) {
 450                                 err = -ECOMM;
 451                                 goto out;
 452                         }
 453                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 454
 455                 /*
 456                  * Need invalidate the dcache here again to avoid any
 457                  * cache-fill during the DMA operations such as the
 458                  * speculative pre-fetching etc.
 459                  */
 460                 if (data->flags & MMC_DATA_READ) {
 461                         check_and_invalidate_dcache_range(cmd, data);
 462                 }
 463 #endif
 464         }
 465
 466 out:
 467         /* Reset CMD and DATA portions on error */
 468         if (err) {
 469                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 470                               SYSCTL_RSTC);
 471                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 472                         ;
 473
 474                 if (data) {
 475                         esdhc_write32(&regs->sysctl,
 476                                       esdhc_read32(&regs->sysctl) |
 477                                       SYSCTL_RSTD);
 478                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 479                                 ;
 480                 }
 481         }
 482
 483         esdhc_write32(&regs->irqstat, -1);
 484
 485         return err;
 486 }
 487
 488 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 489 {
 490         struct fsl_esdhc *regs = priv->esdhc_regs;
 491         int div = 1;
 492         int pre_div = 2;
 493         unsigned int sdhc_clk = priv->sdhc_clk;
 494         u32 time_out;
 495         u32 value;
 496         uint clk;
 497
 498         if (clock < mmc->cfg->f_min)
 499                 clock = mmc->cfg->f_min;
 500
 501         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 502                 pre_div *= 2;
 503
 504         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 505                 div++;
 506
 507         pre_div >>= 1;
 508         div -= 1;
 509
 510         clk = (pre_div << 8) | (div << 4);
 511
 512         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 513
 514         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 515
 516         time_out = 20;
 517         value = PRSSTAT_SDSTB;
 518         while (!(esdhc_read32(&regs->prsstat) & value)) {
 519                 if (time_out == 0) {
 520                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 521                         break;
 522                 }
 523                 time_out--;
 524                 mdelay(1);
 525         }
 526
 527         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 528 }
 529
 530 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 531 {
 532         struct fsl_esdhc *regs = priv->esdhc_regs;
 533         u32 value;
 534         u32 time_out;
 535
 536         value = esdhc_read32(&regs->sysctl);
 537
 538         if (enable)
 539                 value |= SYSCTL_CKEN;
 540         else
 541                 value &= ~SYSCTL_CKEN;
 542
 543         esdhc_write32(&regs->sysctl, value);
 544
 545         time_out = 20;
 546         value = PRSSTAT_SDSTB;
 547         while (!(esdhc_read32(&regs->prsstat) & value)) {
 548                 if (time_out == 0) {
 549                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 550                         break;
 551                 }
 552                 time_out--;
 553                 mdelay(1);
 554         }
 555 }
 556
 557 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 558 {
 559         struct fsl_esdhc *regs = priv->esdhc_regs;
 560
 561         if (priv->is_sdhc_per_clk) {
 562                 /* Select to use peripheral clock */
 563                 esdhc_clock_control(priv, false);
 564                 esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 565                 esdhc_clock_control(priv, true);
 566         }
 567
 568         /* Set the clock speed */
 569         if (priv->clock != mmc->clock)
 570                 set_sysctl(priv, mmc, mmc->clock);
 571
 572         /* Set the bus width */
 573         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 574
 575         if (mmc->bus_width == 4)
 576                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 577         else if (mmc->bus_width == 8)
 578                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 579
 580         return 0;
 581 }
 582
 583 static void esdhc_enable_cache_snooping(struct fsl_esdhc *regs)
 584 {
 585 #ifdef CONFIG_ARCH_MPC830X
 586         immap_t *immr = (immap_t *)CONFIG_SYS_IMMR;
 587         sysconf83xx_t *sysconf = &immr->sysconf;
 588
 589         setbits_be32(&sysconf->sdhccr, 0x02000000);
 590 #else
 591         esdhc_write32(&regs->esdhcctl, 0x00000040);
 592 #endif
 593 }
 594
 595 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 596 {
 597         struct fsl_esdhc *regs = priv->esdhc_regs;
 598         ulong start;
 599
 600         /* Reset the entire host controller */
 601         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 602
 603         /* Wait until the controller is available */
 604         start = get_timer(0);
 605         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 606                 if (get_timer(start) > 1000)
 607                         return -ETIMEDOUT;
 608         }
 609
 610         esdhc_enable_cache_snooping(regs);
 611
 612         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 613
 614         /* Set the initial clock speed */
 615         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 616
 617         /* Disable the BRR and BWR bits in IRQSTAT */
 618         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 619
 620         /* Put the PROCTL reg back to the default */
 621         esdhc_write32(&regs->proctl, PROCTL_INIT);
 622
 623         /* Set timout to the maximum value */
 624         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 625
 626         return 0;
 627 }
 628
 629 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 630 {
 631         struct fsl_esdhc *regs = priv->esdhc_regs;
 632         int timeout = 1000;
 633
 634 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 635         if (CONFIG_ESDHC_DETECT_QUIRK)
 636                 return 1;
 637 #endif
 638         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 639                 udelay(1000);
 640
 641         return timeout > 0;
 642 }
 643
 644 static void fsl_esdhc_get_cfg_common(struct fsl_esdhc_priv *priv,
 645                                      struct mmc_config *cfg)
 646 {
 647         struct fsl_esdhc *regs = priv->esdhc_regs;
 648         u32 caps;
 649
 650         caps = esdhc_read32(&regs->hostcapblt);
 651 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 652         caps &= ~(HOSTCAPBLT_SRS | HOSTCAPBLT_VS18 | HOSTCAPBLT_VS30);
 653 #endif
 654 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 655         caps |= HOSTCAPBLT_VS33;
 656 #endif
 657         if (caps & HOSTCAPBLT_VS18)
 658                 cfg->voltages |= MMC_VDD_165_195;
 659         if (caps & HOSTCAPBLT_VS30)
 660                 cfg->voltages |= MMC_VDD_29_30 | MMC_VDD_30_31;
 661         if (caps & HOSTCAPBLT_VS33)
 662                 cfg->voltages |= MMC_VDD_32_33 | MMC_VDD_33_34;
 663
 664         cfg->name = "FSL_SDHC";
 665
 666         if (caps & HOSTCAPBLT_HSS)
 667                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 668
 669         cfg->f_min = 400000;
 670         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 671         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 672 }
 673
 674 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 675 void mmc_adapter_card_type_ident(void)
 676 {
 677         u8 card_id;
 678         u8 value;
 679
 680         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 681         gd->arch.sdhc_adapter = card_id;
 682
 683         switch (card_id) {
 684         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 685                 value = QIXIS_READ(brdcfg[5]);
 686                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 687                 QIXIS_WRITE(brdcfg[5], value);
 688                 break;
 689         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 690                 value = QIXIS_READ(pwr_ctl[1]);
 691                 value |= QIXIS_EVDD_BY_SDHC_VS;
 692                 QIXIS_WRITE(pwr_ctl[1], value);
 693                 break;
 694         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 695                 value = QIXIS_READ(brdcfg[5]);
 696                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 697                 QIXIS_WRITE(brdcfg[5], value);
 698                 break;
 699         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 700                 break;
 701         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 702                 break;
 703         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 704                 break;
 705         case QIXIS_ESDHC_NO_ADAPTER:
 706                 break;
 707         default:
 708                 break;
 709         }
 710 }
 711 #endif
 712
 713 #ifdef CONFIG_OF_LIBFDT
 714 __weak int esdhc_status_fixup(void *blob, const char *compat)
 715 {
 716 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 717         if (!hwconfig("esdhc")) {
 718                 do_fixup_by_compat(blob, compat, "status", "disabled",
 719                                 sizeof("disabled"), 1);
 720                 return 1;
 721         }
 722 #endif
 723         return 0;
 724 }
 725
 726 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 727 {
 728         const char *compat = "fsl,esdhc";
 729
 730         if (esdhc_status_fixup(blob, compat))
 731                 return;
 732
 733         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 734                                gd->arch.sdhc_clk, 1);
 735 }
 736 #endif
 737
 738 #if !CONFIG_IS_ENABLED(DM_MMC)
 739 static int esdhc_getcd(struct mmc *mmc)
 740 {
 741         struct fsl_esdhc_priv *priv = mmc->priv;
 742
 743         return esdhc_getcd_common(priv);
 744 }
 745
 746 static int esdhc_init(struct mmc *mmc)
 747 {
 748         struct fsl_esdhc_priv *priv = mmc->priv;
 749
 750         return esdhc_init_common(priv, mmc);
 751 }
 752
 753 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 754                           struct mmc_data *data)
 755 {
 756         struct fsl_esdhc_priv *priv = mmc->priv;
 757
 758         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 759 }
 760
 761 static int esdhc_set_ios(struct mmc *mmc)
 762 {
 763         struct fsl_esdhc_priv *priv = mmc->priv;
 764
 765         return esdhc_set_ios_common(priv, mmc);
 766 }
 767
 768 static const struct mmc_ops esdhc_ops = {
 769         .getcd          = esdhc_getcd,
 770         .init           = esdhc_init,
 771         .send_cmd       = esdhc_send_cmd,
 772         .set_ios        = esdhc_set_ios,
 773 };
 774
 775 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 776 {
 777         struct fsl_esdhc_plat *plat;
 778         struct fsl_esdhc_priv *priv;
 779         struct mmc_config *mmc_cfg;
 780         struct mmc *mmc;
 781
 782         if (!cfg)
 783                 return -EINVAL;
 784
 785         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 786         if (!priv)
 787                 return -ENOMEM;
 788         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 789         if (!plat) {
 790                 free(priv);
 791                 return -ENOMEM;
 792         }
 793
 794         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 795         priv->sdhc_clk = cfg->sdhc_clk;
 796         if (gd->arch.sdhc_per_clk)
 797                 priv->is_sdhc_per_clk = true;
 798
 799         mmc_cfg = &plat->cfg;
 800
 801         if (cfg->max_bus_width == 8) {
 802                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 803                                       MMC_MODE_8BIT;
 804         } else if (cfg->max_bus_width == 4) {
 805                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT;
 806         } else if (cfg->max_bus_width == 1) {
 807                 mmc_cfg->host_caps |= MMC_MODE_1BIT;
 808         } else {
 809                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 810                                       MMC_MODE_8BIT;
 811                 printf("No max bus width provided. Assume 8-bit supported.\n");
 812         }
 813
 814 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 815         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 816                 mmc_cfg->host_caps &= ~MMC_MODE_8BIT;
 817 #endif
 818         mmc_cfg->ops = &esdhc_ops;
 819
 820         fsl_esdhc_get_cfg_common(priv, mmc_cfg);
 821
 822         mmc = mmc_create(mmc_cfg, priv);
 823         if (!mmc)
 824                 return -EIO;
 825
 826         priv->mmc = mmc;
 827         return 0;
 828 }
 829
 830 int fsl_esdhc_mmc_init(bd_t *bis)
 831 {
 832         struct fsl_esdhc_cfg *cfg;
 833
 834         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 835         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 836         /* Prefer peripheral clock which provides higher frequency. */
 837         if (gd->arch.sdhc_per_clk)
 838                 cfg->sdhc_clk = gd->arch.sdhc_per_clk;
 839         else
 840                 cfg->sdhc_clk = gd->arch.sdhc_clk;
 841         return fsl_esdhc_initialize(bis, cfg);
 842 }
 843 #else /* DM_MMC */
 844 static int fsl_esdhc_probe(struct udevice *dev)
 845 {
 846         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 847         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 848         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 849         fdt_addr_t addr;
 850         struct mmc *mmc;
 851
 852         addr = dev_read_addr(dev);
 853         if (addr == FDT_ADDR_T_NONE)
 854                 return -EINVAL;
 855 #ifdef CONFIG_PPC
 856         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 857 #else
 858         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 859 #endif
 860         priv->dev = dev;
 861
 862         if (gd->arch.sdhc_per_clk) {
 863                 priv->sdhc_clk = gd->arch.sdhc_per_clk;
 864                 priv->is_sdhc_per_clk = true;
 865         } else {
 866                 priv->sdhc_clk = gd->arch.sdhc_clk;
 867         }
 868
 869         if (priv->sdhc_clk <= 0) {
 870                 dev_err(dev, "Unable to get clk for %s\n", dev->name);
 871                 return -EINVAL;
 872         }
 873
 874         fsl_esdhc_get_cfg_common(priv, &plat->cfg);
 875
 876         mmc_of_parse(dev, &plat->cfg);
 877
 878         mmc = &plat->mmc;
 879         mmc->cfg = &plat->cfg;
 880         mmc->dev = dev;
 881
 882         upriv->mmc = mmc;
 883
 884         return esdhc_init_common(priv, mmc);
 885 }
 886
 887 static int fsl_esdhc_get_cd(struct udevice *dev)
 888 {
 889         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 890         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 891
 892         if (plat->cfg.host_caps & MMC_CAP_NONREMOVABLE)
 893                 return 1;
 894
 895         return esdhc_getcd_common(priv);
 896 }
 897
 898 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 899                               struct mmc_data *data)
 900 {
 901         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 902         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 903
 904         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
 905 }
 906
 907 static int fsl_esdhc_set_ios(struct udevice *dev)
 908 {
 909         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 910         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 911
 912         return esdhc_set_ios_common(priv, &plat->mmc);
 913 }
 914
 915 static const struct dm_mmc_ops fsl_esdhc_ops = {
 916         .get_cd         = fsl_esdhc_get_cd,
 917         .send_cmd       = fsl_esdhc_send_cmd,
 918         .set_ios        = fsl_esdhc_set_ios,
 919 #ifdef MMC_SUPPORTS_TUNING
 920         .execute_tuning = fsl_esdhc_execute_tuning,
 921 #endif
 922 };
 923
 924 static const struct udevice_id fsl_esdhc_ids[] = {
 925         { .compatible = "fsl,esdhc", },
 926         { /* sentinel */ }
 927 };
 928
 929 static int fsl_esdhc_bind(struct udevice *dev)
 930 {
 931         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 932
 933         return mmc_bind(dev, &plat->mmc, &plat->cfg);
 934 }
 935
 936 U_BOOT_DRIVER(fsl_esdhc) = {
 937         .name   = "fsl-esdhc-mmc",
 938         .id     = UCLASS_MMC,
 939         .of_match = fsl_esdhc_ids,
 940         .ops    = &fsl_esdhc_ops,
 941         .bind   = fsl_esdhc_bind,
 942         .probe  = fsl_esdhc_probe,
 943         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
 944         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
 945 };
 946 #endif