drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <clk.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25
  26 #if !CONFIG_IS_ENABLED(BLK)
  27 #include "mmc_private.h"
  28 #endif
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  33                                 IRQSTATEN_CINT | \
  34                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  35                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  36                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  37                                 IRQSTATEN_DINT)
  38 #define ESDHC_DRIVER_STAGE_VALUE 0xffffffff
  39
  40 struct fsl_esdhc {
  41         uint    dsaddr;         /* SDMA system address register */
  42         uint    blkattr;        /* Block attributes register */
  43         uint    cmdarg;         /* Command argument register */
  44         uint    xfertyp;        /* Transfer type register */
  45         uint    cmdrsp0;        /* Command response 0 register */
  46         uint    cmdrsp1;        /* Command response 1 register */
  47         uint    cmdrsp2;        /* Command response 2 register */
  48         uint    cmdrsp3;        /* Command response 3 register */
  49         uint    datport;        /* Buffer data port register */
  50         uint    prsstat;        /* Present state register */
  51         uint    proctl;         /* Protocol control register */
  52         uint    sysctl;         /* System Control Register */
  53         uint    irqstat;        /* Interrupt status register */
  54         uint    irqstaten;      /* Interrupt status enable register */
  55         uint    irqsigen;       /* Interrupt signal enable register */
  56         uint    autoc12err;     /* Auto CMD error status register */
  57         uint    hostcapblt;     /* Host controller capabilities register */
  58         uint    wml;            /* Watermark level register */
  59         char    reserved1[8];   /* reserved */
  60         uint    fevt;           /* Force event register */
  61         uint    admaes;         /* ADMA error status register */
  62         uint    adsaddr;        /* ADMA system address register */
  63         char    reserved2[160];
  64         uint    hostver;        /* Host controller version register */
  65         char    reserved3[4];   /* reserved */
  66         uint    dmaerraddr;     /* DMA error address register */
  67         char    reserved4[4];   /* reserved */
  68         uint    dmaerrattr;     /* DMA error attribute register */
  69         char    reserved5[4];   /* reserved */
  70         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  71         char    reserved6[756]; /* reserved */
  72         uint    esdhcctl;       /* eSDHC control register */
  73 };
  74
  75 struct fsl_esdhc_plat {
  76         struct mmc_config cfg;
  77         struct mmc mmc;
  78 };
  79
  80 /**
  81  * struct fsl_esdhc_priv
  82  *
  83  * @esdhc_regs: registers of the sdhc controller
  84  * @sdhc_clk: Current clk of the sdhc controller
  85  * @bus_width: bus width, 1bit, 4bit or 8bit
  86  * @cfg: mmc config
  87  * @mmc: mmc
  88  * Following is used when Driver Model is enabled for MMC
  89  * @dev: pointer for the device
  90  * @non_removable: 0: removable; 1: non-removable
  91  * @wp_enable: 1: enable checking wp; 0: no check
  92  * @cd_gpio: gpio for card detection
  93  * @wp_gpio: gpio for write protection
  94  */
  95 struct fsl_esdhc_priv {
  96         struct fsl_esdhc *esdhc_regs;
  97         unsigned int sdhc_clk;
  98         struct clk per_clk;
  99         unsigned int clock;
 100         unsigned int bus_width;
 101 #if !CONFIG_IS_ENABLED(BLK)
 102         struct mmc *mmc;
 103 #endif
 104         struct udevice *dev;
 105         int non_removable;
 106         int wp_enable;
 107 };
 108
 109 /* Return the XFERTYP flags for a given command and data packet */
 110 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
 111 {
 112         uint xfertyp = 0;
 113
 114         if (data) {
 115                 xfertyp |= XFERTYP_DPSEL;
 116 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 117                 xfertyp |= XFERTYP_DMAEN;
 118 #endif
 119                 if (data->blocks > 1) {
 120                         xfertyp |= XFERTYP_MSBSEL;
 121                         xfertyp |= XFERTYP_BCEN;
 122 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 123                         xfertyp |= XFERTYP_AC12EN;
 124 #endif
 125                 }
 126
 127                 if (data->flags & MMC_DATA_READ)
 128                         xfertyp |= XFERTYP_DTDSEL;
 129         }
 130
 131         if (cmd->resp_type & MMC_RSP_CRC)
 132                 xfertyp |= XFERTYP_CCCEN;
 133         if (cmd->resp_type & MMC_RSP_OPCODE)
 134                 xfertyp |= XFERTYP_CICEN;
 135         if (cmd->resp_type & MMC_RSP_136)
 136                 xfertyp |= XFERTYP_RSPTYP_136;
 137         else if (cmd->resp_type & MMC_RSP_BUSY)
 138                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 139         else if (cmd->resp_type & MMC_RSP_PRESENT)
 140                 xfertyp |= XFERTYP_RSPTYP_48;
 141
 142         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 143                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 144
 145         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 146 }
 147
 148 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 149 /*
 150  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 151  */
 152 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 153                                  struct mmc_data *data)
 154 {
 155         struct fsl_esdhc *regs = priv->esdhc_regs;
 156         uint blocks;
 157         char *buffer;
 158         uint databuf;
 159         uint size;
 160         uint irqstat;
 161         ulong start;
 162
 163         if (data->flags & MMC_DATA_READ) {
 164                 blocks = data->blocks;
 165                 buffer = data->dest;
 166                 while (blocks) {
 167                         start = get_timer(0);
 168                         size = data->blocksize;
 169                         irqstat = esdhc_read32(&regs->irqstat);
 170                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 171                                 if (get_timer(start) > PIO_TIMEOUT) {
 172                                         printf("\nData Read Failed in PIO Mode.");
 173                                         return;
 174                                 }
 175                         }
 176                         while (size && (!(irqstat & IRQSTAT_TC))) {
 177                                 udelay(100); /* Wait before last byte transfer complete */
 178                                 irqstat = esdhc_read32(&regs->irqstat);
 179                                 databuf = in_le32(&regs->datport);
 180                                 *((uint *)buffer) = databuf;
 181                                 buffer += 4;
 182                                 size -= 4;
 183                         }
 184                         blocks--;
 185                 }
 186         } else {
 187                 blocks = data->blocks;
 188                 buffer = (char *)data->src;
 189                 while (blocks) {
 190                         start = get_timer(0);
 191                         size = data->blocksize;
 192                         irqstat = esdhc_read32(&regs->irqstat);
 193                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 194                                 if (get_timer(start) > PIO_TIMEOUT) {
 195                                         printf("\nData Write Failed in PIO Mode.");
 196                                         return;
 197                                 }
 198                         }
 199                         while (size && (!(irqstat & IRQSTAT_TC))) {
 200                                 udelay(100); /* Wait before last byte transfer complete */
 201                                 databuf = *((uint *)buffer);
 202                                 buffer += 4;
 203                                 size -= 4;
 204                                 irqstat = esdhc_read32(&regs->irqstat);
 205                                 out_le32(&regs->datport, databuf);
 206                         }
 207                         blocks--;
 208                 }
 209         }
 210 }
 211 #endif
 212
 213 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 214                             struct mmc_data *data)
 215 {
 216         int timeout;
 217         struct fsl_esdhc *regs = priv->esdhc_regs;
 218 #if defined(CONFIG_FSL_LAYERSCAPE)
 219         dma_addr_t addr;
 220 #endif
 221         uint wml_value;
 222
 223         wml_value = data->blocksize/4;
 224
 225         if (data->flags & MMC_DATA_READ) {
 226                 if (wml_value > WML_RD_WML_MAX)
 227                         wml_value = WML_RD_WML_MAX_VAL;
 228
 229                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 230 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 231 #if defined(CONFIG_FSL_LAYERSCAPE)
 232                 addr = virt_to_phys((void *)(data->dest));
 233                 if (upper_32_bits(addr))
 234                         printf("Error found for upper 32 bits\n");
 235                 else
 236                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 237 #else
 238                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 239 #endif
 240 #endif
 241         } else {
 242 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 243                 flush_dcache_range((ulong)data->src,
 244                                    (ulong)data->src+data->blocks
 245                                          *data->blocksize);
 246 #endif
 247                 if (wml_value > WML_WR_WML_MAX)
 248                         wml_value = WML_WR_WML_MAX_VAL;
 249                 if (priv->wp_enable) {
 250                         if ((esdhc_read32(&regs->prsstat) &
 251                             PRSSTAT_WPSPL) == 0) {
 252                                 printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 253                                 return -ETIMEDOUT;
 254                         }
 255                 }
 256
 257                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 258                                         wml_value << 16);
 259 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 260 #if defined(CONFIG_FSL_LAYERSCAPE)
 261                 addr = virt_to_phys((void *)(data->src));
 262                 if (upper_32_bits(addr))
 263                         printf("Error found for upper 32 bits\n");
 264                 else
 265                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 266 #else
 267                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 268 #endif
 269 #endif
 270         }
 271
 272         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 273
 274         /* Calculate the timeout period for data transactions */
 275         /*
 276          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 277          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 278          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 279          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 280          *              = (mmc->clock * 1/4) SD Clock cycles
 281          * As 1) >=  2)
 282          * => (2^(timeout+13)) >= mmc->clock * 1/4
 283          * Taking log2 both the sides
 284          * => timeout + 13 >= log2(mmc->clock/4)
 285          * Rounding up to next power of 2
 286          * => timeout + 13 = log2(mmc->clock/4) + 1
 287          * => timeout + 13 = fls(mmc->clock/4)
 288          *
 289          * However, the MMC spec "It is strongly recommended for hosts to
 290          * implement more than 500ms timeout value even if the card
 291          * indicates the 250ms maximum busy length."  Even the previous
 292          * value of 300ms is known to be insufficient for some cards.
 293          * So, we use
 294          * => timeout + 13 = fls(mmc->clock/2)
 295          */
 296         timeout = fls(mmc->clock/2);
 297         timeout -= 13;
 298
 299         if (timeout > 14)
 300                 timeout = 14;
 301
 302         if (timeout < 0)
 303                 timeout = 0;
 304
 305 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 306         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 307                 timeout++;
 308 #endif
 309
 310 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 311         timeout = 0xE;
 312 #endif
 313         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 314
 315         return 0;
 316 }
 317
 318 static void check_and_invalidate_dcache_range
 319         (struct mmc_cmd *cmd,
 320          struct mmc_data *data) {
 321         unsigned start = 0;
 322         unsigned end = 0;
 323         unsigned size = roundup(ARCH_DMA_MINALIGN,
 324                                 data->blocks*data->blocksize);
 325 #if defined(CONFIG_FSL_LAYERSCAPE)
 326         dma_addr_t addr;
 327
 328         addr = virt_to_phys((void *)(data->dest));
 329         if (upper_32_bits(addr))
 330                 printf("Error found for upper 32 bits\n");
 331         else
 332                 start = lower_32_bits(addr);
 333 #else
 334         start = (unsigned)data->dest;
 335 #endif
 336         end = start + size;
 337         invalidate_dcache_range(start, end);
 338 }
 339
 340 /*
 341  * Sends a command out on the bus.  Takes the mmc pointer,
 342  * a command pointer, and an optional data pointer.
 343  */
 344 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 345                                  struct mmc_cmd *cmd, struct mmc_data *data)
 346 {
 347         int     err = 0;
 348         uint    xfertyp;
 349         uint    irqstat;
 350         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 351         struct fsl_esdhc *regs = priv->esdhc_regs;
 352         unsigned long start;
 353
 354 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 355         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 356                 return 0;
 357 #endif
 358
 359         esdhc_write32(&regs->irqstat, -1);
 360
 361         sync();
 362
 363         /* Wait for the bus to be idle */
 364         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 365                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 366                 ;
 367
 368         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 369                 ;
 370
 371         /* Wait at least 8 SD clock cycles before the next command */
 372         /*
 373          * Note: This is way more than 8 cycles, but 1ms seems to
 374          * resolve timing issues with some cards
 375          */
 376         udelay(1000);
 377
 378         /* Set up for a data transfer if we have one */
 379         if (data) {
 380                 err = esdhc_setup_data(priv, mmc, data);
 381                 if(err)
 382                         return err;
 383
 384                 if (data->flags & MMC_DATA_READ)
 385                         check_and_invalidate_dcache_range(cmd, data);
 386         }
 387
 388         /* Figure out the transfer arguments */
 389         xfertyp = esdhc_xfertyp(cmd, data);
 390
 391         /* Mask all irqs */
 392         esdhc_write32(&regs->irqsigen, 0);
 393
 394         /* Send the command */
 395         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 396         esdhc_write32(&regs->xfertyp, xfertyp);
 397
 398         /* Wait for the command to complete */
 399         start = get_timer(0);
 400         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 401                 if (get_timer(start) > 1000) {
 402                         err = -ETIMEDOUT;
 403                         goto out;
 404                 }
 405         }
 406
 407         irqstat = esdhc_read32(&regs->irqstat);
 408
 409         if (irqstat & CMD_ERR) {
 410                 err = -ECOMM;
 411                 goto out;
 412         }
 413
 414         if (irqstat & IRQSTAT_CTOE) {
 415                 err = -ETIMEDOUT;
 416                 goto out;
 417         }
 418
 419         /* Workaround for ESDHC errata ENGcm03648 */
 420         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 421                 int timeout = 6000;
 422
 423                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 424                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 425                                         PRSSTAT_DAT0)) {
 426                         udelay(100);
 427                         timeout--;
 428                 }
 429
 430                 if (timeout <= 0) {
 431                         printf("Timeout waiting for DAT0 to go high!\n");
 432                         err = -ETIMEDOUT;
 433                         goto out;
 434                 }
 435         }
 436
 437         /* Copy the response to the response buffer */
 438         if (cmd->resp_type & MMC_RSP_136) {
 439                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 440
 441                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 442                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 443                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 444                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 445                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 446                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 447                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 448                 cmd->response[3] = (cmdrsp0 << 8);
 449         } else
 450                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 451
 452         /* Wait until all of the blocks are transferred */
 453         if (data) {
 454 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 455                 esdhc_pio_read_write(priv, data);
 456 #else
 457                 do {
 458                         irqstat = esdhc_read32(&regs->irqstat);
 459
 460                         if (irqstat & IRQSTAT_DTOE) {
 461                                 err = -ETIMEDOUT;
 462                                 goto out;
 463                         }
 464
 465                         if (irqstat & DATA_ERR) {
 466                                 err = -ECOMM;
 467                                 goto out;
 468                         }
 469                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 470
 471                 /*
 472                  * Need invalidate the dcache here again to avoid any
 473                  * cache-fill during the DMA operations such as the
 474                  * speculative pre-fetching etc.
 475                  */
 476                 if (data->flags & MMC_DATA_READ) {
 477                         check_and_invalidate_dcache_range(cmd, data);
 478                 }
 479 #endif
 480         }
 481
 482 out:
 483         /* Reset CMD and DATA portions on error */
 484         if (err) {
 485                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 486                               SYSCTL_RSTC);
 487                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 488                         ;
 489
 490                 if (data) {
 491                         esdhc_write32(&regs->sysctl,
 492                                       esdhc_read32(&regs->sysctl) |
 493                                       SYSCTL_RSTD);
 494                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 495                                 ;
 496                 }
 497         }
 498
 499         esdhc_write32(&regs->irqstat, -1);
 500
 501         return err;
 502 }
 503
 504 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 505 {
 506         struct fsl_esdhc *regs = priv->esdhc_regs;
 507         int div = 1;
 508         int pre_div = 2;
 509         int ddr_pre_div = mmc->ddr_mode ? 2 : 1;
 510         unsigned int sdhc_clk = priv->sdhc_clk;
 511         u32 time_out;
 512         u32 value;
 513         uint clk;
 514
 515         if (clock < mmc->cfg->f_min)
 516                 clock = mmc->cfg->f_min;
 517
 518         while (sdhc_clk / (16 * pre_div * ddr_pre_div) > clock && pre_div < 256)
 519                 pre_div *= 2;
 520
 521         while (sdhc_clk / (div * pre_div * ddr_pre_div) > clock && div < 16)
 522                 div++;
 523
 524         pre_div >>= 1;
 525         div -= 1;
 526
 527         clk = (pre_div << 8) | (div << 4);
 528
 529         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 530
 531         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 532
 533         time_out = 20;
 534         value = PRSSTAT_SDSTB;
 535         while (!(esdhc_read32(&regs->prsstat) & value)) {
 536                 if (time_out == 0) {
 537                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 538                         break;
 539                 }
 540                 time_out--;
 541                 mdelay(1);
 542         }
 543
 544         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 545 }
 546
 547 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 548 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 549 {
 550         struct fsl_esdhc *regs = priv->esdhc_regs;
 551         u32 value;
 552         u32 time_out;
 553
 554         value = esdhc_read32(&regs->sysctl);
 555
 556         if (enable)
 557                 value |= SYSCTL_CKEN;
 558         else
 559                 value &= ~SYSCTL_CKEN;
 560
 561         esdhc_write32(&regs->sysctl, value);
 562
 563         time_out = 20;
 564         value = PRSSTAT_SDSTB;
 565         while (!(esdhc_read32(&regs->prsstat) & value)) {
 566                 if (time_out == 0) {
 567                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 568                         break;
 569                 }
 570                 time_out--;
 571                 mdelay(1);
 572         }
 573 }
 574 #endif
 575
 576 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 577 {
 578         struct fsl_esdhc *regs = priv->esdhc_regs;
 579
 580 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 581         /* Select to use peripheral clock */
 582         esdhc_clock_control(priv, false);
 583         esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 584         esdhc_clock_control(priv, true);
 585 #endif
 586         /* Set the clock speed */
 587         if (priv->clock != mmc->clock)
 588                 set_sysctl(priv, mmc, mmc->clock);
 589
 590         /* Set the bus width */
 591         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 592
 593         if (mmc->bus_width == 4)
 594                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 595         else if (mmc->bus_width == 8)
 596                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 597
 598         return 0;
 599 }
 600
 601 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 602 {
 603         struct fsl_esdhc *regs = priv->esdhc_regs;
 604         ulong start;
 605
 606         /* Reset the entire host controller */
 607         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 608
 609         /* Wait until the controller is available */
 610         start = get_timer(0);
 611         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 612                 if (get_timer(start) > 1000)
 613                         return -ETIMEDOUT;
 614         }
 615
 616         /* Enable cache snooping */
 617         esdhc_write32(&regs->esdhcctl, 0x00000040);
 618
 619         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 620
 621         /* Set the initial clock speed */
 622         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 623
 624         /* Disable the BRR and BWR bits in IRQSTAT */
 625         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 626
 627         /* Put the PROCTL reg back to the default */
 628         esdhc_write32(&regs->proctl, PROCTL_INIT);
 629
 630         /* Set timout to the maximum value */
 631         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 632
 633         return 0;
 634 }
 635
 636 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 637 {
 638         struct fsl_esdhc *regs = priv->esdhc_regs;
 639         int timeout = 1000;
 640
 641 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 642         if (CONFIG_ESDHC_DETECT_QUIRK)
 643                 return 1;
 644 #endif
 645
 646 #if CONFIG_IS_ENABLED(DM_MMC)
 647         if (priv->non_removable)
 648                 return 1;
 649 #endif
 650
 651         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 652                 udelay(1000);
 653
 654         return timeout > 0;
 655 }
 656
 657 static int esdhc_reset(struct fsl_esdhc *regs)
 658 {
 659         ulong start;
 660
 661         /* reset the controller */
 662         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 663
 664         /* hardware clears the bit when it is done */
 665         start = get_timer(0);
 666         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 667                 if (get_timer(start) > 100) {
 668                         printf("MMC/SD: Reset never completed.\n");
 669                         return -ETIMEDOUT;
 670                 }
 671         }
 672
 673         return 0;
 674 }
 675
 676 #if !CONFIG_IS_ENABLED(DM_MMC)
 677 static int esdhc_getcd(struct mmc *mmc)
 678 {
 679         struct fsl_esdhc_priv *priv = mmc->priv;
 680
 681         return esdhc_getcd_common(priv);
 682 }
 683
 684 static int esdhc_init(struct mmc *mmc)
 685 {
 686         struct fsl_esdhc_priv *priv = mmc->priv;
 687
 688         return esdhc_init_common(priv, mmc);
 689 }
 690
 691 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 692                           struct mmc_data *data)
 693 {
 694         struct fsl_esdhc_priv *priv = mmc->priv;
 695
 696         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 697 }
 698
 699 static int esdhc_set_ios(struct mmc *mmc)
 700 {
 701         struct fsl_esdhc_priv *priv = mmc->priv;
 702
 703         return esdhc_set_ios_common(priv, mmc);
 704 }
 705
 706 static const struct mmc_ops esdhc_ops = {
 707         .getcd          = esdhc_getcd,
 708         .init           = esdhc_init,
 709         .send_cmd       = esdhc_send_cmd,
 710         .set_ios        = esdhc_set_ios,
 711 };
 712 #endif
 713
 714 static int fsl_esdhc_init(struct fsl_esdhc_priv *priv,
 715                           struct fsl_esdhc_plat *plat)
 716 {
 717         struct mmc_config *cfg;
 718         struct fsl_esdhc *regs;
 719         u32 caps, voltage_caps;
 720         int ret;
 721
 722         if (!priv)
 723                 return -EINVAL;
 724
 725         regs = priv->esdhc_regs;
 726
 727         /* First reset the eSDHC controller */
 728         ret = esdhc_reset(regs);
 729         if (ret)
 730                 return ret;
 731
 732         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN |
 733                                        SYSCTL_IPGEN | SYSCTL_CKEN);
 734
 735         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 736         cfg = &plat->cfg;
 737 #ifndef CONFIG_DM_MMC
 738         memset(cfg, '\0', sizeof(*cfg));
 739 #endif
 740
 741         voltage_caps = 0;
 742         caps = esdhc_read32(&regs->hostcapblt);
 743
 744 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 745         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 746                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 747 #endif
 748
 749 /* T4240 host controller capabilities register should have VS33 bit */
 750 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 751         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 752 #endif
 753
 754         if (caps & ESDHC_HOSTCAPBLT_VS18)
 755                 voltage_caps |= MMC_VDD_165_195;
 756         if (caps & ESDHC_HOSTCAPBLT_VS30)
 757                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 758         if (caps & ESDHC_HOSTCAPBLT_VS33)
 759                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 760
 761         cfg->name = "FSL_SDHC";
 762 #if !CONFIG_IS_ENABLED(DM_MMC)
 763         cfg->ops = &esdhc_ops;
 764 #endif
 765 #ifdef CONFIG_SYS_SD_VOLTAGE
 766         cfg->voltages = CONFIG_SYS_SD_VOLTAGE;
 767 #else
 768         cfg->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 769 #endif
 770         if ((cfg->voltages & voltage_caps) == 0) {
 771                 printf("voltage not supported by controller\n");
 772                 return -1;
 773         }
 774
 775         if (priv->bus_width == 8)
 776                 cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 777         else if (priv->bus_width == 4)
 778                 cfg->host_caps = MMC_MODE_4BIT;
 779
 780         cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 781 #ifdef CONFIG_SYS_FSL_ESDHC_HAS_DDR_MODE
 782         cfg->host_caps |= MMC_MODE_DDR_52MHz;
 783 #endif
 784
 785         if (priv->bus_width > 0) {
 786                 if (priv->bus_width < 8)
 787                         cfg->host_caps &= ~MMC_MODE_8BIT;
 788                 if (priv->bus_width < 4)
 789                         cfg->host_caps &= ~MMC_MODE_4BIT;
 790         }
 791
 792         if (caps & ESDHC_HOSTCAPBLT_HSS)
 793                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 794
 795 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 796         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 797                 cfg->host_caps &= ~MMC_MODE_8BIT;
 798 #endif
 799
 800         cfg->f_min = 400000;
 801         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 802
 803         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 804
 805         return 0;
 806 }
 807
 808 #if !CONFIG_IS_ENABLED(DM_MMC)
 809 static int fsl_esdhc_cfg_to_priv(struct fsl_esdhc_cfg *cfg,
 810                                  struct fsl_esdhc_priv *priv)
 811 {
 812         if (!cfg || !priv)
 813                 return -EINVAL;
 814
 815         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 816         priv->bus_width = cfg->max_bus_width;
 817         priv->sdhc_clk = cfg->sdhc_clk;
 818         priv->wp_enable  = cfg->wp_enable;
 819
 820         return 0;
 821 };
 822
 823 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 824 {
 825         struct fsl_esdhc_plat *plat;
 826         struct fsl_esdhc_priv *priv;
 827         struct mmc *mmc;
 828         int ret;
 829
 830         if (!cfg)
 831                 return -EINVAL;
 832
 833         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 834         if (!priv)
 835                 return -ENOMEM;
 836         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 837         if (!plat) {
 838                 free(priv);
 839                 return -ENOMEM;
 840         }
 841
 842         ret = fsl_esdhc_cfg_to_priv(cfg, priv);
 843         if (ret) {
 844                 debug("%s xlate failure\n", __func__);
 845                 free(plat);
 846                 free(priv);
 847                 return ret;
 848         }
 849
 850         ret = fsl_esdhc_init(priv, plat);
 851         if (ret) {
 852                 debug("%s init failure\n", __func__);
 853                 free(plat);
 854                 free(priv);
 855                 return ret;
 856         }
 857
 858         mmc = mmc_create(&plat->cfg, priv);
 859         if (!mmc)
 860                 return -EIO;
 861
 862         priv->mmc = mmc;
 863
 864         return 0;
 865 }
 866
 867 int fsl_esdhc_mmc_init(bd_t *bis)
 868 {
 869         struct fsl_esdhc_cfg *cfg;
 870
 871         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 872         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 873         cfg->sdhc_clk = gd->arch.sdhc_clk;
 874         return fsl_esdhc_initialize(bis, cfg);
 875 }
 876 #endif
 877
 878 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 879 void mmc_adapter_card_type_ident(void)
 880 {
 881         u8 card_id;
 882         u8 value;
 883
 884         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 885         gd->arch.sdhc_adapter = card_id;
 886
 887         switch (card_id) {
 888         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 889                 value = QIXIS_READ(brdcfg[5]);
 890                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 891                 QIXIS_WRITE(brdcfg[5], value);
 892                 break;
 893         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 894                 value = QIXIS_READ(pwr_ctl[1]);
 895                 value |= QIXIS_EVDD_BY_SDHC_VS;
 896                 QIXIS_WRITE(pwr_ctl[1], value);
 897                 break;
 898         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 899                 value = QIXIS_READ(brdcfg[5]);
 900                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 901                 QIXIS_WRITE(brdcfg[5], value);
 902                 break;
 903         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 904                 break;
 905         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 906                 break;
 907         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 908                 break;
 909         case QIXIS_ESDHC_NO_ADAPTER:
 910                 break;
 911         default:
 912                 break;
 913         }
 914 }
 915 #endif
 916
 917 #ifdef CONFIG_OF_LIBFDT
 918 __weak int esdhc_status_fixup(void *blob, const char *compat)
 919 {
 920 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 921         if (!hwconfig("esdhc")) {
 922                 do_fixup_by_compat(blob, compat, "status", "disabled",
 923                                 sizeof("disabled"), 1);
 924                 return 1;
 925         }
 926 #endif
 927         return 0;
 928 }
 929
 930 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 931 {
 932         const char *compat = "fsl,esdhc";
 933
 934         if (esdhc_status_fixup(blob, compat))
 935                 return;
 936
 937 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 938         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 939                                gd->arch.sdhc_clk, 1);
 940 #else
 941         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 942                                gd->arch.sdhc_clk, 1);
 943 #endif
 944 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 945         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 946                                (u32)(gd->arch.sdhc_adapter), 1);
 947 #endif
 948 }
 949 #endif
 950
 951 #if CONFIG_IS_ENABLED(DM_MMC)
 952 #ifndef CONFIG_PPC
 953 #include <asm/arch/clock.h>
 954 #endif
 955 static int fsl_esdhc_probe(struct udevice *dev)
 956 {
 957         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 958         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 959         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 960         fdt_addr_t addr;
 961         unsigned int val;
 962         struct mmc *mmc;
 963 #if !CONFIG_IS_ENABLED(BLK)
 964         struct blk_desc *bdesc;
 965 #endif
 966         int ret;
 967
 968         addr = dev_read_addr(dev);
 969         if (addr == FDT_ADDR_T_NONE)
 970                 return -EINVAL;
 971 #ifdef CONFIG_PPC
 972         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 973 #else
 974         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 975 #endif
 976         priv->dev = dev;
 977
 978         val = dev_read_u32_default(dev, "bus-width", -1);
 979         if (val == 8)
 980                 priv->bus_width = 8;
 981         else if (val == 4)
 982                 priv->bus_width = 4;
 983         else
 984                 priv->bus_width = 1;
 985
 986         if (dev_read_bool(dev, "non-removable")) {
 987                 priv->non_removable = 1;
 988          } else {
 989                 priv->non_removable = 0;
 990         }
 991
 992         priv->wp_enable = 1;
 993
 994         if (IS_ENABLED(CONFIG_CLK)) {
 995                 /* Assigned clock already set clock */
 996                 ret = clk_get_by_name(dev, "per", &priv->per_clk);
 997                 if (ret) {
 998                         printf("Failed to get per_clk\n");
 999                         return ret;
1000                 }
1001                 ret = clk_enable(&priv->per_clk);
1002                 if (ret) {
1003                         printf("Failed to enable per_clk\n");
1004                         return ret;
1005                 }
1006
1007                 priv->sdhc_clk = clk_get_rate(&priv->per_clk);
1008         } else {
1009 #ifndef CONFIG_PPC
1010                 priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
1011 #else
1012                 priv->sdhc_clk = gd->arch.sdhc_clk;
1013 #endif
1014                 if (priv->sdhc_clk <= 0) {
1015                         dev_err(dev, "Unable to get clk for %s\n", dev->name);
1016                         return -EINVAL;
1017                 }
1018         }
1019
1020         ret = fsl_esdhc_init(priv, plat);
1021         if (ret) {
1022                 dev_err(dev, "fsl_esdhc_init failure\n");
1023                 return ret;
1024         }
1025
1026         mmc_of_parse(dev, &plat->cfg);
1027
1028         mmc = &plat->mmc;
1029         mmc->cfg = &plat->cfg;
1030         mmc->dev = dev;
1031 #if !CONFIG_IS_ENABLED(BLK)
1032         mmc->priv = priv;
1033
1034         /* Setup dsr related values */
1035         mmc->dsr_imp = 0;
1036         mmc->dsr = ESDHC_DRIVER_STAGE_VALUE;
1037         /* Setup the universal parts of the block interface just once */
1038         bdesc = mmc_get_blk_desc(mmc);
1039         bdesc->if_type = IF_TYPE_MMC;
1040         bdesc->removable = 1;
1041         bdesc->devnum = mmc_get_next_devnum();
1042         bdesc->block_read = mmc_bread;
1043         bdesc->block_write = mmc_bwrite;
1044         bdesc->block_erase = mmc_berase;
1045
1046         /* setup initial part type */
1047         bdesc->part_type = mmc->cfg->part_type;
1048         mmc_list_add(mmc);
1049 #endif
1050
1051         upriv->mmc = mmc;
1052
1053         return esdhc_init_common(priv, mmc);
1054 }
1055
1056 #if CONFIG_IS_ENABLED(DM_MMC)
1057 static int fsl_esdhc_get_cd(struct udevice *dev)
1058 {
1059         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1060
1061         return esdhc_getcd_common(priv);
1062 }
1063
1064 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
1065                               struct mmc_data *data)
1066 {
1067         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1068         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1069
1070         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
1071 }
1072
1073 static int fsl_esdhc_set_ios(struct udevice *dev)
1074 {
1075         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1076         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1077
1078         return esdhc_set_ios_common(priv, &plat->mmc);
1079 }
1080
1081 static const struct dm_mmc_ops fsl_esdhc_ops = {
1082         .get_cd         = fsl_esdhc_get_cd,
1083         .send_cmd       = fsl_esdhc_send_cmd,
1084         .set_ios        = fsl_esdhc_set_ios,
1085 #ifdef MMC_SUPPORTS_TUNING
1086         .execute_tuning = fsl_esdhc_execute_tuning,
1087 #endif
1088 };
1089 #endif
1090
1091 static const struct udevice_id fsl_esdhc_ids[] = {
1092         { .compatible = "fsl,esdhc", },
1093         { /* sentinel */ }
1094 };
1095
1096 #if CONFIG_IS_ENABLED(BLK)
1097 static int fsl_esdhc_bind(struct udevice *dev)
1098 {
1099         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1100
1101         return mmc_bind(dev, &plat->mmc, &plat->cfg);
1102 }
1103 #endif
1104
1105 U_BOOT_DRIVER(fsl_esdhc) = {
1106         .name   = "fsl-esdhc-mmc",
1107         .id     = UCLASS_MMC,
1108         .of_match = fsl_esdhc_ids,
1109         .ops    = &fsl_esdhc_ops,
1110 #if CONFIG_IS_ENABLED(BLK)
1111         .bind   = fsl_esdhc_bind,
1112 #endif
1113         .probe  = fsl_esdhc_probe,
1114         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
1115         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
1116 };
1117 #endif