drivers/i2c/designware_i2c.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2009
   4  * Vipin Kumar, ST Micoelectronics, vipin.kumar@st.com.
   5  */
   6
   7 #ifndef __DW_I2C_H_
   8 #define __DW_I2C_H_
   9
  10 #include <clk.h>
  11 #include <i2c.h>
  12 #include <reset.h>
  13
  14 struct i2c_regs {
  15         u32 ic_con;             /* 0x00 */
  16         u32 ic_tar;             /* 0x04 */
  17         u32 ic_sar;             /* 0x08 */
  18         u32 ic_hs_maddr;        /* 0x0c */
  19         u32 ic_cmd_data;        /* 0x10 */
  20         u32 ic_ss_scl_hcnt;     /* 0x14 */
  21         u32 ic_ss_scl_lcnt;     /* 0x18 */
  22         u32 ic_fs_scl_hcnt;     /* 0x1c */
  23         u32 ic_fs_scl_lcnt;     /* 0x20 */
  24         u32 ic_hs_scl_hcnt;     /* 0x24 */
  25         u32 ic_hs_scl_lcnt;     /* 0x28 */
  26         u32 ic_intr_stat;       /* 0x2c */
  27         u32 ic_intr_mask;       /* 0x30 */
  28         u32 ic_raw_intr_stat;   /* 0x34 */
  29         u32 ic_rx_tl;           /* 0x38 */
  30         u32 ic_tx_tl;           /* 0x3c */
  31         u32 ic_clr_intr;        /* 0x40 */
  32         u32 ic_clr_rx_under;    /* 0x44 */
  33         u32 ic_clr_rx_over;     /* 0x48 */
  34         u32 ic_clr_tx_over;     /* 0x4c */
  35         u32 ic_clr_rd_req;      /* 0x50 */
  36         u32 ic_clr_tx_abrt;     /* 0x54 */
  37         u32 ic_clr_rx_done;     /* 0x58 */
  38         u32 ic_clr_activity;    /* 0x5c */
  39         u32 ic_clr_stop_det;    /* 0x60 */
  40         u32 ic_clr_start_det;   /* 0x64 */
  41         u32 ic_clr_gen_call;    /* 0x68 */
  42         u32 ic_enable;          /* 0x6c */
  43         u32 ic_status;          /* 0x70 */
  44         u32 ic_txflr;           /* 0x74 */
  45         u32 ic_rxflr;           /* 0x78 */
  46         u32 ic_sda_hold;        /* 0x7c */
  47         u32 ic_tx_abrt_source;  /* 0x80 */
  48         u32 slv_data_nak_only;
  49         u32 dma_cr;
  50         u32 dma_tdlr;
  51         u32 dma_rdlr;
  52         u32 sda_setup;
  53         u32 ack_general_call;
  54         u32 ic_enable_status;   /* 0x9c */
  55         u32 fs_spklen;
  56         u32 hs_spklen;
  57         u32 clr_restart_det;
  58         u8 reserved[0xf4 - 0xac];
  59         u32 comp_param1;        /* 0xf4 */
  60         u32 comp_version;
  61         u32 comp_type;
  62 };
  63
  64 #define IC_CLK                  166666666
  65 #define NANO_TO_KILO            1000000
  66
  67 /* High and low times in different speed modes (in ns) */
  68 #define MIN_SS_SCL_HIGHTIME     4000
  69 #define MIN_SS_SCL_LOWTIME      4700
  70 #define MIN_FS_SCL_HIGHTIME     600
  71 #define MIN_FS_SCL_LOWTIME      1300
  72 #define MIN_FP_SCL_HIGHTIME     260
  73 #define MIN_FP_SCL_LOWTIME      500
  74 #define MIN_HS_SCL_HIGHTIME     60
  75 #define MIN_HS_SCL_LOWTIME      160
  76
  77 /* Worst case timeout for 1 byte is kept as 2ms */
  78 #define I2C_BYTE_TO             (CONFIG_SYS_HZ/500)
  79 #define I2C_STOPDET_TO          (CONFIG_SYS_HZ/500)
  80 #define I2C_BYTE_TO_BB          (I2C_BYTE_TO * 16)
  81
  82 /* i2c control register definitions */
  83 #define IC_CON_SD               0x0040
  84 #define IC_CON_RE               0x0020
  85 #define IC_CON_10BITADDRMASTER  0x0010
  86 #define IC_CON_10BITADDR_SLAVE  0x0008
  87 #define IC_CON_SPD_MSK          0x0006
  88 #define IC_CON_SPD_SS           0x0002
  89 #define IC_CON_SPD_FS           0x0004
  90 #define IC_CON_SPD_HS           0x0006
  91 #define IC_CON_MM               0x0001
  92
  93 /* i2c target address register definitions */
  94 #define TAR_ADDR                0x0050
  95
  96 /* i2c slave address register definitions */
  97 #define IC_SLAVE_ADDR           0x0002
  98
  99 /* i2c data buffer and command register definitions */
 100 #define IC_CMD                  0x0100
 101 #define IC_STOP                 0x0200
 102
 103 /* i2c interrupt status register definitions */
 104 #define IC_GEN_CALL             0x0800
 105 #define IC_START_DET            0x0400
 106 #define IC_STOP_DET             0x0200
 107 #define IC_ACTIVITY             0x0100
 108 #define IC_RX_DONE              0x0080
 109 #define IC_TX_ABRT              0x0040
 110 #define IC_RD_REQ               0x0020
 111 #define IC_TX_EMPTY             0x0010
 112 #define IC_TX_OVER              0x0008
 113 #define IC_RX_FULL              0x0004
 114 #define IC_RX_OVER              0x0002
 115 #define IC_RX_UNDER             0x0001
 116
 117 /* fifo threshold register definitions */
 118 #define IC_TL0                  0x00
 119 #define IC_TL1                  0x01
 120 #define IC_TL2                  0x02
 121 #define IC_TL3                  0x03
 122 #define IC_TL4                  0x04
 123 #define IC_TL5                  0x05
 124 #define IC_TL6                  0x06
 125 #define IC_TL7                  0x07
 126 #define IC_RX_TL                IC_TL0
 127 #define IC_TX_TL                IC_TL0
 128
 129 /* i2c enable register definitions */
 130 #define IC_ENABLE_0B            0x0001
 131
 132 /* i2c status register  definitions */
 133 #define IC_STATUS_SA            0x0040
 134 #define IC_STATUS_MA            0x0020
 135 #define IC_STATUS_RFF           0x0010
 136 #define IC_STATUS_RFNE          0x0008
 137 #define IC_STATUS_TFE           0x0004
 138 #define IC_STATUS_TFNF          0x0002
 139 #define IC_STATUS_ACT           0x0001
 140
 141 /**
 142  * struct dw_scl_sda_cfg - I2C timing configuration
 143  *
 144  * @has_high_speed: Support high speed (3.4Mbps)
 145  * @ss_hcnt: Standard speed high time in ns
 146  * @fs_hcnt: Fast speed high time in ns
 147  * @ss_lcnt: Standard speed low time in ns
 148  * @fs_lcnt: Fast speed low time in ns
 149  * @sda_hold: SDA hold time
 150  */
 151 struct dw_scl_sda_cfg {
 152         bool has_high_speed;
 153         u32 ss_hcnt;
 154         u32 fs_hcnt;
 155         u32 ss_lcnt;
 156         u32 fs_lcnt;
 157         u32 sda_hold;
 158 };
 159
 160 /**
 161  * struct dw_i2c_speed_config - timings to use for a particular speed
 162  *
 163  * This holds calculated values to be written to the I2C controller. Each value
 164  * is represented as a number of IC clock cycles.
 165  *
 166  * @scl_lcnt: Low count value for SCL
 167  * @scl_hcnt: High count value for SCL
 168  * @sda_hold: Data hold count
 169  * @speed_mode: Speed mode being used
 170  */
 171 struct dw_i2c_speed_config {
 172         /* SCL high and low period count */
 173         u16 scl_lcnt;
 174         u16 scl_hcnt;
 175         u32 sda_hold;
 176         enum i2c_speed_mode speed_mode;
 177 };
 178
 179 /**
 180  * struct dw_i2c - private information for the bus
 181  *
 182  * @regs: Registers pointer
 183  * @scl_sda_cfg: Deprecated information for x86 (should move to device tree)
 184  * @resets: Resets for the I2C controller
 185  * @scl_rise_time_ns: Configured SCL rise time in nanoseconds
 186  * @scl_fall_time_ns: Configured SCL fall time in nanoseconds
 187  * @sda_hold_time_ns: Configured SDA hold time in nanoseconds
 188  * @has_spk_cnt: true if the spike-count register is present
 189  * @clk: Clock input to the I2C controller
 190  */
 191 struct dw_i2c {
 192         struct i2c_regs *regs;
 193         struct dw_scl_sda_cfg *scl_sda_cfg;
 194         struct reset_ctl_bulk resets;
 195         u32 scl_rise_time_ns;
 196         u32 scl_fall_time_ns;
 197         u32 sda_hold_time_ns;
 198         bool has_spk_cnt;
 199 #if CONFIG_IS_ENABLED(CLK)
 200         struct clk clk;
 201 #endif
 202 };
 203
 204 extern const struct dm_i2c_ops designware_i2c_ops;
 205
 206 int designware_i2c_probe(struct udevice *bus);
 207 int designware_i2c_remove(struct udevice *dev);
 208 int designware_i2c_ofdata_to_platdata(struct udevice *bus);
 209
 210 #endif /* __DW_I2C_H_ */