drivers/ata/dwc_ahsata.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2010-2011 Freescale Semiconductor, Inc.
   4  * Terry Lv <r65388@freescale.com>
   5  */
   6
   7 #include <common.h>
   8 #include <ahci.h>
   9 #include <blk.h>
  10 #include <cpu_func.h>
  11 #include <dm.h>
  12 #include <dwc_ahsata.h>
  13 #include <fis.h>
  14 #include <libata.h>
  15 #include <log.h>
  16 #include <malloc.h>
  17 #include <memalign.h>
  18 #include <part.h>
  19 #include <sata.h>
  20 #include <asm/cache.h>
  21 #include <asm/io.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/sys_proto.h>
  24 #include <asm/mach-imx/sata.h>
  25 #include <linux/bitops.h>
  26 #include <linux/ctype.h>
  27 #include <linux/errno.h>
  28 #include "dwc_ahsata_priv.h"
  29
  30 struct sata_port_regs {
  31         u32 clb;
  32         u32 clbu;
  33         u32 fb;
  34         u32 fbu;
  35         u32 is;
  36         u32 ie;
  37         u32 cmd;
  38         u32 res1[1];
  39         u32 tfd;
  40         u32 sig;
  41         u32 ssts;
  42         u32 sctl;
  43         u32 serr;
  44         u32 sact;
  45         u32 ci;
  46         u32 sntf;
  47         u32 res2[1];
  48         u32 dmacr;
  49         u32 res3[1];
  50         u32 phycr;
  51         u32 physr;
  52 };
  53
  54 struct sata_host_regs {
  55         u32 cap;
  56         u32 ghc;
  57         u32 is;
  58         u32 pi;
  59         u32 vs;
  60         u32 ccc_ctl;
  61         u32 ccc_ports;
  62         u32 res1[2];
  63         u32 cap2;
  64         u32 res2[30];
  65         u32 bistafr;
  66         u32 bistcr;
  67         u32 bistfctr;
  68         u32 bistsr;
  69         u32 bistdecr;
  70         u32 res3[2];
  71         u32 oobr;
  72         u32 res4[8];
  73         u32 timer1ms;
  74         u32 res5[1];
  75         u32 gparam1r;
  76         u32 gparam2r;
  77         u32 pparamr;
  78         u32 testr;
  79         u32 versionr;
  80         u32 idr;
  81 };
  82
  83 #define MAX_DATA_BYTES_PER_SG  (4 * 1024 * 1024)
  84 #define MAX_BYTES_PER_TRANS (AHCI_MAX_SG * MAX_DATA_BYTES_PER_SG)
  85
  86 #define writel_with_flush(a, b) do { writel(a, b); readl(b); } while (0)
  87
  88 static inline void __iomem *ahci_port_base(void __iomem *base, u32 port)
  89 {
  90         return base + 0x100 + (port * 0x80);
  91 }
  92
  93 static int waiting_for_cmd_completed(u8 *offset,
  94                                         int timeout_msec,
  95                                         u32 sign)
  96 {
  97         int i;
  98         u32 status;
  99
 100         for (i = 0;
 101                 ((status = readl(offset)) & sign) && i < timeout_msec;
 102                 ++i)
 103                 mdelay(1);
 104
 105         return (i < timeout_msec) ? 0 : -1;
 106 }
 107
 108 static int ahci_setup_oobr(struct ahci_uc_priv *uc_priv, int clk)
 109 {
 110         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 111
 112         writel(SATA_HOST_OOBR_WE, &host_mmio->oobr);
 113         writel(0x02060b14, &host_mmio->oobr);
 114
 115         return 0;
 116 }
 117
 118 static int ahci_host_init(struct ahci_uc_priv *uc_priv)
 119 {
 120         u32 tmp, cap_save, num_ports;
 121         int i, j, timeout = 1000;
 122         struct sata_port_regs *port_mmio = NULL;
 123         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 124         int clk = mxc_get_clock(MXC_SATA_CLK);
 125
 126         cap_save = readl(&host_mmio->cap);
 127         cap_save |= SATA_HOST_CAP_SSS;
 128
 129         /* global controller reset */
 130         tmp = readl(&host_mmio->ghc);
 131         if ((tmp & SATA_HOST_GHC_HR) == 0)
 132                 writel_with_flush(tmp | SATA_HOST_GHC_HR, &host_mmio->ghc);
 133
 134         while ((readl(&host_mmio->ghc) & SATA_HOST_GHC_HR) && --timeout)
 135                 ;
 136
 137         if (timeout <= 0) {
 138                 debug("controller reset failed (0x%x)\n", tmp);
 139                 return -1;
 140         }
 141
 142         /* Set timer 1ms */
 143         writel(clk / 1000, &host_mmio->timer1ms);
 144
 145         ahci_setup_oobr(uc_priv, 0);
 146
 147         writel_with_flush(SATA_HOST_GHC_AE, &host_mmio->ghc);
 148         writel(cap_save, &host_mmio->cap);
 149         num_ports = (cap_save & SATA_HOST_CAP_NP_MASK) + 1;
 150         writel_with_flush((1 << num_ports) - 1, &host_mmio->pi);
 151
 152         /*
 153          * Determine which Ports are implemented by the DWC_ahsata,
 154          * by reading the PI register. This bit map value aids the
 155          * software to determine how many Ports are available and
 156          * which Port registers need to be initialized.
 157          */
 158         uc_priv->cap = readl(&host_mmio->cap);
 159         uc_priv->port_map = readl(&host_mmio->pi);
 160
 161         /* Determine how many command slots the HBA supports */
 162         uc_priv->n_ports = (uc_priv->cap & SATA_HOST_CAP_NP_MASK) + 1;
 163
 164         debug("cap 0x%x  port_map 0x%x  n_ports %d\n",
 165                 uc_priv->cap, uc_priv->port_map, uc_priv->n_ports);
 166
 167         for (i = 0; i < uc_priv->n_ports; i++) {
 168                 uc_priv->port[i].port_mmio = ahci_port_base(host_mmio, i);
 169                 port_mmio = uc_priv->port[i].port_mmio;
 170
 171                 /* Ensure that the DWC_ahsata is in idle state */
 172                 tmp = readl(&port_mmio->cmd);
 173
 174                 /*
 175                  * When P#CMD.ST, P#CMD.CR, P#CMD.FRE and P#CMD.FR
 176                  * are all cleared, the Port is in an idle state.
 177                  */
 178                 if (tmp & (SATA_PORT_CMD_CR | SATA_PORT_CMD_FR |
 179                         SATA_PORT_CMD_FRE | SATA_PORT_CMD_ST)) {
 180
 181                         /*
 182                          * System software places a Port into the idle state by
 183                          * clearing P#CMD.ST and waiting for P#CMD.CR to return
 184                          * 0 when read.
 185                          */
 186                         tmp &= ~SATA_PORT_CMD_ST;
 187                         writel_with_flush(tmp, &port_mmio->cmd);
 188
 189                         /*
 190                          * spec says 500 msecs for each bit, so
 191                          * this is slightly incorrect.
 192                          */
 193                         mdelay(500);
 194
 195                         timeout = 1000;
 196                         while ((readl(&port_mmio->cmd) & SATA_PORT_CMD_CR)
 197                                 && --timeout)
 198                                 ;
 199
 200                         if (timeout <= 0) {
 201                                 debug("port reset failed (0x%x)\n", tmp);
 202                                 return -1;
 203                         }
 204                 }
 205
 206                 /* Spin-up device */
 207                 tmp = readl(&port_mmio->cmd);
 208                 writel((tmp | SATA_PORT_CMD_SUD), &port_mmio->cmd);
 209
 210                 /* Wait for spin-up to finish */
 211                 timeout = 1000;
 212                 while (!(readl(&port_mmio->cmd) | SATA_PORT_CMD_SUD)
 213                         && --timeout)
 214                         ;
 215                 if (timeout <= 0) {
 216                         debug("Spin-Up can't finish!\n");
 217                         return -1;
 218                 }
 219
 220                 for (j = 0; j < 100; ++j) {
 221                         mdelay(10);
 222                         tmp = readl(&port_mmio->ssts);
 223                         if (((tmp & SATA_PORT_SSTS_DET_MASK) == 0x3) ||
 224                                 ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x1))
 225                                 break;
 226                 }
 227
 228                 /* Wait for COMINIT bit 26 (DIAG_X) in SERR */
 229                 timeout = 1000;
 230                 while (!(readl(&port_mmio->serr) & SATA_PORT_SERR_DIAG_X)
 231                         && --timeout)
 232                         ;
 233                 if (timeout <= 0) {
 234                         debug("Can't find DIAG_X set!\n");
 235                         return -1;
 236                 }
 237
 238                 /*
 239                  * For each implemented Port, clear the P#SERR
 240                  * register, by writing ones to each implemented\
 241                  * bit location.
 242                  */
 243                 tmp = readl(&port_mmio->serr);
 244                 debug("P#SERR 0x%x\n",
 245                                 tmp);
 246                 writel(tmp, &port_mmio->serr);
 247
 248                 /* Ack any pending irq events for this port */
 249                 tmp = readl(&host_mmio->is);
 250                 debug("IS 0x%x\n", tmp);
 251                 if (tmp)
 252                         writel(tmp, &host_mmio->is);
 253
 254                 writel(1 << i, &host_mmio->is);
 255
 256                 /* set irq mask (enables interrupts) */
 257                 writel(DEF_PORT_IRQ, &port_mmio->ie);
 258
 259                 /* register linkup ports */
 260                 tmp = readl(&port_mmio->ssts);
 261                 debug("Port %d status: 0x%x\n", i, tmp);
 262                 if ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x03)
 263                         uc_priv->link_port_map |= (0x01 << i);
 264         }
 265
 266         tmp = readl(&host_mmio->ghc);
 267         debug("GHC 0x%x\n", tmp);
 268         writel(tmp | SATA_HOST_GHC_IE, &host_mmio->ghc);
 269         tmp = readl(&host_mmio->ghc);
 270         debug("GHC 0x%x\n", tmp);
 271
 272         return 0;
 273 }
 274
 275 static void ahci_print_info(struct ahci_uc_priv *uc_priv)
 276 {
 277         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 278         u32 vers, cap, impl, speed;
 279         const char *speed_s;
 280         const char *scc_s;
 281
 282         vers = readl(&host_mmio->vs);
 283         cap = uc_priv->cap;
 284         impl = uc_priv->port_map;
 285
 286         speed = (cap & SATA_HOST_CAP_ISS_MASK)
 287                 >> SATA_HOST_CAP_ISS_OFFSET;
 288         if (speed == 1)
 289                 speed_s = "1.5";
 290         else if (speed == 2)
 291                 speed_s = "3";
 292         else
 293                 speed_s = "?";
 294
 295         scc_s = "SATA";
 296
 297         printf("AHCI %02x%02x.%02x%02x "
 298                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n",
 299                 (vers >> 24) & 0xff,
 300                 (vers >> 16) & 0xff,
 301                 (vers >> 8) & 0xff,
 302                 vers & 0xff,
 303                 ((cap >> 8) & 0x1f) + 1,
 304                 (cap & 0x1f) + 1,
 305                 speed_s,
 306                 impl,
 307                 scc_s);
 308
 309         printf("flags: "
 310                 "%s%s%s%s%s%s"
 311                 "%s%s%s%s%s%s%s\n",
 312                 cap & (1 << 31) ? "64bit " : "",
 313                 cap & (1 << 30) ? "ncq " : "",
 314                 cap & (1 << 28) ? "ilck " : "",
 315                 cap & (1 << 27) ? "stag " : "",
 316                 cap & (1 << 26) ? "pm " : "",
 317                 cap & (1 << 25) ? "led " : "",
 318                 cap & (1 << 24) ? "clo " : "",
 319                 cap & (1 << 19) ? "nz " : "",
 320                 cap & (1 << 18) ? "only " : "",
 321                 cap & (1 << 17) ? "pmp " : "",
 322                 cap & (1 << 15) ? "pio " : "",
 323                 cap & (1 << 14) ? "slum " : "",
 324                 cap & (1 << 13) ? "part " : "");
 325 }
 326
 327 static int ahci_fill_sg(struct ahci_uc_priv *uc_priv, u8 port,
 328                         unsigned char *buf, int buf_len)
 329 {
 330         struct ahci_ioports *pp = &uc_priv->port[port];
 331         struct ahci_sg *ahci_sg = pp->cmd_tbl_sg;
 332         u32 sg_count, max_bytes;
 333         int i;
 334
 335         max_bytes = MAX_DATA_BYTES_PER_SG;
 336         sg_count = ((buf_len - 1) / max_bytes) + 1;
 337         if (sg_count > AHCI_MAX_SG) {
 338                 printf("Error:Too much sg!\n");
 339                 return -1;
 340         }
 341
 342         for (i = 0; i < sg_count; i++) {
 343                 ahci_sg->addr =
 344                         cpu_to_le32((u32)buf + i * max_bytes);
 345                 ahci_sg->addr_hi = 0;
 346                 ahci_sg->flags_size = cpu_to_le32(0x3fffff &
 347                                         (buf_len < max_bytes
 348                                         ? (buf_len - 1)
 349                                         : (max_bytes - 1)));
 350                 ahci_sg++;
 351                 buf_len -= max_bytes;
 352         }
 353
 354         return sg_count;
 355 }
 356
 357 static void ahci_fill_cmd_slot(struct ahci_ioports *pp, u32 cmd_slot, u32 opts)
 358 {
 359         struct ahci_cmd_hdr *cmd_hdr = (struct ahci_cmd_hdr *)(pp->cmd_slot +
 360                                         AHCI_CMD_SLOT_SZ * cmd_slot);
 361
 362         memset(cmd_hdr, 0, AHCI_CMD_SLOT_SZ);
 363         cmd_hdr->opts = cpu_to_le32(opts);
 364         cmd_hdr->status = 0;
 365         pp->cmd_slot->tbl_addr = cpu_to_le32((u32)pp->cmd_tbl & 0xffffffff);
 366 #ifdef CONFIG_PHYS_64BIT
 367         pp->cmd_slot->tbl_addr_hi =
 368             cpu_to_le32((u32)(((pp->cmd_tbl) >> 16) >> 16));
 369 #endif
 370 }
 371
 372 #define AHCI_GET_CMD_SLOT(c) ((c) ? ffs(c) : 0)
 373
 374 static int ahci_exec_ata_cmd(struct ahci_uc_priv *uc_priv, u8 port,
 375                              struct sata_fis_h2d *cfis, u8 *buf, u32 buf_len,
 376                              s32 is_write)
 377 {
 378         struct ahci_ioports *pp = &uc_priv->port[port];
 379         struct sata_port_regs *port_mmio = pp->port_mmio;
 380         u32 opts;
 381         int sg_count = 0, cmd_slot = 0;
 382
 383         cmd_slot = AHCI_GET_CMD_SLOT(readl(&port_mmio->ci));
 384         if (32 == cmd_slot) {
 385                 printf("Can't find empty command slot!\n");
 386                 return 0;
 387         }
 388
 389         /* Check xfer length */
 390         if (buf_len > MAX_BYTES_PER_TRANS) {
 391                 printf("Max transfer length is %dB\n\r",
 392                         MAX_BYTES_PER_TRANS);
 393                 return 0;
 394         }
 395
 396         memcpy((u8 *)(pp->cmd_tbl), cfis, sizeof(struct sata_fis_h2d));
 397         if (buf && buf_len)
 398                 sg_count = ahci_fill_sg(uc_priv, port, buf, buf_len);
 399         opts = (sizeof(struct sata_fis_h2d) >> 2) | (sg_count << 16);
 400         if (is_write) {
 401                 opts |= 0x40;
 402                 flush_cache((ulong)buf, buf_len);
 403         }
 404         ahci_fill_cmd_slot(pp, cmd_slot, opts);
 405
 406         flush_cache((int)(pp->cmd_slot), AHCI_PORT_PRIV_DMA_SZ);
 407         writel_with_flush(1 << cmd_slot, &port_mmio->ci);
 408
 409         if (waiting_for_cmd_completed((u8 *)&port_mmio->ci, 10000,
 410                                       0x1 << cmd_slot)) {
 411                 printf("timeout exit!\n");
 412                 return -1;
 413         }
 414         invalidate_dcache_range((int)(pp->cmd_slot),
 415                                 (int)(pp->cmd_slot)+AHCI_PORT_PRIV_DMA_SZ);
 416         debug("ahci_exec_ata_cmd: %d byte transferred.\n",
 417               pp->cmd_slot->status);
 418         if (!is_write)
 419                 invalidate_dcache_range((ulong)buf, (ulong)buf+buf_len);
 420
 421         return buf_len;
 422 }
 423
 424 static void ahci_set_feature(struct ahci_uc_priv *uc_priv, u8 port)
 425 {
 426         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 427         struct sata_fis_h2d *cfis = &h2d;
 428
 429         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 430         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 431         cfis->pm_port_c = 1 << 7;
 432         cfis->command = ATA_CMD_SET_FEATURES;
 433         cfis->features = SETFEATURES_XFER;
 434         cfis->sector_count = ffs(uc_priv->udma_mask + 1) + 0x3e;
 435
 436         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, READ_CMD);
 437 }
 438
 439 static int ahci_port_start(struct ahci_uc_priv *uc_priv, u8 port)
 440 {
 441         struct ahci_ioports *pp = &uc_priv->port[port];
 442         struct sata_port_regs *port_mmio = pp->port_mmio;
 443         u32 port_status;
 444         u32 mem;
 445         int timeout = 10000000;
 446
 447         debug("Enter start port: %d\n", port);
 448         port_status = readl(&port_mmio->ssts);
 449         debug("Port %d status: %x\n", port, port_status);
 450         if ((port_status & 0xf) != 0x03) {
 451                 printf("No Link on this port!\n");
 452                 return -1;
 453         }
 454
 455         mem = (u32)malloc(AHCI_PORT_PRIV_DMA_SZ + 1024);
 456         if (!mem) {
 457                 printf("No mem for table!\n");
 458                 return -ENOMEM;
 459         }
 460
 461         mem = (mem + 0x400) & (~0x3ff); /* Aligned to 1024-bytes */
 462         memset((u8 *)mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 463
 464         /*
 465          * First item in chunk of DMA memory: 32-slot command table,
 466          * 32 bytes each in size
 467          */
 468         pp->cmd_slot = (struct ahci_cmd_hdr *)mem;
 469         debug("cmd_slot = 0x%x\n", (unsigned int) pp->cmd_slot);
 470         mem += (AHCI_CMD_SLOT_SZ * DWC_AHSATA_MAX_CMD_SLOTS);
 471
 472         /*
 473          * Second item: Received-FIS area, 256-Byte aligned
 474          */
 475         pp->rx_fis = mem;
 476         mem += AHCI_RX_FIS_SZ;
 477
 478         /*
 479          * Third item: data area for storing a single command
 480          * and its scatter-gather table
 481          */
 482         pp->cmd_tbl = mem;
 483         debug("cmd_tbl_dma = 0x%lx\n", pp->cmd_tbl);
 484
 485         mem += AHCI_CMD_TBL_HDR;
 486
 487         writel_with_flush(0x00004444, &port_mmio->dmacr);
 488         pp->cmd_tbl_sg = (struct ahci_sg *)mem;
 489         writel_with_flush((u32)pp->cmd_slot, &port_mmio->clb);
 490         writel_with_flush(pp->rx_fis, &port_mmio->fb);
 491
 492         /* Enable FRE */
 493         writel_with_flush((SATA_PORT_CMD_FRE | readl(&port_mmio->cmd)),
 494                           &port_mmio->cmd);
 495
 496         /* Wait device ready */
 497         while ((readl(&port_mmio->tfd) & (SATA_PORT_TFD_STS_ERR |
 498                 SATA_PORT_TFD_STS_DRQ | SATA_PORT_TFD_STS_BSY))
 499                 && --timeout)
 500                 ;
 501         if (timeout <= 0) {
 502                 debug("Device not ready for BSY, DRQ and"
 503                         "ERR in TFD!\n");
 504                 return -1;
 505         }
 506
 507         writel_with_flush(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 508                           PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 509                           PORT_CMD_START, &port_mmio->cmd);
 510
 511         debug("Exit start port %d\n", port);
 512
 513         return 0;
 514 }
 515
 516 static void dwc_ahsata_print_info(struct blk_desc *pdev)
 517 {
 518         printf("SATA Device Info:\n\r");
 519         printf("S/N: %s\n\rProduct model number: %s\n\r"
 520                 "Firmware version: %s\n\rCapacity: " LBAFU " sectors\n\r",
 521                 pdev->product, pdev->vendor, pdev->revision, pdev->lba);
 522 }
 523
 524 static void dwc_ahsata_identify(struct ahci_uc_priv *uc_priv, u16 *id)
 525 {
 526         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 527         struct sata_fis_h2d *cfis = &h2d;
 528         u8 port = uc_priv->hard_port_no;
 529
 530         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 531
 532         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 533         cfis->pm_port_c = 0x80; /* is command */
 534         cfis->command = ATA_CMD_ID_ATA;
 535
 536         ahci_exec_ata_cmd(uc_priv, port, cfis, (u8 *)id, ATA_ID_WORDS * 2,
 537                           READ_CMD);
 538         ata_swap_buf_le16(id, ATA_ID_WORDS);
 539 }
 540
 541 static void dwc_ahsata_xfer_mode(struct ahci_uc_priv *uc_priv, u16 *id)
 542 {
 543         uc_priv->pio_mask = id[ATA_ID_PIO_MODES];
 544         uc_priv->udma_mask = id[ATA_ID_UDMA_MODES];
 545         debug("pio %04x, udma %04x\n\r", uc_priv->pio_mask, uc_priv->udma_mask);
 546 }
 547
 548 static u32 dwc_ahsata_rw_cmd(struct ahci_uc_priv *uc_priv, u32 start,
 549                              u32 blkcnt, u8 *buffer, int is_write)
 550 {
 551         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 552         struct sata_fis_h2d *cfis = &h2d;
 553         u8 port = uc_priv->hard_port_no;
 554         u32 block;
 555
 556         block = start;
 557
 558         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 559
 560         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 561         cfis->pm_port_c = 0x80; /* is command */
 562         cfis->command = (is_write) ? ATA_CMD_WRITE : ATA_CMD_READ;
 563         cfis->device = ATA_LBA;
 564
 565         cfis->device |= (block >> 24) & 0xf;
 566         cfis->lba_high = (block >> 16) & 0xff;
 567         cfis->lba_mid = (block >> 8) & 0xff;
 568         cfis->lba_low = block & 0xff;
 569         cfis->sector_count = (u8)(blkcnt & 0xff);
 570
 571         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 572                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 573                 return blkcnt;
 574         else
 575                 return 0;
 576 }
 577
 578 static void dwc_ahsata_flush_cache(struct ahci_uc_priv *uc_priv)
 579 {
 580         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 581         struct sata_fis_h2d *cfis = &h2d;
 582         u8 port = uc_priv->hard_port_no;
 583
 584         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 585
 586         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 587         cfis->pm_port_c = 0x80; /* is command */
 588         cfis->command = ATA_CMD_FLUSH;
 589
 590         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 591 }
 592
 593 static u32 dwc_ahsata_rw_cmd_ext(struct ahci_uc_priv *uc_priv, u32 start,
 594                                  lbaint_t blkcnt, u8 *buffer, int is_write)
 595 {
 596         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 597         struct sata_fis_h2d *cfis = &h2d;
 598         u8 port = uc_priv->hard_port_no;
 599         u64 block;
 600
 601         block = (u64)start;
 602
 603         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 604
 605         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 606         cfis->pm_port_c = 0x80; /* is command */
 607
 608         cfis->command = (is_write) ? ATA_CMD_WRITE_EXT
 609                                  : ATA_CMD_READ_EXT;
 610
 611         cfis->lba_high_exp = (block >> 40) & 0xff;
 612         cfis->lba_mid_exp = (block >> 32) & 0xff;
 613         cfis->lba_low_exp = (block >> 24) & 0xff;
 614         cfis->lba_high = (block >> 16) & 0xff;
 615         cfis->lba_mid = (block >> 8) & 0xff;
 616         cfis->lba_low = block & 0xff;
 617         cfis->device = ATA_LBA;
 618         cfis->sector_count_exp = (blkcnt >> 8) & 0xff;
 619         cfis->sector_count = blkcnt & 0xff;
 620
 621         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 622                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 623                 return blkcnt;
 624         else
 625                 return 0;
 626 }
 627
 628 static void dwc_ahsata_flush_cache_ext(struct ahci_uc_priv *uc_priv)
 629 {
 630         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 631         struct sata_fis_h2d *cfis = &h2d;
 632         u8 port = uc_priv->hard_port_no;
 633
 634         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 635
 636         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 637         cfis->pm_port_c = 0x80; /* is command */
 638         cfis->command = ATA_CMD_FLUSH_EXT;
 639
 640         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 641 }
 642
 643 static void dwc_ahsata_init_wcache(struct ahci_uc_priv *uc_priv, u16 *id)
 644 {
 645         if (ata_id_has_wcache(id) && ata_id_wcache_enabled(id))
 646                 uc_priv->flags |= SATA_FLAG_WCACHE;
 647         if (ata_id_has_flush(id))
 648                 uc_priv->flags |= SATA_FLAG_FLUSH;
 649         if (ata_id_has_flush_ext(id))
 650                 uc_priv->flags |= SATA_FLAG_FLUSH_EXT;
 651 }
 652
 653 static u32 ata_low_level_rw_lba48(struct ahci_uc_priv *uc_priv, u32 blknr,
 654                                   lbaint_t blkcnt, const void *buffer,
 655                                   int is_write)
 656 {
 657         u32 start, blks;
 658         u8 *addr;
 659         int max_blks;
 660
 661         start = blknr;
 662         blks = blkcnt;
 663         addr = (u8 *)buffer;
 664
 665         max_blks = ATA_MAX_SECTORS_LBA48;
 666
 667         do {
 668                 if (blks > max_blks) {
 669                         if (max_blks != dwc_ahsata_rw_cmd_ext(uc_priv, start,
 670                                                               max_blks, addr,
 671                                                               is_write))
 672                                 return 0;
 673                         start += max_blks;
 674                         blks -= max_blks;
 675                         addr += ATA_SECT_SIZE * max_blks;
 676                 } else {
 677                         if (blks != dwc_ahsata_rw_cmd_ext(uc_priv, start, blks,
 678                                                           addr, is_write))
 679                                 return 0;
 680                         start += blks;
 681                         blks = 0;
 682                         addr += ATA_SECT_SIZE * blks;
 683                 }
 684         } while (blks != 0);
 685
 686         return blkcnt;
 687 }
 688
 689 static u32 ata_low_level_rw_lba28(struct ahci_uc_priv *uc_priv, u32 blknr,
 690                                   lbaint_t blkcnt, const void *buffer,
 691                                   int is_write)
 692 {
 693         u32 start, blks;
 694         u8 *addr;
 695         int max_blks;
 696
 697         start = blknr;
 698         blks = blkcnt;
 699         addr = (u8 *)buffer;
 700
 701         max_blks = ATA_MAX_SECTORS;
 702         do {
 703                 if (blks > max_blks) {
 704                         if (max_blks != dwc_ahsata_rw_cmd(uc_priv, start,
 705                                                           max_blks, addr,
 706                                                           is_write))
 707                                 return 0;
 708                         start += max_blks;
 709                         blks -= max_blks;
 710                         addr += ATA_SECT_SIZE * max_blks;
 711                 } else {
 712                         if (blks != dwc_ahsata_rw_cmd(uc_priv, start, blks,
 713                                                       addr, is_write))
 714                                 return 0;
 715                         start += blks;
 716                         blks = 0;
 717                         addr += ATA_SECT_SIZE * blks;
 718                 }
 719         } while (blks != 0);
 720
 721         return blkcnt;
 722 }
 723
 724 static int dwc_ahci_start_ports(struct ahci_uc_priv *uc_priv)
 725 {
 726         u32 linkmap;
 727         int i;
 728
 729         linkmap = uc_priv->link_port_map;
 730
 731         if (0 == linkmap) {
 732                 printf("No port device detected!\n");
 733                 return -ENXIO;
 734         }
 735
 736         for (i = 0; i < uc_priv->n_ports; i++) {
 737                 if ((linkmap >> i) && ((linkmap >> i) & 0x01)) {
 738                         if (ahci_port_start(uc_priv, (u8)i)) {
 739                                 printf("Can not start port %d\n", i);
 740                                 return 1;
 741                         }
 742                         uc_priv->hard_port_no = i;
 743                         break;
 744                 }
 745         }
 746
 747         return 0;
 748 }
 749
 750 static int dwc_ahsata_scan_common(struct ahci_uc_priv *uc_priv,
 751                                   struct blk_desc *pdev)
 752 {
 753         u8 serial[ATA_ID_SERNO_LEN + 1] = { 0 };
 754         u8 firmware[ATA_ID_FW_REV_LEN + 1] = { 0 };
 755         u8 product[ATA_ID_PROD_LEN + 1] = { 0 };
 756         u8 port = uc_priv->hard_port_no;
 757         ALLOC_CACHE_ALIGN_BUFFER(u16, id, ATA_ID_WORDS);
 758
 759         /* Identify device to get information */
 760         dwc_ahsata_identify(uc_priv, id);
 761
 762         /* Serial number */
 763         ata_id_c_string(id, serial, ATA_ID_SERNO, sizeof(serial));
 764         memcpy(pdev->product, serial, sizeof(serial));
 765
 766         /* Firmware version */
 767         ata_id_c_string(id, firmware, ATA_ID_FW_REV, sizeof(firmware));
 768         memcpy(pdev->revision, firmware, sizeof(firmware));
 769
 770         /* Product model */
 771         ata_id_c_string(id, product, ATA_ID_PROD, sizeof(product));
 772         memcpy(pdev->vendor, product, sizeof(product));
 773
 774         /* Total sectors */
 775         pdev->lba = ata_id_n_sectors(id);
 776
 777         pdev->type = DEV_TYPE_HARDDISK;
 778         pdev->blksz = ATA_SECT_SIZE;
 779         pdev->lun = 0;
 780
 781         /* Check if support LBA48 */
 782         if (ata_id_has_lba48(id)) {
 783                 pdev->lba48 = 1;
 784                 debug("Device support LBA48\n\r");
 785         }
 786
 787         /* Get the NCQ queue depth from device */
 788         uc_priv->flags &= (~SATA_FLAG_Q_DEP_MASK);
 789         uc_priv->flags |= ata_id_queue_depth(id);
 790
 791         /* Get the xfer mode from device */
 792         dwc_ahsata_xfer_mode(uc_priv, id);
 793
 794         /* Get the write cache status from device */
 795         dwc_ahsata_init_wcache(uc_priv, id);
 796
 797         /* Set the xfer mode to highest speed */
 798         ahci_set_feature(uc_priv, port);
 799
 800         dwc_ahsata_print_info(pdev);
 801
 802         return 0;
 803 }
 804
 805 /*
 806  * SATA interface between low level driver and command layer
 807  */
 808 static ulong sata_read_common(struct ahci_uc_priv *uc_priv,
 809                               struct blk_desc *desc, ulong blknr,
 810                               lbaint_t blkcnt, void *buffer)
 811 {
 812         u32 rc;
 813
 814         if (desc->lba48)
 815                 rc = ata_low_level_rw_lba48(uc_priv, blknr, blkcnt, buffer,
 816                                             READ_CMD);
 817         else
 818                 rc = ata_low_level_rw_lba28(uc_priv, blknr, blkcnt, buffer,
 819                                             READ_CMD);
 820
 821         return rc;
 822 }
 823
 824 static ulong sata_write_common(struct ahci_uc_priv *uc_priv,
 825                                struct blk_desc *desc, ulong blknr,
 826                                lbaint_t blkcnt, const void *buffer)
 827 {
 828         u32 rc;
 829         u32 flags = uc_priv->flags;
 830
 831         if (desc->lba48) {
 832                 rc = ata_low_level_rw_lba48(uc_priv, blknr, blkcnt, buffer,
 833                                             WRITE_CMD);
 834                 if ((flags & SATA_FLAG_WCACHE) && (flags & SATA_FLAG_FLUSH_EXT))
 835                         dwc_ahsata_flush_cache_ext(uc_priv);
 836         } else {
 837                 rc = ata_low_level_rw_lba28(uc_priv, blknr, blkcnt, buffer,
 838                                             WRITE_CMD);
 839                 if ((flags & SATA_FLAG_WCACHE) && (flags & SATA_FLAG_FLUSH))
 840                         dwc_ahsata_flush_cache(uc_priv);
 841         }
 842
 843         return rc;
 844 }
 845
 846 #if !CONFIG_IS_ENABLED(AHCI)
 847 static int ahci_init_one(int pdev)
 848 {
 849         int rc;
 850         struct ahci_uc_priv *uc_priv = NULL;
 851
 852         uc_priv = malloc(sizeof(struct ahci_uc_priv));
 853         if (!uc_priv)
 854                 return -ENOMEM;
 855
 856         memset(uc_priv, 0, sizeof(struct ahci_uc_priv));
 857         uc_priv->dev = pdev;
 858
 859         uc_priv->host_flags = ATA_FLAG_SATA
 860                                 | ATA_FLAG_NO_LEGACY
 861                                 | ATA_FLAG_MMIO
 862                                 | ATA_FLAG_PIO_DMA
 863                                 | ATA_FLAG_NO_ATAPI;
 864
 865         uc_priv->mmio_base = (void __iomem *)CONFIG_DWC_AHSATA_BASE_ADDR;
 866
 867         /* initialize adapter */
 868         rc = ahci_host_init(uc_priv);
 869         if (rc)
 870                 goto err_out;
 871
 872         ahci_print_info(uc_priv);
 873
 874         /* Save the uc_private struct to block device struct */
 875         sata_dev_desc[pdev].priv = uc_priv;
 876
 877         return 0;
 878
 879 err_out:
 880         if (uc_priv)
 881                 free(uc_priv);
 882         return rc;
 883 }
 884
 885 int init_sata(int dev)
 886 {
 887         struct ahci_uc_priv *uc_priv = NULL;
 888
 889 #if defined(CONFIG_MX6)
 890         if (!is_mx6dq() && !is_mx6dqp())
 891                 return 1;
 892 #endif
 893         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 894                 printf("The sata index %d is out of ranges\n\r", dev);
 895                 return -1;
 896         }
 897
 898         ahci_init_one(dev);
 899
 900         uc_priv = sata_dev_desc[dev].priv;
 901
 902         return dwc_ahci_start_ports(uc_priv) ? 1 : 0;
 903 }
 904
 905 int reset_sata(int dev)
 906 {
 907         struct ahci_uc_priv *uc_priv;
 908         struct sata_host_regs *host_mmio;
 909
 910         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 911                 printf("The sata index %d is out of ranges\n\r", dev);
 912                 return -1;
 913         }
 914
 915         uc_priv = sata_dev_desc[dev].priv;
 916         if (NULL == uc_priv)
 917                 /* not initialized, so nothing to reset */
 918                 return 0;
 919
 920         host_mmio = uc_priv->mmio_base;
 921         setbits_le32(&host_mmio->ghc, SATA_HOST_GHC_HR);
 922         while (readl(&host_mmio->ghc) & SATA_HOST_GHC_HR)
 923                 udelay(100);
 924
 925         free(uc_priv);
 926         memset(&sata_dev_desc[dev], 0, sizeof(struct blk_desc));
 927
 928         return 0;
 929 }
 930
 931 int sata_port_status(int dev, int port)
 932 {
 933         struct sata_port_regs *port_mmio;
 934         struct ahci_uc_priv *uc_priv = NULL;
 935
 936         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1))
 937                 return -EINVAL;
 938
 939         if (sata_dev_desc[dev].priv == NULL)
 940                 return -ENODEV;
 941
 942         uc_priv = sata_dev_desc[dev].priv;
 943         port_mmio = uc_priv->port[port].port_mmio;
 944
 945         return readl(&port_mmio->ssts) & SATA_PORT_SSTS_DET_MASK;
 946 }
 947
 948 /*
 949  * SATA interface between low level driver and command layer
 950  */
 951 ulong sata_read(int dev, ulong blknr, lbaint_t blkcnt, void *buffer)
 952 {
 953         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 954
 955         return sata_read_common(uc_priv, &sata_dev_desc[dev], blknr, blkcnt,
 956                                 buffer);
 957 }
 958
 959 ulong sata_write(int dev, ulong blknr, lbaint_t blkcnt, const void *buffer)
 960 {
 961         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 962
 963         return sata_write_common(uc_priv, &sata_dev_desc[dev], blknr, blkcnt,
 964                                  buffer);
 965 }
 966
 967 int scan_sata(int dev)
 968 {
 969         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 970         struct blk_desc *pdev = &sata_dev_desc[dev];
 971
 972         return dwc_ahsata_scan_common(uc_priv, pdev);
 973 }
 974 #endif /* CONFIG_IS_ENABLED(AHCI) */
 975
 976 #if CONFIG_IS_ENABLED(AHCI)
 977
 978 int dwc_ahsata_port_status(struct udevice *dev, int port)
 979 {
 980         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
 981         struct sata_port_regs *port_mmio;
 982
 983         port_mmio = uc_priv->port[port].port_mmio;
 984         return readl(&port_mmio->ssts) & SATA_PORT_SSTS_DET_MASK ? 0 : -ENXIO;
 985 }
 986
 987 int dwc_ahsata_bus_reset(struct udevice *dev)
 988 {
 989         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
 990         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 991
 992         setbits_le32(&host_mmio->ghc, SATA_HOST_GHC_HR);
 993         while (readl(&host_mmio->ghc) & SATA_HOST_GHC_HR)
 994                 udelay(100);
 995
 996         return 0;
 997 }
 998
 999 int dwc_ahsata_scan(struct udevice *dev)
1000 {
1001         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
1002         struct blk_desc *desc;
1003         struct udevice *blk;
1004         int ret;
1005
1006         /*
1007         * Create only one block device and do detection
1008         * to make sure that there won't be a lot of
1009         * block devices created
1010         */
1011         device_find_first_child(dev, &blk);
1012         if (!blk) {
1013                 ret = blk_create_devicef(dev, "dwc_ahsata_blk", "blk",
1014                                          IF_TYPE_SATA, -1, 512, 0, &blk);
1015                 if (ret) {
1016                         debug("Can't create device\n");
1017                         return ret;
1018                 }
1019         }
1020
1021         desc = dev_get_uclass_platdata(blk);
1022         ret = dwc_ahsata_scan_common(uc_priv, desc);
1023         if (ret) {
1024                 debug("%s: Failed to scan bus\n", __func__);
1025                 return ret;
1026         }
1027
1028         return 0;
1029 }
1030
1031 int dwc_ahsata_probe(struct udevice *dev)
1032 {
1033         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
1034         int ret;
1035
1036 #if defined(CONFIG_MX6)
1037         setup_sata();
1038 #endif
1039         uc_priv->host_flags = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
1040                         ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA | ATA_FLAG_NO_ATAPI;
1041         uc_priv->mmio_base = (void __iomem *)dev_read_addr(dev);
1042
1043         /* initialize adapter */
1044         ret = ahci_host_init(uc_priv);
1045         if (ret)
1046                 return ret;
1047
1048         ahci_print_info(uc_priv);
1049
1050         return dwc_ahci_start_ports(uc_priv);
1051 }
1052
1053 static ulong dwc_ahsata_read(struct udevice *blk, lbaint_t blknr,
1054                              lbaint_t blkcnt, void *buffer)
1055 {
1056         struct blk_desc *desc = dev_get_uclass_platdata(blk);
1057         struct udevice *dev = dev_get_parent(blk);
1058         struct ahci_uc_priv *uc_priv;
1059
1060         uc_priv = dev_get_uclass_priv(dev);
1061         return sata_read_common(uc_priv, desc, blknr, blkcnt, buffer);
1062 }
1063
1064 static ulong dwc_ahsata_write(struct udevice *blk, lbaint_t blknr,
1065                               lbaint_t blkcnt, const void *buffer)
1066 {
1067         struct blk_desc *desc = dev_get_uclass_platdata(blk);
1068         struct udevice *dev = dev_get_parent(blk);
1069         struct ahci_uc_priv *uc_priv;
1070
1071         uc_priv = dev_get_uclass_priv(dev);
1072         return sata_write_common(uc_priv, desc, blknr, blkcnt, buffer);
1073 }
1074
1075 static const struct blk_ops dwc_ahsata_blk_ops = {
1076         .read   = dwc_ahsata_read,
1077         .write  = dwc_ahsata_write,
1078 };
1079
1080 U_BOOT_DRIVER(dwc_ahsata_blk) = {
1081         .name           = "dwc_ahsata_blk",
1082         .id             = UCLASS_BLK,
1083         .ops            = &dwc_ahsata_blk_ops,
1084 };
1085
1086 #if CONFIG_IS_ENABLED(DWC_AHSATA_AHCI)
1087 struct ahci_ops dwc_ahsata_ahci_ops = {
1088         .port_status = dwc_ahsata_port_status,
1089         .reset       = dwc_ahsata_bus_reset,
1090         .scan        = dwc_ahsata_scan,
1091 };
1092
1093 static const struct udevice_id dwc_ahsata_ahci_ids[] = {
1094         { .compatible = "fsl,imx6q-ahci" },
1095         { }
1096 };
1097
1098 U_BOOT_DRIVER(dwc_ahsata_ahci) = {
1099         .name     = "dwc_ahsata_ahci",
1100         .id       = UCLASS_AHCI,
1101         .of_match = dwc_ahsata_ahci_ids,
1102         .ops      = &dwc_ahsata_ahci_ops,
1103         .probe    = dwc_ahsata_probe,
1104 };
1105 #endif
1106 #endif