board/xilinx/zynq/zynq-zybo/ps7_init_gpl.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (c) Xilinx, Inc.
   4  */
   5
   6 #include <asm/arch/ps7_init_gpl.h>
   7
   8 unsigned long ps7_pll_init_data_3_0[] = {
   9         /* START: top */
  10         /* .. START: SLCR SETTINGS */
  11         /* .. UNLOCK_KEY = 0XDF0D */
  12         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
  13         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
  14         /* .. */
  15         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
  16         /* .. FINISH: SLCR SETTINGS */
  17         /* .. START: PLL SLCR REGISTERS */
  18         /* .. .. START: ARM PLL INIT */
  19         /* .. .. PLL_RES = 0xc */
  20         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
  21         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
  22         /* .. .. PLL_CP = 0x2 */
  23         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
  24         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
  25         /* .. .. LOCK_CNT = 0x177 */
  26         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
  27         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
  28         /* .. .. */
  29         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
  30         /* .. .. .. START: UPDATE FB_DIV */
  31         /* .. .. .. PLL_FDIV = 0x1a */
  32         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
  33         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
  34         /* .. .. .. */
  35         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
  36         /* .. .. .. FINISH: UPDATE FB_DIV */
  37         /* .. .. .. START: BY PASS PLL */
  38         /* .. .. .. PLL_BYPASS_FORCE = 1 */
  39         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
  40         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
  41         /* .. .. .. */
  42         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
  43         /* .. .. .. FINISH: BY PASS PLL */
  44         /* .. .. .. START: ASSERT RESET */
  45         /* .. .. .. PLL_RESET = 1 */
  46         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
  47         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
  48         /* .. .. .. */
  49         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
  50         /* .. .. .. FINISH: ASSERT RESET */
  51         /* .. .. .. START: DEASSERT RESET */
  52         /* .. .. .. PLL_RESET = 0 */
  53         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
  54         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
  55         /* .. .. .. */
  56         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
  57         /* .. .. .. FINISH: DEASSERT RESET */
  58         /* .. .. .. START: CHECK PLL STATUS */
  59         /* .. .. .. ARM_PLL_LOCK = 1 */
  60         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
  61         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
  62         /* .. .. .. */
  63         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  64         /* .. .. .. FINISH: CHECK PLL STATUS */
  65         /* .. .. .. START: REMOVE PLL BY PASS */
  66         /* .. .. .. PLL_BYPASS_FORCE = 0 */
  67         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
  68         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
  69         /* .. .. .. */
  70         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
  71         /* .. .. .. FINISH: REMOVE PLL BY PASS */
  72         /* .. .. .. SRCSEL = 0x0 */
  73         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
  74         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
  75         /* .. .. .. DIVISOR = 0x2 */
  76         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
  77         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
  78         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
  79         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
  80         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
  81         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
  82         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
  83         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
  84         /* .. .. .. CPU_2XCLKACT = 0x1 */
  85         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
  86         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
  87         /* .. .. .. CPU_1XCLKACT = 0x1 */
  88         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
  89         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
  90         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
  91         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
  92         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
  93         /* .. .. .. */
  94         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
  95         /* .. .. FINISH: ARM PLL INIT */
  96         /* .. .. START: DDR PLL INIT */
  97         /* .. .. PLL_RES = 0xc */
  98         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
  99         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
 100         /* .. .. PLL_CP = 0x2 */
 101         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
 102         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 103         /* .. .. LOCK_CNT = 0x1db */
 104         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
 105         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
 106         /* .. .. */
 107         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
 108         /* .. .. .. START: UPDATE FB_DIV */
 109         /* .. .. .. PLL_FDIV = 0x15 */
 110         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
 111         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
 112         /* .. .. .. */
 113         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
 114         /* .. .. .. FINISH: UPDATE FB_DIV */
 115         /* .. .. .. START: BY PASS PLL */
 116         /* .. .. .. PLL_BYPASS_FORCE = 1 */
 117         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
 118         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
 119         /* .. .. .. */
 120         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
 121         /* .. .. .. FINISH: BY PASS PLL */
 122         /* .. .. .. START: ASSERT RESET */
 123         /* .. .. .. PLL_RESET = 1 */
 124         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
 125         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 126         /* .. .. .. */
 127         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
 128         /* .. .. .. FINISH: ASSERT RESET */
 129         /* .. .. .. START: DEASSERT RESET */
 130         /* .. .. .. PLL_RESET = 0 */
 131         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
 132         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 133         /* .. .. .. */
 134         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
 135         /* .. .. .. FINISH: DEASSERT RESET */
 136         /* .. .. .. START: CHECK PLL STATUS */
 137         /* .. .. .. DDR_PLL_LOCK = 1 */
 138         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
 139         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 140         /* .. .. .. */
 141         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
 142         /* .. .. .. FINISH: CHECK PLL STATUS */
 143         /* .. .. .. START: REMOVE PLL BY PASS */
 144         /* .. .. .. PLL_BYPASS_FORCE = 0 */
 145         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
 146         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 147         /* .. .. .. */
 148         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
 149         /* .. .. .. FINISH: REMOVE PLL BY PASS */
 150         /* .. .. .. DDR_3XCLKACT = 0x1 */
 151         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
 152         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 153         /* .. .. .. DDR_2XCLKACT = 0x1 */
 154         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
 155         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 156         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
 157         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
 158         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
 159         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
 160         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
 161         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
 162         /* .. .. .. */
 163         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
 164         /* .. .. FINISH: DDR PLL INIT */
 165         /* .. .. START: IO PLL INIT */
 166         /* .. .. PLL_RES = 0xc */
 167         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
 168         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
 169         /* .. .. PLL_CP = 0x2 */
 170         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
 171         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 172         /* .. .. LOCK_CNT = 0x1f4 */
 173         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
 174         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
 175         /* .. .. */
 176         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
 177         /* .. .. .. START: UPDATE FB_DIV */
 178         /* .. .. .. PLL_FDIV = 0x14 */
 179         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
 180         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
 181         /* .. .. .. */
 182         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
 183         /* .. .. .. FINISH: UPDATE FB_DIV */
 184         /* .. .. .. START: BY PASS PLL */
 185         /* .. .. .. PLL_BYPASS_FORCE = 1 */
 186         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
 187         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
 188         /* .. .. .. */
 189         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
 190         /* .. .. .. FINISH: BY PASS PLL */
 191         /* .. .. .. START: ASSERT RESET */
 192         /* .. .. .. PLL_RESET = 1 */
 193         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
 194         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 195         /* .. .. .. */
 196         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
 197         /* .. .. .. FINISH: ASSERT RESET */
 198         /* .. .. .. START: DEASSERT RESET */
 199         /* .. .. .. PLL_RESET = 0 */
 200         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
 201         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 202         /* .. .. .. */
 203         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
 204         /* .. .. .. FINISH: DEASSERT RESET */
 205         /* .. .. .. START: CHECK PLL STATUS */
 206         /* .. .. .. IO_PLL_LOCK = 1 */
 207         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
 208         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
 209         /* .. .. .. */
 210         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
 211         /* .. .. .. FINISH: CHECK PLL STATUS */
 212         /* .. .. .. START: REMOVE PLL BY PASS */
 213         /* .. .. .. PLL_BYPASS_FORCE = 0 */
 214         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
 215         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 216         /* .. .. .. */
 217         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
 218         /* .. .. .. FINISH: REMOVE PLL BY PASS */
 219         /* .. .. FINISH: IO PLL INIT */
 220         /* .. FINISH: PLL SLCR REGISTERS */
 221         /* .. START: LOCK IT BACK */
 222         /* .. LOCK_KEY = 0X767B */
 223         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
 224         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
 225         /* .. */
 226         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
 227         /* .. FINISH: LOCK IT BACK */
 228         /* FINISH: top */
 229         /* */
 230         EMIT_EXIT(),
 231
 232         /* */
 233 };
 234
 235 unsigned long ps7_clock_init_data_3_0[] = {
 236         /* START: top */
 237         /* .. START: SLCR SETTINGS */
 238         /* .. UNLOCK_KEY = 0XDF0D */
 239         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
 240         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
 241         /* .. */
 242         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
 243         /* .. FINISH: SLCR SETTINGS */
 244         /* .. START: CLOCK CONTROL SLCR REGISTERS */
 245         /* .. CLKACT = 0x1 */
 246         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
 247         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 248         /* .. DIVISOR0 = 0x34 */
 249         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
 250         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
 251         /* .. DIVISOR1 = 0x2 */
 252         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
 253         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
 254         /* .. */
 255         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
 256         /* .. CLKACT = 0x1 */
 257         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
 258         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 259         /* .. SRCSEL = 0x0 */
 260         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
 261         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 262         /* .. */
 263         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
 264         /* .. CLKACT = 0x1 */
 265         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
 266         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 267         /* .. SRCSEL = 0x0 */
 268         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
 269         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
 270         /* .. DIVISOR = 0x8 */
 271         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
 272         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
 273         /* .. DIVISOR1 = 0x1 */
 274         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
 275         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 276         /* .. */
 277         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
 278         /* .. CLKACT = 0x1 */
 279         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
 280         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 281         /* .. SRCSEL = 0x0 */
 282         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
 283         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 284         /* .. DIVISOR = 0x5 */
 285         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
 286         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 287         /* .. */
 288         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
 289         /* .. CLKACT0 = 0x1 */
 290         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
 291         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 292         /* .. CLKACT1 = 0x0 */
 293         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
 294         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 295         /* .. SRCSEL = 0x0 */
 296         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
 297         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 298         /* .. DIVISOR = 0x14 */
 299         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
 300         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
 301         /* .. */
 302         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
 303         /* .. CLKACT0 = 0x0 */
 304         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
 305         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 306         /* .. CLKACT1 = 0x1 */
 307         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
 308         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 309         /* .. SRCSEL = 0x0 */
 310         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
 311         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 312         /* .. DIVISOR = 0xa */
 313         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
 314         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
 315         /* .. */
 316         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
 317         /* .. .. START: TRACE CLOCK */
 318         /* .. .. FINISH: TRACE CLOCK */
 319         /* .. .. CLKACT = 0x1 */
 320         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
 321         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 322         /* .. .. SRCSEL = 0x0 */
 323         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
 324         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 325         /* .. .. DIVISOR = 0x5 */
 326         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
 327         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 328         /* .. .. */
 329         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
 330         /* .. .. SRCSEL = 0x0 */
 331         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
 332         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 333         /* .. .. DIVISOR0 = 0xa */
 334         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
 335         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
 336         /* .. .. DIVISOR1 = 0x1 */
 337         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
 338         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 339         /* .. .. */
 340         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
 341         /* .. .. SRCSEL = 0x0 */
 342         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
 343         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 344         /* .. .. DIVISOR0 = 0x7 */
 345         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
 346         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
 347         /* .. .. DIVISOR1 = 0x1 */
 348         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
 349         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 350         /* .. .. */
 351         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
 352         /* .. .. SRCSEL = 0x0 */
 353         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
 354         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 355         /* .. .. DIVISOR0 = 0x5 */
 356         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
 357         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 358         /* .. .. DIVISOR1 = 0x1 */
 359         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
 360         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 361         /* .. .. */
 362         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
 363         /* .. .. SRCSEL = 0x0 */
 364         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
 365         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 366         /* .. .. DIVISOR0 = 0x14 */
 367         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
 368         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
 369         /* .. .. DIVISOR1 = 0x1 */
 370         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
 371         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 372         /* .. .. */
 373         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
 374         /* .. .. CLK_621_TRUE = 0x1 */
 375         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
 376         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 377         /* .. .. */
 378         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
 379         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
 380         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
 381         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 382         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
 383         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
 384         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
 385         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
 386         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
 387         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
 388         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
 389         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
 390         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
 391         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
 392         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
 393         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
 394         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
 395         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
 396         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
 397         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
 398         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
 399         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
 400         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
 401         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
 402         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
 403         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
 404         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
 405         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 406         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
 407         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
 408         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 409         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
 410         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
 411         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
 412         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
 413         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
 414         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
 415         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
 416         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
 417         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
 418         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
 419         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
 420         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
 421         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
 422         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
 423         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
 424         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
 425         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
 426         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
 427         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
 428         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
 429         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
 430         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
 431         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
 432         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
 433         /* .. .. */
 434         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
 435         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
 436         /* .. START: THIS SHOULD BE BLANK */
 437         /* .. FINISH: THIS SHOULD BE BLANK */
 438         /* .. START: LOCK IT BACK */
 439         /* .. LOCK_KEY = 0X767B */
 440         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
 441         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
 442         /* .. */
 443         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
 444         /* .. FINISH: LOCK IT BACK */
 445         /* FINISH: top */
 446         /* */
 447         EMIT_EXIT(),
 448
 449         /* */
 450 };
 451
 452 unsigned long ps7_ddr_init_data_3_0[] = {
 453         /* START: top */
 454         /* .. START: DDR INITIALIZATION */
 455         /* .. .. START: LOCK DDR */
 456         /* .. .. reg_ddrc_soft_rstb = 0 */
 457         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
 458         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 459         /* .. .. reg_ddrc_powerdown_en = 0x0 */
 460         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
 461         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 462         /* .. .. reg_ddrc_data_bus_width = 0x0 */
 463         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
 464         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
 465         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
 466         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
 467         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
 468         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
 469         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
 470         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
 471         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
 472         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
 473         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
 474         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
 475         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
 476         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 477         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
 478         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
 479         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 480         /* .. .. */
 481         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
 482         /* .. .. FINISH: LOCK DDR */
 483         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
 484         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
 485         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
 486         /* .. .. reserved_reg_ddrc_active_ranks = 0x1 */
 487         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
 488         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
 489         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
 490         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
 491         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
 492         /* .. .. */
 493         EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU, 0x0000107FU),
 494         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
 495         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
 496         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
 497         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
 498         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
 499         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
 500         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
 501         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
 502         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
 503         /* .. .. */
 504         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
 505         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
 506         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
 507         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
 508         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
 509         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
 510         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
 511         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
 512         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
 513         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
 514         /* .. .. */
 515         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
 516         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
 517         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
 518         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
 519         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
 520         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
 521         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
 522         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
 523         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
 524         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
 525         /* .. .. */
 526         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
 527         /* .. .. reg_ddrc_t_rc = 0x1a */
 528         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
 529         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
 530         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
 531         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
 532         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
 533         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
 534         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
 535         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
 536         /* .. .. */
 537         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
 538         /* .. .. reg_ddrc_wr2pre = 0x12 */
 539         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
 540         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
 541         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
 542         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
 543         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
 544         /* .. .. reg_ddrc_t_faw = 0x15 */
 545         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
 546         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
 547         /* .. .. reg_ddrc_t_ras_max = 0x23 */
 548         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
 549         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
 550         /* .. .. reg_ddrc_t_ras_min = 0x13 */
 551         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
 552         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
 553         /* .. .. reg_ddrc_t_cke = 0x4 */
 554         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
 555         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
 556         /* .. .. */
 557         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
 558         /* .. .. reg_ddrc_write_latency = 0x5 */
 559         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
 560         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
 561         /* .. .. reg_ddrc_rd2wr = 0x7 */
 562         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
 563         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
 564         /* .. .. reg_ddrc_wr2rd = 0xe */
 565         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
 566         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
 567         /* .. .. reg_ddrc_t_xp = 0x4 */
 568         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
 569         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
 570         /* .. .. reg_ddrc_pad_pd = 0x0 */
 571         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
 572         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
 573         /* .. .. reg_ddrc_rd2pre = 0x4 */
 574         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
 575         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
 576         /* .. .. reg_ddrc_t_rcd = 0x7 */
 577         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
 578         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
 579         /* .. .. */
 580         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
 581         /* .. .. reg_ddrc_t_ccd = 0x4 */
 582         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
 583         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
 584         /* .. .. reg_ddrc_t_rrd = 0x6 */
 585         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
 586         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
 587         /* .. .. reg_ddrc_refresh_margin = 0x2 */
 588         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
 589         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 590         /* .. .. reg_ddrc_t_rp = 0x7 */
 591         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
 592         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
 593         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
 594         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
 595         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
 596         /* .. .. reg_ddrc_mobile = 0x0 */
 597         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
 598         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
 599         /* .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 */
 600         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
 601         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
 602         /* .. .. reg_ddrc_read_latency = 0x7 */
 603         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
 604         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
 605         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
 606         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
 607         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
 608         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
 609         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
 610         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
 611         /* .. .. */
 612         EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU, 0x270872D0U),
 613         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
 614         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
 615         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 616         /* .. .. reg_ddrc_prefer_write = 0x0 */
 617         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
 618         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 619         /* .. .. reg_ddrc_mr_wr = 0x0 */
 620         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
 621         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
 622         /* .. .. reg_ddrc_mr_addr = 0x0 */
 623         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
 624         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
 625         /* .. .. reg_ddrc_mr_data = 0x0 */
 626         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
 627         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
 628         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
 629         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
 630         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
 631         /* .. .. reg_ddrc_mr_type = 0x0 */
 632         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
 633         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
 634         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
 635         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
 636         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
 637         /* .. .. */
 638         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U, 0x00000000U),
 639         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
 640         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
 641         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
 642         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
 643         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
 644         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
 645         /* .. .. reg_ddrc_t_mrd = 0x4 */
 646         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
 647         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
 648         /* .. .. */
 649         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
 650         /* .. .. reg_ddrc_emr2 = 0x8 */
 651         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
 652         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
 653         /* .. .. reg_ddrc_emr3 = 0x0 */
 654         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
 655         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
 656         /* .. .. */
 657         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
 658         /* .. .. reg_ddrc_mr = 0x930 */
 659         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
 660         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
 661         /* .. .. reg_ddrc_emr = 0x4 */
 662         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
 663         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
 664         /* .. .. */
 665         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
 666         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
 667         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
 668         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
 669         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
 670         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
 671         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
 672         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
 673         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
 674         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
 675         /* .. .. reg_ddrc_burstchop = 0x0 */
 676         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
 677         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
 678         /* .. .. */
 679         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
 680         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
 681         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
 682         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 683         /* .. .. reg_ddrc_dis_dq = 0x0 */
 684         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
 685         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 686         /* .. .. */
 687         EMIT_MASKWRITE(0XF8006038, 0x00000003U, 0x00000000U),
 688         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
 689         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
 690         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
 691         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
 692         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
 693         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
 694         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
 695         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
 696         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
 697         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
 698         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
 699         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
 700         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
 701         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
 702         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
 703         /* .. .. */
 704         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
 705         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
 706         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
 707         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
 708         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
 709         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
 710         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 711         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
 712         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
 713         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
 714         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
 715         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
 716         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
 717         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
 718         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
 719         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
 720         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
 721         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
 722         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
 723         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
 724         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
 725         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
 726         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
 727         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
 728         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
 729         /* .. .. */
 730         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
 731         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
 732         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
 733         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
 734         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
 735         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
 736         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
 737         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
 738         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
 739         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
 740         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
 741         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
 742         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
 743         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
 744         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
 745         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
 746         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
 747         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
 748         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
 749         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
 750         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
 751         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
 752         /* .. .. */
 753         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
 754         /* .. .. reg_phy_rd_local_odt = 0x0 */
 755         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
 756         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
 757         /* .. .. reg_phy_wr_local_odt = 0x3 */
 758         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
 759         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
 760         /* .. .. reg_phy_idle_local_odt = 0x3 */
 761         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
 762         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
 763         /* .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1 */
 764         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
 765         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
 766         /* .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0 */
 767         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
 768         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
 769         /* .. .. */
 770         EMIT_MASKWRITE(0XF8006048, 0x0003F03FU, 0x0003C008U),
 771         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
 772         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
 773         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
 774         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
 775         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
 776         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 777         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
 778         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
 779         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
 780         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
 781         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
 782         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 783         /* .. .. reg_phy_use_fixed_re = 0x1 */
 784         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
 785         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
 786         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
 787         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
 788         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
 789         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
 790         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
 791         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
 792         /* .. .. reg_phy_clk_stall_level = 0x0 */
 793         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
 794         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
 795         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
 796         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
 797         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
 798         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
 799         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
 800         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
 801         /* .. .. */
 802         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
 803         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
 804         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
 805         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 806         /* .. .. */
 807         EMIT_MASKWRITE(0XF8006058, 0x00010000U, 0x00000000U),
 808         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
 809         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
 810         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
 811         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
 812         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
 813         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 814         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
 815         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
 816         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
 817         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
 818         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
 819         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
 820         /* .. .. */
 821         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
 822         /* .. .. reg_ddrc_pageclose = 0x0 */
 823         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
 824         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 825         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
 826         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
 827         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
 828         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
 829         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
 830         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
 831         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
 832         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
 833         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
 834         /* .. .. reg_ddrc_dis_wc = 0x0 */
 835         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
 836         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
 837         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
 838         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
 839         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
 840         /* .. .. reg_ddrc_selfref_en = 0x0 */
 841         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
 842         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
 843         /* .. .. */
 844         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
 845         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
 846         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
 847         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
 848         /* .. .. reg_arb_go2critical_en = 0x1 */
 849         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
 850         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
 851         /* .. .. */
 852         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
 853         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
 854         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
 855         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
 856         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
 857         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
 858         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
 859         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
 860         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
 861         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
 862         /* .. .. */
 863         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
 864         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
 865         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
 866         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
 867         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
 868         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
 869         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
 870         /* .. .. */
 871         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
 872         /* .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 */
 873         /* .. .. ==> 0XF8006078[3:0] = 0x00000001U */
 874         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U */
 875         /* .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 */
 876         /* .. .. ==> 0XF8006078[7:4] = 0x00000001U */
 877         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U */
 878         /* .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 */
 879         /* .. .. ==> 0XF8006078[11:8] = 0x00000001U */
 880         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U */
 881         /* .. .. reg_ddrc_t_cksre = 0x6 */
 882         /* .. .. ==> 0XF8006078[15:12] = 0x00000006U */
 883         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
 884         /* .. .. reg_ddrc_t_cksrx = 0x6 */
 885         /* .. .. ==> 0XF8006078[19:16] = 0x00000006U */
 886         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
 887         /* .. .. reg_ddrc_t_ckesr = 0x4 */
 888         /* .. .. ==> 0XF8006078[25:20] = 0x00000004U */
 889         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U */
 890         /* .. .. */
 891         EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU, 0x00466111U),
 892         /* .. .. reg_ddrc_t_ckpde = 0x2 */
 893         /* .. .. ==> 0XF800607C[3:0] = 0x00000002U */
 894         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U */
 895         /* .. .. reg_ddrc_t_ckpdx = 0x2 */
 896         /* .. .. ==> 0XF800607C[7:4] = 0x00000002U */
 897         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U */
 898         /* .. .. reg_ddrc_t_ckdpde = 0x2 */
 899         /* .. .. ==> 0XF800607C[11:8] = 0x00000002U */
 900         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 901         /* .. .. reg_ddrc_t_ckdpdx = 0x2 */
 902         /* .. .. ==> 0XF800607C[15:12] = 0x00000002U */
 903         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U */
 904         /* .. .. reg_ddrc_t_ckcsx = 0x3 */
 905         /* .. .. ==> 0XF800607C[19:16] = 0x00000003U */
 906         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U */
 907         /* .. .. */
 908         EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU, 0x00032222U),
 909         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
 910         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
 911         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 912         /* .. .. reg_ddrc_ddr3 = 0x1 */
 913         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
 914         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 915         /* .. .. reg_ddrc_t_mod = 0x200 */
 916         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
 917         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
 918         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
 919         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
 920         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
 921         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
 922         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
 923         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
 924         /* .. .. */
 925         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
 926         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
 927         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
 928         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
 929         /* .. .. dram_rstn_x1024 = 0x67 */
 930         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
 931         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
 932         /* .. .. */
 933         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
 934         /* .. .. deeppowerdown_en = 0x0 */
 935         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
 936         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 937         /* .. .. deeppowerdown_to_x1024 = 0xff */
 938         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
 939         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
 940         /* .. .. */
 941         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
 942         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
 943         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
 944         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
 945         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
 946         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
 947         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
 948         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
 949         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
 950         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
 951         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
 952         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
 953         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
 954         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
 955         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
 956         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
 957         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
 958         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
 959         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
 960         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
 961         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
 962         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
 963         /* .. .. */
 964         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
 965         /* .. .. reg_ddrc_skip_ocd = 0x1 */
 966         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
 967         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
 968         /* .. .. */
 969         EMIT_MASKWRITE(0XF80060B4, 0x00000200U, 0x00000200U),
 970         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
 971         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
 972         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
 973         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
 974         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
 975         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
 976         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
 977         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
 978         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
 979         /* .. .. */
 980         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
 981         /* .. .. START: RESET ECC ERROR */
 982         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
 983         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
 984         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 985         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
 986         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
 987         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 988         /* .. .. */
 989         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
 990         /* .. .. FINISH: RESET ECC ERROR */
 991         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
 992         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
 993         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 994         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
 995         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
 996         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 997         /* .. .. */
 998         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
 999         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
1000         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
1001         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1002         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
1003         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
1004         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
1005         /* .. .. */
1006         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
1007         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
1008         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
1009         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1010         /* .. .. */
1011         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
1012         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
1013         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
1014         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
1015         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
1016         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
1017         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
1018         /* .. .. */
1019         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
1020         /* .. .. reg_ddrc_ecc_mode = 0x0 */
1021         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
1022         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
1023         /* .. .. reg_ddrc_dis_scrub = 0x1 */
1024         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
1025         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
1026         /* .. .. */
1027         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
1028         /* .. .. reg_phy_dif_on = 0x0 */
1029         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
1030         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
1031         /* .. .. reg_phy_dif_off = 0x0 */
1032         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
1033         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
1034         /* .. .. */
1035         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
1036         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1037         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
1038         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1039         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1040         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
1041         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1042         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1043         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
1044         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1045         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1046         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
1047         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1048         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1049         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
1050         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1051         /* .. .. reg_phy_bist_err_clr = 0x0 */
1052         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
1053         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1054         /* .. .. reg_phy_dq_offset = 0x40 */
1055         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
1056         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1057         /* .. .. */
1058         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU, 0x40000001U),
1059         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1060         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
1061         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1062         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1063         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
1064         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1065         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1066         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
1067         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1068         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1069         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
1070         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1071         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1072         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
1073         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1074         /* .. .. reg_phy_bist_err_clr = 0x0 */
1075         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
1076         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1077         /* .. .. reg_phy_dq_offset = 0x40 */
1078         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
1079         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1080         /* .. .. */
1081         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU, 0x40000001U),
1082         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1083         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
1084         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1085         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1086         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
1087         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1088         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1089         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
1090         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1091         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1092         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
1093         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1094         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1095         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
1096         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1097         /* .. .. reg_phy_bist_err_clr = 0x0 */
1098         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
1099         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1100         /* .. .. reg_phy_dq_offset = 0x40 */
1101         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
1102         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1103         /* .. .. */
1104         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU, 0x40000001U),
1105         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1106         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
1107         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1108         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1109         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
1110         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1111         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1112         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
1113         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1114         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1115         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
1116         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1117         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1118         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
1119         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1120         /* .. .. reg_phy_bist_err_clr = 0x0 */
1121         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
1122         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1123         /* .. .. reg_phy_dq_offset = 0x40 */
1124         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
1125         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1126         /* .. .. */
1127         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU, 0x40000001U),
1128         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1129         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
1130         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1131         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
1132         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
1133         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
1134         /* .. .. */
1135         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
1136         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1137         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
1138         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1139         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
1140         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
1141         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
1142         /* .. .. */
1143         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
1144         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1145         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
1146         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1147         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
1148         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
1149         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
1150         /* .. .. */
1151         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
1152         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1153         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
1154         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1155         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
1156         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
1157         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
1158         /* .. .. */
1159         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
1160         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1161         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
1162         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1163         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1164         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
1165         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1166         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1167         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
1168         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1169         /* .. .. */
1170         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
1171         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1172         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
1173         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1174         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1175         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
1176         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1177         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1178         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
1179         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1180         /* .. .. */
1181         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
1182         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1183         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
1184         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1185         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1186         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
1187         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1188         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1189         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
1190         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1191         /* .. .. */
1192         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
1193         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1194         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
1195         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1196         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1197         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
1198         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1199         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1200         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
1201         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1202         /* .. .. */
1203         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
1204         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
1205         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
1206         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
1207         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1208         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
1209         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1210         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1211         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
1212         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1213         /* .. .. */
1214         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
1215         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
1216         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
1217         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
1218         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1219         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
1220         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1221         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1222         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
1223         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1224         /* .. .. */
1225         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
1226         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
1227         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
1228         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
1229         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1230         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
1231         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1232         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1233         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
1234         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1235         /* .. .. */
1236         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
1237         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
1238         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
1239         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
1240         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1241         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
1242         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1243         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1244         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
1245         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1246         /* .. .. */
1247         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
1248         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
1249         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
1250         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
1251         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1252         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
1253         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1254         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1255         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
1256         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1257         /* .. .. */
1258         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
1259         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
1260         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
1261         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
1262         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1263         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
1264         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1265         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1266         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
1267         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1268         /* .. .. */
1269         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
1270         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
1271         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
1272         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
1273         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1274         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
1275         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1276         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1277         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
1278         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1279         /* .. .. */
1280         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
1281         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
1282         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
1283         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
1284         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1285         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
1286         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1287         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1288         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
1289         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1290         /* .. .. */
1291         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
1292         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
1293         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
1294         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
1295         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1296         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
1297         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1298         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1299         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
1300         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1301         /* .. .. */
1302         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
1303         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
1304         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
1305         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
1306         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1307         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
1308         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1309         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1310         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
1311         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1312         /* .. .. */
1313         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
1314         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
1315         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
1316         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
1317         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1318         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
1319         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1320         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1321         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
1322         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1323         /* .. .. */
1324         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
1325         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
1326         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
1327         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
1328         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1329         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
1330         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1331         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1332         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
1333         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1334         /* .. .. */
1335         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
1336         /* .. .. reg_phy_bl2 = 0x0 */
1337         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
1338         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1339         /* .. .. reg_phy_at_spd_atpg = 0x0 */
1340         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
1341         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1342         /* .. .. reg_phy_bist_enable = 0x0 */
1343         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
1344         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1345         /* .. .. reg_phy_bist_force_err = 0x0 */
1346         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
1347         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1348         /* .. .. reg_phy_bist_mode = 0x0 */
1349         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
1350         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1351         /* .. .. reg_phy_invert_clkout = 0x1 */
1352         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
1353         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
1354         /* .. .. reg_phy_sel_logic = 0x0 */
1355         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
1356         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
1357         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
1358         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
1359         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
1360         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
1361         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
1362         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
1363         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
1364         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
1365         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
1366         /* .. .. reg_phy_lpddr = 0x0 */
1367         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
1368         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
1369         /* .. .. reg_phy_cmd_latency = 0x0 */
1370         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
1371         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
1372         /* .. .. */
1373         EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU, 0x00040080U),
1374         /* .. .. reg_phy_wr_rl_delay = 0x2 */
1375         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
1376         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
1377         /* .. .. reg_phy_rd_rl_delay = 0x4 */
1378         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
1379         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
1380         /* .. .. reg_phy_dll_lock_diff = 0xf */
1381         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
1382         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
1383         /* .. .. reg_phy_use_wr_level = 0x1 */
1384         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
1385         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
1386         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
1387         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
1388         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
1389         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
1390         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
1391         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
1392         /* .. .. reg_phy_dis_calib_rst = 0x0 */
1393         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
1394         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1395         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
1396         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
1397         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
1398         /* .. .. */
1399         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
1400         /* .. .. reg_arb_page_addr_mask = 0x0 */
1401         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
1402         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
1403         /* .. .. */
1404         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
1405         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1406         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
1407         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1408         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1409         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
1410         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1411         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1412         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
1413         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1414         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1415         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
1416         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1417         /* .. .. */
1418         EMIT_MASKWRITE(0XF8006208, 0x000703FFU, 0x000003FFU),
1419         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1420         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
1421         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1422         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1423         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
1424         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1425         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1426         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
1427         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1428         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1429         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
1430         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1431         /* .. .. */
1432         EMIT_MASKWRITE(0XF800620C, 0x000703FFU, 0x000003FFU),
1433         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1434         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
1435         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1436         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1437         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
1438         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1439         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1440         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
1441         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1442         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1443         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
1444         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1445         /* .. .. */
1446         EMIT_MASKWRITE(0XF8006210, 0x000703FFU, 0x000003FFU),
1447         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1448         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
1449         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1450         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1451         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
1452         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1453         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1454         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
1455         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1456         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1457         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
1458         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1459         /* .. .. */
1460         EMIT_MASKWRITE(0XF8006214, 0x000703FFU, 0x000003FFU),
1461         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1462         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
1463         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1464         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1465         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
1466         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1467         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1468         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
1469         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1470         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1471         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
1472         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1473         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1474         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
1475         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1476         /* .. .. */
1477         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
1478         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1479         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
1480         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1481         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1482         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
1483         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1484         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1485         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
1486         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1487         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1488         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
1489         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1490         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1491         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
1492         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1493         /* .. .. */
1494         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
1495         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1496         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
1497         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1498         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1499         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
1500         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1501         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1502         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
1503         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1504         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1505         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
1506         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1507         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1508         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
1509         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1510         /* .. .. */
1511         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
1512         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1513         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
1514         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1515         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1516         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
1517         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1518         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1519         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
1520         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1521         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1522         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
1523         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1524         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1525         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
1526         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1527         /* .. .. */
1528         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
1529         /* .. .. reg_ddrc_lpddr2 = 0x0 */
1530         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
1531         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1532         /* .. .. reg_ddrc_derate_enable = 0x0 */
1533         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
1534         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1535         /* .. .. reg_ddrc_mr4_margin = 0x0 */
1536         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
1537         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
1538         /* .. .. */
1539         EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U, 0x00000000U),
1540         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
1541         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
1542         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
1543         /* .. .. */
1544         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
1545         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
1546         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
1547         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
1548         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
1549         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
1550         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
1551         /* .. .. reg_ddrc_t_mrw = 0x5 */
1552         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
1553         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
1554         /* .. .. */
1555         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
1556         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
1557         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
1558         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
1559         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
1560         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
1561         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
1562         /* .. .. */
1563         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
1564         /* .. .. START: POLL ON DCI STATUS */
1565         /* .. .. DONE = 1 */
1566         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
1567         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
1568         /* .. .. */
1569         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1570         /* .. .. FINISH: POLL ON DCI STATUS */
1571         /* .. .. START: UNLOCK DDR */
1572         /* .. .. reg_ddrc_soft_rstb = 0x1 */
1573         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
1574         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1575         /* .. .. reg_ddrc_powerdown_en = 0x0 */
1576         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
1577         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1578         /* .. .. reg_ddrc_data_bus_width = 0x0 */
1579         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
1580         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
1581         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
1582         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
1583         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
1584         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
1585         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
1586         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
1587         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
1588         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
1589         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
1590         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
1591         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
1592         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
1593         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
1594         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
1595         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1596         /* .. .. */
1597         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
1598         /* .. .. FINISH: UNLOCK DDR */
1599         /* .. .. START: CHECK DDR STATUS */
1600         /* .. .. ddrc_reg_operating_mode = 1 */
1601         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
1602         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
1603         /* .. .. */
1604         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1605         /* .. .. FINISH: CHECK DDR STATUS */
1606         /* .. FINISH: DDR INITIALIZATION */
1607         /* FINISH: top */
1608         /* */
1609         EMIT_EXIT(),
1610
1611         /* */
1612 };
1613
1614 unsigned long ps7_mio_init_data_3_0[] = {
1615         /* START: top */
1616         /* .. START: SLCR SETTINGS */
1617         /* .. UNLOCK_KEY = 0XDF0D */
1618         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
1619         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
1620         /* .. */
1621         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
1622         /* .. FINISH: SLCR SETTINGS */
1623         /* .. START: OCM REMAPPING */
1624         /* .. VREF_EN = 0x1 */
1625         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
1626         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1627         /* .. VREF_SEL = 0x0 */
1628         /* .. ==> 0XF8000B00[6:4] = 0x00000000U */
1629         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
1630         /* .. */
1631         EMIT_MASKWRITE(0XF8000B00, 0x00000071U, 0x00000001U),
1632         /* .. FINISH: OCM REMAPPING */
1633         /* .. START: DDRIOB SETTINGS */
1634         /* .. reserved_INP_POWER = 0x0 */
1635         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
1636         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1637         /* .. INP_TYPE = 0x0 */
1638         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
1639         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1640         /* .. DCI_UPDATE_B = 0x0 */
1641         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
1642         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1643         /* .. TERM_EN = 0x0 */
1644         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
1645         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1646         /* .. DCI_TYPE = 0x0 */
1647         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
1648         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1649         /* .. IBUF_DISABLE_MODE = 0x0 */
1650         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
1651         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1652         /* .. TERM_DISABLE_MODE = 0x0 */
1653         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
1654         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1655         /* .. OUTPUT_EN = 0x3 */
1656         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
1657         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1658         /* .. PULLUP_EN = 0x0 */
1659         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
1660         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1661         /* .. */
1662         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
1663         /* .. reserved_INP_POWER = 0x0 */
1664         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
1665         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1666         /* .. INP_TYPE = 0x0 */
1667         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
1668         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1669         /* .. DCI_UPDATE_B = 0x0 */
1670         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
1671         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1672         /* .. TERM_EN = 0x0 */
1673         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
1674         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1675         /* .. DCI_TYPE = 0x0 */
1676         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
1677         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1678         /* .. IBUF_DISABLE_MODE = 0x0 */
1679         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
1680         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1681         /* .. TERM_DISABLE_MODE = 0x0 */
1682         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
1683         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1684         /* .. OUTPUT_EN = 0x3 */
1685         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
1686         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1687         /* .. PULLUP_EN = 0x0 */
1688         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
1689         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1690         /* .. */
1691         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
1692         /* .. reserved_INP_POWER = 0x0 */
1693         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
1694         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1695         /* .. INP_TYPE = 0x1 */
1696         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
1697         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
1698         /* .. DCI_UPDATE_B = 0x0 */
1699         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
1700         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1701         /* .. TERM_EN = 0x1 */
1702         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
1703         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1704         /* .. DCI_TYPE = 0x3 */
1705         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
1706         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1707         /* .. IBUF_DISABLE_MODE = 0 */
1708         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
1709         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1710         /* .. TERM_DISABLE_MODE = 0 */
1711         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
1712         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1713         /* .. OUTPUT_EN = 0x3 */
1714         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
1715         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1716         /* .. PULLUP_EN = 0x0 */
1717         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
1718         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1719         /* .. */
1720         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
1721         /* .. reserved_INP_POWER = 0x0 */
1722         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
1723         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1724         /* .. INP_TYPE = 0x1 */
1725         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
1726         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
1727         /* .. DCI_UPDATE_B = 0x0 */
1728         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
1729         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1730         /* .. TERM_EN = 0x1 */
1731         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
1732         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1733         /* .. DCI_TYPE = 0x3 */
1734         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
1735         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1736         /* .. IBUF_DISABLE_MODE = 0 */
1737         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
1738         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1739         /* .. TERM_DISABLE_MODE = 0 */
1740         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
1741         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1742         /* .. OUTPUT_EN = 0x3 */
1743         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
1744         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1745         /* .. PULLUP_EN = 0x0 */
1746         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
1747         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1748         /* .. */
1749         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
1750         /* .. reserved_INP_POWER = 0x0 */
1751         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
1752         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1753         /* .. INP_TYPE = 0x2 */
1754         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
1755         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
1756         /* .. DCI_UPDATE_B = 0x0 */
1757         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
1758         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1759         /* .. TERM_EN = 0x1 */
1760         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
1761         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1762         /* .. DCI_TYPE = 0x3 */
1763         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
1764         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1765         /* .. IBUF_DISABLE_MODE = 0 */
1766         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
1767         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1768         /* .. TERM_DISABLE_MODE = 0 */
1769         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
1770         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1771         /* .. OUTPUT_EN = 0x3 */
1772         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
1773         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1774         /* .. PULLUP_EN = 0x0 */
1775         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
1776         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1777         /* .. */
1778         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
1779         /* .. reserved_INP_POWER = 0x0 */
1780         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
1781         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1782         /* .. INP_TYPE = 0x2 */
1783         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
1784         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
1785         /* .. DCI_UPDATE_B = 0x0 */
1786         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
1787         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1788         /* .. TERM_EN = 0x1 */
1789         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
1790         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1791         /* .. DCI_TYPE = 0x3 */
1792         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
1793         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1794         /* .. IBUF_DISABLE_MODE = 0 */
1795         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
1796         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1797         /* .. TERM_DISABLE_MODE = 0 */
1798         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
1799         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1800         /* .. OUTPUT_EN = 0x3 */
1801         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
1802         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1803         /* .. PULLUP_EN = 0x0 */
1804         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
1805         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1806         /* .. */
1807         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
1808         /* .. reserved_INP_POWER = 0x0 */
1809         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
1810         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1811         /* .. INP_TYPE = 0x0 */
1812         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
1813         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1814         /* .. DCI_UPDATE_B = 0x0 */
1815         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
1816         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1817         /* .. TERM_EN = 0x0 */
1818         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
1819         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1820         /* .. DCI_TYPE = 0x0 */
1821         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
1822         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1823         /* .. IBUF_DISABLE_MODE = 0x0 */
1824         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
1825         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1826         /* .. TERM_DISABLE_MODE = 0x0 */
1827         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
1828         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1829         /* .. OUTPUT_EN = 0x3 */
1830         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
1831         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1832         /* .. PULLUP_EN = 0x0 */
1833         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
1834         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1835         /* .. */
1836         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
1837         /* .. reserved_DRIVE_P = 0x1c */
1838         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
1839         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1840         /* .. reserved_DRIVE_N = 0xc */
1841         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
1842         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1843         /* .. reserved_SLEW_P = 0x3 */
1844         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
1845         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
1846         /* .. reserved_SLEW_N = 0x3 */
1847         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
1848         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
1849         /* .. reserved_GTL = 0x0 */
1850         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
1851         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1852         /* .. reserved_RTERM = 0x0 */
1853         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
1854         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1855         /* .. */
1856         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
1857         /* .. reserved_DRIVE_P = 0x1c */
1858         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
1859         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1860         /* .. reserved_DRIVE_N = 0xc */
1861         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
1862         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1863         /* .. reserved_SLEW_P = 0x6 */
1864         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
1865         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1866         /* .. reserved_SLEW_N = 0x1f */
1867         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
1868         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1869         /* .. reserved_GTL = 0x0 */
1870         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
1871         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1872         /* .. reserved_RTERM = 0x0 */
1873         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
1874         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1875         /* .. */
1876         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
1877         /* .. reserved_DRIVE_P = 0x1c */
1878         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
1879         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1880         /* .. reserved_DRIVE_N = 0xc */
1881         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
1882         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1883         /* .. reserved_SLEW_P = 0x6 */
1884         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
1885         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1886         /* .. reserved_SLEW_N = 0x1f */
1887         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
1888         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1889         /* .. reserved_GTL = 0x0 */
1890         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
1891         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1892         /* .. reserved_RTERM = 0x0 */
1893         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
1894         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1895         /* .. */
1896         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
1897         /* .. reserved_DRIVE_P = 0x1c */
1898         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
1899         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1900         /* .. reserved_DRIVE_N = 0xc */
1901         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
1902         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1903         /* .. reserved_SLEW_P = 0x6 */
1904         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
1905         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1906         /* .. reserved_SLEW_N = 0x1f */
1907         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
1908         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1909         /* .. reserved_GTL = 0x0 */
1910         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
1911         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1912         /* .. reserved_RTERM = 0x0 */
1913         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
1914         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1915         /* .. */
1916         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
1917         /* .. VREF_INT_EN = 0x0 */
1918         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
1919         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1920         /* .. VREF_SEL = 0x0 */
1921         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
1922         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
1923         /* .. VREF_EXT_EN = 0x3 */
1924         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
1925         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1926         /* .. reserved_VREF_PULLUP_EN = 0x0 */
1927         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
1928         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
1929         /* .. REFIO_EN = 0x1 */
1930         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
1931         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
1932         /* .. reserved_REFIO_TEST = 0x0 */
1933         /* .. ==> 0XF8000B6C[11:10] = 0x00000000U */
1934         /* ..     ==> MASK : 0x00000C00U    VAL : 0x00000000U */
1935         /* .. reserved_REFIO_PULLUP_EN = 0x0 */
1936         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
1937         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
1938         /* .. reserved_DRST_B_PULLUP_EN = 0x0 */
1939         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
1940         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
1941         /* .. reserved_CKE_PULLUP_EN = 0x0 */
1942         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
1943         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
1944         /* .. */
1945         EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU, 0x00000260U),
1946         /* .. .. START: ASSERT RESET */
1947         /* .. .. RESET = 1 */
1948         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
1949         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1950         /* .. .. */
1951         EMIT_MASKWRITE(0XF8000B70, 0x00000001U, 0x00000001U),
1952         /* .. .. FINISH: ASSERT RESET */
1953         /* .. .. START: DEASSERT RESET */
1954         /* .. .. RESET = 0 */
1955         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
1956         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1957         /* .. .. reserved_VRN_OUT = 0x1 */
1958         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
1959         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
1960         /* .. .. */
1961         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
1962         /* .. .. FINISH: DEASSERT RESET */
1963         /* .. .. RESET = 0x1 */
1964         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
1965         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1966         /* .. .. ENABLE = 0x1 */
1967         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
1968         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
1969         /* .. .. reserved_VRP_TRI = 0x0 */
1970         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
1971         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1972         /* .. .. reserved_VRN_TRI = 0x0 */
1973         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
1974         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1975         /* .. .. reserved_VRP_OUT = 0x0 */
1976         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
1977         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1978         /* .. .. reserved_VRN_OUT = 0x1 */
1979         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
1980         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
1981         /* .. .. NREF_OPT1 = 0x0 */
1982         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
1983         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
1984         /* .. .. NREF_OPT2 = 0x0 */
1985         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
1986         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
1987         /* .. .. NREF_OPT4 = 0x1 */
1988         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
1989         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
1990         /* .. .. PREF_OPT1 = 0x0 */
1991         /* .. .. ==> 0XF8000B70[15:14] = 0x00000000U */
1992         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
1993         /* .. .. PREF_OPT2 = 0x0 */
1994         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
1995         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
1996         /* .. .. UPDATE_CONTROL = 0x0 */
1997         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
1998         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
1999         /* .. .. reserved_INIT_COMPLETE = 0x0 */
2000         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
2001         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
2002         /* .. .. reserved_TST_CLK = 0x0 */
2003         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
2004         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
2005         /* .. .. reserved_TST_HLN = 0x0 */
2006         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
2007         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
2008         /* .. .. reserved_TST_HLP = 0x0 */
2009         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
2010         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
2011         /* .. .. reserved_TST_RST = 0x0 */
2012         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
2013         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
2014         /* .. .. reserved_INT_DCI_EN = 0x0 */
2015         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
2016         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
2017         /* .. .. */
2018         EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU, 0x00000823U),
2019         /* .. FINISH: DDRIOB SETTINGS */
2020         /* .. START: MIO PROGRAMMING */
2021         /* .. TRI_ENABLE = 0 */
2022         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
2023         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2024         /* .. L0_SEL = 0 */
2025         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
2026         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2027         /* .. L1_SEL = 0 */
2028         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
2029         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2030         /* .. L2_SEL = 0 */
2031         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
2032         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2033         /* .. L3_SEL = 0 */
2034         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
2035         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2036         /* .. Speed = 0 */
2037         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
2038         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2039         /* .. IO_Type = 3 */
2040         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
2041         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2042         /* .. PULLUP = 1 */
2043         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
2044         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2045         /* .. DisableRcvr = 0 */
2046         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
2047         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2048         /* .. */
2049         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
2050         /* .. TRI_ENABLE = 0 */
2051         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
2052         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2053         /* .. L0_SEL = 1 */
2054         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
2055         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2056         /* .. L1_SEL = 0 */
2057         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
2058         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2059         /* .. L2_SEL = 0 */
2060         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
2061         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2062         /* .. L3_SEL = 0 */
2063         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
2064         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2065         /* .. Speed = 1 */
2066         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
2067         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2068         /* .. IO_Type = 3 */
2069         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
2070         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2071         /* .. PULLUP = 0 */
2072         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
2073         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2074         /* .. DisableRcvr = 0 */
2075         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
2076         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2077         /* .. */
2078         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
2079         /* .. TRI_ENABLE = 0 */
2080         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
2081         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2082         /* .. L0_SEL = 1 */
2083         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
2084         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2085         /* .. L1_SEL = 0 */
2086         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
2087         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2088         /* .. L2_SEL = 0 */
2089         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
2090         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2091         /* .. L3_SEL = 0 */
2092         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
2093         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2094         /* .. Speed = 1 */
2095         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
2096         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2097         /* .. IO_Type = 3 */
2098         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
2099         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2100         /* .. PULLUP = 0 */
2101         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
2102         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2103         /* .. DisableRcvr = 0 */
2104         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
2105         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2106         /* .. */
2107         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
2108         /* .. TRI_ENABLE = 0 */
2109         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
2110         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2111         /* .. L0_SEL = 1 */
2112         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
2113         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2114         /* .. L1_SEL = 0 */
2115         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
2116         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2117         /* .. L2_SEL = 0 */
2118         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
2119         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2120         /* .. L3_SEL = 0 */
2121         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
2122         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2123         /* .. Speed = 1 */
2124         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
2125         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2126         /* .. IO_Type = 3 */
2127         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
2128         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2129         /* .. PULLUP = 0 */
2130         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
2131         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2132         /* .. DisableRcvr = 0 */
2133         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
2134         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2135         /* .. */
2136         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
2137         /* .. TRI_ENABLE = 0 */
2138         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
2139         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2140         /* .. L0_SEL = 1 */
2141         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
2142         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2143         /* .. L1_SEL = 0 */
2144         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
2145         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2146         /* .. L2_SEL = 0 */
2147         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
2148         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2149         /* .. L3_SEL = 0 */
2150         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
2151         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2152         /* .. Speed = 1 */
2153         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
2154         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2155         /* .. IO_Type = 3 */
2156         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
2157         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2158         /* .. PULLUP = 0 */
2159         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
2160         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2161         /* .. DisableRcvr = 0 */
2162         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
2163         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2164         /* .. */
2165         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
2166         /* .. TRI_ENABLE = 0 */
2167         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
2168         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2169         /* .. L0_SEL = 1 */
2170         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
2171         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2172         /* .. L1_SEL = 0 */
2173         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
2174         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2175         /* .. L2_SEL = 0 */
2176         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
2177         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2178         /* .. L3_SEL = 0 */
2179         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
2180         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2181         /* .. Speed = 1 */
2182         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
2183         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2184         /* .. IO_Type = 3 */
2185         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
2186         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2187         /* .. PULLUP = 0 */
2188         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
2189         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2190         /* .. DisableRcvr = 0 */
2191         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
2192         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2193         /* .. */
2194         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
2195         /* .. TRI_ENABLE = 0 */
2196         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
2197         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2198         /* .. L0_SEL = 1 */
2199         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
2200         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2201         /* .. L1_SEL = 0 */
2202         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
2203         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2204         /* .. L2_SEL = 0 */
2205         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
2206         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2207         /* .. L3_SEL = 0 */
2208         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
2209         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2210         /* .. Speed = 1 */
2211         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
2212         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2213         /* .. IO_Type = 3 */
2214         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
2215         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2216         /* .. PULLUP = 0 */
2217         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
2218         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2219         /* .. DisableRcvr = 0 */
2220         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
2221         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2222         /* .. */
2223         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
2224         /* .. TRI_ENABLE = 0 */
2225         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
2226         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2227         /* .. L0_SEL = 0 */
2228         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
2229         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2230         /* .. L1_SEL = 0 */
2231         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
2232         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2233         /* .. L2_SEL = 0 */
2234         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
2235         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2236         /* .. L3_SEL = 0 */
2237         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
2238         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2239         /* .. Speed = 0 */
2240         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
2241         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2242         /* .. IO_Type = 3 */
2243         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
2244         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2245         /* .. PULLUP = 0 */
2246         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
2247         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2248         /* .. DisableRcvr = 0 */
2249         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
2250         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2251         /* .. */
2252         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
2253         /* .. TRI_ENABLE = 0 */
2254         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
2255         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2256         /* .. L0_SEL = 1 */
2257         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
2258         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2259         /* .. L1_SEL = 0 */
2260         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
2261         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2262         /* .. L2_SEL = 0 */
2263         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
2264         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2265         /* .. L3_SEL = 0 */
2266         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
2267         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2268         /* .. Speed = 1 */
2269         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
2270         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2271         /* .. IO_Type = 3 */
2272         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
2273         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2274         /* .. PULLUP = 0 */
2275         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
2276         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2277         /* .. DisableRcvr = 0 */
2278         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
2279         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2280         /* .. */
2281         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
2282         /* .. TRI_ENABLE = 0 */
2283         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
2284         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2285         /* .. L0_SEL = 0 */
2286         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
2287         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2288         /* .. L1_SEL = 0 */
2289         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
2290         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2291         /* .. L2_SEL = 0 */
2292         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
2293         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2294         /* .. L3_SEL = 0 */
2295         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
2296         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2297         /* .. Speed = 0 */
2298         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
2299         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2300         /* .. IO_Type = 3 */
2301         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
2302         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2303         /* .. PULLUP = 1 */
2304         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
2305         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2306         /* .. DisableRcvr = 0 */
2307         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
2308         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2309         /* .. */
2310         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
2311         /* .. TRI_ENABLE = 0 */
2312         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
2313         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2314         /* .. L0_SEL = 0 */
2315         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
2316         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2317         /* .. L1_SEL = 0 */
2318         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
2319         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2320         /* .. L2_SEL = 0 */
2321         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
2322         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2323         /* .. L3_SEL = 0 */
2324         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
2325         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2326         /* .. Speed = 0 */
2327         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
2328         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2329         /* .. IO_Type = 3 */
2330         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
2331         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2332         /* .. PULLUP = 1 */
2333         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
2334         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2335         /* .. DisableRcvr = 0 */
2336         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
2337         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2338         /* .. */
2339         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
2340         /* .. TRI_ENABLE = 0 */
2341         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
2342         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2343         /* .. L0_SEL = 0 */
2344         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
2345         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2346         /* .. L1_SEL = 0 */
2347         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
2348         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2349         /* .. L2_SEL = 0 */
2350         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
2351         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2352         /* .. L3_SEL = 0 */
2353         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
2354         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2355         /* .. Speed = 0 */
2356         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
2357         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2358         /* .. IO_Type = 3 */
2359         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
2360         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2361         /* .. PULLUP = 1 */
2362         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
2363         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2364         /* .. DisableRcvr = 0 */
2365         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
2366         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2367         /* .. */
2368         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
2369         /* .. TRI_ENABLE = 0 */
2370         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
2371         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2372         /* .. L0_SEL = 0 */
2373         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
2374         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2375         /* .. L1_SEL = 0 */
2376         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
2377         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2378         /* .. L2_SEL = 0 */
2379         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
2380         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2381         /* .. L3_SEL = 0 */
2382         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
2383         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2384         /* .. Speed = 0 */
2385         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
2386         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2387         /* .. IO_Type = 3 */
2388         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
2389         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2390         /* .. PULLUP = 1 */
2391         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
2392         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2393         /* .. DisableRcvr = 0 */
2394         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
2395         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2396         /* .. */
2397         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
2398         /* .. TRI_ENABLE = 0 */
2399         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
2400         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2401         /* .. L0_SEL = 0 */
2402         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
2403         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2404         /* .. L1_SEL = 0 */
2405         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
2406         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2407         /* .. L2_SEL = 0 */
2408         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
2409         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2410         /* .. L3_SEL = 0 */
2411         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
2412         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2413         /* .. Speed = 0 */
2414         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
2415         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2416         /* .. IO_Type = 3 */
2417         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
2418         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2419         /* .. PULLUP = 1 */
2420         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
2421         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2422         /* .. DisableRcvr = 0 */
2423         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
2424         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2425         /* .. */
2426         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
2427         /* .. TRI_ENABLE = 0 */
2428         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
2429         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2430         /* .. L0_SEL = 0 */
2431         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
2432         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2433         /* .. L1_SEL = 0 */
2434         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
2435         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2436         /* .. L2_SEL = 0 */
2437         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
2438         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2439         /* .. L3_SEL = 0 */
2440         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
2441         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2442         /* .. Speed = 0 */
2443         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
2444         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2445         /* .. IO_Type = 3 */
2446         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
2447         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2448         /* .. PULLUP = 1 */
2449         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
2450         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2451         /* .. DisableRcvr = 0 */
2452         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
2453         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2454         /* .. */
2455         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
2456         /* .. TRI_ENABLE = 0 */
2457         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
2458         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2459         /* .. L0_SEL = 0 */
2460         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
2461         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2462         /* .. L1_SEL = 0 */
2463         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
2464         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2465         /* .. L2_SEL = 0 */
2466         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
2467         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2468         /* .. L3_SEL = 0 */
2469         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
2470         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2471         /* .. Speed = 0 */
2472         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
2473         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2474         /* .. IO_Type = 3 */
2475         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
2476         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2477         /* .. PULLUP = 1 */
2478         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
2479         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2480         /* .. DisableRcvr = 0 */
2481         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
2482         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2483         /* .. */
2484         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
2485         /* .. TRI_ENABLE = 0 */
2486         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
2487         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2488         /* .. L0_SEL = 1 */
2489         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
2490         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2491         /* .. L1_SEL = 0 */
2492         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
2493         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2494         /* .. L2_SEL = 0 */
2495         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
2496         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2497         /* .. L3_SEL = 0 */
2498         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
2499         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2500         /* .. Speed = 1 */
2501         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
2502         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2503         /* .. IO_Type = 4 */
2504         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
2505         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2506         /* .. PULLUP = 0 */
2507         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
2508         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2509         /* .. DisableRcvr = 1 */
2510         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
2511         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2512         /* .. */
2513         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
2514         /* .. TRI_ENABLE = 0 */
2515         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
2516         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2517         /* .. L0_SEL = 1 */
2518         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
2519         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2520         /* .. L1_SEL = 0 */
2521         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
2522         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2523         /* .. L2_SEL = 0 */
2524         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
2525         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2526         /* .. L3_SEL = 0 */
2527         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
2528         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2529         /* .. Speed = 1 */
2530         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
2531         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2532         /* .. IO_Type = 4 */
2533         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
2534         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2535         /* .. PULLUP = 0 */
2536         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
2537         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2538         /* .. DisableRcvr = 1 */
2539         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
2540         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2541         /* .. */
2542         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
2543         /* .. TRI_ENABLE = 0 */
2544         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
2545         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2546         /* .. L0_SEL = 1 */
2547         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
2548         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2549         /* .. L1_SEL = 0 */
2550         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
2551         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2552         /* .. L2_SEL = 0 */
2553         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
2554         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2555         /* .. L3_SEL = 0 */
2556         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
2557         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2558         /* .. Speed = 1 */
2559         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
2560         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2561         /* .. IO_Type = 4 */
2562         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
2563         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2564         /* .. PULLUP = 0 */
2565         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
2566         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2567         /* .. DisableRcvr = 1 */
2568         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
2569         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2570         /* .. */
2571         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
2572         /* .. TRI_ENABLE = 0 */
2573         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
2574         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2575         /* .. L0_SEL = 1 */
2576         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
2577         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2578         /* .. L1_SEL = 0 */
2579         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
2580         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2581         /* .. L2_SEL = 0 */
2582         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
2583         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2584         /* .. L3_SEL = 0 */
2585         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
2586         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2587         /* .. Speed = 1 */
2588         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
2589         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2590         /* .. IO_Type = 4 */
2591         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
2592         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2593         /* .. PULLUP = 0 */
2594         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
2595         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2596         /* .. DisableRcvr = 1 */
2597         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
2598         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2599         /* .. */
2600         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
2601         /* .. TRI_ENABLE = 0 */
2602         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
2603         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2604         /* .. L0_SEL = 1 */
2605         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
2606         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2607         /* .. L1_SEL = 0 */
2608         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
2609         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2610         /* .. L2_SEL = 0 */
2611         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
2612         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2613         /* .. L3_SEL = 0 */
2614         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
2615         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2616         /* .. Speed = 1 */
2617         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
2618         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2619         /* .. IO_Type = 4 */
2620         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
2621         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2622         /* .. PULLUP = 0 */
2623         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
2624         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2625         /* .. DisableRcvr = 1 */
2626         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
2627         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2628         /* .. */
2629         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
2630         /* .. TRI_ENABLE = 0 */
2631         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
2632         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2633         /* .. L0_SEL = 1 */
2634         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
2635         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2636         /* .. L1_SEL = 0 */
2637         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
2638         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2639         /* .. L2_SEL = 0 */
2640         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
2641         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2642         /* .. L3_SEL = 0 */
2643         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
2644         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2645         /* .. Speed = 1 */
2646         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
2647         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2648         /* .. IO_Type = 4 */
2649         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
2650         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2651         /* .. PULLUP = 0 */
2652         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
2653         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2654         /* .. DisableRcvr = 1 */
2655         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
2656         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2657         /* .. */
2658         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
2659         /* .. TRI_ENABLE = 1 */
2660         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
2661         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2662         /* .. L0_SEL = 1 */
2663         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
2664         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2665         /* .. L1_SEL = 0 */
2666         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
2667         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2668         /* .. L2_SEL = 0 */
2669         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
2670         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2671         /* .. L3_SEL = 0 */
2672         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
2673         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2674         /* .. Speed = 1 */
2675         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
2676         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2677         /* .. IO_Type = 4 */
2678         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
2679         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2680         /* .. PULLUP = 0 */
2681         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
2682         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2683         /* .. DisableRcvr = 0 */
2684         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
2685         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2686         /* .. */
2687         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
2688         /* .. TRI_ENABLE = 1 */
2689         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
2690         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2691         /* .. L0_SEL = 1 */
2692         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
2693         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2694         /* .. L1_SEL = 0 */
2695         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
2696         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2697         /* .. L2_SEL = 0 */
2698         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
2699         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2700         /* .. L3_SEL = 0 */
2701         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
2702         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2703         /* .. Speed = 1 */
2704         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
2705         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2706         /* .. IO_Type = 4 */
2707         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
2708         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2709         /* .. PULLUP = 0 */
2710         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
2711         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2712         /* .. DisableRcvr = 0 */
2713         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
2714         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2715         /* .. */
2716         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
2717         /* .. TRI_ENABLE = 1 */
2718         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
2719         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2720         /* .. L0_SEL = 1 */
2721         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
2722         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2723         /* .. L1_SEL = 0 */
2724         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
2725         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2726         /* .. L2_SEL = 0 */
2727         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
2728         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2729         /* .. L3_SEL = 0 */
2730         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
2731         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2732         /* .. Speed = 1 */
2733         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
2734         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2735         /* .. IO_Type = 4 */
2736         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
2737         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2738         /* .. PULLUP = 0 */
2739         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
2740         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2741         /* .. DisableRcvr = 0 */
2742         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
2743         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2744         /* .. */
2745         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
2746         /* .. TRI_ENABLE = 1 */
2747         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
2748         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2749         /* .. L0_SEL = 1 */
2750         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
2751         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2752         /* .. L1_SEL = 0 */
2753         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
2754         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2755         /* .. L2_SEL = 0 */
2756         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
2757         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2758         /* .. L3_SEL = 0 */
2759         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
2760         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2761         /* .. Speed = 1 */
2762         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
2763         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2764         /* .. IO_Type = 4 */
2765         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
2766         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2767         /* .. PULLUP = 0 */
2768         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
2769         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2770         /* .. DisableRcvr = 0 */
2771         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
2772         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2773         /* .. */
2774         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
2775         /* .. TRI_ENABLE = 1 */
2776         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
2777         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2778         /* .. L0_SEL = 1 */
2779         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
2780         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2781         /* .. L1_SEL = 0 */
2782         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
2783         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2784         /* .. L2_SEL = 0 */
2785         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
2786         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2787         /* .. L3_SEL = 0 */
2788         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
2789         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2790         /* .. Speed = 1 */
2791         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
2792         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2793         /* .. IO_Type = 4 */
2794         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
2795         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2796         /* .. PULLUP = 0 */
2797         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
2798         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2799         /* .. DisableRcvr = 0 */
2800         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
2801         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2802         /* .. */
2803         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
2804         /* .. TRI_ENABLE = 1 */
2805         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
2806         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2807         /* .. L0_SEL = 1 */
2808         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
2809         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2810         /* .. L1_SEL = 0 */
2811         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
2812         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2813         /* .. L2_SEL = 0 */
2814         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
2815         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2816         /* .. L3_SEL = 0 */
2817         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
2818         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2819         /* .. Speed = 1 */
2820         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
2821         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2822         /* .. IO_Type = 4 */
2823         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
2824         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2825         /* .. PULLUP = 0 */
2826         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
2827         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2828         /* .. DisableRcvr = 0 */
2829         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
2830         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2831         /* .. */
2832         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
2833         /* .. TRI_ENABLE = 0 */
2834         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
2835         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2836         /* .. L0_SEL = 0 */
2837         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
2838         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2839         /* .. L1_SEL = 1 */
2840         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
2841         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2842         /* .. L2_SEL = 0 */
2843         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
2844         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2845         /* .. L3_SEL = 0 */
2846         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
2847         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2848         /* .. Speed = 1 */
2849         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
2850         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2851         /* .. IO_Type = 1 */
2852         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
2853         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2854         /* .. PULLUP = 0 */
2855         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
2856         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2857         /* .. DisableRcvr = 0 */
2858         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
2859         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2860         /* .. */
2861         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
2862         /* .. TRI_ENABLE = 1 */
2863         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
2864         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2865         /* .. L0_SEL = 0 */
2866         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
2867         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2868         /* .. L1_SEL = 1 */
2869         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
2870         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2871         /* .. L2_SEL = 0 */
2872         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
2873         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2874         /* .. L3_SEL = 0 */
2875         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
2876         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2877         /* .. Speed = 1 */
2878         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
2879         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2880         /* .. IO_Type = 1 */
2881         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
2882         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2883         /* .. PULLUP = 0 */
2884         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
2885         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2886         /* .. DisableRcvr = 0 */
2887         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
2888         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2889         /* .. */
2890         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
2891         /* .. TRI_ENABLE = 0 */
2892         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
2893         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2894         /* .. L0_SEL = 0 */
2895         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
2896         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2897         /* .. L1_SEL = 1 */
2898         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
2899         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2900         /* .. L2_SEL = 0 */
2901         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
2902         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2903         /* .. L3_SEL = 0 */
2904         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
2905         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2906         /* .. Speed = 1 */
2907         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
2908         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2909         /* .. IO_Type = 1 */
2910         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
2911         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2912         /* .. PULLUP = 0 */
2913         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
2914         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2915         /* .. DisableRcvr = 0 */
2916         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
2917         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2918         /* .. */
2919         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
2920         /* .. TRI_ENABLE = 1 */
2921         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
2922         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2923         /* .. L0_SEL = 0 */
2924         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
2925         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2926         /* .. L1_SEL = 1 */
2927         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
2928         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2929         /* .. L2_SEL = 0 */
2930         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
2931         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2932         /* .. L3_SEL = 0 */
2933         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
2934         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2935         /* .. Speed = 1 */
2936         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
2937         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2938         /* .. IO_Type = 1 */
2939         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
2940         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2941         /* .. PULLUP = 0 */
2942         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
2943         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2944         /* .. DisableRcvr = 0 */
2945         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
2946         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2947         /* .. */
2948         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
2949         /* .. TRI_ENABLE = 0 */
2950         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
2951         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2952         /* .. L0_SEL = 0 */
2953         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
2954         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2955         /* .. L1_SEL = 1 */
2956         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
2957         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2958         /* .. L2_SEL = 0 */
2959         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
2960         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2961         /* .. L3_SEL = 0 */
2962         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
2963         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2964         /* .. Speed = 1 */
2965         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
2966         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2967         /* .. IO_Type = 1 */
2968         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
2969         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2970         /* .. PULLUP = 0 */
2971         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
2972         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2973         /* .. DisableRcvr = 0 */
2974         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
2975         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2976         /* .. */
2977         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
2978         /* .. TRI_ENABLE = 0 */
2979         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
2980         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2981         /* .. L0_SEL = 0 */
2982         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
2983         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2984         /* .. L1_SEL = 1 */
2985         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
2986         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2987         /* .. L2_SEL = 0 */
2988         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
2989         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2990         /* .. L3_SEL = 0 */
2991         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
2992         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2993         /* .. Speed = 1 */
2994         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
2995         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2996         /* .. IO_Type = 1 */
2997         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
2998         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2999         /* .. PULLUP = 0 */
3000         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
3001         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3002         /* .. DisableRcvr = 0 */
3003         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
3004         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3005         /* .. */
3006         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
3007         /* .. TRI_ENABLE = 0 */
3008         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
3009         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3010         /* .. L0_SEL = 0 */
3011         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
3012         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3013         /* .. L1_SEL = 1 */
3014         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
3015         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3016         /* .. L2_SEL = 0 */
3017         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
3018         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3019         /* .. L3_SEL = 0 */
3020         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
3021         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3022         /* .. Speed = 1 */
3023         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
3024         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3025         /* .. IO_Type = 1 */
3026         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
3027         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3028         /* .. PULLUP = 0 */
3029         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
3030         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3031         /* .. DisableRcvr = 0 */
3032         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
3033         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3034         /* .. */
3035         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
3036         /* .. TRI_ENABLE = 0 */
3037         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
3038         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3039         /* .. L0_SEL = 0 */
3040         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
3041         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3042         /* .. L1_SEL = 1 */
3043         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
3044         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3045         /* .. L2_SEL = 0 */
3046         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
3047         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3048         /* .. L3_SEL = 0 */
3049         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
3050         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3051         /* .. Speed = 1 */
3052         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
3053         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3054         /* .. IO_Type = 1 */
3055         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
3056         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3057         /* .. PULLUP = 0 */
3058         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
3059         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3060         /* .. DisableRcvr = 0 */
3061         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
3062         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3063         /* .. */
3064         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
3065         /* .. TRI_ENABLE = 1 */
3066         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
3067         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3068         /* .. L0_SEL = 0 */
3069         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
3070         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3071         /* .. L1_SEL = 1 */
3072         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
3073         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3074         /* .. L2_SEL = 0 */
3075         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
3076         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3077         /* .. L3_SEL = 0 */
3078         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
3079         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3080         /* .. Speed = 1 */
3081         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
3082         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3083         /* .. IO_Type = 1 */
3084         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
3085         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3086         /* .. PULLUP = 0 */
3087         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
3088         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3089         /* .. DisableRcvr = 0 */
3090         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
3091         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3092         /* .. */
3093         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
3094         /* .. TRI_ENABLE = 0 */
3095         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
3096         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3097         /* .. L0_SEL = 0 */
3098         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
3099         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3100         /* .. L1_SEL = 1 */
3101         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
3102         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3103         /* .. L2_SEL = 0 */
3104         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
3105         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3106         /* .. L3_SEL = 0 */
3107         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
3108         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3109         /* .. Speed = 1 */
3110         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
3111         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3112         /* .. IO_Type = 1 */
3113         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
3114         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3115         /* .. PULLUP = 0 */
3116         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
3117         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3118         /* .. DisableRcvr = 0 */
3119         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
3120         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3121         /* .. */
3122         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
3123         /* .. TRI_ENABLE = 0 */
3124         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
3125         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3126         /* .. L0_SEL = 0 */
3127         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
3128         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3129         /* .. L1_SEL = 1 */
3130         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
3131         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3132         /* .. L2_SEL = 0 */
3133         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
3134         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3135         /* .. L3_SEL = 0 */
3136         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
3137         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3138         /* .. Speed = 1 */
3139         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
3140         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3141         /* .. IO_Type = 1 */
3142         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
3143         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3144         /* .. PULLUP = 0 */
3145         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
3146         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3147         /* .. DisableRcvr = 0 */
3148         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
3149         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3150         /* .. */
3151         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
3152         /* .. TRI_ENABLE = 0 */
3153         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
3154         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3155         /* .. L0_SEL = 0 */
3156         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
3157         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3158         /* .. L1_SEL = 1 */
3159         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
3160         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3161         /* .. L2_SEL = 0 */
3162         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
3163         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3164         /* .. L3_SEL = 0 */
3165         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
3166         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3167         /* .. Speed = 1 */
3168         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
3169         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3170         /* .. IO_Type = 1 */
3171         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
3172         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3173         /* .. PULLUP = 0 */
3174         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
3175         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3176         /* .. DisableRcvr = 0 */
3177         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
3178         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3179         /* .. */
3180         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
3181         /* .. TRI_ENABLE = 0 */
3182         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
3183         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3184         /* .. L0_SEL = 0 */
3185         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
3186         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3187         /* .. L1_SEL = 0 */
3188         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
3189         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3190         /* .. L2_SEL = 0 */
3191         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
3192         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3193         /* .. L3_SEL = 4 */
3194         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
3195         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3196         /* .. Speed = 1 */
3197         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
3198         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3199         /* .. IO_Type = 1 */
3200         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
3201         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3202         /* .. PULLUP = 0 */
3203         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
3204         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3205         /* .. DisableRcvr = 0 */
3206         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
3207         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3208         /* .. */
3209         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
3210         /* .. TRI_ENABLE = 0 */
3211         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
3212         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3213         /* .. L0_SEL = 0 */
3214         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
3215         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3216         /* .. L1_SEL = 0 */
3217         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
3218         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3219         /* .. L2_SEL = 0 */
3220         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
3221         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3222         /* .. L3_SEL = 4 */
3223         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
3224         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3225         /* .. Speed = 1 */
3226         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
3227         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3228         /* .. IO_Type = 1 */
3229         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
3230         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3231         /* .. PULLUP = 0 */
3232         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
3233         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3234         /* .. DisableRcvr = 0 */
3235         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
3236         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3237         /* .. */
3238         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
3239         /* .. TRI_ENABLE = 0 */
3240         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
3241         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3242         /* .. L0_SEL = 0 */
3243         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
3244         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3245         /* .. L1_SEL = 0 */
3246         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
3247         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3248         /* .. L2_SEL = 0 */
3249         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
3250         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3251         /* .. L3_SEL = 4 */
3252         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
3253         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3254         /* .. Speed = 1 */
3255         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
3256         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3257         /* .. IO_Type = 1 */
3258         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
3259         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3260         /* .. PULLUP = 0 */
3261         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
3262         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3263         /* .. DisableRcvr = 0 */
3264         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
3265         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3266         /* .. */
3267         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
3268         /* .. TRI_ENABLE = 0 */
3269         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
3270         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3271         /* .. L0_SEL = 0 */
3272         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
3273         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3274         /* .. L1_SEL = 0 */
3275         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
3276         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3277         /* .. L2_SEL = 0 */
3278         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
3279         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3280         /* .. L3_SEL = 4 */
3281         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
3282         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3283         /* .. Speed = 1 */
3284         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
3285         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3286         /* .. IO_Type = 1 */
3287         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
3288         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3289         /* .. PULLUP = 0 */
3290         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
3291         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3292         /* .. DisableRcvr = 0 */
3293         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
3294         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3295         /* .. */
3296         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
3297         /* .. TRI_ENABLE = 0 */
3298         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
3299         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3300         /* .. L0_SEL = 0 */
3301         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
3302         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3303         /* .. L1_SEL = 0 */
3304         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
3305         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3306         /* .. L2_SEL = 0 */
3307         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
3308         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3309         /* .. L3_SEL = 4 */
3310         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
3311         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3312         /* .. Speed = 1 */
3313         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
3314         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3315         /* .. IO_Type = 1 */
3316         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
3317         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3318         /* .. PULLUP = 0 */
3319         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
3320         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3321         /* .. DisableRcvr = 0 */
3322         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
3323         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3324         /* .. */
3325         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
3326         /* .. TRI_ENABLE = 0 */
3327         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
3328         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3329         /* .. L0_SEL = 0 */
3330         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
3331         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3332         /* .. L1_SEL = 0 */
3333         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
3334         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3335         /* .. L2_SEL = 0 */
3336         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
3337         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3338         /* .. L3_SEL = 4 */
3339         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
3340         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3341         /* .. Speed = 1 */
3342         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
3343         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3344         /* .. IO_Type = 1 */
3345         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
3346         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3347         /* .. PULLUP = 0 */
3348         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
3349         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3350         /* .. DisableRcvr = 0 */
3351         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
3352         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3353         /* .. */
3354         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
3355         /* .. TRI_ENABLE = 0 */
3356         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
3357         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3358         /* .. L0_SEL = 0 */
3359         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
3360         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3361         /* .. L1_SEL = 0 */
3362         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
3363         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3364         /* .. L2_SEL = 0 */
3365         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
3366         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3367         /* .. L3_SEL = 0 */
3368         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
3369         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3370         /* .. Speed = 0 */
3371         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
3372         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3373         /* .. IO_Type = 1 */
3374         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
3375         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3376         /* .. PULLUP = 1 */
3377         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
3378         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
3379         /* .. DisableRcvr = 0 */
3380         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
3381         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3382         /* .. */
3383         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
3384         /* .. TRI_ENABLE = 1 */
3385         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
3386         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3387         /* .. Speed = 0 */
3388         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
3389         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3390         /* .. IO_Type = 1 */
3391         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
3392         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3393         /* .. PULLUP = 0 */
3394         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
3395         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3396         /* .. DisableRcvr = 0 */
3397         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
3398         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3399         /* .. */
3400         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
3401         /* .. TRI_ENABLE = 0 */
3402         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
3403         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3404         /* .. L0_SEL = 0 */
3405         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
3406         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3407         /* .. L1_SEL = 0 */
3408         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
3409         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3410         /* .. L2_SEL = 0 */
3411         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
3412         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3413         /* .. L3_SEL = 7 */
3414         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
3415         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
3416         /* .. Speed = 0 */
3417         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
3418         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3419         /* .. IO_Type = 1 */
3420         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
3421         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3422         /* .. PULLUP = 0 */
3423         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
3424         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3425         /* .. DisableRcvr = 0 */
3426         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
3427         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3428         /* .. */
3429         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
3430         /* .. TRI_ENABLE = 1 */
3431         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
3432         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3433         /* .. L0_SEL = 0 */
3434         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
3435         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3436         /* .. L1_SEL = 0 */
3437         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
3438         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3439         /* .. L2_SEL = 0 */
3440         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
3441         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3442         /* .. L3_SEL = 7 */
3443         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
3444         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
3445         /* .. Speed = 0 */
3446         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
3447         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3448         /* .. IO_Type = 1 */
3449         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
3450         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3451         /* .. PULLUP = 0 */
3452         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
3453         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3454         /* .. DisableRcvr = 0 */
3455         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
3456         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3457         /* .. */
3458         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
3459         /* .. TRI_ENABLE = 0 */
3460         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
3461         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3462         /* .. L0_SEL = 0 */
3463         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
3464         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3465         /* .. L1_SEL = 0 */
3466         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
3467         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3468         /* .. L2_SEL = 0 */
3469         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
3470         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3471         /* .. L3_SEL = 0 */
3472         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
3473         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3474         /* .. Speed = 0 */
3475         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
3476         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3477         /* .. IO_Type = 1 */
3478         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
3479         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3480         /* .. PULLUP = 0 */
3481         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
3482         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3483         /* .. DisableRcvr = 0 */
3484         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
3485         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3486         /* .. */
3487         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
3488         /* .. TRI_ENABLE = 0 */
3489         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
3490         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3491         /* .. L0_SEL = 0 */
3492         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
3493         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3494         /* .. L1_SEL = 0 */
3495         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
3496         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3497         /* .. L2_SEL = 0 */
3498         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
3499         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3500         /* .. L3_SEL = 0 */
3501         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
3502         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3503         /* .. Speed = 0 */
3504         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
3505         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3506         /* .. IO_Type = 1 */
3507         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
3508         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3509         /* .. PULLUP = 0 */
3510         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
3511         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3512         /* .. DisableRcvr = 0 */
3513         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
3514         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3515         /* .. */
3516         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
3517         /* .. TRI_ENABLE = 0 */
3518         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
3519         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3520         /* .. L0_SEL = 0 */
3521         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
3522         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3523         /* .. L1_SEL = 0 */
3524         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
3525         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3526         /* .. L2_SEL = 0 */
3527         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
3528         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3529         /* .. L3_SEL = 4 */
3530         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
3531         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3532         /* .. Speed = 0 */
3533         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
3534         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3535         /* .. IO_Type = 1 */
3536         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
3537         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3538         /* .. PULLUP = 0 */
3539         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
3540         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3541         /* .. DisableRcvr = 0 */
3542         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
3543         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3544         /* .. */
3545         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
3546         /* .. TRI_ENABLE = 0 */
3547         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
3548         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3549         /* .. L0_SEL = 0 */
3550         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
3551         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3552         /* .. L1_SEL = 0 */
3553         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
3554         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3555         /* .. L2_SEL = 0 */
3556         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
3557         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3558         /* .. L3_SEL = 4 */
3559         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
3560         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3561         /* .. Speed = 0 */
3562         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
3563         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3564         /* .. IO_Type = 1 */
3565         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
3566         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3567         /* .. PULLUP = 0 */
3568         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
3569         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3570         /* .. DisableRcvr = 0 */
3571         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
3572         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3573         /* .. */
3574         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
3575         /* .. SDIO0_WP_SEL = 55 */
3576         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
3577         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
3578         /* .. SDIO0_CD_SEL = 47 */
3579         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
3580         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
3581         /* .. */
3582         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
3583         /* .. FINISH: MIO PROGRAMMING */
3584         /* .. START: LOCK IT BACK */
3585         /* .. LOCK_KEY = 0X767B */
3586         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
3587         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
3588         /* .. */
3589         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
3590         /* .. FINISH: LOCK IT BACK */
3591         /* FINISH: top */
3592         /* */
3593         EMIT_EXIT(),
3594
3595         /* */
3596 };
3597
3598 unsigned long ps7_peripherals_init_data_3_0[] = {
3599         /* START: top */
3600         /* .. START: SLCR SETTINGS */
3601         /* .. UNLOCK_KEY = 0XDF0D */
3602         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
3603         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
3604         /* .. */
3605         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
3606         /* .. FINISH: SLCR SETTINGS */
3607         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
3608         /* .. IBUF_DISABLE_MODE = 0x1 */
3609         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
3610         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3611         /* .. TERM_DISABLE_MODE = 0x1 */
3612         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
3613         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3614         /* .. */
3615         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
3616         /* .. IBUF_DISABLE_MODE = 0x1 */
3617         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
3618         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3619         /* .. TERM_DISABLE_MODE = 0x1 */
3620         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
3621         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3622         /* .. */
3623         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
3624         /* .. IBUF_DISABLE_MODE = 0x1 */
3625         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
3626         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3627         /* .. TERM_DISABLE_MODE = 0x1 */
3628         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
3629         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3630         /* .. */
3631         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
3632         /* .. IBUF_DISABLE_MODE = 0x1 */
3633         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
3634         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3635         /* .. TERM_DISABLE_MODE = 0x1 */
3636         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
3637         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3638         /* .. */
3639         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
3640         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
3641         /* .. START: LOCK IT BACK */
3642         /* .. LOCK_KEY = 0X767B */
3643         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
3644         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
3645         /* .. */
3646         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
3647         /* .. FINISH: LOCK IT BACK */
3648         /* .. START: SRAM/NOR SET OPMODE */
3649         /* .. FINISH: SRAM/NOR SET OPMODE */
3650         /* .. START: QSPI REGISTERS */
3651         /* .. Holdb_dr = 1 */
3652         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
3653         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
3654         /* .. */
3655         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
3656         /* .. FINISH: QSPI REGISTERS */
3657         /* .. START: PL POWER ON RESET REGISTERS */
3658         /* .. PCFG_POR_CNT_4K = 0 */
3659         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
3660         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
3661         /* .. */
3662         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
3663         /* .. FINISH: PL POWER ON RESET REGISTERS */
3664         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
3665         /* .. .. START: NAND SET CYCLE */
3666         /* .. .. FINISH: NAND SET CYCLE */
3667         /* .. .. START: OPMODE */
3668         /* .. .. FINISH: OPMODE */
3669         /* .. .. START: DIRECT COMMAND */
3670         /* .. .. FINISH: DIRECT COMMAND */
3671         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
3672         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
3673         /* .. .. START: DIRECT COMMAND */
3674         /* .. .. FINISH: DIRECT COMMAND */
3675         /* .. .. START: NOR CS0 BASE ADDRESS */
3676         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
3677         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
3678         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
3679         /* .. .. START: DIRECT COMMAND */
3680         /* .. .. FINISH: DIRECT COMMAND */
3681         /* .. .. START: NOR CS1 BASE ADDRESS */
3682         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
3683         /* .. .. START: USB RESET */
3684         /* .. .. .. START: USB0 RESET */
3685         /* .. .. .. .. START: DIR MODE BANK 0 */
3686         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3687         /* .. .. .. .. START: DIR MODE BANK 1 */
3688         /* .. .. .. .. DIRECTION_1 = 0x4000 */
3689         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
3690         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
3691         /* .. .. .. .. */
3692         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
3693         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3694         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3695         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3696         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3697         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3698         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3699         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3700         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3701         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3702         /* .. .. .. .. DATA_1_LSW = 0x4000 */
3703         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
3704         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
3705         /* .. .. .. .. */
3706         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
3707         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3708         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3709         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3710         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3711         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3712         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3713         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
3714         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
3715         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
3716         /* .. .. .. .. */
3717         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
3718         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3719         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3720         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3721         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3722         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3723         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3724         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3725         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3726         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3727         /* .. .. .. .. DATA_1_LSW = 0x0 */
3728         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
3729         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
3730         /* .. .. .. .. */
3731         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
3732         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3733         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3734         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3735         /* .. .. .. .. START: ADD 1 MS DELAY */
3736         /* .. .. .. .. */
3737         EMIT_MASKDELAY(0XF8F00200, 1),
3738         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3739         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3740         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3741         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3742         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3743         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3744         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3745         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3746         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3747         /* .. .. .. .. DATA_1_LSW = 0x4000 */
3748         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
3749         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
3750         /* .. .. .. .. */
3751         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
3752         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3753         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3754         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3755         /* .. .. .. FINISH: USB0 RESET */
3756         /* .. .. .. START: USB1 RESET */
3757         /* .. .. .. .. START: DIR MODE BANK 0 */
3758         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3759         /* .. .. .. .. START: DIR MODE BANK 1 */
3760         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3761         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3762         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3763         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3764         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3765         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3766         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3767         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3768         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3769         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3770         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3771         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3772         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3773         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3774         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3775         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3776         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3777         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3778         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3779         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3780         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3781         /* .. .. .. .. START: ADD 1 MS DELAY */
3782         /* .. .. .. .. */
3783         EMIT_MASKDELAY(0XF8F00200, 1),
3784         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3785         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3786         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3787         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3788         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3789         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3790         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3791         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3792         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3793         /* .. .. .. FINISH: USB1 RESET */
3794         /* .. .. FINISH: USB RESET */
3795         /* .. .. START: ENET RESET */
3796         /* .. .. .. START: ENET0 RESET */
3797         /* .. .. .. .. START: DIR MODE BANK 0 */
3798         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3799         /* .. .. .. .. START: DIR MODE BANK 1 */
3800         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3801         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3802         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3803         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3804         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3805         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3806         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3807         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3808         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3809         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3810         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3811         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3812         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3813         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3814         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3815         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3816         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3817         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3818         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3819         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3820         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3821         /* .. .. .. .. START: ADD 1 MS DELAY */
3822         /* .. .. .. .. */
3823         EMIT_MASKDELAY(0XF8F00200, 1),
3824         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3825         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3826         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3827         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3828         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3829         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3830         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3831         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3832         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3833         /* .. .. .. FINISH: ENET0 RESET */
3834         /* .. .. .. START: ENET1 RESET */
3835         /* .. .. .. .. START: DIR MODE BANK 0 */
3836         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3837         /* .. .. .. .. START: DIR MODE BANK 1 */
3838         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3839         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3840         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3841         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3842         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3843         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3844         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3845         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3846         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3847         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3848         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3849         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3850         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3851         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3852         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3853         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3854         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3855         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3856         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3857         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3858         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3859         /* .. .. .. .. START: ADD 1 MS DELAY */
3860         /* .. .. .. .. */
3861         EMIT_MASKDELAY(0XF8F00200, 1),
3862         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3863         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3864         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3865         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3866         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3867         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3868         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3869         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3870         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3871         /* .. .. .. FINISH: ENET1 RESET */
3872         /* .. .. FINISH: ENET RESET */
3873         /* .. .. START: I2C RESET */
3874         /* .. .. .. START: I2C0 RESET */
3875         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
3876         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
3877         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
3878         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
3879         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3880         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3881         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3882         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3883         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3884         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3885         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3886         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3887         /* .. .. .. .. START: OUTPUT ENABLE */
3888         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3889         /* .. .. .. .. START: OUTPUT ENABLE */
3890         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3891         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3892         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3893         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3894         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3895         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3896         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3897         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3898         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3899         /* .. .. .. .. START: ADD 1 MS DELAY */
3900         /* .. .. .. .. */
3901         EMIT_MASKDELAY(0XF8F00200, 1),
3902         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3903         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3904         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3905         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3906         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3907         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3908         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3909         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3910         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3911         /* .. .. .. FINISH: I2C0 RESET */
3912         /* .. .. .. START: I2C1 RESET */
3913         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
3914         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
3915         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
3916         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
3917         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3918         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3919         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3920         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3921         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3922         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3923         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3924         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3925         /* .. .. .. .. START: OUTPUT ENABLE */
3926         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3927         /* .. .. .. .. START: OUTPUT ENABLE */
3928         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3929         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3930         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3931         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3932         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3933         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3934         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3935         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3936         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3937         /* .. .. .. .. START: ADD 1 MS DELAY */
3938         /* .. .. .. .. */
3939         EMIT_MASKDELAY(0XF8F00200, 1),
3940         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3941         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3942         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3943         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3944         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3945         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3946         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3947         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3948         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3949         /* .. .. .. FINISH: I2C1 RESET */
3950         /* .. .. FINISH: I2C RESET */
3951         /* .. .. START: NOR CHIP SELECT */
3952         /* .. .. .. START: DIR MODE BANK 0 */
3953         /* .. .. .. FINISH: DIR MODE BANK 0 */
3954         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3955         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3956         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
3957         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3958         /* .. .. FINISH: NOR CHIP SELECT */
3959         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
3960         /* FINISH: top */
3961         /* */
3962         EMIT_EXIT(),
3963
3964         /* */
3965 };
3966
3967 unsigned long ps7_post_config_3_0[] = {
3968         /* START: top */
3969         /* .. START: SLCR SETTINGS */
3970         /* .. UNLOCK_KEY = 0XDF0D */
3971         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
3972         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
3973         /* .. */
3974         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
3975         /* .. FINISH: SLCR SETTINGS */
3976         /* .. START: ENABLING LEVEL SHIFTER */
3977         /* .. USER_LVL_INP_EN_0 = 1 */
3978         /* .. ==> 0XF8000900[3:3] = 0x00000001U */
3979         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
3980         /* .. USER_LVL_OUT_EN_0 = 1 */
3981         /* .. ==> 0XF8000900[2:2] = 0x00000001U */
3982         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3983         /* .. USER_LVL_INP_EN_1 = 1 */
3984         /* .. ==> 0XF8000900[1:1] = 0x00000001U */
3985         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
3986         /* .. USER_LVL_OUT_EN_1 = 1 */
3987         /* .. ==> 0XF8000900[0:0] = 0x00000001U */
3988         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3989         /* .. */
3990         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
3991         /* .. FINISH: ENABLING LEVEL SHIFTER */
3992         /* .. START: FPGA RESETS TO 0 */
3993         /* .. reserved_3 = 0 */
3994         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
3995         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
3996         /* .. reserved_FPGA_ACP_RST = 0 */
3997         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
3998         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
3999         /* .. reserved_FPGA_AXDS3_RST = 0 */
4000         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
4001         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
4002         /* .. reserved_FPGA_AXDS2_RST = 0 */
4003         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
4004         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
4005         /* .. reserved_FPGA_AXDS1_RST = 0 */
4006         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
4007         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
4008         /* .. reserved_FPGA_AXDS0_RST = 0 */
4009         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
4010         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
4011         /* .. reserved_2 = 0 */
4012         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
4013         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
4014         /* .. reserved_FSSW1_FPGA_RST = 0 */
4015         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
4016         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
4017         /* .. reserved_FSSW0_FPGA_RST = 0 */
4018         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
4019         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4020         /* .. reserved_1 = 0 */
4021         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
4022         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
4023         /* .. reserved_FPGA_FMSW1_RST = 0 */
4024         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
4025         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
4026         /* .. reserved_FPGA_FMSW0_RST = 0 */
4027         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
4028         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
4029         /* .. reserved_FPGA_DMA3_RST = 0 */
4030         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
4031         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
4032         /* .. reserved_FPGA_DMA2_RST = 0 */
4033         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
4034         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
4035         /* .. reserved_FPGA_DMA1_RST = 0 */
4036         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
4037         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
4038         /* .. reserved_FPGA_DMA0_RST = 0 */
4039         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
4040         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
4041         /* .. reserved = 0 */
4042         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
4043         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4044         /* .. FPGA3_OUT_RST = 0 */
4045         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
4046         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
4047         /* .. FPGA2_OUT_RST = 0 */
4048         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
4049         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
4050         /* .. FPGA1_OUT_RST = 0 */
4051         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
4052         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4053         /* .. FPGA0_OUT_RST = 0 */
4054         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
4055         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4056         /* .. */
4057         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
4058         /* .. FINISH: FPGA RESETS TO 0 */
4059         /* .. START: AFI REGISTERS */
4060         /* .. .. START: AFI0 REGISTERS */
4061         /* .. .. FINISH: AFI0 REGISTERS */
4062         /* .. .. START: AFI1 REGISTERS */
4063         /* .. .. FINISH: AFI1 REGISTERS */
4064         /* .. .. START: AFI2 REGISTERS */
4065         /* .. .. FINISH: AFI2 REGISTERS */
4066         /* .. .. START: AFI3 REGISTERS */
4067         /* .. .. FINISH: AFI3 REGISTERS */
4068         /* .. .. START: AFI2 SECURE REGISTER */
4069         /* .. .. FINISH: AFI2 SECURE REGISTER */
4070         /* .. FINISH: AFI REGISTERS */
4071         /* .. START: LOCK IT BACK */
4072         /* .. LOCK_KEY = 0X767B */
4073         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4074         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4075         /* .. */
4076         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4077         /* .. FINISH: LOCK IT BACK */
4078         /* FINISH: top */
4079         /* */
4080         EMIT_EXIT(),
4081
4082         /* */
4083 };
4084
4085
4086 unsigned long ps7_pll_init_data_2_0[] = {
4087         /* START: top */
4088         /* .. START: SLCR SETTINGS */
4089         /* .. UNLOCK_KEY = 0XDF0D */
4090         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
4091         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
4092         /* .. */
4093         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
4094         /* .. FINISH: SLCR SETTINGS */
4095         /* .. START: PLL SLCR REGISTERS */
4096         /* .. .. START: ARM PLL INIT */
4097         /* .. .. PLL_RES = 0xc */
4098         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
4099         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4100         /* .. .. PLL_CP = 0x2 */
4101         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
4102         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4103         /* .. .. LOCK_CNT = 0x177 */
4104         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
4105         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
4106         /* .. .. */
4107         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
4108         /* .. .. .. START: UPDATE FB_DIV */
4109         /* .. .. .. PLL_FDIV = 0x1a */
4110         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
4111         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
4112         /* .. .. .. */
4113         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
4114         /* .. .. .. FINISH: UPDATE FB_DIV */
4115         /* .. .. .. START: BY PASS PLL */
4116         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4117         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
4118         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4119         /* .. .. .. */
4120         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
4121         /* .. .. .. FINISH: BY PASS PLL */
4122         /* .. .. .. START: ASSERT RESET */
4123         /* .. .. .. PLL_RESET = 1 */
4124         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
4125         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4126         /* .. .. .. */
4127         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
4128         /* .. .. .. FINISH: ASSERT RESET */
4129         /* .. .. .. START: DEASSERT RESET */
4130         /* .. .. .. PLL_RESET = 0 */
4131         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
4132         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4133         /* .. .. .. */
4134         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
4135         /* .. .. .. FINISH: DEASSERT RESET */
4136         /* .. .. .. START: CHECK PLL STATUS */
4137         /* .. .. .. ARM_PLL_LOCK = 1 */
4138         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
4139         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4140         /* .. .. .. */
4141         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4142         /* .. .. .. FINISH: CHECK PLL STATUS */
4143         /* .. .. .. START: REMOVE PLL BY PASS */
4144         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4145         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
4146         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4147         /* .. .. .. */
4148         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
4149         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4150         /* .. .. .. SRCSEL = 0x0 */
4151         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
4152         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4153         /* .. .. .. DIVISOR = 0x2 */
4154         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
4155         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
4156         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
4157         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
4158         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
4159         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
4160         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
4161         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
4162         /* .. .. .. CPU_2XCLKACT = 0x1 */
4163         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
4164         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
4165         /* .. .. .. CPU_1XCLKACT = 0x1 */
4166         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
4167         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
4168         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
4169         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
4170         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
4171         /* .. .. .. */
4172         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
4173         /* .. .. FINISH: ARM PLL INIT */
4174         /* .. .. START: DDR PLL INIT */
4175         /* .. .. PLL_RES = 0xc */
4176         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
4177         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4178         /* .. .. PLL_CP = 0x2 */
4179         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
4180         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4181         /* .. .. LOCK_CNT = 0x1db */
4182         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
4183         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
4184         /* .. .. */
4185         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
4186         /* .. .. .. START: UPDATE FB_DIV */
4187         /* .. .. .. PLL_FDIV = 0x15 */
4188         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
4189         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
4190         /* .. .. .. */
4191         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
4192         /* .. .. .. FINISH: UPDATE FB_DIV */
4193         /* .. .. .. START: BY PASS PLL */
4194         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4195         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
4196         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4197         /* .. .. .. */
4198         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
4199         /* .. .. .. FINISH: BY PASS PLL */
4200         /* .. .. .. START: ASSERT RESET */
4201         /* .. .. .. PLL_RESET = 1 */
4202         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
4203         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4204         /* .. .. .. */
4205         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
4206         /* .. .. .. FINISH: ASSERT RESET */
4207         /* .. .. .. START: DEASSERT RESET */
4208         /* .. .. .. PLL_RESET = 0 */
4209         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
4210         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4211         /* .. .. .. */
4212         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
4213         /* .. .. .. FINISH: DEASSERT RESET */
4214         /* .. .. .. START: CHECK PLL STATUS */
4215         /* .. .. .. DDR_PLL_LOCK = 1 */
4216         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
4217         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4218         /* .. .. .. */
4219         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4220         /* .. .. .. FINISH: CHECK PLL STATUS */
4221         /* .. .. .. START: REMOVE PLL BY PASS */
4222         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4223         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
4224         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4225         /* .. .. .. */
4226         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
4227         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4228         /* .. .. .. DDR_3XCLKACT = 0x1 */
4229         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
4230         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4231         /* .. .. .. DDR_2XCLKACT = 0x1 */
4232         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
4233         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4234         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
4235         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
4236         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
4237         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
4238         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
4239         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
4240         /* .. .. .. */
4241         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
4242         /* .. .. FINISH: DDR PLL INIT */
4243         /* .. .. START: IO PLL INIT */
4244         /* .. .. PLL_RES = 0xc */
4245         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
4246         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4247         /* .. .. PLL_CP = 0x2 */
4248         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
4249         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4250         /* .. .. LOCK_CNT = 0x1f4 */
4251         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
4252         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
4253         /* .. .. */
4254         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
4255         /* .. .. .. START: UPDATE FB_DIV */
4256         /* .. .. .. PLL_FDIV = 0x14 */
4257         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
4258         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
4259         /* .. .. .. */
4260         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
4261         /* .. .. .. FINISH: UPDATE FB_DIV */
4262         /* .. .. .. START: BY PASS PLL */
4263         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4264         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
4265         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4266         /* .. .. .. */
4267         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
4268         /* .. .. .. FINISH: BY PASS PLL */
4269         /* .. .. .. START: ASSERT RESET */
4270         /* .. .. .. PLL_RESET = 1 */
4271         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
4272         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4273         /* .. .. .. */
4274         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
4275         /* .. .. .. FINISH: ASSERT RESET */
4276         /* .. .. .. START: DEASSERT RESET */
4277         /* .. .. .. PLL_RESET = 0 */
4278         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
4279         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4280         /* .. .. .. */
4281         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
4282         /* .. .. .. FINISH: DEASSERT RESET */
4283         /* .. .. .. START: CHECK PLL STATUS */
4284         /* .. .. .. IO_PLL_LOCK = 1 */
4285         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
4286         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
4287         /* .. .. .. */
4288         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4289         /* .. .. .. FINISH: CHECK PLL STATUS */
4290         /* .. .. .. START: REMOVE PLL BY PASS */
4291         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4292         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
4293         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4294         /* .. .. .. */
4295         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
4296         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4297         /* .. .. FINISH: IO PLL INIT */
4298         /* .. FINISH: PLL SLCR REGISTERS */
4299         /* .. START: LOCK IT BACK */
4300         /* .. LOCK_KEY = 0X767B */
4301         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4302         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4303         /* .. */
4304         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4305         /* .. FINISH: LOCK IT BACK */
4306         /* FINISH: top */
4307         /* */
4308         EMIT_EXIT(),
4309
4310         /* */
4311 };
4312
4313 unsigned long ps7_clock_init_data_2_0[] = {
4314         /* START: top */
4315         /* .. START: SLCR SETTINGS */
4316         /* .. UNLOCK_KEY = 0XDF0D */
4317         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
4318         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
4319         /* .. */
4320         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
4321         /* .. FINISH: SLCR SETTINGS */
4322         /* .. START: CLOCK CONTROL SLCR REGISTERS */
4323         /* .. CLKACT = 0x1 */
4324         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
4325         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4326         /* .. DIVISOR0 = 0x34 */
4327         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
4328         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
4329         /* .. DIVISOR1 = 0x2 */
4330         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
4331         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
4332         /* .. */
4333         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
4334         /* .. CLKACT = 0x1 */
4335         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
4336         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4337         /* .. SRCSEL = 0x0 */
4338         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
4339         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4340         /* .. */
4341         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
4342         /* .. CLKACT = 0x1 */
4343         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
4344         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4345         /* .. SRCSEL = 0x0 */
4346         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
4347         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
4348         /* .. DIVISOR = 0x8 */
4349         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
4350         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
4351         /* .. DIVISOR1 = 0x1 */
4352         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
4353         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4354         /* .. */
4355         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
4356         /* .. CLKACT = 0x1 */
4357         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
4358         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4359         /* .. SRCSEL = 0x0 */
4360         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
4361         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4362         /* .. DIVISOR = 0x5 */
4363         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
4364         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4365         /* .. */
4366         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
4367         /* .. CLKACT0 = 0x1 */
4368         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
4369         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4370         /* .. CLKACT1 = 0x0 */
4371         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
4372         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4373         /* .. SRCSEL = 0x0 */
4374         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
4375         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4376         /* .. DIVISOR = 0x14 */
4377         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
4378         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
4379         /* .. */
4380         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
4381         /* .. CLKACT0 = 0x0 */
4382         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
4383         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4384         /* .. CLKACT1 = 0x1 */
4385         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
4386         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4387         /* .. SRCSEL = 0x0 */
4388         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
4389         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4390         /* .. DIVISOR = 0xa */
4391         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
4392         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
4393         /* .. */
4394         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
4395         /* .. .. START: TRACE CLOCK */
4396         /* .. .. FINISH: TRACE CLOCK */
4397         /* .. .. CLKACT = 0x1 */
4398         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
4399         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4400         /* .. .. SRCSEL = 0x0 */
4401         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
4402         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4403         /* .. .. DIVISOR = 0x5 */
4404         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
4405         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4406         /* .. .. */
4407         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
4408         /* .. .. SRCSEL = 0x0 */
4409         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
4410         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4411         /* .. .. DIVISOR0 = 0xa */
4412         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
4413         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
4414         /* .. .. DIVISOR1 = 0x1 */
4415         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
4416         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4417         /* .. .. */
4418         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
4419         /* .. .. SRCSEL = 0x0 */
4420         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
4421         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4422         /* .. .. DIVISOR0 = 0x7 */
4423         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
4424         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
4425         /* .. .. DIVISOR1 = 0x1 */
4426         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
4427         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4428         /* .. .. */
4429         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
4430         /* .. .. SRCSEL = 0x0 */
4431         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
4432         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4433         /* .. .. DIVISOR0 = 0x5 */
4434         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
4435         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4436         /* .. .. DIVISOR1 = 0x1 */
4437         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
4438         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4439         /* .. .. */
4440         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
4441         /* .. .. SRCSEL = 0x0 */
4442         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
4443         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4444         /* .. .. DIVISOR0 = 0x14 */
4445         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
4446         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
4447         /* .. .. DIVISOR1 = 0x1 */
4448         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
4449         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4450         /* .. .. */
4451         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
4452         /* .. .. CLK_621_TRUE = 0x1 */
4453         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
4454         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4455         /* .. .. */
4456         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
4457         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
4458         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
4459         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4460         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
4461         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
4462         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
4463         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
4464         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
4465         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
4466         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
4467         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
4468         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
4469         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
4470         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
4471         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
4472         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
4473         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
4474         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
4475         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
4476         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
4477         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
4478         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
4479         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
4480         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
4481         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
4482         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
4483         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
4484         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
4485         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
4486         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4487         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
4488         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
4489         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
4490         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
4491         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
4492         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
4493         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
4494         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
4495         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
4496         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
4497         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
4498         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
4499         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
4500         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
4501         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
4502         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
4503         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
4504         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
4505         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
4506         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
4507         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
4508         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
4509         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
4510         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
4511         /* .. .. */
4512         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
4513         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
4514         /* .. START: THIS SHOULD BE BLANK */
4515         /* .. FINISH: THIS SHOULD BE BLANK */
4516         /* .. START: LOCK IT BACK */
4517         /* .. LOCK_KEY = 0X767B */
4518         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4519         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4520         /* .. */
4521         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4522         /* .. FINISH: LOCK IT BACK */
4523         /* FINISH: top */
4524         /* */
4525         EMIT_EXIT(),
4526
4527         /* */
4528 };
4529
4530 unsigned long ps7_ddr_init_data_2_0[] = {
4531         /* START: top */
4532         /* .. START: DDR INITIALIZATION */
4533         /* .. .. START: LOCK DDR */
4534         /* .. .. reg_ddrc_soft_rstb = 0 */
4535         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
4536         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4537         /* .. .. reg_ddrc_powerdown_en = 0x0 */
4538         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
4539         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4540         /* .. .. reg_ddrc_data_bus_width = 0x0 */
4541         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
4542         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
4543         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
4544         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
4545         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
4546         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
4547         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
4548         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
4549         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
4550         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
4551         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
4552         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
4553         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
4554         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
4555         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
4556         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
4557         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4558         /* .. .. */
4559         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
4560         /* .. .. FINISH: LOCK DDR */
4561         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
4562         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
4563         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
4564         /* .. .. reg_ddrc_active_ranks = 0x1 */
4565         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
4566         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
4567         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
4568         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
4569         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
4570         /* .. .. reg_ddrc_wr_odt_block = 0x1 */
4571         /* .. .. ==> 0XF8006004[20:19] = 0x00000001U */
4572         /* .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U */
4573         /* .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 */
4574         /* .. .. ==> 0XF8006004[21:21] = 0x00000000U */
4575         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
4576         /* .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 */
4577         /* .. .. ==> 0XF8006004[26:22] = 0x00000000U */
4578         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U */
4579         /* .. .. reg_ddrc_addrmap_open_bank = 0x0 */
4580         /* .. .. ==> 0XF8006004[27:27] = 0x00000000U */
4581         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
4582         /* .. .. reg_ddrc_addrmap_4bank_ram = 0x0 */
4583         /* .. .. ==> 0XF8006004[28:28] = 0x00000000U */
4584         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
4585         /* .. .. */
4586         EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU, 0x0008107FU),
4587         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
4588         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
4589         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
4590         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
4591         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
4592         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
4593         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
4594         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
4595         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
4596         /* .. .. */
4597         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
4598         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
4599         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
4600         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
4601         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
4602         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
4603         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
4604         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
4605         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
4606         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
4607         /* .. .. */
4608         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
4609         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
4610         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
4611         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
4612         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
4613         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
4614         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
4615         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
4616         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
4617         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
4618         /* .. .. */
4619         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
4620         /* .. .. reg_ddrc_t_rc = 0x1a */
4621         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
4622         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
4623         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
4624         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
4625         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
4626         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
4627         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
4628         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
4629         /* .. .. */
4630         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
4631         /* .. .. reg_ddrc_wr2pre = 0x12 */
4632         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
4633         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
4634         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
4635         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
4636         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
4637         /* .. .. reg_ddrc_t_faw = 0x15 */
4638         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
4639         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
4640         /* .. .. reg_ddrc_t_ras_max = 0x23 */
4641         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
4642         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
4643         /* .. .. reg_ddrc_t_ras_min = 0x13 */
4644         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
4645         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
4646         /* .. .. reg_ddrc_t_cke = 0x4 */
4647         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
4648         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
4649         /* .. .. */
4650         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
4651         /* .. .. reg_ddrc_write_latency = 0x5 */
4652         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
4653         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
4654         /* .. .. reg_ddrc_rd2wr = 0x7 */
4655         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
4656         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
4657         /* .. .. reg_ddrc_wr2rd = 0xe */
4658         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
4659         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
4660         /* .. .. reg_ddrc_t_xp = 0x4 */
4661         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
4662         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
4663         /* .. .. reg_ddrc_pad_pd = 0x0 */
4664         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
4665         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
4666         /* .. .. reg_ddrc_rd2pre = 0x4 */
4667         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
4668         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
4669         /* .. .. reg_ddrc_t_rcd = 0x7 */
4670         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
4671         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
4672         /* .. .. */
4673         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
4674         /* .. .. reg_ddrc_t_ccd = 0x4 */
4675         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
4676         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
4677         /* .. .. reg_ddrc_t_rrd = 0x6 */
4678         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
4679         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
4680         /* .. .. reg_ddrc_refresh_margin = 0x2 */
4681         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
4682         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4683         /* .. .. reg_ddrc_t_rp = 0x7 */
4684         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
4685         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
4686         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
4687         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
4688         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
4689         /* .. .. reg_ddrc_sdram = 0x1 */
4690         /* .. .. ==> 0XF8006020[21:21] = 0x00000001U */
4691         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
4692         /* .. .. reg_ddrc_mobile = 0x0 */
4693         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
4694         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
4695         /* .. .. reg_ddrc_clock_stop_en = 0x0 */
4696         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
4697         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
4698         /* .. .. reg_ddrc_read_latency = 0x7 */
4699         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
4700         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
4701         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
4702         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
4703         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
4704         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
4705         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
4706         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
4707         /* .. .. reg_ddrc_loopback = 0x0 */
4708         /* .. .. ==> 0XF8006020[31:31] = 0x00000000U */
4709         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
4710         /* .. .. */
4711         EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU, 0x272872D0U),
4712         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
4713         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
4714         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4715         /* .. .. reg_ddrc_prefer_write = 0x0 */
4716         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
4717         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4718         /* .. .. reg_ddrc_max_rank_rd = 0xf */
4719         /* .. .. ==> 0XF8006024[5:2] = 0x0000000FU */
4720         /* .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU */
4721         /* .. .. reg_ddrc_mr_wr = 0x0 */
4722         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
4723         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
4724         /* .. .. reg_ddrc_mr_addr = 0x0 */
4725         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
4726         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
4727         /* .. .. reg_ddrc_mr_data = 0x0 */
4728         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
4729         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
4730         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
4731         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
4732         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
4733         /* .. .. reg_ddrc_mr_type = 0x0 */
4734         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
4735         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
4736         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
4737         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
4738         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
4739         /* .. .. */
4740         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU, 0x0000003CU),
4741         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
4742         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
4743         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
4744         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
4745         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
4746         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
4747         /* .. .. reg_ddrc_t_mrd = 0x4 */
4748         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
4749         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
4750         /* .. .. */
4751         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
4752         /* .. .. reg_ddrc_emr2 = 0x8 */
4753         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
4754         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
4755         /* .. .. reg_ddrc_emr3 = 0x0 */
4756         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
4757         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
4758         /* .. .. */
4759         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
4760         /* .. .. reg_ddrc_mr = 0x930 */
4761         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
4762         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
4763         /* .. .. reg_ddrc_emr = 0x4 */
4764         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
4765         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
4766         /* .. .. */
4767         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
4768         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
4769         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
4770         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
4771         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
4772         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
4773         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
4774         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
4775         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
4776         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
4777         /* .. .. reg_ddrc_burstchop = 0x0 */
4778         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
4779         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
4780         /* .. .. */
4781         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
4782         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
4783         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
4784         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4785         /* .. .. reg_ddrc_dis_dq = 0x0 */
4786         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
4787         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4788         /* .. .. reg_phy_debug_mode = 0x0 */
4789         /* .. .. ==> 0XF8006038[6:6] = 0x00000000U */
4790         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
4791         /* .. .. reg_phy_wr_level_start = 0x0 */
4792         /* .. .. ==> 0XF8006038[7:7] = 0x00000000U */
4793         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
4794         /* .. .. reg_phy_rd_level_start = 0x0 */
4795         /* .. .. ==> 0XF8006038[8:8] = 0x00000000U */
4796         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
4797         /* .. .. reg_phy_dq0_wait_t = 0x0 */
4798         /* .. .. ==> 0XF8006038[12:9] = 0x00000000U */
4799         /* .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U */
4800         /* .. .. */
4801         EMIT_MASKWRITE(0XF8006038, 0x00001FC3U, 0x00000000U),
4802         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
4803         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
4804         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
4805         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
4806         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
4807         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
4808         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
4809         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
4810         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
4811         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
4812         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
4813         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
4814         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
4815         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
4816         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
4817         /* .. .. */
4818         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
4819         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
4820         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
4821         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
4822         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
4823         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
4824         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4825         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
4826         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
4827         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
4828         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
4829         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
4830         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
4831         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
4832         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
4833         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
4834         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
4835         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
4836         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
4837         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
4838         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
4839         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
4840         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
4841         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
4842         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
4843         /* .. .. */
4844         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
4845         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
4846         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
4847         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
4848         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
4849         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
4850         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
4851         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
4852         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
4853         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
4854         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
4855         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
4856         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
4857         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
4858         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
4859         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
4860         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
4861         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
4862         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
4863         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
4864         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
4865         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
4866         /* .. .. */
4867         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
4868         /* .. .. reg_ddrc_rank0_rd_odt = 0x0 */
4869         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
4870         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
4871         /* .. .. reg_ddrc_rank0_wr_odt = 0x1 */
4872         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
4873         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
4874         /* .. .. reg_ddrc_rank1_rd_odt = 0x1 */
4875         /* .. .. ==> 0XF8006048[8:6] = 0x00000001U */
4876         /* .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U */
4877         /* .. .. reg_ddrc_rank1_wr_odt = 0x1 */
4878         /* .. .. ==> 0XF8006048[11:9] = 0x00000001U */
4879         /* .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
4880         /* .. .. reg_phy_rd_local_odt = 0x0 */
4881         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
4882         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
4883         /* .. .. reg_phy_wr_local_odt = 0x3 */
4884         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
4885         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
4886         /* .. .. reg_phy_idle_local_odt = 0x3 */
4887         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
4888         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
4889         /* .. .. reg_ddrc_rank2_rd_odt = 0x0 */
4890         /* .. .. ==> 0XF8006048[20:18] = 0x00000000U */
4891         /* .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U */
4892         /* .. .. reg_ddrc_rank2_wr_odt = 0x0 */
4893         /* .. .. ==> 0XF8006048[23:21] = 0x00000000U */
4894         /* .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U */
4895         /* .. .. reg_ddrc_rank3_rd_odt = 0x0 */
4896         /* .. .. ==> 0XF8006048[26:24] = 0x00000000U */
4897         /* .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
4898         /* .. .. reg_ddrc_rank3_wr_odt = 0x0 */
4899         /* .. .. ==> 0XF8006048[29:27] = 0x00000000U */
4900         /* .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U */
4901         /* .. .. */
4902         EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU, 0x0003C248U),
4903         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
4904         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
4905         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
4906         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
4907         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
4908         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4909         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
4910         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
4911         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
4912         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
4913         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
4914         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
4915         /* .. .. reg_phy_use_fixed_re = 0x1 */
4916         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
4917         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
4918         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
4919         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
4920         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
4921         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
4922         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
4923         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
4924         /* .. .. reg_phy_clk_stall_level = 0x0 */
4925         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
4926         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
4927         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
4928         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
4929         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
4930         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
4931         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
4932         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
4933         /* .. .. */
4934         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
4935         /* .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 */
4936         /* .. .. ==> 0XF8006058[7:0] = 0x00000001U */
4937         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U */
4938         /* .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 */
4939         /* .. .. ==> 0XF8006058[15:8] = 0x00000001U */
4940         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U */
4941         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
4942         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
4943         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4944         /* .. .. */
4945         EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU, 0x00000101U),
4946         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
4947         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
4948         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
4949         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
4950         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
4951         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4952         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
4953         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
4954         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
4955         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
4956         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
4957         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
4958         /* .. .. */
4959         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
4960         /* .. .. reg_ddrc_pageclose = 0x0 */
4961         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
4962         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4963         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
4964         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
4965         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
4966         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
4967         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
4968         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
4969         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
4970         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
4971         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
4972         /* .. .. reg_ddrc_dis_wc = 0x0 */
4973         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
4974         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
4975         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
4976         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
4977         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
4978         /* .. .. reg_ddrc_selfref_en = 0x0 */
4979         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
4980         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
4981         /* .. .. */
4982         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
4983         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
4984         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
4985         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
4986         /* .. .. reg_arb_go2critical_en = 0x1 */
4987         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
4988         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
4989         /* .. .. */
4990         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
4991         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
4992         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
4993         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
4994         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
4995         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
4996         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
4997         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
4998         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
4999         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
5000         /* .. .. */
5001         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
5002         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
5003         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
5004         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
5005         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
5006         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
5007         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
5008         /* .. .. */
5009         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
5010         /* .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 */
5011         /* .. .. ==> 0XF8006078[3:0] = 0x00000001U */
5012         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U */
5013         /* .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 */
5014         /* .. .. ==> 0XF8006078[7:4] = 0x00000001U */
5015         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U */
5016         /* .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 */
5017         /* .. .. ==> 0XF8006078[11:8] = 0x00000001U */
5018         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U */
5019         /* .. .. reg_ddrc_t_cksre = 0x6 */
5020         /* .. .. ==> 0XF8006078[15:12] = 0x00000006U */
5021         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
5022         /* .. .. reg_ddrc_t_cksrx = 0x6 */
5023         /* .. .. ==> 0XF8006078[19:16] = 0x00000006U */
5024         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
5025         /* .. .. reg_ddrc_t_ckesr = 0x4 */
5026         /* .. .. ==> 0XF8006078[25:20] = 0x00000004U */
5027         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U */
5028         /* .. .. */
5029         EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU, 0x00466111U),
5030         /* .. .. reg_ddrc_t_ckpde = 0x2 */
5031         /* .. .. ==> 0XF800607C[3:0] = 0x00000002U */
5032         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U */
5033         /* .. .. reg_ddrc_t_ckpdx = 0x2 */
5034         /* .. .. ==> 0XF800607C[7:4] = 0x00000002U */
5035         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U */
5036         /* .. .. reg_ddrc_t_ckdpde = 0x2 */
5037         /* .. .. ==> 0XF800607C[11:8] = 0x00000002U */
5038         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
5039         /* .. .. reg_ddrc_t_ckdpdx = 0x2 */
5040         /* .. .. ==> 0XF800607C[15:12] = 0x00000002U */
5041         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U */
5042         /* .. .. reg_ddrc_t_ckcsx = 0x3 */
5043         /* .. .. ==> 0XF800607C[19:16] = 0x00000003U */
5044         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U */
5045         /* .. .. */
5046         EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU, 0x00032222U),
5047         /* .. .. refresh_timer0_start_value_x32 = 0x0 */
5048         /* .. .. ==> 0XF80060A0[11:0] = 0x00000000U */
5049         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U */
5050         /* .. .. refresh_timer1_start_value_x32 = 0x8 */
5051         /* .. .. ==> 0XF80060A0[23:12] = 0x00000008U */
5052         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U */
5053         /* .. .. */
5054         EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU, 0x00008000U),
5055         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
5056         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
5057         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5058         /* .. .. reg_ddrc_ddr3 = 0x1 */
5059         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
5060         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
5061         /* .. .. reg_ddrc_t_mod = 0x200 */
5062         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
5063         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
5064         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
5065         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
5066         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
5067         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
5068         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
5069         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
5070         /* .. .. */
5071         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
5072         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
5073         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
5074         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
5075         /* .. .. dram_rstn_x1024 = 0x67 */
5076         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
5077         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
5078         /* .. .. */
5079         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
5080         /* .. .. deeppowerdown_en = 0x0 */
5081         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
5082         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5083         /* .. .. deeppowerdown_to_x1024 = 0xff */
5084         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
5085         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
5086         /* .. .. */
5087         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
5088         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
5089         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
5090         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
5091         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
5092         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
5093         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
5094         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
5095         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
5096         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
5097         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
5098         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
5099         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
5100         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
5101         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
5102         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
5103         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
5104         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
5105         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
5106         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
5107         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
5108         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
5109         /* .. .. */
5110         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
5111         /* .. .. reg_ddrc_2t_delay = 0x0 */
5112         /* .. .. ==> 0XF80060B4[8:0] = 0x00000000U */
5113         /* .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U */
5114         /* .. .. reg_ddrc_skip_ocd = 0x1 */
5115         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
5116         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
5117         /* .. .. reg_ddrc_dis_pre_bypass = 0x0 */
5118         /* .. .. ==> 0XF80060B4[10:10] = 0x00000000U */
5119         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5120         /* .. .. */
5121         EMIT_MASKWRITE(0XF80060B4, 0x000007FFU, 0x00000200U),
5122         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
5123         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
5124         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
5125         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
5126         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
5127         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
5128         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
5129         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
5130         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
5131         /* .. .. */
5132         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
5133         /* .. .. START: RESET ECC ERROR */
5134         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
5135         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
5136         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5137         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
5138         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
5139         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
5140         /* .. .. */
5141         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
5142         /* .. .. FINISH: RESET ECC ERROR */
5143         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
5144         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
5145         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5146         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
5147         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
5148         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5149         /* .. .. */
5150         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
5151         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
5152         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
5153         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5154         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
5155         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
5156         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
5157         /* .. .. */
5158         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
5159         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
5160         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
5161         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5162         /* .. .. */
5163         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
5164         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
5165         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
5166         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
5167         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
5168         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
5169         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
5170         /* .. .. */
5171         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
5172         /* .. .. reg_ddrc_ecc_mode = 0x0 */
5173         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
5174         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
5175         /* .. .. reg_ddrc_dis_scrub = 0x1 */
5176         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
5177         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
5178         /* .. .. */
5179         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
5180         /* .. .. reg_phy_dif_on = 0x0 */
5181         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
5182         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
5183         /* .. .. reg_phy_dif_off = 0x0 */
5184         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
5185         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
5186         /* .. .. */
5187         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
5188         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5189         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
5190         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5191         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5192         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
5193         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5194         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5195         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
5196         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5197         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5198         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
5199         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5200         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5201         /* .. .. ==> 0XF8006118[4:4] = 0x00000000U */
5202         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5203         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5204         /* .. .. ==> 0XF8006118[5:5] = 0x00000000U */
5205         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5206         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5207         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
5208         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5209         /* .. .. reg_phy_bist_err_clr = 0x0 */
5210         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
5211         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5212         /* .. .. reg_phy_dq_offset = 0x40 */
5213         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
5214         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5215         /* .. .. */
5216         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU, 0x40000001U),
5217         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5218         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
5219         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5220         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5221         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
5222         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5223         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5224         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
5225         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5226         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5227         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
5228         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5229         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5230         /* .. .. ==> 0XF800611C[4:4] = 0x00000000U */
5231         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5232         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5233         /* .. .. ==> 0XF800611C[5:5] = 0x00000000U */
5234         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5235         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5236         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
5237         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5238         /* .. .. reg_phy_bist_err_clr = 0x0 */
5239         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
5240         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5241         /* .. .. reg_phy_dq_offset = 0x40 */
5242         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
5243         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5244         /* .. .. */
5245         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU, 0x40000001U),
5246         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5247         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
5248         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5249         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5250         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
5251         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5252         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5253         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
5254         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5255         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5256         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
5257         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5258         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5259         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
5260         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5261         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5262         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
5263         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5264         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5265         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
5266         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5267         /* .. .. reg_phy_bist_err_clr = 0x0 */
5268         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
5269         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5270         /* .. .. reg_phy_dq_offset = 0x40 */
5271         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
5272         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5273         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5274         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
5275         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5276         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5277         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
5278         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5279         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5280         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
5281         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5282         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5283         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
5284         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5285         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5286         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
5287         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5288         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5289         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
5290         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5291         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5292         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
5293         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5294         /* .. .. reg_phy_bist_err_clr = 0x0 */
5295         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
5296         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5297         /* .. .. reg_phy_dq_offset = 0x40 */
5298         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
5299         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5300         /* .. .. */
5301         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU, 0x40000001U),
5302         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5303         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
5304         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5305         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5306         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
5307         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5308         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5309         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
5310         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5311         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5312         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
5313         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5314         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5315         /* .. .. ==> 0XF8006124[4:4] = 0x00000000U */
5316         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5317         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5318         /* .. .. ==> 0XF8006124[5:5] = 0x00000000U */
5319         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5320         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5321         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
5322         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5323         /* .. .. reg_phy_bist_err_clr = 0x0 */
5324         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
5325         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5326         /* .. .. reg_phy_dq_offset = 0x40 */
5327         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
5328         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5329         /* .. .. */
5330         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU, 0x40000001U),
5331         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5332         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
5333         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5334         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
5335         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
5336         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
5337         /* .. .. */
5338         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
5339         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5340         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
5341         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5342         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
5343         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
5344         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
5345         /* .. .. */
5346         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
5347         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5348         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
5349         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5350         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
5351         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
5352         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
5353         /* .. .. */
5354         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
5355         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5356         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
5357         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5358         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
5359         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
5360         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
5361         /* .. .. */
5362         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
5363         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5364         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
5365         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5366         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5367         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
5368         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5369         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5370         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
5371         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5372         /* .. .. */
5373         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
5374         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5375         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
5376         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5377         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5378         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
5379         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5380         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5381         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
5382         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5383         /* .. .. */
5384         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
5385         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5386         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
5387         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5388         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5389         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
5390         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5391         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5392         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
5393         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5394         /* .. .. */
5395         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
5396         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5397         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
5398         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5399         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5400         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
5401         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5402         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5403         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
5404         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5405         /* .. .. */
5406         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
5407         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
5408         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
5409         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
5410         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5411         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
5412         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5413         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5414         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
5415         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5416         /* .. .. */
5417         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
5418         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
5419         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
5420         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
5421         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5422         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
5423         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5424         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5425         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
5426         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5427         /* .. .. */
5428         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
5429         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
5430         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
5431         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
5432         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5433         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
5434         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5435         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5436         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
5437         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5438         /* .. .. */
5439         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
5440         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
5441         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
5442         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
5443         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5444         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
5445         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5446         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5447         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
5448         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5449         /* .. .. */
5450         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
5451         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
5452         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
5453         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
5454         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5455         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
5456         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5457         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5458         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
5459         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5460         /* .. .. */
5461         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
5462         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
5463         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
5464         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
5465         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5466         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
5467         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5468         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5469         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
5470         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5471         /* .. .. */
5472         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
5473         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
5474         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
5475         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
5476         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5477         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
5478         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5479         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5480         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
5481         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5482         /* .. .. */
5483         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
5484         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
5485         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
5486         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
5487         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5488         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
5489         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5490         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5491         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
5492         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5493         /* .. .. */
5494         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
5495         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
5496         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
5497         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
5498         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5499         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
5500         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5501         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5502         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
5503         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5504         /* .. .. */
5505         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
5506         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
5507         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
5508         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
5509         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5510         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
5511         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5512         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5513         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
5514         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5515         /* .. .. */
5516         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
5517         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
5518         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
5519         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
5520         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5521         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
5522         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5523         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5524         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
5525         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5526         /* .. .. */
5527         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
5528         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
5529         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
5530         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
5531         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5532         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
5533         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5534         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5535         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
5536         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5537         /* .. .. */
5538         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
5539         /* .. .. reg_phy_loopback = 0x0 */
5540         /* .. .. ==> 0XF8006190[0:0] = 0x00000000U */
5541         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5542         /* .. .. reg_phy_bl2 = 0x0 */
5543         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
5544         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5545         /* .. .. reg_phy_at_spd_atpg = 0x0 */
5546         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
5547         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5548         /* .. .. reg_phy_bist_enable = 0x0 */
5549         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
5550         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5551         /* .. .. reg_phy_bist_force_err = 0x0 */
5552         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
5553         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5554         /* .. .. reg_phy_bist_mode = 0x0 */
5555         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
5556         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
5557         /* .. .. reg_phy_invert_clkout = 0x1 */
5558         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
5559         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
5560         /* .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 */
5561         /* .. .. ==> 0XF8006190[8:8] = 0x00000000U */
5562         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5563         /* .. .. reg_phy_sel_logic = 0x0 */
5564         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
5565         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
5566         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
5567         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
5568         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
5569         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
5570         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
5571         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
5572         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
5573         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
5574         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
5575         /* .. .. reg_phy_use_rank0_delays = 0x1 */
5576         /* .. .. ==> 0XF8006190[28:28] = 0x00000001U */
5577         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
5578         /* .. .. reg_phy_lpddr = 0x0 */
5579         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
5580         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
5581         /* .. .. reg_phy_cmd_latency = 0x0 */
5582         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
5583         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
5584         /* .. .. reg_phy_int_lpbk = 0x0 */
5585         /* .. .. ==> 0XF8006190[31:31] = 0x00000000U */
5586         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
5587         /* .. .. */
5588         EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU, 0x10040080U),
5589         /* .. .. reg_phy_wr_rl_delay = 0x2 */
5590         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
5591         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
5592         /* .. .. reg_phy_rd_rl_delay = 0x4 */
5593         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
5594         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
5595         /* .. .. reg_phy_dll_lock_diff = 0xf */
5596         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
5597         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
5598         /* .. .. reg_phy_use_wr_level = 0x1 */
5599         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
5600         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
5601         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
5602         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
5603         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
5604         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
5605         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
5606         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
5607         /* .. .. reg_phy_dis_calib_rst = 0x0 */
5608         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
5609         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5610         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
5611         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
5612         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
5613         /* .. .. */
5614         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
5615         /* .. .. reg_arb_page_addr_mask = 0x0 */
5616         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
5617         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
5618         /* .. .. */
5619         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
5620         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5621         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
5622         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5623         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5624         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
5625         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5626         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5627         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
5628         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5629         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5630         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
5631         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5632         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5633         /* .. .. ==> 0XF8006208[19:19] = 0x00000001U */
5634         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5635         /* .. .. */
5636         EMIT_MASKWRITE(0XF8006208, 0x000F03FFU, 0x000803FFU),
5637         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5638         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
5639         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5640         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5641         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
5642         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5643         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5644         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
5645         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5646         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5647         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
5648         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5649         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5650         /* .. .. ==> 0XF800620C[19:19] = 0x00000001U */
5651         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5652         /* .. .. */
5653         EMIT_MASKWRITE(0XF800620C, 0x000F03FFU, 0x000803FFU),
5654         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5655         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
5656         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5657         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5658         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
5659         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5660         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5661         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
5662         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5663         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5664         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
5665         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5666         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5667         /* .. .. ==> 0XF8006210[19:19] = 0x00000001U */
5668         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5669         /* .. .. */
5670         EMIT_MASKWRITE(0XF8006210, 0x000F03FFU, 0x000803FFU),
5671         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5672         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
5673         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5674         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5675         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
5676         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5677         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5678         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
5679         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5680         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5681         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
5682         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5683         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5684         /* .. .. ==> 0XF8006214[19:19] = 0x00000001U */
5685         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5686         /* .. .. */
5687         EMIT_MASKWRITE(0XF8006214, 0x000F03FFU, 0x000803FFU),
5688         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5689         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
5690         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5691         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5692         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
5693         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5694         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5695         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
5696         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5697         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5698         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
5699         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5700         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5701         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
5702         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5703         /* .. .. */
5704         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
5705         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5706         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
5707         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5708         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5709         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
5710         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5711         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5712         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
5713         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5714         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5715         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
5716         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5717         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5718         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
5719         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5720         /* .. .. */
5721         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
5722         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5723         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
5724         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5725         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5726         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
5727         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5728         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5729         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
5730         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5731         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5732         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
5733         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5734         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5735         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
5736         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5737         /* .. .. */
5738         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
5739         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5740         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
5741         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5742         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5743         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
5744         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5745         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5746         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
5747         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5748         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5749         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
5750         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5751         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5752         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
5753         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5754         /* .. .. */
5755         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
5756         /* .. .. reg_ddrc_lpddr2 = 0x0 */
5757         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
5758         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5759         /* .. .. reg_ddrc_per_bank_refresh = 0x0 */
5760         /* .. .. ==> 0XF80062A8[1:1] = 0x00000000U */
5761         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5762         /* .. .. reg_ddrc_derate_enable = 0x0 */
5763         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
5764         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5765         /* .. .. reg_ddrc_mr4_margin = 0x0 */
5766         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
5767         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
5768         /* .. .. */
5769         EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U, 0x00000000U),
5770         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
5771         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
5772         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
5773         /* .. .. */
5774         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
5775         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
5776         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
5777         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
5778         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
5779         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
5780         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
5781         /* .. .. reg_ddrc_t_mrw = 0x5 */
5782         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
5783         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
5784         /* .. .. */
5785         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
5786         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
5787         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
5788         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
5789         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
5790         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
5791         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
5792         /* .. .. */
5793         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
5794         /* .. .. START: POLL ON DCI STATUS */
5795         /* .. .. DONE = 1 */
5796         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
5797         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
5798         /* .. .. */
5799         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5800         /* .. .. FINISH: POLL ON DCI STATUS */
5801         /* .. .. START: UNLOCK DDR */
5802         /* .. .. reg_ddrc_soft_rstb = 0x1 */
5803         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
5804         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5805         /* .. .. reg_ddrc_powerdown_en = 0x0 */
5806         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
5807         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5808         /* .. .. reg_ddrc_data_bus_width = 0x0 */
5809         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
5810         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
5811         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
5812         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
5813         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
5814         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
5815         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
5816         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
5817         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
5818         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
5819         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
5820         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
5821         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
5822         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
5823         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
5824         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
5825         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5826         /* .. .. */
5827         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
5828         /* .. .. FINISH: UNLOCK DDR */
5829         /* .. .. START: CHECK DDR STATUS */
5830         /* .. .. ddrc_reg_operating_mode = 1 */
5831         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
5832         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
5833         /* .. .. */
5834         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5835         /* .. .. FINISH: CHECK DDR STATUS */
5836         /* .. FINISH: DDR INITIALIZATION */
5837         /* FINISH: top */
5838         /* */
5839         EMIT_EXIT(),
5840
5841         /* */
5842 };
5843
5844 unsigned long ps7_mio_init_data_2_0[] = {
5845         /* START: top */
5846         /* .. START: SLCR SETTINGS */
5847         /* .. UNLOCK_KEY = 0XDF0D */
5848         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
5849         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
5850         /* .. */
5851         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
5852         /* .. FINISH: SLCR SETTINGS */
5853         /* .. START: OCM REMAPPING */
5854         /* .. VREF_EN = 0x1 */
5855         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
5856         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5857         /* .. VREF_PULLUP_EN = 0x0 */
5858         /* .. ==> 0XF8000B00[1:1] = 0x00000000U */
5859         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5860         /* .. CLK_PULLUP_EN = 0x0 */
5861         /* .. ==> 0XF8000B00[8:8] = 0x00000000U */
5862         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5863         /* .. SRSTN_PULLUP_EN = 0x0 */
5864         /* .. ==> 0XF8000B00[9:9] = 0x00000000U */
5865         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
5866         /* .. */
5867         EMIT_MASKWRITE(0XF8000B00, 0x00000303U, 0x00000001U),
5868         /* .. FINISH: OCM REMAPPING */
5869         /* .. START: DDRIOB SETTINGS */
5870         /* .. INP_POWER = 0x0 */
5871         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
5872         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5873         /* .. INP_TYPE = 0x0 */
5874         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
5875         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
5876         /* .. DCI_UPDATE = 0x0 */
5877         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
5878         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5879         /* .. TERM_EN = 0x0 */
5880         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
5881         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5882         /* .. DCR_TYPE = 0x0 */
5883         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
5884         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
5885         /* .. IBUF_DISABLE_MODE = 0x0 */
5886         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
5887         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5888         /* .. TERM_DISABLE_MODE = 0x0 */
5889         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
5890         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5891         /* .. OUTPUT_EN = 0x3 */
5892         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
5893         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
5894         /* .. PULLUP_EN = 0x0 */
5895         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
5896         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5897         /* .. */
5898         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
5899         /* .. INP_POWER = 0x0 */
5900         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
5901         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5902         /* .. INP_TYPE = 0x0 */
5903         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
5904         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
5905         /* .. DCI_UPDATE = 0x0 */
5906         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
5907         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5908         /* .. TERM_EN = 0x0 */
5909         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
5910         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5911         /* .. DCR_TYPE = 0x0 */
5912         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
5913         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
5914         /* .. IBUF_DISABLE_MODE = 0x0 */
5915         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
5916         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5917         /* .. TERM_DISABLE_MODE = 0x0 */
5918         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
5919         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5920         /* .. OUTPUT_EN = 0x3 */
5921         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
5922         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
5923         /* .. PULLUP_EN = 0x0 */
5924         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
5925         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5926         /* .. */
5927         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
5928         /* .. INP_POWER = 0x0 */
5929         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
5930         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5931         /* .. INP_TYPE = 0x1 */
5932         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
5933         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
5934         /* .. DCI_UPDATE = 0x0 */
5935         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
5936         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5937         /* .. TERM_EN = 0x1 */
5938         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
5939         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
5940         /* .. DCR_TYPE = 0x3 */
5941         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
5942         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
5943         /* .. IBUF_DISABLE_MODE = 0 */
5944         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
5945         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5946         /* .. TERM_DISABLE_MODE = 0 */
5947         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
5948         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5949         /* .. OUTPUT_EN = 0x3 */
5950         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
5951         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
5952         /* .. PULLUP_EN = 0x0 */
5953         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
5954         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5955         /* .. */
5956         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
5957         /* .. INP_POWER = 0x0 */
5958         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
5959         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5960         /* .. INP_TYPE = 0x1 */
5961         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
5962         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
5963         /* .. DCI_UPDATE = 0x0 */
5964         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
5965         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5966         /* .. TERM_EN = 0x1 */
5967         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
5968         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
5969         /* .. DCR_TYPE = 0x3 */
5970         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
5971         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
5972         /* .. IBUF_DISABLE_MODE = 0 */
5973         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
5974         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5975         /* .. TERM_DISABLE_MODE = 0 */
5976         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
5977         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5978         /* .. OUTPUT_EN = 0x3 */
5979         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
5980         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
5981         /* .. PULLUP_EN = 0x0 */
5982         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
5983         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5984         /* .. */
5985         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
5986         /* .. INP_POWER = 0x0 */
5987         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
5988         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5989         /* .. INP_TYPE = 0x2 */
5990         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
5991         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
5992         /* .. DCI_UPDATE = 0x0 */
5993         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
5994         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5995         /* .. TERM_EN = 0x1 */
5996         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
5997         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
5998         /* .. DCR_TYPE = 0x3 */
5999         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
6000         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6001         /* .. IBUF_DISABLE_MODE = 0 */
6002         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
6003         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6004         /* .. TERM_DISABLE_MODE = 0 */
6005         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
6006         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6007         /* .. OUTPUT_EN = 0x3 */
6008         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
6009         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6010         /* .. PULLUP_EN = 0x0 */
6011         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
6012         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6013         /* .. */
6014         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
6015         /* .. INP_POWER = 0x0 */
6016         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
6017         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6018         /* .. INP_TYPE = 0x2 */
6019         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
6020         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
6021         /* .. DCI_UPDATE = 0x0 */
6022         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
6023         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6024         /* .. TERM_EN = 0x1 */
6025         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
6026         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
6027         /* .. DCR_TYPE = 0x3 */
6028         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
6029         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6030         /* .. IBUF_DISABLE_MODE = 0 */
6031         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
6032         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6033         /* .. TERM_DISABLE_MODE = 0 */
6034         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
6035         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6036         /* .. OUTPUT_EN = 0x3 */
6037         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
6038         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6039         /* .. PULLUP_EN = 0x0 */
6040         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
6041         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6042         /* .. */
6043         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
6044         /* .. INP_POWER = 0x0 */
6045         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
6046         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6047         /* .. INP_TYPE = 0x0 */
6048         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
6049         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
6050         /* .. DCI_UPDATE = 0x0 */
6051         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
6052         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6053         /* .. TERM_EN = 0x0 */
6054         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
6055         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
6056         /* .. DCR_TYPE = 0x0 */
6057         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
6058         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
6059         /* .. IBUF_DISABLE_MODE = 0x0 */
6060         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
6061         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6062         /* .. TERM_DISABLE_MODE = 0x0 */
6063         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
6064         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6065         /* .. OUTPUT_EN = 0x3 */
6066         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
6067         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6068         /* .. PULLUP_EN = 0x0 */
6069         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
6070         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6071         /* .. */
6072         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
6073         /* .. DRIVE_P = 0x1c */
6074         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
6075         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6076         /* .. DRIVE_N = 0xc */
6077         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
6078         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6079         /* .. SLEW_P = 0x3 */
6080         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
6081         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
6082         /* .. SLEW_N = 0x3 */
6083         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
6084         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
6085         /* .. GTL = 0x0 */
6086         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
6087         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6088         /* .. RTERM = 0x0 */
6089         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
6090         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6091         /* .. */
6092         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
6093         /* .. DRIVE_P = 0x1c */
6094         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
6095         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6096         /* .. DRIVE_N = 0xc */
6097         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
6098         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6099         /* .. SLEW_P = 0x6 */
6100         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
6101         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6102         /* .. SLEW_N = 0x1f */
6103         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
6104         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6105         /* .. GTL = 0x0 */
6106         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
6107         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6108         /* .. RTERM = 0x0 */
6109         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
6110         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6111         /* .. */
6112         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
6113         /* .. DRIVE_P = 0x1c */
6114         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
6115         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6116         /* .. DRIVE_N = 0xc */
6117         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
6118         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6119         /* .. SLEW_P = 0x6 */
6120         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
6121         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6122         /* .. SLEW_N = 0x1f */
6123         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
6124         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6125         /* .. GTL = 0x0 */
6126         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
6127         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6128         /* .. RTERM = 0x0 */
6129         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
6130         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6131         /* .. */
6132         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
6133         /* .. DRIVE_P = 0x1c */
6134         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
6135         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6136         /* .. DRIVE_N = 0xc */
6137         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
6138         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6139         /* .. SLEW_P = 0x6 */
6140         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
6141         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6142         /* .. SLEW_N = 0x1f */
6143         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
6144         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6145         /* .. GTL = 0x0 */
6146         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
6147         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6148         /* .. RTERM = 0x0 */
6149         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
6150         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6151         /* .. */
6152         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
6153         /* .. VREF_INT_EN = 0x0 */
6154         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
6155         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6156         /* .. VREF_SEL = 0x0 */
6157         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
6158         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
6159         /* .. VREF_EXT_EN = 0x3 */
6160         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
6161         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6162         /* .. VREF_PULLUP_EN = 0x0 */
6163         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
6164         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
6165         /* .. REFIO_EN = 0x1 */
6166         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
6167         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
6168         /* .. REFIO_TEST = 0x0 */
6169         /* .. ==> 0XF8000B6C[11:10] = 0x00000000U */
6170         /* ..     ==> MASK : 0x00000C00U    VAL : 0x00000000U */
6171         /* .. REFIO_PULLUP_EN = 0x0 */
6172         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
6173         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6174         /* .. DRST_B_PULLUP_EN = 0x0 */
6175         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
6176         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6177         /* .. CKE_PULLUP_EN = 0x0 */
6178         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
6179         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
6180         /* .. */
6181         EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU, 0x00000260U),
6182         /* .. .. START: ASSERT RESET */
6183         /* .. .. RESET = 1 */
6184         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
6185         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6186         /* .. .. VRN_OUT = 0x1 */
6187         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6188         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6189         /* .. .. */
6190         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000021U),
6191         /* .. .. FINISH: ASSERT RESET */
6192         /* .. .. START: DEASSERT RESET */
6193         /* .. .. RESET = 0 */
6194         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
6195         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6196         /* .. .. VRN_OUT = 0x1 */
6197         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6198         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6199         /* .. .. */
6200         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
6201         /* .. .. FINISH: DEASSERT RESET */
6202         /* .. .. RESET = 0x1 */
6203         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
6204         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6205         /* .. .. ENABLE = 0x1 */
6206         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
6207         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6208         /* .. .. VRP_TRI = 0x0 */
6209         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
6210         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6211         /* .. .. VRN_TRI = 0x0 */
6212         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
6213         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6214         /* .. .. VRP_OUT = 0x0 */
6215         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
6216         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
6217         /* .. .. VRN_OUT = 0x1 */
6218         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6219         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6220         /* .. .. NREF_OPT1 = 0x0 */
6221         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
6222         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
6223         /* .. .. NREF_OPT2 = 0x0 */
6224         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
6225         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
6226         /* .. .. NREF_OPT4 = 0x1 */
6227         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
6228         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
6229         /* .. .. PREF_OPT1 = 0x0 */
6230         /* .. .. ==> 0XF8000B70[16:14] = 0x00000000U */
6231         /* .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U */
6232         /* .. .. PREF_OPT2 = 0x0 */
6233         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
6234         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
6235         /* .. .. UPDATE_CONTROL = 0x0 */
6236         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
6237         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
6238         /* .. .. INIT_COMPLETE = 0x0 */
6239         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
6240         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
6241         /* .. .. TST_CLK = 0x0 */
6242         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
6243         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
6244         /* .. .. TST_HLN = 0x0 */
6245         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
6246         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
6247         /* .. .. TST_HLP = 0x0 */
6248         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
6249         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
6250         /* .. .. TST_RST = 0x0 */
6251         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
6252         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
6253         /* .. .. INT_DCI_EN = 0x0 */
6254         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
6255         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
6256         /* .. .. */
6257         EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU, 0x00000823U),
6258         /* .. FINISH: DDRIOB SETTINGS */
6259         /* .. START: MIO PROGRAMMING */
6260         /* .. TRI_ENABLE = 0 */
6261         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
6262         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6263         /* .. L0_SEL = 0 */
6264         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
6265         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6266         /* .. L1_SEL = 0 */
6267         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
6268         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6269         /* .. L2_SEL = 0 */
6270         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
6271         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6272         /* .. L3_SEL = 0 */
6273         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
6274         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6275         /* .. Speed = 0 */
6276         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
6277         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6278         /* .. IO_Type = 3 */
6279         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
6280         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6281         /* .. PULLUP = 1 */
6282         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
6283         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6284         /* .. DisableRcvr = 0 */
6285         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
6286         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6287         /* .. */
6288         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
6289         /* .. TRI_ENABLE = 0 */
6290         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
6291         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6292         /* .. L0_SEL = 1 */
6293         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
6294         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6295         /* .. L1_SEL = 0 */
6296         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
6297         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6298         /* .. L2_SEL = 0 */
6299         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
6300         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6301         /* .. L3_SEL = 0 */
6302         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
6303         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6304         /* .. Speed = 1 */
6305         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
6306         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6307         /* .. IO_Type = 3 */
6308         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
6309         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6310         /* .. PULLUP = 0 */
6311         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
6312         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6313         /* .. DisableRcvr = 0 */
6314         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
6315         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6316         /* .. */
6317         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
6318         /* .. TRI_ENABLE = 0 */
6319         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
6320         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6321         /* .. L0_SEL = 1 */
6322         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
6323         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6324         /* .. L1_SEL = 0 */
6325         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
6326         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6327         /* .. L2_SEL = 0 */
6328         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
6329         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6330         /* .. L3_SEL = 0 */
6331         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
6332         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6333         /* .. Speed = 1 */
6334         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
6335         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6336         /* .. IO_Type = 3 */
6337         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
6338         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6339         /* .. PULLUP = 0 */
6340         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
6341         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6342         /* .. DisableRcvr = 0 */
6343         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
6344         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6345         /* .. */
6346         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
6347         /* .. TRI_ENABLE = 0 */
6348         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
6349         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6350         /* .. L0_SEL = 1 */
6351         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
6352         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6353         /* .. L1_SEL = 0 */
6354         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
6355         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6356         /* .. L2_SEL = 0 */
6357         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
6358         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6359         /* .. L3_SEL = 0 */
6360         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
6361         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6362         /* .. Speed = 1 */
6363         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
6364         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6365         /* .. IO_Type = 3 */
6366         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
6367         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6368         /* .. PULLUP = 0 */
6369         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
6370         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6371         /* .. DisableRcvr = 0 */
6372         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
6373         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6374         /* .. */
6375         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
6376         /* .. TRI_ENABLE = 0 */
6377         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
6378         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6379         /* .. L0_SEL = 1 */
6380         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
6381         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6382         /* .. L1_SEL = 0 */
6383         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
6384         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6385         /* .. L2_SEL = 0 */
6386         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
6387         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6388         /* .. L3_SEL = 0 */
6389         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
6390         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6391         /* .. Speed = 1 */
6392         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
6393         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6394         /* .. IO_Type = 3 */
6395         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
6396         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6397         /* .. PULLUP = 0 */
6398         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
6399         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6400         /* .. DisableRcvr = 0 */
6401         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
6402         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6403         /* .. */
6404         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
6405         /* .. TRI_ENABLE = 0 */
6406         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
6407         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6408         /* .. L0_SEL = 1 */
6409         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
6410         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6411         /* .. L1_SEL = 0 */
6412         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
6413         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6414         /* .. L2_SEL = 0 */
6415         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
6416         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6417         /* .. L3_SEL = 0 */
6418         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
6419         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6420         /* .. Speed = 1 */
6421         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
6422         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6423         /* .. IO_Type = 3 */
6424         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
6425         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6426         /* .. PULLUP = 0 */
6427         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
6428         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6429         /* .. DisableRcvr = 0 */
6430         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
6431         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6432         /* .. */
6433         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
6434         /* .. TRI_ENABLE = 0 */
6435         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
6436         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6437         /* .. L0_SEL = 1 */
6438         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
6439         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6440         /* .. L1_SEL = 0 */
6441         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
6442         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6443         /* .. L2_SEL = 0 */
6444         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
6445         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6446         /* .. L3_SEL = 0 */
6447         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
6448         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6449         /* .. Speed = 1 */
6450         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
6451         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6452         /* .. IO_Type = 3 */
6453         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
6454         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6455         /* .. PULLUP = 0 */
6456         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
6457         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6458         /* .. DisableRcvr = 0 */
6459         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
6460         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6461         /* .. */
6462         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
6463         /* .. TRI_ENABLE = 0 */
6464         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
6465         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6466         /* .. L0_SEL = 0 */
6467         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
6468         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6469         /* .. L1_SEL = 0 */
6470         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
6471         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6472         /* .. L2_SEL = 0 */
6473         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
6474         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6475         /* .. L3_SEL = 0 */
6476         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
6477         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6478         /* .. Speed = 0 */
6479         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
6480         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6481         /* .. IO_Type = 3 */
6482         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
6483         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6484         /* .. PULLUP = 0 */
6485         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
6486         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6487         /* .. DisableRcvr = 0 */
6488         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
6489         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6490         /* .. */
6491         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
6492         /* .. TRI_ENABLE = 0 */
6493         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
6494         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6495         /* .. L0_SEL = 1 */
6496         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
6497         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6498         /* .. L1_SEL = 0 */
6499         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
6500         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6501         /* .. L2_SEL = 0 */
6502         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
6503         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6504         /* .. L3_SEL = 0 */
6505         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
6506         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6507         /* .. Speed = 1 */
6508         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
6509         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6510         /* .. IO_Type = 3 */
6511         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
6512         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6513         /* .. PULLUP = 0 */
6514         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
6515         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6516         /* .. DisableRcvr = 0 */
6517         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
6518         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6519         /* .. */
6520         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
6521         /* .. TRI_ENABLE = 0 */
6522         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
6523         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6524         /* .. L0_SEL = 0 */
6525         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
6526         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6527         /* .. L1_SEL = 0 */
6528         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
6529         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6530         /* .. L2_SEL = 0 */
6531         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
6532         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6533         /* .. L3_SEL = 0 */
6534         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
6535         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6536         /* .. Speed = 0 */
6537         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
6538         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6539         /* .. IO_Type = 3 */
6540         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
6541         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6542         /* .. PULLUP = 1 */
6543         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
6544         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6545         /* .. DisableRcvr = 0 */
6546         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
6547         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6548         /* .. */
6549         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
6550         /* .. TRI_ENABLE = 0 */
6551         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
6552         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6553         /* .. L0_SEL = 0 */
6554         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
6555         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6556         /* .. L1_SEL = 0 */
6557         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
6558         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6559         /* .. L2_SEL = 0 */
6560         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
6561         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6562         /* .. L3_SEL = 0 */
6563         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
6564         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6565         /* .. Speed = 0 */
6566         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
6567         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6568         /* .. IO_Type = 3 */
6569         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
6570         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6571         /* .. PULLUP = 1 */
6572         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
6573         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6574         /* .. DisableRcvr = 0 */
6575         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
6576         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6577         /* .. */
6578         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
6579         /* .. TRI_ENABLE = 0 */
6580         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
6581         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6582         /* .. L0_SEL = 0 */
6583         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
6584         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6585         /* .. L1_SEL = 0 */
6586         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
6587         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6588         /* .. L2_SEL = 0 */
6589         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
6590         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6591         /* .. L3_SEL = 0 */
6592         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
6593         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6594         /* .. Speed = 0 */
6595         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
6596         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6597         /* .. IO_Type = 3 */
6598         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
6599         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6600         /* .. PULLUP = 1 */
6601         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
6602         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6603         /* .. DisableRcvr = 0 */
6604         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
6605         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6606         /* .. */
6607         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
6608         /* .. TRI_ENABLE = 0 */
6609         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
6610         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6611         /* .. L0_SEL = 0 */
6612         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
6613         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6614         /* .. L1_SEL = 0 */
6615         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
6616         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6617         /* .. L2_SEL = 0 */
6618         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
6619         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6620         /* .. L3_SEL = 0 */
6621         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
6622         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6623         /* .. Speed = 0 */
6624         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
6625         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6626         /* .. IO_Type = 3 */
6627         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
6628         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6629         /* .. PULLUP = 1 */
6630         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
6631         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6632         /* .. DisableRcvr = 0 */
6633         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
6634         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6635         /* .. */
6636         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
6637         /* .. TRI_ENABLE = 0 */
6638         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
6639         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6640         /* .. L0_SEL = 0 */
6641         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
6642         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6643         /* .. L1_SEL = 0 */
6644         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
6645         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6646         /* .. L2_SEL = 0 */
6647         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
6648         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6649         /* .. L3_SEL = 0 */
6650         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
6651         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6652         /* .. Speed = 0 */
6653         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
6654         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6655         /* .. IO_Type = 3 */
6656         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
6657         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6658         /* .. PULLUP = 1 */
6659         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
6660         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6661         /* .. DisableRcvr = 0 */
6662         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
6663         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6664         /* .. */
6665         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
6666         /* .. TRI_ENABLE = 0 */
6667         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
6668         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6669         /* .. L0_SEL = 0 */
6670         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
6671         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6672         /* .. L1_SEL = 0 */
6673         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
6674         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6675         /* .. L2_SEL = 0 */
6676         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
6677         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6678         /* .. L3_SEL = 0 */
6679         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
6680         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6681         /* .. Speed = 0 */
6682         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
6683         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6684         /* .. IO_Type = 3 */
6685         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
6686         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6687         /* .. PULLUP = 1 */
6688         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
6689         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6690         /* .. DisableRcvr = 0 */
6691         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
6692         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6693         /* .. */
6694         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
6695         /* .. TRI_ENABLE = 0 */
6696         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
6697         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6698         /* .. L0_SEL = 0 */
6699         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
6700         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6701         /* .. L1_SEL = 0 */
6702         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
6703         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6704         /* .. L2_SEL = 0 */
6705         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
6706         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6707         /* .. L3_SEL = 0 */
6708         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
6709         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6710         /* .. Speed = 0 */
6711         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
6712         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6713         /* .. IO_Type = 3 */
6714         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
6715         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6716         /* .. PULLUP = 1 */
6717         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
6718         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6719         /* .. DisableRcvr = 0 */
6720         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
6721         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6722         /* .. */
6723         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
6724         /* .. TRI_ENABLE = 0 */
6725         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
6726         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6727         /* .. L0_SEL = 1 */
6728         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
6729         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6730         /* .. L1_SEL = 0 */
6731         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
6732         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6733         /* .. L2_SEL = 0 */
6734         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
6735         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6736         /* .. L3_SEL = 0 */
6737         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
6738         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6739         /* .. Speed = 1 */
6740         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
6741         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6742         /* .. IO_Type = 4 */
6743         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
6744         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6745         /* .. PULLUP = 0 */
6746         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
6747         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6748         /* .. DisableRcvr = 1 */
6749         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
6750         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6751         /* .. */
6752         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
6753         /* .. TRI_ENABLE = 0 */
6754         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
6755         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6756         /* .. L0_SEL = 1 */
6757         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
6758         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6759         /* .. L1_SEL = 0 */
6760         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
6761         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6762         /* .. L2_SEL = 0 */
6763         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
6764         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6765         /* .. L3_SEL = 0 */
6766         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
6767         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6768         /* .. Speed = 1 */
6769         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
6770         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6771         /* .. IO_Type = 4 */
6772         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
6773         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6774         /* .. PULLUP = 0 */
6775         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
6776         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6777         /* .. DisableRcvr = 1 */
6778         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
6779         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6780         /* .. */
6781         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
6782         /* .. TRI_ENABLE = 0 */
6783         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
6784         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6785         /* .. L0_SEL = 1 */
6786         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
6787         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6788         /* .. L1_SEL = 0 */
6789         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
6790         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6791         /* .. L2_SEL = 0 */
6792         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
6793         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6794         /* .. L3_SEL = 0 */
6795         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
6796         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6797         /* .. Speed = 1 */
6798         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
6799         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6800         /* .. IO_Type = 4 */
6801         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
6802         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6803         /* .. PULLUP = 0 */
6804         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
6805         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6806         /* .. DisableRcvr = 1 */
6807         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
6808         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6809         /* .. */
6810         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
6811         /* .. TRI_ENABLE = 0 */
6812         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
6813         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6814         /* .. L0_SEL = 1 */
6815         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
6816         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6817         /* .. L1_SEL = 0 */
6818         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
6819         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6820         /* .. L2_SEL = 0 */
6821         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
6822         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6823         /* .. L3_SEL = 0 */
6824         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
6825         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6826         /* .. Speed = 1 */
6827         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
6828         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6829         /* .. IO_Type = 4 */
6830         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
6831         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6832         /* .. PULLUP = 0 */
6833         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
6834         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6835         /* .. DisableRcvr = 1 */
6836         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
6837         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6838         /* .. */
6839         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
6840         /* .. TRI_ENABLE = 0 */
6841         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
6842         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6843         /* .. L0_SEL = 1 */
6844         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
6845         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6846         /* .. L1_SEL = 0 */
6847         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
6848         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6849         /* .. L2_SEL = 0 */
6850         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
6851         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6852         /* .. L3_SEL = 0 */
6853         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
6854         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6855         /* .. Speed = 1 */
6856         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
6857         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6858         /* .. IO_Type = 4 */
6859         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
6860         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6861         /* .. PULLUP = 0 */
6862         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
6863         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6864         /* .. DisableRcvr = 1 */
6865         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
6866         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6867         /* .. */
6868         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
6869         /* .. TRI_ENABLE = 0 */
6870         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
6871         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6872         /* .. L0_SEL = 1 */
6873         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
6874         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6875         /* .. L1_SEL = 0 */
6876         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
6877         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6878         /* .. L2_SEL = 0 */
6879         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
6880         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6881         /* .. L3_SEL = 0 */
6882         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
6883         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6884         /* .. Speed = 1 */
6885         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
6886         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6887         /* .. IO_Type = 4 */
6888         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
6889         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6890         /* .. PULLUP = 0 */
6891         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
6892         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6893         /* .. DisableRcvr = 1 */
6894         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
6895         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6896         /* .. */
6897         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
6898         /* .. TRI_ENABLE = 1 */
6899         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
6900         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6901         /* .. L0_SEL = 1 */
6902         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
6903         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6904         /* .. L1_SEL = 0 */
6905         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
6906         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6907         /* .. L2_SEL = 0 */
6908         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
6909         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6910         /* .. L3_SEL = 0 */
6911         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
6912         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6913         /* .. Speed = 1 */
6914         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
6915         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6916         /* .. IO_Type = 4 */
6917         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
6918         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6919         /* .. PULLUP = 0 */
6920         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
6921         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6922         /* .. DisableRcvr = 0 */
6923         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
6924         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6925         /* .. */
6926         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
6927         /* .. TRI_ENABLE = 1 */
6928         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
6929         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6930         /* .. L0_SEL = 1 */
6931         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
6932         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6933         /* .. L1_SEL = 0 */
6934         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
6935         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6936         /* .. L2_SEL = 0 */
6937         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
6938         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6939         /* .. L3_SEL = 0 */
6940         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
6941         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6942         /* .. Speed = 1 */
6943         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
6944         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6945         /* .. IO_Type = 4 */
6946         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
6947         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6948         /* .. PULLUP = 0 */
6949         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
6950         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6951         /* .. DisableRcvr = 0 */
6952         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
6953         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6954         /* .. */
6955         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
6956         /* .. TRI_ENABLE = 1 */
6957         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
6958         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6959         /* .. L0_SEL = 1 */
6960         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
6961         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6962         /* .. L1_SEL = 0 */
6963         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
6964         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6965         /* .. L2_SEL = 0 */
6966         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
6967         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6968         /* .. L3_SEL = 0 */
6969         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
6970         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6971         /* .. Speed = 1 */
6972         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
6973         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6974         /* .. IO_Type = 4 */
6975         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
6976         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6977         /* .. PULLUP = 0 */
6978         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
6979         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6980         /* .. DisableRcvr = 0 */
6981         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
6982         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6983         /* .. */
6984         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
6985         /* .. TRI_ENABLE = 1 */
6986         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
6987         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6988         /* .. L0_SEL = 1 */
6989         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
6990         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6991         /* .. L1_SEL = 0 */
6992         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
6993         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6994         /* .. L2_SEL = 0 */
6995         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
6996         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6997         /* .. L3_SEL = 0 */
6998         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
6999         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7000         /* .. Speed = 1 */
7001         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
7002         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7003         /* .. IO_Type = 4 */
7004         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
7005         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7006         /* .. PULLUP = 0 */
7007         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
7008         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7009         /* .. DisableRcvr = 0 */
7010         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
7011         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7012         /* .. */
7013         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
7014         /* .. TRI_ENABLE = 1 */
7015         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
7016         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7017         /* .. L0_SEL = 1 */
7018         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
7019         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7020         /* .. L1_SEL = 0 */
7021         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
7022         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7023         /* .. L2_SEL = 0 */
7024         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
7025         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7026         /* .. L3_SEL = 0 */
7027         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
7028         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7029         /* .. Speed = 1 */
7030         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
7031         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7032         /* .. IO_Type = 4 */
7033         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
7034         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7035         /* .. PULLUP = 0 */
7036         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
7037         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7038         /* .. DisableRcvr = 0 */
7039         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
7040         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7041         /* .. */
7042         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
7043         /* .. TRI_ENABLE = 1 */
7044         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
7045         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7046         /* .. L0_SEL = 1 */
7047         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
7048         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7049         /* .. L1_SEL = 0 */
7050         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
7051         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7052         /* .. L2_SEL = 0 */
7053         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
7054         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7055         /* .. L3_SEL = 0 */
7056         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
7057         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7058         /* .. Speed = 1 */
7059         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
7060         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7061         /* .. IO_Type = 4 */
7062         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
7063         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7064         /* .. PULLUP = 0 */
7065         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
7066         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7067         /* .. DisableRcvr = 0 */
7068         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
7069         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7070         /* .. */
7071         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
7072         /* .. TRI_ENABLE = 0 */
7073         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
7074         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7075         /* .. L0_SEL = 0 */
7076         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
7077         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7078         /* .. L1_SEL = 1 */
7079         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
7080         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7081         /* .. L2_SEL = 0 */
7082         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
7083         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7084         /* .. L3_SEL = 0 */
7085         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
7086         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7087         /* .. Speed = 1 */
7088         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
7089         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7090         /* .. IO_Type = 1 */
7091         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
7092         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7093         /* .. PULLUP = 0 */
7094         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
7095         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7096         /* .. DisableRcvr = 0 */
7097         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
7098         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7099         /* .. */
7100         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
7101         /* .. TRI_ENABLE = 1 */
7102         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
7103         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7104         /* .. L0_SEL = 0 */
7105         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
7106         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7107         /* .. L1_SEL = 1 */
7108         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
7109         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7110         /* .. L2_SEL = 0 */
7111         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
7112         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7113         /* .. L3_SEL = 0 */
7114         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
7115         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7116         /* .. Speed = 1 */
7117         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
7118         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7119         /* .. IO_Type = 1 */
7120         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
7121         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7122         /* .. PULLUP = 0 */
7123         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
7124         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7125         /* .. DisableRcvr = 0 */
7126         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
7127         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7128         /* .. */
7129         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
7130         /* .. TRI_ENABLE = 0 */
7131         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
7132         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7133         /* .. L0_SEL = 0 */
7134         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
7135         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7136         /* .. L1_SEL = 1 */
7137         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
7138         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7139         /* .. L2_SEL = 0 */
7140         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
7141         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7142         /* .. L3_SEL = 0 */
7143         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
7144         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7145         /* .. Speed = 1 */
7146         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
7147         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7148         /* .. IO_Type = 1 */
7149         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
7150         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7151         /* .. PULLUP = 0 */
7152         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
7153         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7154         /* .. DisableRcvr = 0 */
7155         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
7156         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7157         /* .. */
7158         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
7159         /* .. TRI_ENABLE = 1 */
7160         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
7161         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7162         /* .. L0_SEL = 0 */
7163         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
7164         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7165         /* .. L1_SEL = 1 */
7166         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
7167         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7168         /* .. L2_SEL = 0 */
7169         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
7170         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7171         /* .. L3_SEL = 0 */
7172         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
7173         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7174         /* .. Speed = 1 */
7175         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
7176         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7177         /* .. IO_Type = 1 */
7178         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
7179         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7180         /* .. PULLUP = 0 */
7181         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
7182         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7183         /* .. DisableRcvr = 0 */
7184         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
7185         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7186         /* .. */
7187         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
7188         /* .. TRI_ENABLE = 0 */
7189         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
7190         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7191         /* .. L0_SEL = 0 */
7192         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
7193         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7194         /* .. L1_SEL = 1 */
7195         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
7196         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7197         /* .. L2_SEL = 0 */
7198         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
7199         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7200         /* .. L3_SEL = 0 */
7201         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
7202         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7203         /* .. Speed = 1 */
7204         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
7205         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7206         /* .. IO_Type = 1 */
7207         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
7208         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7209         /* .. PULLUP = 0 */
7210         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
7211         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7212         /* .. DisableRcvr = 0 */
7213         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
7214         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7215         /* .. */
7216         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
7217         /* .. TRI_ENABLE = 0 */
7218         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
7219         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7220         /* .. L0_SEL = 0 */
7221         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
7222         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7223         /* .. L1_SEL = 1 */
7224         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
7225         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7226         /* .. L2_SEL = 0 */
7227         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
7228         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7229         /* .. L3_SEL = 0 */
7230         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
7231         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7232         /* .. Speed = 1 */
7233         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
7234         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7235         /* .. IO_Type = 1 */
7236         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
7237         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7238         /* .. PULLUP = 0 */
7239         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
7240         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7241         /* .. DisableRcvr = 0 */
7242         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
7243         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7244         /* .. */
7245         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
7246         /* .. TRI_ENABLE = 0 */
7247         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
7248         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7249         /* .. L0_SEL = 0 */
7250         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
7251         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7252         /* .. L1_SEL = 1 */
7253         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
7254         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7255         /* .. L2_SEL = 0 */
7256         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
7257         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7258         /* .. L3_SEL = 0 */
7259         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
7260         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7261         /* .. Speed = 1 */
7262         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
7263         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7264         /* .. IO_Type = 1 */
7265         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
7266         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7267         /* .. PULLUP = 0 */
7268         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
7269         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7270         /* .. DisableRcvr = 0 */
7271         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
7272         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7273         /* .. */
7274         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
7275         /* .. TRI_ENABLE = 0 */
7276         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
7277         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7278         /* .. L0_SEL = 0 */
7279         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
7280         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7281         /* .. L1_SEL = 1 */
7282         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
7283         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7284         /* .. L2_SEL = 0 */
7285         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
7286         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7287         /* .. L3_SEL = 0 */
7288         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
7289         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7290         /* .. Speed = 1 */
7291         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
7292         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7293         /* .. IO_Type = 1 */
7294         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
7295         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7296         /* .. PULLUP = 0 */
7297         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
7298         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7299         /* .. DisableRcvr = 0 */
7300         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
7301         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7302         /* .. */
7303         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
7304         /* .. TRI_ENABLE = 1 */
7305         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
7306         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7307         /* .. L0_SEL = 0 */
7308         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
7309         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7310         /* .. L1_SEL = 1 */
7311         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
7312         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7313         /* .. L2_SEL = 0 */
7314         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
7315         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7316         /* .. L3_SEL = 0 */
7317         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
7318         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7319         /* .. Speed = 1 */
7320         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
7321         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7322         /* .. IO_Type = 1 */
7323         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
7324         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7325         /* .. PULLUP = 0 */
7326         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
7327         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7328         /* .. DisableRcvr = 0 */
7329         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
7330         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7331         /* .. */
7332         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
7333         /* .. TRI_ENABLE = 0 */
7334         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
7335         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7336         /* .. L0_SEL = 0 */
7337         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
7338         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7339         /* .. L1_SEL = 1 */
7340         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
7341         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7342         /* .. L2_SEL = 0 */
7343         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
7344         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7345         /* .. L3_SEL = 0 */
7346         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
7347         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7348         /* .. Speed = 1 */
7349         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
7350         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7351         /* .. IO_Type = 1 */
7352         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
7353         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7354         /* .. PULLUP = 0 */
7355         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
7356         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7357         /* .. DisableRcvr = 0 */
7358         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
7359         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7360         /* .. */
7361         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
7362         /* .. TRI_ENABLE = 0 */
7363         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
7364         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7365         /* .. L0_SEL = 0 */
7366         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
7367         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7368         /* .. L1_SEL = 1 */
7369         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
7370         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7371         /* .. L2_SEL = 0 */
7372         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
7373         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7374         /* .. L3_SEL = 0 */
7375         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
7376         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7377         /* .. Speed = 1 */
7378         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
7379         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7380         /* .. IO_Type = 1 */
7381         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
7382         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7383         /* .. PULLUP = 0 */
7384         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
7385         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7386         /* .. DisableRcvr = 0 */
7387         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
7388         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7389         /* .. */
7390         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
7391         /* .. TRI_ENABLE = 0 */
7392         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
7393         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7394         /* .. L0_SEL = 0 */
7395         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
7396         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7397         /* .. L1_SEL = 1 */
7398         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
7399         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7400         /* .. L2_SEL = 0 */
7401         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
7402         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7403         /* .. L3_SEL = 0 */
7404         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
7405         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7406         /* .. Speed = 1 */
7407         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
7408         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7409         /* .. IO_Type = 1 */
7410         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
7411         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7412         /* .. PULLUP = 0 */
7413         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
7414         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7415         /* .. DisableRcvr = 0 */
7416         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
7417         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7418         /* .. */
7419         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
7420         /* .. TRI_ENABLE = 0 */
7421         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
7422         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7423         /* .. L0_SEL = 0 */
7424         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
7425         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7426         /* .. L1_SEL = 0 */
7427         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
7428         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7429         /* .. L2_SEL = 0 */
7430         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
7431         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7432         /* .. L3_SEL = 4 */
7433         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
7434         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7435         /* .. Speed = 1 */
7436         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
7437         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7438         /* .. IO_Type = 1 */
7439         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
7440         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7441         /* .. PULLUP = 0 */
7442         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
7443         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7444         /* .. DisableRcvr = 0 */
7445         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
7446         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7447         /* .. */
7448         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
7449         /* .. TRI_ENABLE = 0 */
7450         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
7451         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7452         /* .. L0_SEL = 0 */
7453         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
7454         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7455         /* .. L1_SEL = 0 */
7456         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
7457         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7458         /* .. L2_SEL = 0 */
7459         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
7460         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7461         /* .. L3_SEL = 4 */
7462         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
7463         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7464         /* .. Speed = 1 */
7465         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
7466         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7467         /* .. IO_Type = 1 */
7468         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
7469         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7470         /* .. PULLUP = 0 */
7471         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
7472         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7473         /* .. DisableRcvr = 0 */
7474         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
7475         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7476         /* .. */
7477         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
7478         /* .. TRI_ENABLE = 0 */
7479         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
7480         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7481         /* .. L0_SEL = 0 */
7482         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
7483         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7484         /* .. L1_SEL = 0 */
7485         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
7486         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7487         /* .. L2_SEL = 0 */
7488         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
7489         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7490         /* .. L3_SEL = 4 */
7491         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
7492         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7493         /* .. Speed = 1 */
7494         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
7495         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7496         /* .. IO_Type = 1 */
7497         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
7498         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7499         /* .. PULLUP = 0 */
7500         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
7501         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7502         /* .. DisableRcvr = 0 */
7503         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
7504         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7505         /* .. */
7506         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
7507         /* .. TRI_ENABLE = 0 */
7508         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
7509         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7510         /* .. L0_SEL = 0 */
7511         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
7512         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7513         /* .. L1_SEL = 0 */
7514         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
7515         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7516         /* .. L2_SEL = 0 */
7517         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
7518         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7519         /* .. L3_SEL = 4 */
7520         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
7521         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7522         /* .. Speed = 1 */
7523         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
7524         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7525         /* .. IO_Type = 1 */
7526         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
7527         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7528         /* .. PULLUP = 0 */
7529         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
7530         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7531         /* .. DisableRcvr = 0 */
7532         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
7533         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7534         /* .. */
7535         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
7536         /* .. TRI_ENABLE = 0 */
7537         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
7538         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7539         /* .. L0_SEL = 0 */
7540         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
7541         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7542         /* .. L1_SEL = 0 */
7543         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
7544         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7545         /* .. L2_SEL = 0 */
7546         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
7547         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7548         /* .. L3_SEL = 4 */
7549         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
7550         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7551         /* .. Speed = 1 */
7552         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
7553         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7554         /* .. IO_Type = 1 */
7555         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
7556         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7557         /* .. PULLUP = 0 */
7558         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
7559         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7560         /* .. DisableRcvr = 0 */
7561         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
7562         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7563         /* .. */
7564         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
7565         /* .. TRI_ENABLE = 0 */
7566         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
7567         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7568         /* .. L0_SEL = 0 */
7569         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
7570         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7571         /* .. L1_SEL = 0 */
7572         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
7573         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7574         /* .. L2_SEL = 0 */
7575         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
7576         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7577         /* .. L3_SEL = 4 */
7578         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
7579         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7580         /* .. Speed = 1 */
7581         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
7582         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7583         /* .. IO_Type = 1 */
7584         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
7585         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7586         /* .. PULLUP = 0 */
7587         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
7588         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7589         /* .. DisableRcvr = 0 */
7590         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
7591         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7592         /* .. */
7593         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
7594         /* .. TRI_ENABLE = 0 */
7595         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
7596         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7597         /* .. L0_SEL = 0 */
7598         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
7599         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7600         /* .. L1_SEL = 0 */
7601         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
7602         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7603         /* .. L2_SEL = 0 */
7604         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
7605         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7606         /* .. L3_SEL = 0 */
7607         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
7608         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7609         /* .. Speed = 0 */
7610         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
7611         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7612         /* .. IO_Type = 1 */
7613         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
7614         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7615         /* .. PULLUP = 1 */
7616         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
7617         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
7618         /* .. DisableRcvr = 0 */
7619         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
7620         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7621         /* .. */
7622         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
7623         /* .. TRI_ENABLE = 1 */
7624         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
7625         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7626         /* .. Speed = 0 */
7627         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
7628         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7629         /* .. IO_Type = 1 */
7630         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
7631         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7632         /* .. PULLUP = 0 */
7633         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
7634         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7635         /* .. DisableRcvr = 0 */
7636         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
7637         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7638         /* .. */
7639         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
7640         /* .. TRI_ENABLE = 0 */
7641         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
7642         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7643         /* .. L0_SEL = 0 */
7644         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
7645         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7646         /* .. L1_SEL = 0 */
7647         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
7648         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7649         /* .. L2_SEL = 0 */
7650         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
7651         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7652         /* .. L3_SEL = 7 */
7653         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
7654         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
7655         /* .. Speed = 0 */
7656         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
7657         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7658         /* .. IO_Type = 1 */
7659         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
7660         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7661         /* .. PULLUP = 0 */
7662         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
7663         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7664         /* .. DisableRcvr = 0 */
7665         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
7666         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7667         /* .. */
7668         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
7669         /* .. TRI_ENABLE = 1 */
7670         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
7671         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7672         /* .. L0_SEL = 0 */
7673         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
7674         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7675         /* .. L1_SEL = 0 */
7676         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
7677         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7678         /* .. L2_SEL = 0 */
7679         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
7680         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7681         /* .. L3_SEL = 7 */
7682         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
7683         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
7684         /* .. Speed = 0 */
7685         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
7686         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7687         /* .. IO_Type = 1 */
7688         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
7689         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7690         /* .. PULLUP = 0 */
7691         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
7692         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7693         /* .. DisableRcvr = 0 */
7694         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
7695         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7696         /* .. */
7697         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
7698         /* .. TRI_ENABLE = 0 */
7699         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
7700         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7701         /* .. L0_SEL = 0 */
7702         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
7703         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7704         /* .. L1_SEL = 0 */
7705         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
7706         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7707         /* .. L2_SEL = 0 */
7708         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
7709         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7710         /* .. L3_SEL = 0 */
7711         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
7712         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7713         /* .. Speed = 0 */
7714         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
7715         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7716         /* .. IO_Type = 1 */
7717         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
7718         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7719         /* .. PULLUP = 0 */
7720         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
7721         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7722         /* .. DisableRcvr = 0 */
7723         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
7724         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7725         /* .. */
7726         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
7727         /* .. TRI_ENABLE = 0 */
7728         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
7729         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7730         /* .. L0_SEL = 0 */
7731         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
7732         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7733         /* .. L1_SEL = 0 */
7734         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
7735         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7736         /* .. L2_SEL = 0 */
7737         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
7738         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7739         /* .. L3_SEL = 0 */
7740         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
7741         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7742         /* .. Speed = 0 */
7743         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
7744         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7745         /* .. IO_Type = 1 */
7746         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
7747         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7748         /* .. PULLUP = 0 */
7749         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
7750         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7751         /* .. DisableRcvr = 0 */
7752         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
7753         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7754         /* .. */
7755         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
7756         /* .. TRI_ENABLE = 0 */
7757         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
7758         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7759         /* .. L0_SEL = 0 */
7760         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
7761         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7762         /* .. L1_SEL = 0 */
7763         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
7764         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7765         /* .. L2_SEL = 0 */
7766         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
7767         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7768         /* .. L3_SEL = 4 */
7769         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
7770         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7771         /* .. Speed = 0 */
7772         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
7773         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7774         /* .. IO_Type = 1 */
7775         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
7776         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7777         /* .. PULLUP = 0 */
7778         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
7779         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7780         /* .. DisableRcvr = 0 */
7781         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
7782         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7783         /* .. */
7784         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
7785         /* .. TRI_ENABLE = 0 */
7786         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
7787         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7788         /* .. L0_SEL = 0 */
7789         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
7790         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7791         /* .. L1_SEL = 0 */
7792         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
7793         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7794         /* .. L2_SEL = 0 */
7795         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
7796         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7797         /* .. L3_SEL = 4 */
7798         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
7799         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7800         /* .. Speed = 0 */
7801         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
7802         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7803         /* .. IO_Type = 1 */
7804         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
7805         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7806         /* .. PULLUP = 0 */
7807         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
7808         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7809         /* .. DisableRcvr = 0 */
7810         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
7811         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7812         /* .. */
7813         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
7814         /* .. SDIO0_WP_SEL = 55 */
7815         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
7816         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
7817         /* .. SDIO0_CD_SEL = 47 */
7818         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
7819         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
7820         /* .. */
7821         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
7822         /* .. FINISH: MIO PROGRAMMING */
7823         /* .. START: LOCK IT BACK */
7824         /* .. LOCK_KEY = 0X767B */
7825         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
7826         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
7827         /* .. */
7828         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
7829         /* .. FINISH: LOCK IT BACK */
7830         /* FINISH: top */
7831         /* */
7832         EMIT_EXIT(),
7833
7834         /* */
7835 };
7836
7837 unsigned long ps7_peripherals_init_data_2_0[] = {
7838         /* START: top */
7839         /* .. START: SLCR SETTINGS */
7840         /* .. UNLOCK_KEY = 0XDF0D */
7841         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
7842         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
7843         /* .. */
7844         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
7845         /* .. FINISH: SLCR SETTINGS */
7846         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
7847         /* .. IBUF_DISABLE_MODE = 0x1 */
7848         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
7849         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7850         /* .. TERM_DISABLE_MODE = 0x1 */
7851         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
7852         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7853         /* .. */
7854         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
7855         /* .. IBUF_DISABLE_MODE = 0x1 */
7856         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
7857         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7858         /* .. TERM_DISABLE_MODE = 0x1 */
7859         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
7860         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7861         /* .. */
7862         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
7863         /* .. IBUF_DISABLE_MODE = 0x1 */
7864         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
7865         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7866         /* .. TERM_DISABLE_MODE = 0x1 */
7867         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
7868         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7869         /* .. */
7870         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
7871         /* .. IBUF_DISABLE_MODE = 0x1 */
7872         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
7873         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7874         /* .. TERM_DISABLE_MODE = 0x1 */
7875         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
7876         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7877         /* .. */
7878         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
7879         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
7880         /* .. START: LOCK IT BACK */
7881         /* .. LOCK_KEY = 0X767B */
7882         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
7883         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
7884         /* .. */
7885         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
7886         /* .. FINISH: LOCK IT BACK */
7887         /* .. START: SRAM/NOR SET OPMODE */
7888         /* .. FINISH: SRAM/NOR SET OPMODE */
7889         /* .. START: QSPI REGISTERS */
7890         /* .. Holdb_dr = 1 */
7891         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
7892         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
7893         /* .. */
7894         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
7895         /* .. FINISH: QSPI REGISTERS */
7896         /* .. START: PL POWER ON RESET REGISTERS */
7897         /* .. PCFG_POR_CNT_4K = 0 */
7898         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
7899         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
7900         /* .. */
7901         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
7902         /* .. FINISH: PL POWER ON RESET REGISTERS */
7903         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
7904         /* .. .. START: NAND SET CYCLE */
7905         /* .. .. FINISH: NAND SET CYCLE */
7906         /* .. .. START: OPMODE */
7907         /* .. .. FINISH: OPMODE */
7908         /* .. .. START: DIRECT COMMAND */
7909         /* .. .. FINISH: DIRECT COMMAND */
7910         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
7911         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
7912         /* .. .. START: DIRECT COMMAND */
7913         /* .. .. FINISH: DIRECT COMMAND */
7914         /* .. .. START: NOR CS0 BASE ADDRESS */
7915         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
7916         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
7917         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
7918         /* .. .. START: DIRECT COMMAND */
7919         /* .. .. FINISH: DIRECT COMMAND */
7920         /* .. .. START: NOR CS1 BASE ADDRESS */
7921         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
7922         /* .. .. START: USB RESET */
7923         /* .. .. .. START: USB0 RESET */
7924         /* .. .. .. .. START: DIR MODE BANK 0 */
7925         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
7926         /* .. .. .. .. START: DIR MODE BANK 1 */
7927         /* .. .. .. .. DIRECTION_1 = 0x4000 */
7928         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
7929         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
7930         /* .. .. .. .. */
7931         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
7932         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
7933         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
7934         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
7935         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
7936         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
7937         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
7938         /* .. .. .. .. MASK_1_LSW = 0xbfff */
7939         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
7940         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
7941         /* .. .. .. .. DATA_1_LSW = 0x4000 */
7942         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
7943         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
7944         /* .. .. .. .. */
7945         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
7946         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
7947         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
7948         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
7949         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
7950         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
7951         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
7952         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
7953         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
7954         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
7955         /* .. .. .. .. */
7956         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
7957         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
7958         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
7959         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
7960         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
7961         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
7962         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
7963         /* .. .. .. .. MASK_1_LSW = 0xbfff */
7964         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
7965         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
7966         /* .. .. .. .. DATA_1_LSW = 0x0 */
7967         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
7968         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
7969         /* .. .. .. .. */
7970         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
7971         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
7972         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
7973         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
7974         /* .. .. .. .. START: ADD 1 MS DELAY */
7975         /* .. .. .. .. */
7976         EMIT_MASKDELAY(0XF8F00200, 1),
7977         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
7978         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
7979         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
7980         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
7981         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
7982         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
7983         /* .. .. .. .. MASK_1_LSW = 0xbfff */
7984         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
7985         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
7986         /* .. .. .. .. DATA_1_LSW = 0x4000 */
7987         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
7988         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
7989         /* .. .. .. .. */
7990         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
7991         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
7992         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
7993         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
7994         /* .. .. .. FINISH: USB0 RESET */
7995         /* .. .. .. START: USB1 RESET */
7996         /* .. .. .. .. START: DIR MODE BANK 0 */
7997         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
7998         /* .. .. .. .. START: DIR MODE BANK 1 */
7999         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8000         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8001         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8002         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8003         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8004         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8005         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8006         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8007         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8008         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8009         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8010         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8011         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8012         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8013         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8014         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8015         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8016         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8017         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8018         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8019         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8020         /* .. .. .. .. START: ADD 1 MS DELAY */
8021         /* .. .. .. .. */
8022         EMIT_MASKDELAY(0XF8F00200, 1),
8023         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8024         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8025         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8026         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8027         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8028         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8029         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8030         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8031         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8032         /* .. .. .. FINISH: USB1 RESET */
8033         /* .. .. FINISH: USB RESET */
8034         /* .. .. START: ENET RESET */
8035         /* .. .. .. START: ENET0 RESET */
8036         /* .. .. .. .. START: DIR MODE BANK 0 */
8037         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8038         /* .. .. .. .. START: DIR MODE BANK 1 */
8039         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8040         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8041         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8042         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8043         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8044         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8045         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8046         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8047         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8048         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8049         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8050         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8051         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8052         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8053         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8054         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8055         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8056         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8057         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8058         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8059         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8060         /* .. .. .. .. START: ADD 1 MS DELAY */
8061         /* .. .. .. .. */
8062         EMIT_MASKDELAY(0XF8F00200, 1),
8063         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8064         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8065         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8066         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8067         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8068         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8069         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8070         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8071         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8072         /* .. .. .. FINISH: ENET0 RESET */
8073         /* .. .. .. START: ENET1 RESET */
8074         /* .. .. .. .. START: DIR MODE BANK 0 */
8075         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8076         /* .. .. .. .. START: DIR MODE BANK 1 */
8077         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8078         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8079         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8080         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8081         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8082         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8083         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8084         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8085         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8086         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8087         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8088         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8089         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8090         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8091         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8092         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8093         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8094         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8095         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8096         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8097         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8098         /* .. .. .. .. START: ADD 1 MS DELAY */
8099         /* .. .. .. .. */
8100         EMIT_MASKDELAY(0XF8F00200, 1),
8101         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8102         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8103         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8104         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8105         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8106         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8107         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8108         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8109         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8110         /* .. .. .. FINISH: ENET1 RESET */
8111         /* .. .. FINISH: ENET RESET */
8112         /* .. .. START: I2C RESET */
8113         /* .. .. .. START: I2C0 RESET */
8114         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
8115         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
8116         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
8117         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
8118         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8119         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8120         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8121         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8122         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8123         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8124         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8125         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8126         /* .. .. .. .. START: OUTPUT ENABLE */
8127         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8128         /* .. .. .. .. START: OUTPUT ENABLE */
8129         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8130         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8131         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8132         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8133         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8134         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8135         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8136         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8137         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8138         /* .. .. .. .. START: ADD 1 MS DELAY */
8139         /* .. .. .. .. */
8140         EMIT_MASKDELAY(0XF8F00200, 1),
8141         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8142         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8143         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8144         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8145         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8146         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8147         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8148         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8149         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8150         /* .. .. .. FINISH: I2C0 RESET */
8151         /* .. .. .. START: I2C1 RESET */
8152         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
8153         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
8154         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
8155         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
8156         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8157         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8158         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8159         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8160         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8161         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8162         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8163         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8164         /* .. .. .. .. START: OUTPUT ENABLE */
8165         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8166         /* .. .. .. .. START: OUTPUT ENABLE */
8167         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8168         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8169         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8170         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8171         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8172         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8173         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8174         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8175         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8176         /* .. .. .. .. START: ADD 1 MS DELAY */
8177         /* .. .. .. .. */
8178         EMIT_MASKDELAY(0XF8F00200, 1),
8179         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8180         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8181         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8182         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8183         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8184         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8185         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8186         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8187         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8188         /* .. .. .. FINISH: I2C1 RESET */
8189         /* .. .. FINISH: I2C RESET */
8190         /* .. .. START: NOR CHIP SELECT */
8191         /* .. .. .. START: DIR MODE BANK 0 */
8192         /* .. .. .. FINISH: DIR MODE BANK 0 */
8193         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8194         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8195         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
8196         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8197         /* .. .. FINISH: NOR CHIP SELECT */
8198         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
8199         /* FINISH: top */
8200         /* */
8201         EMIT_EXIT(),
8202
8203         /* */
8204 };
8205
8206 unsigned long ps7_post_config_2_0[] = {
8207         /* START: top */
8208         /* .. START: SLCR SETTINGS */
8209         /* .. UNLOCK_KEY = 0XDF0D */
8210         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8211         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8212         /* .. */
8213         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8214         /* .. FINISH: SLCR SETTINGS */
8215         /* .. START: ENABLING LEVEL SHIFTER */
8216         /* .. USER_INP_ICT_EN_0 = 3 */
8217         /* .. ==> 0XF8000900[1:0] = 0x00000003U */
8218         /* ..     ==> MASK : 0x00000003U    VAL : 0x00000003U */
8219         /* .. USER_INP_ICT_EN_1 = 3 */
8220         /* .. ==> 0XF8000900[3:2] = 0x00000003U */
8221         /* ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU */
8222         /* .. */
8223         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
8224         /* .. FINISH: ENABLING LEVEL SHIFTER */
8225         /* .. START: FPGA RESETS TO 0 */
8226         /* .. reserved_3 = 0 */
8227         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
8228         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
8229         /* .. FPGA_ACP_RST = 0 */
8230         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
8231         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
8232         /* .. FPGA_AXDS3_RST = 0 */
8233         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
8234         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
8235         /* .. FPGA_AXDS2_RST = 0 */
8236         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
8237         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
8238         /* .. FPGA_AXDS1_RST = 0 */
8239         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
8240         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
8241         /* .. FPGA_AXDS0_RST = 0 */
8242         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
8243         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
8244         /* .. reserved_2 = 0 */
8245         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
8246         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
8247         /* .. FSSW1_FPGA_RST = 0 */
8248         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
8249         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
8250         /* .. FSSW0_FPGA_RST = 0 */
8251         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
8252         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8253         /* .. reserved_1 = 0 */
8254         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
8255         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
8256         /* .. FPGA_FMSW1_RST = 0 */
8257         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
8258         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
8259         /* .. FPGA_FMSW0_RST = 0 */
8260         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
8261         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
8262         /* .. FPGA_DMA3_RST = 0 */
8263         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
8264         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
8265         /* .. FPGA_DMA2_RST = 0 */
8266         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
8267         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
8268         /* .. FPGA_DMA1_RST = 0 */
8269         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
8270         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
8271         /* .. FPGA_DMA0_RST = 0 */
8272         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
8273         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
8274         /* .. reserved = 0 */
8275         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
8276         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
8277         /* .. FPGA3_OUT_RST = 0 */
8278         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
8279         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
8280         /* .. FPGA2_OUT_RST = 0 */
8281         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
8282         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
8283         /* .. FPGA1_OUT_RST = 0 */
8284         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
8285         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8286         /* .. FPGA0_OUT_RST = 0 */
8287         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
8288         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8289         /* .. */
8290         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
8291         /* .. FINISH: FPGA RESETS TO 0 */
8292         /* .. START: AFI REGISTERS */
8293         /* .. .. START: AFI0 REGISTERS */
8294         /* .. .. FINISH: AFI0 REGISTERS */
8295         /* .. .. START: AFI1 REGISTERS */
8296         /* .. .. FINISH: AFI1 REGISTERS */
8297         /* .. .. START: AFI2 REGISTERS */
8298         /* .. .. FINISH: AFI2 REGISTERS */
8299         /* .. .. START: AFI3 REGISTERS */
8300         /* .. .. FINISH: AFI3 REGISTERS */
8301         /* .. FINISH: AFI REGISTERS */
8302         /* .. START: LOCK IT BACK */
8303         /* .. LOCK_KEY = 0X767B */
8304         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8305         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8306         /* .. */
8307         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8308         /* .. FINISH: LOCK IT BACK */
8309         /* FINISH: top */
8310         /* */
8311         EMIT_EXIT(),
8312
8313         /* */
8314 };
8315
8316
8317 unsigned long ps7_pll_init_data_1_0[] = {
8318         /* START: top */
8319         /* .. START: SLCR SETTINGS */
8320         /* .. UNLOCK_KEY = 0XDF0D */
8321         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8322         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8323         /* .. */
8324         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8325         /* .. FINISH: SLCR SETTINGS */
8326         /* .. START: PLL SLCR REGISTERS */
8327         /* .. .. START: ARM PLL INIT */
8328         /* .. .. PLL_RES = 0xc */
8329         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
8330         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8331         /* .. .. PLL_CP = 0x2 */
8332         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
8333         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8334         /* .. .. LOCK_CNT = 0x177 */
8335         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
8336         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
8337         /* .. .. */
8338         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
8339         /* .. .. .. START: UPDATE FB_DIV */
8340         /* .. .. .. PLL_FDIV = 0x1a */
8341         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
8342         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
8343         /* .. .. .. */
8344         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
8345         /* .. .. .. FINISH: UPDATE FB_DIV */
8346         /* .. .. .. START: BY PASS PLL */
8347         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8348         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
8349         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8350         /* .. .. .. */
8351         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
8352         /* .. .. .. FINISH: BY PASS PLL */
8353         /* .. .. .. START: ASSERT RESET */
8354         /* .. .. .. PLL_RESET = 1 */
8355         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
8356         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8357         /* .. .. .. */
8358         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
8359         /* .. .. .. FINISH: ASSERT RESET */
8360         /* .. .. .. START: DEASSERT RESET */
8361         /* .. .. .. PLL_RESET = 0 */
8362         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
8363         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8364         /* .. .. .. */
8365         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
8366         /* .. .. .. FINISH: DEASSERT RESET */
8367         /* .. .. .. START: CHECK PLL STATUS */
8368         /* .. .. .. ARM_PLL_LOCK = 1 */
8369         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
8370         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8371         /* .. .. .. */
8372         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8373         /* .. .. .. FINISH: CHECK PLL STATUS */
8374         /* .. .. .. START: REMOVE PLL BY PASS */
8375         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8376         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
8377         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8378         /* .. .. .. */
8379         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
8380         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8381         /* .. .. .. SRCSEL = 0x0 */
8382         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
8383         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8384         /* .. .. .. DIVISOR = 0x2 */
8385         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
8386         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
8387         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
8388         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
8389         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
8390         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
8391         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
8392         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
8393         /* .. .. .. CPU_2XCLKACT = 0x1 */
8394         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
8395         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
8396         /* .. .. .. CPU_1XCLKACT = 0x1 */
8397         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
8398         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
8399         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
8400         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
8401         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
8402         /* .. .. .. */
8403         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
8404         /* .. .. FINISH: ARM PLL INIT */
8405         /* .. .. START: DDR PLL INIT */
8406         /* .. .. PLL_RES = 0xc */
8407         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
8408         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8409         /* .. .. PLL_CP = 0x2 */
8410         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
8411         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8412         /* .. .. LOCK_CNT = 0x1db */
8413         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
8414         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
8415         /* .. .. */
8416         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
8417         /* .. .. .. START: UPDATE FB_DIV */
8418         /* .. .. .. PLL_FDIV = 0x15 */
8419         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
8420         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
8421         /* .. .. .. */
8422         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
8423         /* .. .. .. FINISH: UPDATE FB_DIV */
8424         /* .. .. .. START: BY PASS PLL */
8425         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8426         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
8427         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8428         /* .. .. .. */
8429         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
8430         /* .. .. .. FINISH: BY PASS PLL */
8431         /* .. .. .. START: ASSERT RESET */
8432         /* .. .. .. PLL_RESET = 1 */
8433         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
8434         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8435         /* .. .. .. */
8436         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
8437         /* .. .. .. FINISH: ASSERT RESET */
8438         /* .. .. .. START: DEASSERT RESET */
8439         /* .. .. .. PLL_RESET = 0 */
8440         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
8441         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8442         /* .. .. .. */
8443         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
8444         /* .. .. .. FINISH: DEASSERT RESET */
8445         /* .. .. .. START: CHECK PLL STATUS */
8446         /* .. .. .. DDR_PLL_LOCK = 1 */
8447         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
8448         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8449         /* .. .. .. */
8450         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8451         /* .. .. .. FINISH: CHECK PLL STATUS */
8452         /* .. .. .. START: REMOVE PLL BY PASS */
8453         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8454         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
8455         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8456         /* .. .. .. */
8457         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
8458         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8459         /* .. .. .. DDR_3XCLKACT = 0x1 */
8460         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
8461         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8462         /* .. .. .. DDR_2XCLKACT = 0x1 */
8463         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
8464         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8465         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
8466         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
8467         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
8468         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
8469         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
8470         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
8471         /* .. .. .. */
8472         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
8473         /* .. .. FINISH: DDR PLL INIT */
8474         /* .. .. START: IO PLL INIT */
8475         /* .. .. PLL_RES = 0xc */
8476         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
8477         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8478         /* .. .. PLL_CP = 0x2 */
8479         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
8480         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8481         /* .. .. LOCK_CNT = 0x1f4 */
8482         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
8483         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
8484         /* .. .. */
8485         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
8486         /* .. .. .. START: UPDATE FB_DIV */
8487         /* .. .. .. PLL_FDIV = 0x14 */
8488         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
8489         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
8490         /* .. .. .. */
8491         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
8492         /* .. .. .. FINISH: UPDATE FB_DIV */
8493         /* .. .. .. START: BY PASS PLL */
8494         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8495         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
8496         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8497         /* .. .. .. */
8498         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
8499         /* .. .. .. FINISH: BY PASS PLL */
8500         /* .. .. .. START: ASSERT RESET */
8501         /* .. .. .. PLL_RESET = 1 */
8502         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
8503         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8504         /* .. .. .. */
8505         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
8506         /* .. .. .. FINISH: ASSERT RESET */
8507         /* .. .. .. START: DEASSERT RESET */
8508         /* .. .. .. PLL_RESET = 0 */
8509         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
8510         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8511         /* .. .. .. */
8512         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
8513         /* .. .. .. FINISH: DEASSERT RESET */
8514         /* .. .. .. START: CHECK PLL STATUS */
8515         /* .. .. .. IO_PLL_LOCK = 1 */
8516         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
8517         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
8518         /* .. .. .. */
8519         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8520         /* .. .. .. FINISH: CHECK PLL STATUS */
8521         /* .. .. .. START: REMOVE PLL BY PASS */
8522         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8523         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
8524         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8525         /* .. .. .. */
8526         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
8527         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8528         /* .. .. FINISH: IO PLL INIT */
8529         /* .. FINISH: PLL SLCR REGISTERS */
8530         /* .. START: LOCK IT BACK */
8531         /* .. LOCK_KEY = 0X767B */
8532         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8533         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8534         /* .. */
8535         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8536         /* .. FINISH: LOCK IT BACK */
8537         /* FINISH: top */
8538         /* */
8539         EMIT_EXIT(),
8540
8541         /* */
8542 };
8543
8544 unsigned long ps7_clock_init_data_1_0[] = {
8545         /* START: top */
8546         /* .. START: SLCR SETTINGS */
8547         /* .. UNLOCK_KEY = 0XDF0D */
8548         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8549         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8550         /* .. */
8551         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8552         /* .. FINISH: SLCR SETTINGS */
8553         /* .. START: CLOCK CONTROL SLCR REGISTERS */
8554         /* .. CLKACT = 0x1 */
8555         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
8556         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8557         /* .. DIVISOR0 = 0x34 */
8558         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
8559         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
8560         /* .. DIVISOR1 = 0x2 */
8561         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
8562         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
8563         /* .. */
8564         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
8565         /* .. CLKACT = 0x1 */
8566         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
8567         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8568         /* .. SRCSEL = 0x0 */
8569         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
8570         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8571         /* .. */
8572         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
8573         /* .. CLKACT = 0x1 */
8574         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
8575         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8576         /* .. SRCSEL = 0x0 */
8577         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
8578         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
8579         /* .. DIVISOR = 0x8 */
8580         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
8581         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
8582         /* .. DIVISOR1 = 0x1 */
8583         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
8584         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8585         /* .. */
8586         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
8587         /* .. CLKACT = 0x1 */
8588         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
8589         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8590         /* .. SRCSEL = 0x0 */
8591         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
8592         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8593         /* .. DIVISOR = 0x5 */
8594         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
8595         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8596         /* .. */
8597         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
8598         /* .. CLKACT0 = 0x1 */
8599         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
8600         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8601         /* .. CLKACT1 = 0x0 */
8602         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
8603         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8604         /* .. SRCSEL = 0x0 */
8605         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
8606         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8607         /* .. DIVISOR = 0x14 */
8608         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
8609         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
8610         /* .. */
8611         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
8612         /* .. CLKACT0 = 0x0 */
8613         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
8614         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8615         /* .. CLKACT1 = 0x1 */
8616         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
8617         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8618         /* .. SRCSEL = 0x0 */
8619         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
8620         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8621         /* .. DIVISOR = 0xa */
8622         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
8623         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
8624         /* .. */
8625         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
8626         /* .. .. START: TRACE CLOCK */
8627         /* .. .. FINISH: TRACE CLOCK */
8628         /* .. .. CLKACT = 0x1 */
8629         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
8630         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8631         /* .. .. SRCSEL = 0x0 */
8632         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
8633         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8634         /* .. .. DIVISOR = 0x5 */
8635         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
8636         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8637         /* .. .. */
8638         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
8639         /* .. .. SRCSEL = 0x0 */
8640         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
8641         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8642         /* .. .. DIVISOR0 = 0xa */
8643         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
8644         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
8645         /* .. .. DIVISOR1 = 0x1 */
8646         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
8647         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8648         /* .. .. */
8649         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
8650         /* .. .. SRCSEL = 0x0 */
8651         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
8652         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8653         /* .. .. DIVISOR0 = 0x7 */
8654         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
8655         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
8656         /* .. .. DIVISOR1 = 0x1 */
8657         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
8658         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8659         /* .. .. */
8660         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
8661         /* .. .. SRCSEL = 0x0 */
8662         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
8663         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8664         /* .. .. DIVISOR0 = 0x5 */
8665         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
8666         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8667         /* .. .. DIVISOR1 = 0x1 */
8668         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
8669         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8670         /* .. .. */
8671         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
8672         /* .. .. SRCSEL = 0x0 */
8673         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
8674         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8675         /* .. .. DIVISOR0 = 0x14 */
8676         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
8677         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
8678         /* .. .. DIVISOR1 = 0x1 */
8679         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
8680         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8681         /* .. .. */
8682         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
8683         /* .. .. CLK_621_TRUE = 0x1 */
8684         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
8685         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8686         /* .. .. */
8687         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
8688         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
8689         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
8690         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8691         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
8692         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
8693         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
8694         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
8695         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
8696         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
8697         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
8698         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
8699         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
8700         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
8701         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
8702         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
8703         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
8704         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
8705         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
8706         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
8707         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
8708         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
8709         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
8710         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
8711         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
8712         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
8713         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
8714         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
8715         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
8716         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
8717         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8718         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
8719         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
8720         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
8721         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
8722         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
8723         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
8724         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
8725         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
8726         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
8727         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
8728         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
8729         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
8730         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
8731         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
8732         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
8733         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
8734         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
8735         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
8736         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
8737         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
8738         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
8739         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
8740         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
8741         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
8742         /* .. .. */
8743         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
8744         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
8745         /* .. START: THIS SHOULD BE BLANK */
8746         /* .. FINISH: THIS SHOULD BE BLANK */
8747         /* .. START: LOCK IT BACK */
8748         /* .. LOCK_KEY = 0X767B */
8749         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8750         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8751         /* .. */
8752         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8753         /* .. FINISH: LOCK IT BACK */
8754         /* FINISH: top */
8755         /* */
8756         EMIT_EXIT(),
8757
8758         /* */
8759 };
8760
8761 unsigned long ps7_ddr_init_data_1_0[] = {
8762         /* START: top */
8763         /* .. START: DDR INITIALIZATION */
8764         /* .. .. START: LOCK DDR */
8765         /* .. .. reg_ddrc_soft_rstb = 0 */
8766         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
8767         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8768         /* .. .. reg_ddrc_powerdown_en = 0x0 */
8769         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
8770         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8771         /* .. .. reg_ddrc_data_bus_width = 0x0 */
8772         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
8773         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
8774         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
8775         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
8776         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
8777         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
8778         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
8779         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
8780         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
8781         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
8782         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
8783         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
8784         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
8785         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
8786         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
8787         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
8788         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8789         /* .. .. */
8790         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
8791         /* .. .. FINISH: LOCK DDR */
8792         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
8793         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
8794         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
8795         /* .. .. reg_ddrc_active_ranks = 0x1 */
8796         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
8797         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
8798         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
8799         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
8800         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
8801         /* .. .. reg_ddrc_wr_odt_block = 0x1 */
8802         /* .. .. ==> 0XF8006004[20:19] = 0x00000001U */
8803         /* .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U */
8804         /* .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 */
8805         /* .. .. ==> 0XF8006004[21:21] = 0x00000000U */
8806         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
8807         /* .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 */
8808         /* .. .. ==> 0XF8006004[26:22] = 0x00000000U */
8809         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U */
8810         /* .. .. reg_ddrc_addrmap_open_bank = 0x0 */
8811         /* .. .. ==> 0XF8006004[27:27] = 0x00000000U */
8812         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
8813         /* .. .. reg_ddrc_addrmap_4bank_ram = 0x0 */
8814         /* .. .. ==> 0XF8006004[28:28] = 0x00000000U */
8815         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
8816         /* .. .. */
8817         EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU, 0x0008107FU),
8818         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
8819         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
8820         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
8821         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
8822         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
8823         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
8824         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
8825         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
8826         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
8827         /* .. .. */
8828         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
8829         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
8830         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
8831         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
8832         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
8833         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
8834         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
8835         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
8836         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
8837         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
8838         /* .. .. */
8839         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
8840         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
8841         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
8842         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
8843         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
8844         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
8845         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
8846         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
8847         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
8848         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
8849         /* .. .. */
8850         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
8851         /* .. .. reg_ddrc_t_rc = 0x1a */
8852         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
8853         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
8854         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
8855         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
8856         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
8857         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
8858         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
8859         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
8860         /* .. .. */
8861         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
8862         /* .. .. reg_ddrc_wr2pre = 0x12 */
8863         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
8864         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
8865         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
8866         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
8867         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
8868         /* .. .. reg_ddrc_t_faw = 0x15 */
8869         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
8870         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
8871         /* .. .. reg_ddrc_t_ras_max = 0x23 */
8872         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
8873         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
8874         /* .. .. reg_ddrc_t_ras_min = 0x13 */
8875         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
8876         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
8877         /* .. .. reg_ddrc_t_cke = 0x4 */
8878         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
8879         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
8880         /* .. .. */
8881         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
8882         /* .. .. reg_ddrc_write_latency = 0x5 */
8883         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
8884         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
8885         /* .. .. reg_ddrc_rd2wr = 0x7 */
8886         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
8887         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
8888         /* .. .. reg_ddrc_wr2rd = 0xe */
8889         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
8890         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
8891         /* .. .. reg_ddrc_t_xp = 0x4 */
8892         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
8893         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
8894         /* .. .. reg_ddrc_pad_pd = 0x0 */
8895         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
8896         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
8897         /* .. .. reg_ddrc_rd2pre = 0x4 */
8898         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
8899         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
8900         /* .. .. reg_ddrc_t_rcd = 0x7 */
8901         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
8902         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
8903         /* .. .. */
8904         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
8905         /* .. .. reg_ddrc_t_ccd = 0x4 */
8906         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
8907         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
8908         /* .. .. reg_ddrc_t_rrd = 0x6 */
8909         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
8910         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
8911         /* .. .. reg_ddrc_refresh_margin = 0x2 */
8912         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
8913         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8914         /* .. .. reg_ddrc_t_rp = 0x7 */
8915         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
8916         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
8917         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
8918         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
8919         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
8920         /* .. .. reg_ddrc_sdram = 0x1 */
8921         /* .. .. ==> 0XF8006020[21:21] = 0x00000001U */
8922         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
8923         /* .. .. reg_ddrc_mobile = 0x0 */
8924         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
8925         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
8926         /* .. .. reg_ddrc_clock_stop_en = 0x0 */
8927         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
8928         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
8929         /* .. .. reg_ddrc_read_latency = 0x7 */
8930         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
8931         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
8932         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
8933         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
8934         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
8935         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
8936         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
8937         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
8938         /* .. .. reg_ddrc_loopback = 0x0 */
8939         /* .. .. ==> 0XF8006020[31:31] = 0x00000000U */
8940         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
8941         /* .. .. */
8942         EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU, 0x272872D0U),
8943         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
8944         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
8945         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8946         /* .. .. reg_ddrc_prefer_write = 0x0 */
8947         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
8948         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8949         /* .. .. reg_ddrc_max_rank_rd = 0xf */
8950         /* .. .. ==> 0XF8006024[5:2] = 0x0000000FU */
8951         /* .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU */
8952         /* .. .. reg_ddrc_mr_wr = 0x0 */
8953         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
8954         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
8955         /* .. .. reg_ddrc_mr_addr = 0x0 */
8956         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
8957         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
8958         /* .. .. reg_ddrc_mr_data = 0x0 */
8959         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
8960         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
8961         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
8962         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
8963         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
8964         /* .. .. reg_ddrc_mr_type = 0x0 */
8965         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
8966         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
8967         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
8968         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
8969         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
8970         /* .. .. */
8971         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU, 0x0000003CU),
8972         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
8973         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
8974         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
8975         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
8976         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
8977         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
8978         /* .. .. reg_ddrc_t_mrd = 0x4 */
8979         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
8980         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
8981         /* .. .. */
8982         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
8983         /* .. .. reg_ddrc_emr2 = 0x8 */
8984         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
8985         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
8986         /* .. .. reg_ddrc_emr3 = 0x0 */
8987         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
8988         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
8989         /* .. .. */
8990         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
8991         /* .. .. reg_ddrc_mr = 0x930 */
8992         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
8993         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
8994         /* .. .. reg_ddrc_emr = 0x4 */
8995         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
8996         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
8997         /* .. .. */
8998         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
8999         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
9000         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
9001         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
9002         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
9003         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
9004         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
9005         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
9006         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
9007         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
9008         /* .. .. reg_ddrc_burstchop = 0x0 */
9009         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
9010         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
9011         /* .. .. */
9012         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
9013         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
9014         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
9015         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9016         /* .. .. reg_ddrc_dis_dq = 0x0 */
9017         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
9018         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9019         /* .. .. reg_phy_debug_mode = 0x0 */
9020         /* .. .. ==> 0XF8006038[6:6] = 0x00000000U */
9021         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
9022         /* .. .. reg_phy_wr_level_start = 0x0 */
9023         /* .. .. ==> 0XF8006038[7:7] = 0x00000000U */
9024         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
9025         /* .. .. reg_phy_rd_level_start = 0x0 */
9026         /* .. .. ==> 0XF8006038[8:8] = 0x00000000U */
9027         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9028         /* .. .. reg_phy_dq0_wait_t = 0x0 */
9029         /* .. .. ==> 0XF8006038[12:9] = 0x00000000U */
9030         /* .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U */
9031         /* .. .. */
9032         EMIT_MASKWRITE(0XF8006038, 0x00001FC3U, 0x00000000U),
9033         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
9034         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
9035         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
9036         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
9037         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
9038         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
9039         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
9040         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
9041         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
9042         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
9043         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
9044         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
9045         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
9046         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
9047         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
9048         /* .. .. */
9049         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
9050         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
9051         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
9052         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9053         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
9054         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
9055         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9056         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
9057         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
9058         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
9059         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
9060         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
9061         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
9062         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
9063         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
9064         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
9065         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
9066         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
9067         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
9068         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
9069         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
9070         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
9071         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
9072         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
9073         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
9074         /* .. .. */
9075         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
9076         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
9077         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
9078         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
9079         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
9080         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
9081         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
9082         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
9083         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
9084         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
9085         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
9086         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
9087         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
9088         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
9089         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
9090         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
9091         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
9092         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
9093         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
9094         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
9095         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
9096         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
9097         /* .. .. */
9098         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
9099         /* .. .. reg_ddrc_rank0_rd_odt = 0x0 */
9100         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
9101         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
9102         /* .. .. reg_ddrc_rank0_wr_odt = 0x1 */
9103         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
9104         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
9105         /* .. .. reg_ddrc_rank1_rd_odt = 0x1 */
9106         /* .. .. ==> 0XF8006048[8:6] = 0x00000001U */
9107         /* .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U */
9108         /* .. .. reg_ddrc_rank1_wr_odt = 0x1 */
9109         /* .. .. ==> 0XF8006048[11:9] = 0x00000001U */
9110         /* .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
9111         /* .. .. reg_phy_rd_local_odt = 0x0 */
9112         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
9113         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
9114         /* .. .. reg_phy_wr_local_odt = 0x3 */
9115         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
9116         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
9117         /* .. .. reg_phy_idle_local_odt = 0x3 */
9118         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
9119         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
9120         /* .. .. reg_ddrc_rank2_rd_odt = 0x0 */
9121         /* .. .. ==> 0XF8006048[20:18] = 0x00000000U */
9122         /* .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U */
9123         /* .. .. reg_ddrc_rank2_wr_odt = 0x0 */
9124         /* .. .. ==> 0XF8006048[23:21] = 0x00000000U */
9125         /* .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U */
9126         /* .. .. reg_ddrc_rank3_rd_odt = 0x0 */
9127         /* .. .. ==> 0XF8006048[26:24] = 0x00000000U */
9128         /* .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
9129         /* .. .. reg_ddrc_rank3_wr_odt = 0x0 */
9130         /* .. .. ==> 0XF8006048[29:27] = 0x00000000U */
9131         /* .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U */
9132         /* .. .. */
9133         EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU, 0x0003C248U),
9134         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
9135         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
9136         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9137         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
9138         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
9139         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9140         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
9141         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
9142         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
9143         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
9144         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
9145         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
9146         /* .. .. reg_phy_use_fixed_re = 0x1 */
9147         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
9148         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
9149         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
9150         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
9151         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9152         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
9153         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
9154         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9155         /* .. .. reg_phy_clk_stall_level = 0x0 */
9156         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
9157         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9158         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
9159         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
9160         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
9161         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
9162         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
9163         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
9164         /* .. .. */
9165         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
9166         /* .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 */
9167         /* .. .. ==> 0XF8006058[7:0] = 0x00000001U */
9168         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U */
9169         /* .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 */
9170         /* .. .. ==> 0XF8006058[15:8] = 0x00000001U */
9171         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U */
9172         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
9173         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
9174         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9175         /* .. .. */
9176         EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU, 0x00000101U),
9177         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
9178         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
9179         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
9180         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
9181         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
9182         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9183         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
9184         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
9185         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
9186         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
9187         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
9188         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
9189         /* .. .. */
9190         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
9191         /* .. .. reg_ddrc_pageclose = 0x0 */
9192         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
9193         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9194         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
9195         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
9196         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
9197         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
9198         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
9199         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
9200         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
9201         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
9202         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9203         /* .. .. reg_ddrc_dis_wc = 0x0 */
9204         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
9205         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
9206         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
9207         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
9208         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9209         /* .. .. reg_ddrc_selfref_en = 0x0 */
9210         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
9211         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
9212         /* .. .. */
9213         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
9214         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
9215         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
9216         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
9217         /* .. .. reg_arb_go2critical_en = 0x1 */
9218         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
9219         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
9220         /* .. .. */
9221         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
9222         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
9223         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
9224         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
9225         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
9226         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
9227         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
9228         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
9229         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
9230         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
9231         /* .. .. */
9232         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
9233         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
9234         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
9235         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
9236         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
9237         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
9238         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
9239         /* .. .. */
9240         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
9241         /* .. .. refresh_timer0_start_value_x32 = 0x0 */
9242         /* .. .. ==> 0XF80060A0[11:0] = 0x00000000U */
9243         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U */
9244         /* .. .. refresh_timer1_start_value_x32 = 0x8 */
9245         /* .. .. ==> 0XF80060A0[23:12] = 0x00000008U */
9246         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U */
9247         /* .. .. */
9248         EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU, 0x00008000U),
9249         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
9250         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
9251         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9252         /* .. .. reg_ddrc_ddr3 = 0x1 */
9253         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
9254         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
9255         /* .. .. reg_ddrc_t_mod = 0x200 */
9256         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
9257         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
9258         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
9259         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
9260         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
9261         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
9262         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
9263         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
9264         /* .. .. */
9265         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
9266         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
9267         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
9268         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
9269         /* .. .. dram_rstn_x1024 = 0x67 */
9270         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
9271         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
9272         /* .. .. */
9273         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
9274         /* .. .. deeppowerdown_en = 0x0 */
9275         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
9276         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9277         /* .. .. deeppowerdown_to_x1024 = 0xff */
9278         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
9279         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
9280         /* .. .. */
9281         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
9282         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
9283         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
9284         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
9285         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
9286         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
9287         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
9288         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
9289         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
9290         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
9291         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
9292         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
9293         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
9294         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
9295         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
9296         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
9297         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
9298         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
9299         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
9300         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
9301         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
9302         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
9303         /* .. .. */
9304         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
9305         /* .. .. reg_ddrc_2t_delay = 0x0 */
9306         /* .. .. ==> 0XF80060B4[8:0] = 0x00000000U */
9307         /* .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U */
9308         /* .. .. reg_ddrc_skip_ocd = 0x1 */
9309         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
9310         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
9311         /* .. .. reg_ddrc_dis_pre_bypass = 0x0 */
9312         /* .. .. ==> 0XF80060B4[10:10] = 0x00000000U */
9313         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9314         /* .. .. */
9315         EMIT_MASKWRITE(0XF80060B4, 0x000007FFU, 0x00000200U),
9316         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
9317         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
9318         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
9319         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
9320         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
9321         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
9322         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
9323         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
9324         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
9325         /* .. .. */
9326         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
9327         /* .. .. START: RESET ECC ERROR */
9328         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
9329         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
9330         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9331         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
9332         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
9333         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
9334         /* .. .. */
9335         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
9336         /* .. .. FINISH: RESET ECC ERROR */
9337         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
9338         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
9339         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9340         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
9341         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
9342         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9343         /* .. .. */
9344         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
9345         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
9346         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
9347         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9348         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
9349         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
9350         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
9351         /* .. .. */
9352         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
9353         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
9354         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
9355         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9356         /* .. .. */
9357         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
9358         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
9359         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
9360         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
9361         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
9362         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
9363         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
9364         /* .. .. */
9365         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
9366         /* .. .. reg_ddrc_ecc_mode = 0x0 */
9367         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
9368         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
9369         /* .. .. reg_ddrc_dis_scrub = 0x1 */
9370         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
9371         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
9372         /* .. .. */
9373         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
9374         /* .. .. reg_phy_dif_on = 0x0 */
9375         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
9376         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9377         /* .. .. reg_phy_dif_off = 0x0 */
9378         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
9379         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9380         /* .. .. */
9381         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
9382         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9383         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
9384         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9385         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9386         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
9387         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9388         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9389         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
9390         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9391         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9392         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
9393         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9394         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9395         /* .. .. ==> 0XF8006118[4:4] = 0x00000000U */
9396         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9397         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9398         /* .. .. ==> 0XF8006118[5:5] = 0x00000000U */
9399         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9400         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9401         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
9402         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9403         /* .. .. reg_phy_bist_err_clr = 0x0 */
9404         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
9405         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9406         /* .. .. reg_phy_dq_offset = 0x40 */
9407         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
9408         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9409         /* .. .. */
9410         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU, 0x40000001U),
9411         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9412         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
9413         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9414         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9415         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
9416         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9417         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9418         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
9419         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9420         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9421         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
9422         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9423         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9424         /* .. .. ==> 0XF800611C[4:4] = 0x00000000U */
9425         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9426         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9427         /* .. .. ==> 0XF800611C[5:5] = 0x00000000U */
9428         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9429         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9430         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
9431         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9432         /* .. .. reg_phy_bist_err_clr = 0x0 */
9433         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
9434         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9435         /* .. .. reg_phy_dq_offset = 0x40 */
9436         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
9437         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9438         /* .. .. */
9439         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU, 0x40000001U),
9440         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9441         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
9442         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9443         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9444         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
9445         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9446         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9447         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
9448         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9449         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9450         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
9451         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9452         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9453         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
9454         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9455         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9456         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
9457         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9458         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9459         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
9460         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9461         /* .. .. reg_phy_bist_err_clr = 0x0 */
9462         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
9463         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9464         /* .. .. reg_phy_dq_offset = 0x40 */
9465         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
9466         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9467         /* .. .. */
9468         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU, 0x40000001U),
9469         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9470         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
9471         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9472         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9473         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
9474         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9475         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9476         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
9477         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9478         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9479         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
9480         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9481         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9482         /* .. .. ==> 0XF8006124[4:4] = 0x00000000U */
9483         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9484         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9485         /* .. .. ==> 0XF8006124[5:5] = 0x00000000U */
9486         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9487         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9488         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
9489         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9490         /* .. .. reg_phy_bist_err_clr = 0x0 */
9491         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
9492         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9493         /* .. .. reg_phy_dq_offset = 0x40 */
9494         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
9495         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9496         /* .. .. */
9497         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU, 0x40000001U),
9498         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9499         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
9500         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9501         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
9502         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
9503         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
9504         /* .. .. */
9505         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
9506         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9507         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
9508         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9509         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
9510         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
9511         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
9512         /* .. .. */
9513         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
9514         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9515         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
9516         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9517         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
9518         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
9519         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
9520         /* .. .. */
9521         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
9522         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9523         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
9524         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9525         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
9526         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
9527         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
9528         /* .. .. */
9529         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
9530         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9531         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
9532         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9533         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9534         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
9535         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9536         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9537         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
9538         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9539         /* .. .. */
9540         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
9541         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9542         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
9543         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9544         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9545         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
9546         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9547         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9548         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
9549         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9550         /* .. .. */
9551         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
9552         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9553         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
9554         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9555         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9556         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
9557         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9558         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9559         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
9560         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9561         /* .. .. */
9562         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
9563         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9564         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
9565         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9566         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9567         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
9568         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9569         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9570         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
9571         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9572         /* .. .. */
9573         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
9574         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
9575         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
9576         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
9577         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9578         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
9579         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9580         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9581         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
9582         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9583         /* .. .. */
9584         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
9585         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
9586         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
9587         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
9588         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9589         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
9590         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9591         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9592         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
9593         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9594         /* .. .. */
9595         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
9596         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
9597         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
9598         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
9599         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9600         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
9601         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9602         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9603         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
9604         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9605         /* .. .. */
9606         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
9607         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
9608         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
9609         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
9610         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9611         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
9612         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9613         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9614         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
9615         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9616         /* .. .. */
9617         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
9618         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
9619         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
9620         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
9621         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9622         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
9623         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9624         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9625         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
9626         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9627         /* .. .. */
9628         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
9629         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
9630         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
9631         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
9632         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9633         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
9634         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9635         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9636         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
9637         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9638         /* .. .. */
9639         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
9640         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
9641         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
9642         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
9643         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9644         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
9645         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9646         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9647         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
9648         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9649         /* .. .. */
9650         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
9651         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
9652         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
9653         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
9654         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9655         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
9656         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9657         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9658         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
9659         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9660         /* .. .. */
9661         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
9662         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
9663         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
9664         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
9665         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9666         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
9667         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9668         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9669         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
9670         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9671         /* .. .. */
9672         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
9673         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
9674         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
9675         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
9676         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9677         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
9678         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9679         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9680         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
9681         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9682         /* .. .. */
9683         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
9684         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
9685         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
9686         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
9687         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9688         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
9689         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9690         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9691         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
9692         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9693         /* .. .. */
9694         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
9695         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
9696         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
9697         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
9698         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9699         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
9700         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9701         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9702         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
9703         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9704         /* .. .. */
9705         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
9706         /* .. .. reg_phy_loopback = 0x0 */
9707         /* .. .. ==> 0XF8006190[0:0] = 0x00000000U */
9708         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9709         /* .. .. reg_phy_bl2 = 0x0 */
9710         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
9711         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9712         /* .. .. reg_phy_at_spd_atpg = 0x0 */
9713         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
9714         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9715         /* .. .. reg_phy_bist_enable = 0x0 */
9716         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
9717         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9718         /* .. .. reg_phy_bist_force_err = 0x0 */
9719         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
9720         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9721         /* .. .. reg_phy_bist_mode = 0x0 */
9722         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
9723         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
9724         /* .. .. reg_phy_invert_clkout = 0x1 */
9725         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
9726         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
9727         /* .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 */
9728         /* .. .. ==> 0XF8006190[8:8] = 0x00000000U */
9729         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9730         /* .. .. reg_phy_sel_logic = 0x0 */
9731         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
9732         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
9733         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
9734         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
9735         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
9736         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
9737         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
9738         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
9739         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
9740         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
9741         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
9742         /* .. .. reg_phy_use_rank0_delays = 0x1 */
9743         /* .. .. ==> 0XF8006190[28:28] = 0x00000001U */
9744         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
9745         /* .. .. reg_phy_lpddr = 0x0 */
9746         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
9747         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
9748         /* .. .. reg_phy_cmd_latency = 0x0 */
9749         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
9750         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
9751         /* .. .. reg_phy_int_lpbk = 0x0 */
9752         /* .. .. ==> 0XF8006190[31:31] = 0x00000000U */
9753         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
9754         /* .. .. */
9755         EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU, 0x10040080U),
9756         /* .. .. reg_phy_wr_rl_delay = 0x2 */
9757         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
9758         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
9759         /* .. .. reg_phy_rd_rl_delay = 0x4 */
9760         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
9761         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
9762         /* .. .. reg_phy_dll_lock_diff = 0xf */
9763         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
9764         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
9765         /* .. .. reg_phy_use_wr_level = 0x1 */
9766         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
9767         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
9768         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
9769         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
9770         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
9771         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
9772         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
9773         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
9774         /* .. .. reg_phy_dis_calib_rst = 0x0 */
9775         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
9776         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9777         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
9778         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
9779         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
9780         /* .. .. */
9781         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
9782         /* .. .. reg_arb_page_addr_mask = 0x0 */
9783         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
9784         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
9785         /* .. .. */
9786         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
9787         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9788         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
9789         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9790         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9791         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
9792         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9793         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9794         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
9795         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9796         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9797         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
9798         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9799         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
9800         /* .. .. ==> 0XF8006208[19:19] = 0x00000001U */
9801         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
9802         /* .. .. */
9803         EMIT_MASKWRITE(0XF8006208, 0x000F03FFU, 0x000803FFU),
9804         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9805         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
9806         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9807         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9808         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
9809         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9810         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9811         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
9812         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9813         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9814         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
9815         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9816         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
9817         /* .. .. ==> 0XF800620C[19:19] = 0x00000001U */
9818         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
9819         /* .. .. */
9820         EMIT_MASKWRITE(0XF800620C, 0x000F03FFU, 0x000803FFU),
9821         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9822         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
9823         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9824         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9825         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
9826         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9827         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9828         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
9829         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9830         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9831         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
9832         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9833         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
9834         /* .. .. ==> 0XF8006210[19:19] = 0x00000001U */
9835         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
9836         /* .. .. */
9837         EMIT_MASKWRITE(0XF8006210, 0x000F03FFU, 0x000803FFU),
9838         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9839         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
9840         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9841         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9842         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
9843         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9844         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9845         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
9846         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9847         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9848         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
9849         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9850         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
9851         /* .. .. ==> 0XF8006214[19:19] = 0x00000001U */
9852         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
9853         /* .. .. */
9854         EMIT_MASKWRITE(0XF8006214, 0x000F03FFU, 0x000803FFU),
9855         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
9856         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
9857         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9858         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
9859         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
9860         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9861         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
9862         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
9863         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9864         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
9865         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
9866         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9867         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
9868         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
9869         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9870         /* .. .. */
9871         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
9872         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
9873         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
9874         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9875         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
9876         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
9877         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9878         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
9879         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
9880         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9881         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
9882         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
9883         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9884         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
9885         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
9886         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9887         /* .. .. */
9888         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
9889         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
9890         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
9891         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9892         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
9893         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
9894         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9895         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
9896         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
9897         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9898         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
9899         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
9900         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9901         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
9902         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
9903         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9904         /* .. .. */
9905         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
9906         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
9907         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
9908         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9909         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
9910         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
9911         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9912         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
9913         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
9914         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9915         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
9916         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
9917         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9918         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
9919         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
9920         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9921         /* .. .. */
9922         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
9923         /* .. .. reg_ddrc_lpddr2 = 0x0 */
9924         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
9925         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9926         /* .. .. reg_ddrc_per_bank_refresh = 0x0 */
9927         /* .. .. ==> 0XF80062A8[1:1] = 0x00000000U */
9928         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9929         /* .. .. reg_ddrc_derate_enable = 0x0 */
9930         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
9931         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9932         /* .. .. reg_ddrc_mr4_margin = 0x0 */
9933         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
9934         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
9935         /* .. .. */
9936         EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U, 0x00000000U),
9937         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
9938         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
9939         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
9940         /* .. .. */
9941         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
9942         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
9943         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
9944         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
9945         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
9946         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
9947         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
9948         /* .. .. reg_ddrc_t_mrw = 0x5 */
9949         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
9950         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
9951         /* .. .. */
9952         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
9953         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
9954         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
9955         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
9956         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
9957         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
9958         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
9959         /* .. .. */
9960         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
9961         /* .. .. START: POLL ON DCI STATUS */
9962         /* .. .. DONE = 1 */
9963         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
9964         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
9965         /* .. .. */
9966         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
9967         /* .. .. FINISH: POLL ON DCI STATUS */
9968         /* .. .. START: UNLOCK DDR */
9969         /* .. .. reg_ddrc_soft_rstb = 0x1 */
9970         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
9971         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9972         /* .. .. reg_ddrc_powerdown_en = 0x0 */
9973         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
9974         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9975         /* .. .. reg_ddrc_data_bus_width = 0x0 */
9976         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
9977         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
9978         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
9979         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
9980         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
9981         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
9982         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
9983         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
9984         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
9985         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
9986         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
9987         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
9988         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
9989         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
9990         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
9991         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
9992         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9993         /* .. .. */
9994         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
9995         /* .. .. FINISH: UNLOCK DDR */
9996         /* .. .. START: CHECK DDR STATUS */
9997         /* .. .. ddrc_reg_operating_mode = 1 */
9998         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
9999         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
10000         /* .. .. */
10001         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10002         /* .. .. FINISH: CHECK DDR STATUS */
10003         /* .. FINISH: DDR INITIALIZATION */
10004         /* FINISH: top */
10005         /* */
10006         EMIT_EXIT(),
10007
10008         /* */
10009 };
10010
10011 unsigned long ps7_mio_init_data_1_0[] = {
10012         /* START: top */
10013         /* .. START: SLCR SETTINGS */
10014         /* .. UNLOCK_KEY = 0XDF0D */
10015         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
10016         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
10017         /* .. */
10018         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
10019         /* .. FINISH: SLCR SETTINGS */
10020         /* .. START: OCM REMAPPING */
10021         /* .. VREF_EN = 0x1 */
10022         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
10023         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10024         /* .. VREF_PULLUP_EN = 0x0 */
10025         /* .. ==> 0XF8000B00[1:1] = 0x00000000U */
10026         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10027         /* .. CLK_PULLUP_EN = 0x0 */
10028         /* .. ==> 0XF8000B00[8:8] = 0x00000000U */
10029         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10030         /* .. SRSTN_PULLUP_EN = 0x0 */
10031         /* .. ==> 0XF8000B00[9:9] = 0x00000000U */
10032         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
10033         /* .. */
10034         EMIT_MASKWRITE(0XF8000B00, 0x00000303U, 0x00000001U),
10035         /* .. FINISH: OCM REMAPPING */
10036         /* .. START: DDRIOB SETTINGS */
10037         /* .. INP_POWER = 0x0 */
10038         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
10039         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10040         /* .. INP_TYPE = 0x0 */
10041         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
10042         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10043         /* .. DCI_UPDATE = 0x0 */
10044         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
10045         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10046         /* .. TERM_EN = 0x0 */
10047         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
10048         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10049         /* .. DCR_TYPE = 0x0 */
10050         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
10051         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10052         /* .. IBUF_DISABLE_MODE = 0x0 */
10053         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
10054         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10055         /* .. TERM_DISABLE_MODE = 0x0 */
10056         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
10057         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10058         /* .. OUTPUT_EN = 0x3 */
10059         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
10060         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10061         /* .. PULLUP_EN = 0x0 */
10062         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
10063         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10064         /* .. */
10065         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
10066         /* .. INP_POWER = 0x0 */
10067         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
10068         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10069         /* .. INP_TYPE = 0x0 */
10070         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
10071         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10072         /* .. DCI_UPDATE = 0x0 */
10073         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
10074         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10075         /* .. TERM_EN = 0x0 */
10076         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
10077         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10078         /* .. DCR_TYPE = 0x0 */
10079         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
10080         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10081         /* .. IBUF_DISABLE_MODE = 0x0 */
10082         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
10083         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10084         /* .. TERM_DISABLE_MODE = 0x0 */
10085         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
10086         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10087         /* .. OUTPUT_EN = 0x3 */
10088         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
10089         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10090         /* .. PULLUP_EN = 0x0 */
10091         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
10092         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10093         /* .. */
10094         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
10095         /* .. INP_POWER = 0x0 */
10096         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
10097         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10098         /* .. INP_TYPE = 0x1 */
10099         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
10100         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
10101         /* .. DCI_UPDATE = 0x0 */
10102         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
10103         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10104         /* .. TERM_EN = 0x1 */
10105         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
10106         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10107         /* .. DCR_TYPE = 0x3 */
10108         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
10109         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10110         /* .. IBUF_DISABLE_MODE = 0 */
10111         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
10112         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10113         /* .. TERM_DISABLE_MODE = 0 */
10114         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
10115         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10116         /* .. OUTPUT_EN = 0x3 */
10117         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
10118         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10119         /* .. PULLUP_EN = 0x0 */
10120         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
10121         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10122         /* .. */
10123         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
10124         /* .. INP_POWER = 0x0 */
10125         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
10126         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10127         /* .. INP_TYPE = 0x1 */
10128         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
10129         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
10130         /* .. DCI_UPDATE = 0x0 */
10131         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
10132         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10133         /* .. TERM_EN = 0x1 */
10134         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
10135         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10136         /* .. DCR_TYPE = 0x3 */
10137         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
10138         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10139         /* .. IBUF_DISABLE_MODE = 0 */
10140         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
10141         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10142         /* .. TERM_DISABLE_MODE = 0 */
10143         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
10144         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10145         /* .. OUTPUT_EN = 0x3 */
10146         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
10147         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10148         /* .. PULLUP_EN = 0x0 */
10149         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
10150         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10151         /* .. */
10152         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
10153         /* .. INP_POWER = 0x0 */
10154         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
10155         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10156         /* .. INP_TYPE = 0x2 */
10157         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
10158         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
10159         /* .. DCI_UPDATE = 0x0 */
10160         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
10161         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10162         /* .. TERM_EN = 0x1 */
10163         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
10164         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10165         /* .. DCR_TYPE = 0x3 */
10166         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
10167         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10168         /* .. IBUF_DISABLE_MODE = 0 */
10169         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
10170         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10171         /* .. TERM_DISABLE_MODE = 0 */
10172         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
10173         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10174         /* .. OUTPUT_EN = 0x3 */
10175         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
10176         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10177         /* .. PULLUP_EN = 0x0 */
10178         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
10179         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10180         /* .. */
10181         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
10182         /* .. INP_POWER = 0x0 */
10183         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
10184         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10185         /* .. INP_TYPE = 0x2 */
10186         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
10187         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
10188         /* .. DCI_UPDATE = 0x0 */
10189         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
10190         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10191         /* .. TERM_EN = 0x1 */
10192         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
10193         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10194         /* .. DCR_TYPE = 0x3 */
10195         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
10196         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10197         /* .. IBUF_DISABLE_MODE = 0 */
10198         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
10199         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10200         /* .. TERM_DISABLE_MODE = 0 */
10201         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
10202         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10203         /* .. OUTPUT_EN = 0x3 */
10204         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
10205         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10206         /* .. PULLUP_EN = 0x0 */
10207         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
10208         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10209         /* .. */
10210         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
10211         /* .. INP_POWER = 0x0 */
10212         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
10213         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10214         /* .. INP_TYPE = 0x0 */
10215         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
10216         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10217         /* .. DCI_UPDATE = 0x0 */
10218         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
10219         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10220         /* .. TERM_EN = 0x0 */
10221         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
10222         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10223         /* .. DCR_TYPE = 0x0 */
10224         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
10225         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10226         /* .. IBUF_DISABLE_MODE = 0x0 */
10227         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
10228         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10229         /* .. TERM_DISABLE_MODE = 0x0 */
10230         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
10231         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10232         /* .. OUTPUT_EN = 0x3 */
10233         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
10234         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10235         /* .. PULLUP_EN = 0x0 */
10236         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
10237         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10238         /* .. */
10239         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
10240         /* .. DRIVE_P = 0x1c */
10241         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
10242         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10243         /* .. DRIVE_N = 0xc */
10244         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
10245         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10246         /* .. SLEW_P = 0x3 */
10247         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
10248         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
10249         /* .. SLEW_N = 0x3 */
10250         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
10251         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
10252         /* .. GTL = 0x0 */
10253         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
10254         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10255         /* .. RTERM = 0x0 */
10256         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
10257         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10258         /* .. */
10259         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
10260         /* .. DRIVE_P = 0x1c */
10261         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
10262         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10263         /* .. DRIVE_N = 0xc */
10264         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
10265         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10266         /* .. SLEW_P = 0x6 */
10267         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
10268         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10269         /* .. SLEW_N = 0x1f */
10270         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
10271         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10272         /* .. GTL = 0x0 */
10273         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
10274         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10275         /* .. RTERM = 0x0 */
10276         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
10277         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10278         /* .. */
10279         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
10280         /* .. DRIVE_P = 0x1c */
10281         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
10282         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10283         /* .. DRIVE_N = 0xc */
10284         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
10285         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10286         /* .. SLEW_P = 0x6 */
10287         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
10288         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10289         /* .. SLEW_N = 0x1f */
10290         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
10291         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10292         /* .. GTL = 0x0 */
10293         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
10294         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10295         /* .. RTERM = 0x0 */
10296         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
10297         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10298         /* .. */
10299         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
10300         /* .. DRIVE_P = 0x1c */
10301         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
10302         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10303         /* .. DRIVE_N = 0xc */
10304         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
10305         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10306         /* .. SLEW_P = 0x6 */
10307         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
10308         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10309         /* .. SLEW_N = 0x1f */
10310         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
10311         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10312         /* .. GTL = 0x0 */
10313         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
10314         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10315         /* .. RTERM = 0x0 */
10316         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
10317         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10318         /* .. */
10319         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
10320         /* .. VREF_INT_EN = 0x0 */
10321         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
10322         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10323         /* .. VREF_SEL = 0x0 */
10324         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
10325         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
10326         /* .. VREF_EXT_EN = 0x3 */
10327         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
10328         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10329         /* .. VREF_PULLUP_EN = 0x0 */
10330         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
10331         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
10332         /* .. REFIO_EN = 0x1 */
10333         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
10334         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
10335         /* .. REFIO_PULLUP_EN = 0x0 */
10336         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
10337         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10338         /* .. DRST_B_PULLUP_EN = 0x0 */
10339         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
10340         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10341         /* .. CKE_PULLUP_EN = 0x0 */
10342         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
10343         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
10344         /* .. */
10345         EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU, 0x00000260U),
10346         /* .. .. START: ASSERT RESET */
10347         /* .. .. RESET = 1 */
10348         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
10349         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10350         /* .. .. VRN_OUT = 0x1 */
10351         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10352         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10353         /* .. .. */
10354         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000021U),
10355         /* .. .. FINISH: ASSERT RESET */
10356         /* .. .. START: DEASSERT RESET */
10357         /* .. .. RESET = 0 */
10358         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
10359         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10360         /* .. .. VRN_OUT = 0x1 */
10361         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10362         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10363         /* .. .. */
10364         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
10365         /* .. .. FINISH: DEASSERT RESET */
10366         /* .. .. RESET = 0x1 */
10367         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
10368         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10369         /* .. .. ENABLE = 0x1 */
10370         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
10371         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10372         /* .. .. VRP_TRI = 0x0 */
10373         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
10374         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10375         /* .. .. VRN_TRI = 0x0 */
10376         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
10377         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10378         /* .. .. VRP_OUT = 0x0 */
10379         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
10380         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10381         /* .. .. VRN_OUT = 0x1 */
10382         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10383         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10384         /* .. .. NREF_OPT1 = 0x0 */
10385         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
10386         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
10387         /* .. .. NREF_OPT2 = 0x0 */
10388         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
10389         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
10390         /* .. .. NREF_OPT4 = 0x1 */
10391         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
10392         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
10393         /* .. .. PREF_OPT1 = 0x0 */
10394         /* .. .. ==> 0XF8000B70[16:14] = 0x00000000U */
10395         /* .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U */
10396         /* .. .. PREF_OPT2 = 0x0 */
10397         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
10398         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
10399         /* .. .. UPDATE_CONTROL = 0x0 */
10400         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
10401         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
10402         /* .. .. INIT_COMPLETE = 0x0 */
10403         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
10404         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
10405         /* .. .. TST_CLK = 0x0 */
10406         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
10407         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
10408         /* .. .. TST_HLN = 0x0 */
10409         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
10410         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
10411         /* .. .. TST_HLP = 0x0 */
10412         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
10413         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
10414         /* .. .. TST_RST = 0x0 */
10415         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
10416         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
10417         /* .. .. INT_DCI_EN = 0x0 */
10418         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
10419         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
10420         /* .. .. */
10421         EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU, 0x00000823U),
10422         /* .. FINISH: DDRIOB SETTINGS */
10423         /* .. START: MIO PROGRAMMING */
10424         /* .. TRI_ENABLE = 0 */
10425         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
10426         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10427         /* .. L0_SEL = 0 */
10428         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
10429         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10430         /* .. L1_SEL = 0 */
10431         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
10432         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10433         /* .. L2_SEL = 0 */
10434         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
10435         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10436         /* .. L3_SEL = 0 */
10437         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
10438         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10439         /* .. Speed = 0 */
10440         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
10441         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10442         /* .. IO_Type = 3 */
10443         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
10444         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10445         /* .. PULLUP = 1 */
10446         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
10447         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10448         /* .. DisableRcvr = 0 */
10449         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
10450         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10451         /* .. */
10452         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
10453         /* .. TRI_ENABLE = 0 */
10454         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
10455         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10456         /* .. L0_SEL = 1 */
10457         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
10458         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10459         /* .. L1_SEL = 0 */
10460         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
10461         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10462         /* .. L2_SEL = 0 */
10463         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
10464         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10465         /* .. L3_SEL = 0 */
10466         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
10467         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10468         /* .. Speed = 1 */
10469         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
10470         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10471         /* .. IO_Type = 3 */
10472         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
10473         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10474         /* .. PULLUP = 0 */
10475         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
10476         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10477         /* .. DisableRcvr = 0 */
10478         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
10479         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10480         /* .. */
10481         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
10482         /* .. TRI_ENABLE = 0 */
10483         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
10484         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10485         /* .. L0_SEL = 1 */
10486         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
10487         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10488         /* .. L1_SEL = 0 */
10489         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
10490         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10491         /* .. L2_SEL = 0 */
10492         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
10493         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10494         /* .. L3_SEL = 0 */
10495         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
10496         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10497         /* .. Speed = 1 */
10498         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
10499         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10500         /* .. IO_Type = 3 */
10501         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
10502         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10503         /* .. PULLUP = 0 */
10504         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
10505         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10506         /* .. DisableRcvr = 0 */
10507         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
10508         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10509         /* .. */
10510         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
10511         /* .. TRI_ENABLE = 0 */
10512         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
10513         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10514         /* .. L0_SEL = 1 */
10515         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
10516         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10517         /* .. L1_SEL = 0 */
10518         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
10519         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10520         /* .. L2_SEL = 0 */
10521         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
10522         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10523         /* .. L3_SEL = 0 */
10524         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
10525         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10526         /* .. Speed = 1 */
10527         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
10528         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10529         /* .. IO_Type = 3 */
10530         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
10531         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10532         /* .. PULLUP = 0 */
10533         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
10534         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10535         /* .. DisableRcvr = 0 */
10536         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
10537         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10538         /* .. */
10539         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
10540         /* .. TRI_ENABLE = 0 */
10541         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
10542         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10543         /* .. L0_SEL = 1 */
10544         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
10545         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10546         /* .. L1_SEL = 0 */
10547         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
10548         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10549         /* .. L2_SEL = 0 */
10550         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
10551         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10552         /* .. L3_SEL = 0 */
10553         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
10554         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10555         /* .. Speed = 1 */
10556         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
10557         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10558         /* .. IO_Type = 3 */
10559         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
10560         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10561         /* .. PULLUP = 0 */
10562         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
10563         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10564         /* .. DisableRcvr = 0 */
10565         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
10566         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10567         /* .. */
10568         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
10569         /* .. TRI_ENABLE = 0 */
10570         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
10571         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10572         /* .. L0_SEL = 1 */
10573         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
10574         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10575         /* .. L1_SEL = 0 */
10576         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
10577         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10578         /* .. L2_SEL = 0 */
10579         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
10580         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10581         /* .. L3_SEL = 0 */
10582         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
10583         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10584         /* .. Speed = 1 */
10585         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
10586         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10587         /* .. IO_Type = 3 */
10588         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
10589         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10590         /* .. PULLUP = 0 */
10591         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
10592         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10593         /* .. DisableRcvr = 0 */
10594         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
10595         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10596         /* .. */
10597         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
10598         /* .. TRI_ENABLE = 0 */
10599         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
10600         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10601         /* .. L0_SEL = 1 */
10602         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
10603         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10604         /* .. L1_SEL = 0 */
10605         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
10606         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10607         /* .. L2_SEL = 0 */
10608         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
10609         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10610         /* .. L3_SEL = 0 */
10611         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
10612         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10613         /* .. Speed = 1 */
10614         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
10615         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10616         /* .. IO_Type = 3 */
10617         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
10618         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10619         /* .. PULLUP = 0 */
10620         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
10621         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10622         /* .. DisableRcvr = 0 */
10623         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
10624         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10625         /* .. */
10626         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
10627         /* .. TRI_ENABLE = 0 */
10628         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
10629         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10630         /* .. L0_SEL = 0 */
10631         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
10632         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10633         /* .. L1_SEL = 0 */
10634         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
10635         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10636         /* .. L2_SEL = 0 */
10637         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
10638         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10639         /* .. L3_SEL = 0 */
10640         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
10641         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10642         /* .. Speed = 0 */
10643         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
10644         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10645         /* .. IO_Type = 3 */
10646         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
10647         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10648         /* .. PULLUP = 0 */
10649         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
10650         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10651         /* .. DisableRcvr = 0 */
10652         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
10653         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10654         /* .. */
10655         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
10656         /* .. TRI_ENABLE = 0 */
10657         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
10658         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10659         /* .. L0_SEL = 1 */
10660         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
10661         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10662         /* .. L1_SEL = 0 */
10663         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
10664         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10665         /* .. L2_SEL = 0 */
10666         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
10667         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10668         /* .. L3_SEL = 0 */
10669         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
10670         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10671         /* .. Speed = 1 */
10672         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
10673         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10674         /* .. IO_Type = 3 */
10675         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
10676         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10677         /* .. PULLUP = 0 */
10678         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
10679         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10680         /* .. DisableRcvr = 0 */
10681         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
10682         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10683         /* .. */
10684         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
10685         /* .. TRI_ENABLE = 0 */
10686         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
10687         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10688         /* .. L0_SEL = 0 */
10689         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
10690         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10691         /* .. L1_SEL = 0 */
10692         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
10693         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10694         /* .. L2_SEL = 0 */
10695         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
10696         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10697         /* .. L3_SEL = 0 */
10698         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
10699         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10700         /* .. Speed = 0 */
10701         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
10702         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10703         /* .. IO_Type = 3 */
10704         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
10705         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10706         /* .. PULLUP = 1 */
10707         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
10708         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10709         /* .. DisableRcvr = 0 */
10710         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
10711         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10712         /* .. */
10713         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
10714         /* .. TRI_ENABLE = 0 */
10715         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
10716         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10717         /* .. L0_SEL = 0 */
10718         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
10719         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10720         /* .. L1_SEL = 0 */
10721         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
10722         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10723         /* .. L2_SEL = 0 */
10724         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
10725         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10726         /* .. L3_SEL = 0 */
10727         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
10728         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10729         /* .. Speed = 0 */
10730         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
10731         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10732         /* .. IO_Type = 3 */
10733         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
10734         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10735         /* .. PULLUP = 1 */
10736         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
10737         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10738         /* .. DisableRcvr = 0 */
10739         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
10740         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10741         /* .. */
10742         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
10743         /* .. TRI_ENABLE = 0 */
10744         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
10745         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10746         /* .. L0_SEL = 0 */
10747         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
10748         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10749         /* .. L1_SEL = 0 */
10750         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
10751         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10752         /* .. L2_SEL = 0 */
10753         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
10754         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10755         /* .. L3_SEL = 0 */
10756         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
10757         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10758         /* .. Speed = 0 */
10759         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
10760         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10761         /* .. IO_Type = 3 */
10762         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
10763         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10764         /* .. PULLUP = 1 */
10765         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
10766         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10767         /* .. DisableRcvr = 0 */
10768         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
10769         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10770         /* .. */
10771         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
10772         /* .. TRI_ENABLE = 0 */
10773         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
10774         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10775         /* .. L0_SEL = 0 */
10776         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
10777         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10778         /* .. L1_SEL = 0 */
10779         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
10780         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10781         /* .. L2_SEL = 0 */
10782         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
10783         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10784         /* .. L3_SEL = 0 */
10785         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
10786         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10787         /* .. Speed = 0 */
10788         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
10789         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10790         /* .. IO_Type = 3 */
10791         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
10792         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10793         /* .. PULLUP = 1 */
10794         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
10795         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10796         /* .. DisableRcvr = 0 */
10797         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
10798         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10799         /* .. */
10800         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
10801         /* .. TRI_ENABLE = 0 */
10802         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
10803         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10804         /* .. L0_SEL = 0 */
10805         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
10806         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10807         /* .. L1_SEL = 0 */
10808         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
10809         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10810         /* .. L2_SEL = 0 */
10811         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
10812         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10813         /* .. L3_SEL = 0 */
10814         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
10815         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10816         /* .. Speed = 0 */
10817         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
10818         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10819         /* .. IO_Type = 3 */
10820         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
10821         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10822         /* .. PULLUP = 1 */
10823         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
10824         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10825         /* .. DisableRcvr = 0 */
10826         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
10827         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10828         /* .. */
10829         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
10830         /* .. TRI_ENABLE = 0 */
10831         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
10832         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10833         /* .. L0_SEL = 0 */
10834         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
10835         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10836         /* .. L1_SEL = 0 */
10837         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
10838         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10839         /* .. L2_SEL = 0 */
10840         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
10841         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10842         /* .. L3_SEL = 0 */
10843         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
10844         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10845         /* .. Speed = 0 */
10846         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
10847         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10848         /* .. IO_Type = 3 */
10849         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
10850         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10851         /* .. PULLUP = 1 */
10852         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
10853         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10854         /* .. DisableRcvr = 0 */
10855         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
10856         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10857         /* .. */
10858         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
10859         /* .. TRI_ENABLE = 0 */
10860         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
10861         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10862         /* .. L0_SEL = 0 */
10863         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
10864         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10865         /* .. L1_SEL = 0 */
10866         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
10867         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10868         /* .. L2_SEL = 0 */
10869         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
10870         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10871         /* .. L3_SEL = 0 */
10872         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
10873         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10874         /* .. Speed = 0 */
10875         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
10876         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10877         /* .. IO_Type = 3 */
10878         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
10879         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10880         /* .. PULLUP = 1 */
10881         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
10882         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10883         /* .. DisableRcvr = 0 */
10884         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
10885         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10886         /* .. */
10887         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
10888         /* .. TRI_ENABLE = 0 */
10889         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
10890         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10891         /* .. L0_SEL = 1 */
10892         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
10893         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10894         /* .. L1_SEL = 0 */
10895         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
10896         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10897         /* .. L2_SEL = 0 */
10898         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
10899         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10900         /* .. L3_SEL = 0 */
10901         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
10902         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10903         /* .. Speed = 1 */
10904         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
10905         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10906         /* .. IO_Type = 4 */
10907         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
10908         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
10909         /* .. PULLUP = 0 */
10910         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
10911         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10912         /* .. DisableRcvr = 1 */
10913         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
10914         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
10915         /* .. */
10916         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
10917         /* .. TRI_ENABLE = 0 */
10918         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
10919         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10920         /* .. L0_SEL = 1 */
10921         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
10922         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10923         /* .. L1_SEL = 0 */
10924         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
10925         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10926         /* .. L2_SEL = 0 */
10927         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
10928         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10929         /* .. L3_SEL = 0 */
10930         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
10931         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10932         /* .. Speed = 1 */
10933         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
10934         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10935         /* .. IO_Type = 4 */
10936         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
10937         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
10938         /* .. PULLUP = 0 */
10939         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
10940         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10941         /* .. DisableRcvr = 1 */
10942         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
10943         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
10944         /* .. */
10945         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
10946         /* .. TRI_ENABLE = 0 */
10947         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
10948         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10949         /* .. L0_SEL = 1 */
10950         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
10951         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10952         /* .. L1_SEL = 0 */
10953         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
10954         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10955         /* .. L2_SEL = 0 */
10956         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
10957         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10958         /* .. L3_SEL = 0 */
10959         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
10960         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10961         /* .. Speed = 1 */
10962         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
10963         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10964         /* .. IO_Type = 4 */
10965         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
10966         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
10967         /* .. PULLUP = 0 */
10968         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
10969         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10970         /* .. DisableRcvr = 1 */
10971         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
10972         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
10973         /* .. */
10974         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
10975         /* .. TRI_ENABLE = 0 */
10976         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
10977         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10978         /* .. L0_SEL = 1 */
10979         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
10980         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10981         /* .. L1_SEL = 0 */
10982         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
10983         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10984         /* .. L2_SEL = 0 */
10985         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
10986         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10987         /* .. L3_SEL = 0 */
10988         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
10989         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10990         /* .. Speed = 1 */
10991         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
10992         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10993         /* .. IO_Type = 4 */
10994         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
10995         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
10996         /* .. PULLUP = 0 */
10997         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
10998         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10999         /* .. DisableRcvr = 1 */
11000         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
11001         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11002         /* .. */
11003         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
11004         /* .. TRI_ENABLE = 0 */
11005         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
11006         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11007         /* .. L0_SEL = 1 */
11008         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
11009         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11010         /* .. L1_SEL = 0 */
11011         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
11012         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11013         /* .. L2_SEL = 0 */
11014         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
11015         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11016         /* .. L3_SEL = 0 */
11017         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
11018         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11019         /* .. Speed = 1 */
11020         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
11021         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11022         /* .. IO_Type = 4 */
11023         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
11024         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11025         /* .. PULLUP = 0 */
11026         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
11027         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11028         /* .. DisableRcvr = 1 */
11029         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
11030         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11031         /* .. */
11032         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
11033         /* .. TRI_ENABLE = 0 */
11034         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
11035         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11036         /* .. L0_SEL = 1 */
11037         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
11038         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11039         /* .. L1_SEL = 0 */
11040         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
11041         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11042         /* .. L2_SEL = 0 */
11043         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
11044         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11045         /* .. L3_SEL = 0 */
11046         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
11047         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11048         /* .. Speed = 1 */
11049         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
11050         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11051         /* .. IO_Type = 4 */
11052         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
11053         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11054         /* .. PULLUP = 0 */
11055         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
11056         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11057         /* .. DisableRcvr = 1 */
11058         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
11059         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11060         /* .. */
11061         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
11062         /* .. TRI_ENABLE = 1 */
11063         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
11064         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11065         /* .. L0_SEL = 1 */
11066         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
11067         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11068         /* .. L1_SEL = 0 */
11069         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
11070         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11071         /* .. L2_SEL = 0 */
11072         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
11073         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11074         /* .. L3_SEL = 0 */
11075         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
11076         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11077         /* .. Speed = 1 */
11078         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
11079         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11080         /* .. IO_Type = 4 */
11081         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
11082         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11083         /* .. PULLUP = 0 */
11084         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
11085         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11086         /* .. DisableRcvr = 0 */
11087         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
11088         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11089         /* .. */
11090         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
11091         /* .. TRI_ENABLE = 1 */
11092         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
11093         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11094         /* .. L0_SEL = 1 */
11095         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
11096         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11097         /* .. L1_SEL = 0 */
11098         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
11099         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11100         /* .. L2_SEL = 0 */
11101         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
11102         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11103         /* .. L3_SEL = 0 */
11104         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
11105         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11106         /* .. Speed = 1 */
11107         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
11108         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11109         /* .. IO_Type = 4 */
11110         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
11111         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11112         /* .. PULLUP = 0 */
11113         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
11114         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11115         /* .. DisableRcvr = 0 */
11116         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
11117         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11118         /* .. */
11119         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
11120         /* .. TRI_ENABLE = 1 */
11121         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
11122         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11123         /* .. L0_SEL = 1 */
11124         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
11125         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11126         /* .. L1_SEL = 0 */
11127         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
11128         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11129         /* .. L2_SEL = 0 */
11130         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
11131         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11132         /* .. L3_SEL = 0 */
11133         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
11134         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11135         /* .. Speed = 1 */
11136         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
11137         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11138         /* .. IO_Type = 4 */
11139         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
11140         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11141         /* .. PULLUP = 0 */
11142         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
11143         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11144         /* .. DisableRcvr = 0 */
11145         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
11146         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11147         /* .. */
11148         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
11149         /* .. TRI_ENABLE = 1 */
11150         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
11151         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11152         /* .. L0_SEL = 1 */
11153         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
11154         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11155         /* .. L1_SEL = 0 */
11156         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
11157         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11158         /* .. L2_SEL = 0 */
11159         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
11160         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11161         /* .. L3_SEL = 0 */
11162         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
11163         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11164         /* .. Speed = 1 */
11165         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
11166         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11167         /* .. IO_Type = 4 */
11168         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
11169         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11170         /* .. PULLUP = 0 */
11171         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
11172         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11173         /* .. DisableRcvr = 0 */
11174         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
11175         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11176         /* .. */
11177         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
11178         /* .. TRI_ENABLE = 1 */
11179         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
11180         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11181         /* .. L0_SEL = 1 */
11182         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
11183         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11184         /* .. L1_SEL = 0 */
11185         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
11186         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11187         /* .. L2_SEL = 0 */
11188         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
11189         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11190         /* .. L3_SEL = 0 */
11191         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
11192         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11193         /* .. Speed = 1 */
11194         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
11195         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11196         /* .. IO_Type = 4 */
11197         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
11198         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11199         /* .. PULLUP = 0 */
11200         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
11201         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11202         /* .. DisableRcvr = 0 */
11203         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
11204         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11205         /* .. */
11206         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
11207         /* .. TRI_ENABLE = 1 */
11208         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
11209         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11210         /* .. L0_SEL = 1 */
11211         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
11212         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11213         /* .. L1_SEL = 0 */
11214         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
11215         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11216         /* .. L2_SEL = 0 */
11217         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
11218         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11219         /* .. L3_SEL = 0 */
11220         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
11221         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11222         /* .. Speed = 1 */
11223         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
11224         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11225         /* .. IO_Type = 4 */
11226         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
11227         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11228         /* .. PULLUP = 0 */
11229         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
11230         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11231         /* .. DisableRcvr = 0 */
11232         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
11233         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11234         /* .. */
11235         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
11236         /* .. TRI_ENABLE = 0 */
11237         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
11238         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11239         /* .. L0_SEL = 0 */
11240         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
11241         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11242         /* .. L1_SEL = 1 */
11243         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
11244         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11245         /* .. L2_SEL = 0 */
11246         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
11247         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11248         /* .. L3_SEL = 0 */
11249         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
11250         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11251         /* .. Speed = 1 */
11252         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
11253         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11254         /* .. IO_Type = 1 */
11255         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
11256         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11257         /* .. PULLUP = 0 */
11258         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
11259         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11260         /* .. DisableRcvr = 0 */
11261         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
11262         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11263         /* .. */
11264         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
11265         /* .. TRI_ENABLE = 1 */
11266         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
11267         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11268         /* .. L0_SEL = 0 */
11269         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
11270         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11271         /* .. L1_SEL = 1 */
11272         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
11273         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11274         /* .. L2_SEL = 0 */
11275         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
11276         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11277         /* .. L3_SEL = 0 */
11278         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
11279         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11280         /* .. Speed = 1 */
11281         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
11282         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11283         /* .. IO_Type = 1 */
11284         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
11285         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11286         /* .. PULLUP = 0 */
11287         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
11288         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11289         /* .. DisableRcvr = 0 */
11290         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
11291         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11292         /* .. */
11293         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
11294         /* .. TRI_ENABLE = 0 */
11295         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
11296         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11297         /* .. L0_SEL = 0 */
11298         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
11299         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11300         /* .. L1_SEL = 1 */
11301         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
11302         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11303         /* .. L2_SEL = 0 */
11304         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
11305         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11306         /* .. L3_SEL = 0 */
11307         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
11308         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11309         /* .. Speed = 1 */
11310         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
11311         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11312         /* .. IO_Type = 1 */
11313         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
11314         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11315         /* .. PULLUP = 0 */
11316         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
11317         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11318         /* .. DisableRcvr = 0 */
11319         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
11320         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11321         /* .. */
11322         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
11323         /* .. TRI_ENABLE = 1 */
11324         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
11325         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11326         /* .. L0_SEL = 0 */
11327         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
11328         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11329         /* .. L1_SEL = 1 */
11330         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
11331         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11332         /* .. L2_SEL = 0 */
11333         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
11334         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11335         /* .. L3_SEL = 0 */
11336         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
11337         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11338         /* .. Speed = 1 */
11339         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
11340         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11341         /* .. IO_Type = 1 */
11342         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
11343         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11344         /* .. PULLUP = 0 */
11345         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
11346         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11347         /* .. DisableRcvr = 0 */
11348         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
11349         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11350         /* .. */
11351         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
11352         /* .. TRI_ENABLE = 0 */
11353         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
11354         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11355         /* .. L0_SEL = 0 */
11356         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
11357         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11358         /* .. L1_SEL = 1 */
11359         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
11360         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11361         /* .. L2_SEL = 0 */
11362         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
11363         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11364         /* .. L3_SEL = 0 */
11365         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
11366         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11367         /* .. Speed = 1 */
11368         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
11369         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11370         /* .. IO_Type = 1 */
11371         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
11372         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11373         /* .. PULLUP = 0 */
11374         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
11375         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11376         /* .. DisableRcvr = 0 */
11377         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
11378         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11379         /* .. */
11380         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
11381         /* .. TRI_ENABLE = 0 */
11382         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
11383         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11384         /* .. L0_SEL = 0 */
11385         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
11386         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11387         /* .. L1_SEL = 1 */
11388         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
11389         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11390         /* .. L2_SEL = 0 */
11391         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
11392         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11393         /* .. L3_SEL = 0 */
11394         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
11395         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11396         /* .. Speed = 1 */
11397         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
11398         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11399         /* .. IO_Type = 1 */
11400         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
11401         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11402         /* .. PULLUP = 0 */
11403         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
11404         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11405         /* .. DisableRcvr = 0 */
11406         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
11407         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11408         /* .. */
11409         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
11410         /* .. TRI_ENABLE = 0 */
11411         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
11412         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11413         /* .. L0_SEL = 0 */
11414         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
11415         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11416         /* .. L1_SEL = 1 */
11417         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
11418         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11419         /* .. L2_SEL = 0 */
11420         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
11421         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11422         /* .. L3_SEL = 0 */
11423         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
11424         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11425         /* .. Speed = 1 */
11426         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
11427         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11428         /* .. IO_Type = 1 */
11429         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
11430         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11431         /* .. PULLUP = 0 */
11432         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
11433         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11434         /* .. DisableRcvr = 0 */
11435         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
11436         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11437         /* .. */
11438         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
11439         /* .. TRI_ENABLE = 0 */
11440         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
11441         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11442         /* .. L0_SEL = 0 */
11443         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
11444         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11445         /* .. L1_SEL = 1 */
11446         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
11447         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11448         /* .. L2_SEL = 0 */
11449         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
11450         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11451         /* .. L3_SEL = 0 */
11452         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
11453         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11454         /* .. Speed = 1 */
11455         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
11456         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11457         /* .. IO_Type = 1 */
11458         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
11459         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11460         /* .. PULLUP = 0 */
11461         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
11462         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11463         /* .. DisableRcvr = 0 */
11464         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
11465         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11466         /* .. */
11467         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
11468         /* .. TRI_ENABLE = 1 */
11469         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
11470         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11471         /* .. L0_SEL = 0 */
11472         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
11473         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11474         /* .. L1_SEL = 1 */
11475         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
11476         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11477         /* .. L2_SEL = 0 */
11478         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
11479         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11480         /* .. L3_SEL = 0 */
11481         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
11482         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11483         /* .. Speed = 1 */
11484         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
11485         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11486         /* .. IO_Type = 1 */
11487         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
11488         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11489         /* .. PULLUP = 0 */
11490         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
11491         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11492         /* .. DisableRcvr = 0 */
11493         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
11494         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11495         /* .. */
11496         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
11497         /* .. TRI_ENABLE = 0 */
11498         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
11499         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11500         /* .. L0_SEL = 0 */
11501         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
11502         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11503         /* .. L1_SEL = 1 */
11504         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
11505         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11506         /* .. L2_SEL = 0 */
11507         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
11508         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11509         /* .. L3_SEL = 0 */
11510         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
11511         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11512         /* .. Speed = 1 */
11513         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
11514         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11515         /* .. IO_Type = 1 */
11516         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
11517         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11518         /* .. PULLUP = 0 */
11519         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
11520         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11521         /* .. DisableRcvr = 0 */
11522         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
11523         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11524         /* .. */
11525         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
11526         /* .. TRI_ENABLE = 0 */
11527         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
11528         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11529         /* .. L0_SEL = 0 */
11530         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
11531         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11532         /* .. L1_SEL = 1 */
11533         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
11534         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11535         /* .. L2_SEL = 0 */
11536         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
11537         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11538         /* .. L3_SEL = 0 */
11539         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
11540         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11541         /* .. Speed = 1 */
11542         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
11543         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11544         /* .. IO_Type = 1 */
11545         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
11546         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11547         /* .. PULLUP = 0 */
11548         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
11549         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11550         /* .. DisableRcvr = 0 */
11551         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
11552         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11553         /* .. */
11554         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
11555         /* .. TRI_ENABLE = 0 */
11556         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
11557         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11558         /* .. L0_SEL = 0 */
11559         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
11560         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11561         /* .. L1_SEL = 1 */
11562         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
11563         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11564         /* .. L2_SEL = 0 */
11565         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
11566         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11567         /* .. L3_SEL = 0 */
11568         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
11569         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11570         /* .. Speed = 1 */
11571         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
11572         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11573         /* .. IO_Type = 1 */
11574         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
11575         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11576         /* .. PULLUP = 0 */
11577         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
11578         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11579         /* .. DisableRcvr = 0 */
11580         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
11581         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11582         /* .. */
11583         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
11584         /* .. TRI_ENABLE = 0 */
11585         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
11586         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11587         /* .. L0_SEL = 0 */
11588         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
11589         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11590         /* .. L1_SEL = 0 */
11591         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
11592         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11593         /* .. L2_SEL = 0 */
11594         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
11595         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11596         /* .. L3_SEL = 4 */
11597         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
11598         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11599         /* .. Speed = 1 */
11600         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
11601         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11602         /* .. IO_Type = 1 */
11603         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
11604         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11605         /* .. PULLUP = 0 */
11606         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
11607         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11608         /* .. DisableRcvr = 0 */
11609         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
11610         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11611         /* .. */
11612         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
11613         /* .. TRI_ENABLE = 0 */
11614         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
11615         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11616         /* .. L0_SEL = 0 */
11617         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
11618         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11619         /* .. L1_SEL = 0 */
11620         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
11621         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11622         /* .. L2_SEL = 0 */
11623         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
11624         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11625         /* .. L3_SEL = 4 */
11626         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
11627         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11628         /* .. Speed = 1 */
11629         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
11630         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11631         /* .. IO_Type = 1 */
11632         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
11633         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11634         /* .. PULLUP = 0 */
11635         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
11636         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11637         /* .. DisableRcvr = 0 */
11638         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
11639         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11640         /* .. */
11641         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
11642         /* .. TRI_ENABLE = 0 */
11643         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
11644         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11645         /* .. L0_SEL = 0 */
11646         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
11647         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11648         /* .. L1_SEL = 0 */
11649         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
11650         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11651         /* .. L2_SEL = 0 */
11652         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
11653         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11654         /* .. L3_SEL = 4 */
11655         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
11656         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11657         /* .. Speed = 1 */
11658         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
11659         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11660         /* .. IO_Type = 1 */
11661         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
11662         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11663         /* .. PULLUP = 0 */
11664         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
11665         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11666         /* .. DisableRcvr = 0 */
11667         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
11668         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11669         /* .. */
11670         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
11671         /* .. TRI_ENABLE = 0 */
11672         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
11673         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11674         /* .. L0_SEL = 0 */
11675         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
11676         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11677         /* .. L1_SEL = 0 */
11678         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
11679         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11680         /* .. L2_SEL = 0 */
11681         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
11682         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11683         /* .. L3_SEL = 4 */
11684         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
11685         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11686         /* .. Speed = 1 */
11687         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
11688         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11689         /* .. IO_Type = 1 */
11690         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
11691         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11692         /* .. PULLUP = 0 */
11693         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
11694         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11695         /* .. DisableRcvr = 0 */
11696         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
11697         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11698         /* .. */
11699         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
11700         /* .. TRI_ENABLE = 0 */
11701         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
11702         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11703         /* .. L0_SEL = 0 */
11704         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
11705         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11706         /* .. L1_SEL = 0 */
11707         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
11708         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11709         /* .. L2_SEL = 0 */
11710         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
11711         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11712         /* .. L3_SEL = 4 */
11713         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
11714         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11715         /* .. Speed = 1 */
11716         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
11717         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11718         /* .. IO_Type = 1 */
11719         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
11720         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11721         /* .. PULLUP = 0 */
11722         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
11723         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11724         /* .. DisableRcvr = 0 */
11725         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
11726         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11727         /* .. */
11728         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
11729         /* .. TRI_ENABLE = 0 */
11730         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
11731         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11732         /* .. L0_SEL = 0 */
11733         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
11734         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11735         /* .. L1_SEL = 0 */
11736         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
11737         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11738         /* .. L2_SEL = 0 */
11739         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
11740         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11741         /* .. L3_SEL = 4 */
11742         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
11743         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11744         /* .. Speed = 1 */
11745         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
11746         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11747         /* .. IO_Type = 1 */
11748         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
11749         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11750         /* .. PULLUP = 0 */
11751         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
11752         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11753         /* .. DisableRcvr = 0 */
11754         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
11755         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11756         /* .. */
11757         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
11758         /* .. TRI_ENABLE = 0 */
11759         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
11760         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11761         /* .. L0_SEL = 0 */
11762         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
11763         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11764         /* .. L1_SEL = 0 */
11765         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
11766         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11767         /* .. L2_SEL = 0 */
11768         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
11769         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11770         /* .. L3_SEL = 0 */
11771         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
11772         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11773         /* .. Speed = 0 */
11774         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
11775         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11776         /* .. IO_Type = 1 */
11777         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
11778         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11779         /* .. PULLUP = 1 */
11780         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
11781         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
11782         /* .. DisableRcvr = 0 */
11783         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
11784         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11785         /* .. */
11786         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
11787         /* .. TRI_ENABLE = 1 */
11788         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
11789         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11790         /* .. Speed = 0 */
11791         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
11792         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11793         /* .. IO_Type = 1 */
11794         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
11795         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11796         /* .. PULLUP = 0 */
11797         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
11798         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11799         /* .. DisableRcvr = 0 */
11800         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
11801         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11802         /* .. */
11803         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
11804         /* .. TRI_ENABLE = 0 */
11805         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
11806         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11807         /* .. L0_SEL = 0 */
11808         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
11809         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11810         /* .. L1_SEL = 0 */
11811         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
11812         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11813         /* .. L2_SEL = 0 */
11814         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
11815         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11816         /* .. L3_SEL = 7 */
11817         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
11818         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
11819         /* .. Speed = 0 */
11820         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
11821         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11822         /* .. IO_Type = 1 */
11823         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
11824         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11825         /* .. PULLUP = 0 */
11826         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
11827         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11828         /* .. DisableRcvr = 0 */
11829         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
11830         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11831         /* .. */
11832         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
11833         /* .. TRI_ENABLE = 1 */
11834         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
11835         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11836         /* .. L0_SEL = 0 */
11837         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
11838         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11839         /* .. L1_SEL = 0 */
11840         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
11841         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11842         /* .. L2_SEL = 0 */
11843         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
11844         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11845         /* .. L3_SEL = 7 */
11846         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
11847         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
11848         /* .. Speed = 0 */
11849         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
11850         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11851         /* .. IO_Type = 1 */
11852         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
11853         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11854         /* .. PULLUP = 0 */
11855         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
11856         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11857         /* .. DisableRcvr = 0 */
11858         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
11859         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11860         /* .. */
11861         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
11862         /* .. TRI_ENABLE = 0 */
11863         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
11864         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11865         /* .. L0_SEL = 0 */
11866         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
11867         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11868         /* .. L1_SEL = 0 */
11869         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
11870         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11871         /* .. L2_SEL = 0 */
11872         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
11873         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11874         /* .. L3_SEL = 0 */
11875         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
11876         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11877         /* .. Speed = 0 */
11878         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
11879         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11880         /* .. IO_Type = 1 */
11881         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
11882         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11883         /* .. PULLUP = 0 */
11884         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
11885         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11886         /* .. DisableRcvr = 0 */
11887         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
11888         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11889         /* .. */
11890         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
11891         /* .. TRI_ENABLE = 0 */
11892         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
11893         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11894         /* .. L0_SEL = 0 */
11895         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
11896         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11897         /* .. L1_SEL = 0 */
11898         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
11899         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11900         /* .. L2_SEL = 0 */
11901         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
11902         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11903         /* .. L3_SEL = 0 */
11904         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
11905         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11906         /* .. Speed = 0 */
11907         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
11908         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11909         /* .. IO_Type = 1 */
11910         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
11911         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11912         /* .. PULLUP = 0 */
11913         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
11914         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11915         /* .. DisableRcvr = 0 */
11916         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
11917         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11918         /* .. */
11919         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
11920         /* .. TRI_ENABLE = 0 */
11921         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
11922         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11923         /* .. L0_SEL = 0 */
11924         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
11925         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11926         /* .. L1_SEL = 0 */
11927         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
11928         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11929         /* .. L2_SEL = 0 */
11930         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
11931         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11932         /* .. L3_SEL = 4 */
11933         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
11934         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11935         /* .. Speed = 0 */
11936         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
11937         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11938         /* .. IO_Type = 1 */
11939         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
11940         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11941         /* .. PULLUP = 0 */
11942         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
11943         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11944         /* .. DisableRcvr = 0 */
11945         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
11946         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11947         /* .. */
11948         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
11949         /* .. TRI_ENABLE = 0 */
11950         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
11951         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11952         /* .. L0_SEL = 0 */
11953         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
11954         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11955         /* .. L1_SEL = 0 */
11956         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
11957         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11958         /* .. L2_SEL = 0 */
11959         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
11960         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11961         /* .. L3_SEL = 4 */
11962         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
11963         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11964         /* .. Speed = 0 */
11965         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
11966         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11967         /* .. IO_Type = 1 */
11968         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
11969         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11970         /* .. PULLUP = 0 */
11971         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
11972         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11973         /* .. DisableRcvr = 0 */
11974         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
11975         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11976         /* .. */
11977         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
11978         /* .. SDIO0_WP_SEL = 55 */
11979         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
11980         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
11981         /* .. SDIO0_CD_SEL = 47 */
11982         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
11983         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
11984         /* .. */
11985         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
11986         /* .. FINISH: MIO PROGRAMMING */
11987         /* .. START: LOCK IT BACK */
11988         /* .. LOCK_KEY = 0X767B */
11989         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
11990         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
11991         /* .. */
11992         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
11993         /* .. FINISH: LOCK IT BACK */
11994         /* FINISH: top */
11995         /* */
11996         EMIT_EXIT(),
11997
11998         /* */
11999 };
12000
12001 unsigned long ps7_peripherals_init_data_1_0[] = {
12002         /* START: top */
12003         /* .. START: SLCR SETTINGS */
12004         /* .. UNLOCK_KEY = 0XDF0D */
12005         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
12006         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
12007         /* .. */
12008         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
12009         /* .. FINISH: SLCR SETTINGS */
12010         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
12011         /* .. IBUF_DISABLE_MODE = 0x1 */
12012         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
12013         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12014         /* .. TERM_DISABLE_MODE = 0x1 */
12015         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
12016         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12017         /* .. */
12018         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
12019         /* .. IBUF_DISABLE_MODE = 0x1 */
12020         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
12021         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12022         /* .. TERM_DISABLE_MODE = 0x1 */
12023         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
12024         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12025         /* .. */
12026         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
12027         /* .. IBUF_DISABLE_MODE = 0x1 */
12028         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
12029         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12030         /* .. TERM_DISABLE_MODE = 0x1 */
12031         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
12032         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12033         /* .. */
12034         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
12035         /* .. IBUF_DISABLE_MODE = 0x1 */
12036         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
12037         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12038         /* .. TERM_DISABLE_MODE = 0x1 */
12039         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
12040         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12041         /* .. */
12042         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
12043         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
12044         /* .. START: LOCK IT BACK */
12045         /* .. LOCK_KEY = 0X767B */
12046         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
12047         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
12048         /* .. */
12049         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
12050         /* .. FINISH: LOCK IT BACK */
12051         /* .. START: SRAM/NOR SET OPMODE */
12052         /* .. FINISH: SRAM/NOR SET OPMODE */
12053         /* .. START: QSPI REGISTERS */
12054         /* .. Holdb_dr = 1 */
12055         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
12056         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
12057         /* .. */
12058         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
12059         /* .. FINISH: QSPI REGISTERS */
12060         /* .. START: PL POWER ON RESET REGISTERS */
12061         /* .. PCFG_POR_CNT_4K = 0 */
12062         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
12063         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
12064         /* .. */
12065         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
12066         /* .. FINISH: PL POWER ON RESET REGISTERS */
12067         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
12068         /* .. .. START: NAND SET CYCLE */
12069         /* .. .. FINISH: NAND SET CYCLE */
12070         /* .. .. START: OPMODE */
12071         /* .. .. FINISH: OPMODE */
12072         /* .. .. START: DIRECT COMMAND */
12073         /* .. .. FINISH: DIRECT COMMAND */
12074         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
12075         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
12076         /* .. .. START: DIRECT COMMAND */
12077         /* .. .. FINISH: DIRECT COMMAND */
12078         /* .. .. START: NOR CS0 BASE ADDRESS */
12079         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
12080         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
12081         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
12082         /* .. .. START: DIRECT COMMAND */
12083         /* .. .. FINISH: DIRECT COMMAND */
12084         /* .. .. START: NOR CS1 BASE ADDRESS */
12085         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
12086         /* .. .. START: USB RESET */
12087         /* .. .. .. START: USB0 RESET */
12088         /* .. .. .. .. START: DIR MODE BANK 0 */
12089         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12090         /* .. .. .. .. START: DIR MODE BANK 1 */
12091         /* .. .. .. .. DIRECTION_1 = 0x4000 */
12092         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
12093         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
12094         /* .. .. .. .. */
12095         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
12096         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12097         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12098         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12099         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12100         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12101         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12102         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12103         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12104         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12105         /* .. .. .. .. DATA_1_LSW = 0x4000 */
12106         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
12107         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
12108         /* .. .. .. .. */
12109         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
12110         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12111         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12112         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12113         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12114         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12115         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12116         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
12117         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
12118         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
12119         /* .. .. .. .. */
12120         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
12121         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12122         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12123         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12124         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12125         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12126         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12127         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12128         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12129         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12130         /* .. .. .. .. DATA_1_LSW = 0x0 */
12131         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
12132         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
12133         /* .. .. .. .. */
12134         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
12135         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12136         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12137         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12138         /* .. .. .. .. START: ADD 1 MS DELAY */
12139         /* .. .. .. .. */
12140         EMIT_MASKDELAY(0XF8F00200, 1),
12141         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12142         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12143         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12144         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12145         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12146         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12147         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12148         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12149         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12150         /* .. .. .. .. DATA_1_LSW = 0x4000 */
12151         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
12152         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
12153         /* .. .. .. .. */
12154         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
12155         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12156         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12157         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12158         /* .. .. .. FINISH: USB0 RESET */
12159         /* .. .. .. START: USB1 RESET */
12160         /* .. .. .. .. START: DIR MODE BANK 0 */
12161         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12162         /* .. .. .. .. START: DIR MODE BANK 1 */
12163         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12164         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12165         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12166         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12167         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12168         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12169         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12170         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12171         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12172         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12173         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12174         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12175         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12176         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12177         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12178         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12179         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12180         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12181         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12182         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12183         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12184         /* .. .. .. .. START: ADD 1 MS DELAY */
12185         /* .. .. .. .. */
12186         EMIT_MASKDELAY(0XF8F00200, 1),
12187         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12188         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12189         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12190         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12191         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12192         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12193         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12194         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12195         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12196         /* .. .. .. FINISH: USB1 RESET */
12197         /* .. .. FINISH: USB RESET */
12198         /* .. .. START: ENET RESET */
12199         /* .. .. .. START: ENET0 RESET */
12200         /* .. .. .. .. START: DIR MODE BANK 0 */
12201         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12202         /* .. .. .. .. START: DIR MODE BANK 1 */
12203         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12204         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12205         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12206         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12207         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12208         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12209         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12210         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12211         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12212         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12213         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12214         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12215         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12216         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12217         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12218         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12219         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12220         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12221         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12222         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12223         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12224         /* .. .. .. .. START: ADD 1 MS DELAY */
12225         /* .. .. .. .. */
12226         EMIT_MASKDELAY(0XF8F00200, 1),
12227         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12228         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12229         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12230         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12231         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12232         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12233         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12234         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12235         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12236         /* .. .. .. FINISH: ENET0 RESET */
12237         /* .. .. .. START: ENET1 RESET */
12238         /* .. .. .. .. START: DIR MODE BANK 0 */
12239         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12240         /* .. .. .. .. START: DIR MODE BANK 1 */
12241         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12242         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12243         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12244         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12245         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12246         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12247         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12248         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12249         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12250         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12251         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12252         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12253         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12254         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12255         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12256         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12257         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12258         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12259         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12260         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12261         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12262         /* .. .. .. .. START: ADD 1 MS DELAY */
12263         /* .. .. .. .. */
12264         EMIT_MASKDELAY(0XF8F00200, 1),
12265         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12266         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12267         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12268         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12269         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12270         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12271         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12272         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12273         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12274         /* .. .. .. FINISH: ENET1 RESET */
12275         /* .. .. FINISH: ENET RESET */
12276         /* .. .. START: I2C RESET */
12277         /* .. .. .. START: I2C0 RESET */
12278         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
12279         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
12280         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
12281         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
12282         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12283         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12284         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12285         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12286         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12287         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12288         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12289         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12290         /* .. .. .. .. START: OUTPUT ENABLE */
12291         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12292         /* .. .. .. .. START: OUTPUT ENABLE */
12293         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12294         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12295         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12296         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12297         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12298         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12299         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12300         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12301         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12302         /* .. .. .. .. START: ADD 1 MS DELAY */
12303         /* .. .. .. .. */
12304         EMIT_MASKDELAY(0XF8F00200, 1),
12305         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12306         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12307         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12308         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12309         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12310         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12311         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12312         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12313         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12314         /* .. .. .. FINISH: I2C0 RESET */
12315         /* .. .. .. START: I2C1 RESET */
12316         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
12317         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
12318         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
12319         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
12320         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12321         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12322         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12323         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12324         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12325         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12326         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12327         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12328         /* .. .. .. .. START: OUTPUT ENABLE */
12329         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12330         /* .. .. .. .. START: OUTPUT ENABLE */
12331         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12332         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12333         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12334         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12335         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12336         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12337         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12338         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12339         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12340         /* .. .. .. .. START: ADD 1 MS DELAY */
12341         /* .. .. .. .. */
12342         EMIT_MASKDELAY(0XF8F00200, 1),
12343         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12344         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12345         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12346         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12347         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12348         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12349         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12350         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12351         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12352         /* .. .. .. FINISH: I2C1 RESET */
12353         /* .. .. FINISH: I2C RESET */
12354         /* .. .. START: NOR CHIP SELECT */
12355         /* .. .. .. START: DIR MODE BANK 0 */
12356         /* .. .. .. FINISH: DIR MODE BANK 0 */
12357         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12358         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12359         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
12360         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12361         /* .. .. FINISH: NOR CHIP SELECT */
12362         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
12363         /* FINISH: top */
12364         /* */
12365         EMIT_EXIT(),
12366
12367         /* */
12368 };
12369
12370 unsigned long ps7_post_config_1_0[] = {
12371         /* START: top */
12372         /* .. START: SLCR SETTINGS */
12373         /* .. UNLOCK_KEY = 0XDF0D */
12374         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
12375         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
12376         /* .. */
12377         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
12378         /* .. FINISH: SLCR SETTINGS */
12379         /* .. START: ENABLING LEVEL SHIFTER */
12380         /* .. USER_INP_ICT_EN_0 = 3 */
12381         /* .. ==> 0XF8000900[1:0] = 0x00000003U */
12382         /* ..     ==> MASK : 0x00000003U    VAL : 0x00000003U */
12383         /* .. USER_INP_ICT_EN_1 = 3 */
12384         /* .. ==> 0XF8000900[3:2] = 0x00000003U */
12385         /* ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU */
12386         /* .. */
12387         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
12388         /* .. FINISH: ENABLING LEVEL SHIFTER */
12389         /* .. START: FPGA RESETS TO 0 */
12390         /* .. reserved_3 = 0 */
12391         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
12392         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
12393         /* .. FPGA_ACP_RST = 0 */
12394         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
12395         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
12396         /* .. FPGA_AXDS3_RST = 0 */
12397         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
12398         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
12399         /* .. FPGA_AXDS2_RST = 0 */
12400         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
12401         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
12402         /* .. FPGA_AXDS1_RST = 0 */
12403         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
12404         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
12405         /* .. FPGA_AXDS0_RST = 0 */
12406         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
12407         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
12408         /* .. reserved_2 = 0 */
12409         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
12410         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
12411         /* .. FSSW1_FPGA_RST = 0 */
12412         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
12413         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
12414         /* .. FSSW0_FPGA_RST = 0 */
12415         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
12416         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
12417         /* .. reserved_1 = 0 */
12418         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
12419         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
12420         /* .. FPGA_FMSW1_RST = 0 */
12421         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
12422         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12423         /* .. FPGA_FMSW0_RST = 0 */
12424         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
12425         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12426         /* .. FPGA_DMA3_RST = 0 */
12427         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
12428         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
12429         /* .. FPGA_DMA2_RST = 0 */
12430         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
12431         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
12432         /* .. FPGA_DMA1_RST = 0 */
12433         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
12434         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
12435         /* .. FPGA_DMA0_RST = 0 */
12436         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
12437         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12438         /* .. reserved = 0 */
12439         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
12440         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
12441         /* .. FPGA3_OUT_RST = 0 */
12442         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
12443         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
12444         /* .. FPGA2_OUT_RST = 0 */
12445         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
12446         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12447         /* .. FPGA1_OUT_RST = 0 */
12448         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
12449         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12450         /* .. FPGA0_OUT_RST = 0 */
12451         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
12452         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12453         /* .. */
12454         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
12455         /* .. FINISH: FPGA RESETS TO 0 */
12456         /* .. START: AFI REGISTERS */
12457         /* .. .. START: AFI0 REGISTERS */
12458         /* .. .. FINISH: AFI0 REGISTERS */
12459         /* .. .. START: AFI1 REGISTERS */
12460         /* .. .. FINISH: AFI1 REGISTERS */
12461         /* .. .. START: AFI2 REGISTERS */
12462         /* .. .. FINISH: AFI2 REGISTERS */
12463         /* .. .. START: AFI3 REGISTERS */
12464         /* .. .. FINISH: AFI3 REGISTERS */
12465         /* .. FINISH: AFI REGISTERS */
12466         /* .. START: LOCK IT BACK */
12467         /* .. LOCK_KEY = 0X767B */
12468         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
12469         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
12470         /* .. */
12471         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
12472         /* .. FINISH: LOCK IT BACK */
12473         /* FINISH: top */
12474         /* */
12475         EMIT_EXIT(),
12476
12477         /* */
12478 };
12479
12480
12481 #include "xil_io.h"
12482
12483 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
12484 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
12485 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
12486 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12487 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12488
12489 int ps7_post_config(void)
12490 {
12491         /* Get the PS_VERSION on run time */
12492         unsigned long si_ver = ps7GetSiliconVersion();
12493         int ret = -1;
12494         if (si_ver == PCW_SILICON_VERSION_1) {
12495                 ret = ps7_config(ps7_post_config_1_0);
12496                 if (ret != PS7_INIT_SUCCESS)
12497                         return ret;
12498         } else if (si_ver == PCW_SILICON_VERSION_2) {
12499                 ret = ps7_config(ps7_post_config_2_0);
12500                 if (ret != PS7_INIT_SUCCESS)
12501                         return ret;
12502         } else {
12503                 ret = ps7_config(ps7_post_config_3_0);
12504                 if (ret != PS7_INIT_SUCCESS)
12505                         return ret;
12506         }
12507         return PS7_INIT_SUCCESS;
12508 }
12509
12510 int ps7_init(void)
12511 {
12512         /* Get the PS_VERSION on run time */
12513         unsigned long si_ver = ps7GetSiliconVersion();
12514         int ret;
12515         /*int pcw_ver = 0; */
12516
12517         if (si_ver == PCW_SILICON_VERSION_1) {
12518                 ps7_mio_init_data = ps7_mio_init_data_1_0;
12519                 ps7_pll_init_data = ps7_pll_init_data_1_0;
12520                 ps7_clock_init_data = ps7_clock_init_data_1_0;
12521                 ps7_ddr_init_data = ps7_ddr_init_data_1_0;
12522                 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
12523                 /*pcw_ver = 1; */
12524
12525         } else if (si_ver == PCW_SILICON_VERSION_2) {
12526                 ps7_mio_init_data = ps7_mio_init_data_2_0;
12527                 ps7_pll_init_data = ps7_pll_init_data_2_0;
12528                 ps7_clock_init_data = ps7_clock_init_data_2_0;
12529                 ps7_ddr_init_data = ps7_ddr_init_data_2_0;
12530                 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
12531                 /*pcw_ver = 2; */
12532
12533         } else {
12534                 ps7_mio_init_data = ps7_mio_init_data_3_0;
12535                 ps7_pll_init_data = ps7_pll_init_data_3_0;
12536                 ps7_clock_init_data = ps7_clock_init_data_3_0;
12537                 ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12538                 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12539                 /*pcw_ver = 3; */
12540         }
12541
12542         /* MIO init */
12543         ret = ps7_config(ps7_mio_init_data);
12544         if (ret != PS7_INIT_SUCCESS)
12545                 return ret;
12546
12547         /* PLL init */
12548         ret = ps7_config(ps7_pll_init_data);
12549         if (ret != PS7_INIT_SUCCESS)
12550                 return ret;
12551
12552         /* Clock init */
12553         ret = ps7_config(ps7_clock_init_data);
12554         if (ret != PS7_INIT_SUCCESS)
12555                 return ret;
12556
12557         /* DDR init */
12558         ret = ps7_config(ps7_ddr_init_data);
12559         if (ret != PS7_INIT_SUCCESS)
12560                 return ret;
12561
12562         /* Peripherals init */
12563         ret = ps7_config(ps7_peripherals_init_data);
12564         if (ret != PS7_INIT_SUCCESS)
12565                 return ret;
12566         return PS7_INIT_SUCCESS;
12567 }
12568