board/xilinx/zynq/zynq-zc702/ps7_init_gpl.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /******************************************************************************
   3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
   4 ******************************************************************************/
   5 /****************************************************************************/
   6 /**
   7 *
   8 * @file ps7_init_gpl.c
   9 *
  10 * This file is automatically generated
  11 *
  12 *****************************************************************************/
  13
  14 #include <asm/arch/ps7_init_gpl.h>
  15
  16 unsigned long ps7_pll_init_data_3_0[] = {
  17     // START: top
  18     // .. START: SLCR SETTINGS
  19     // .. UNLOCK_KEY = 0XDF0D
  20     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  21     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
  22     // ..
  23     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  24     // .. FINISH: SLCR SETTINGS
  25     // .. START: PLL SLCR REGISTERS
  26     // .. .. START: ARM PLL INIT
  27     // .. .. PLL_RES = 0x2
  28     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  29     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
  30     // .. .. PLL_CP = 0x2
  31     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  32     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
  33     // .. .. LOCK_CNT = 0xfa
  34     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  35     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
  36     // .. ..
  37     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  38     // .. .. .. START: UPDATE FB_DIV
  39     // .. .. .. PLL_FDIV = 0x28
  40     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  41     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
  42     // .. .. ..
  43     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  44     // .. .. .. FINISH: UPDATE FB_DIV
  45     // .. .. .. START: BY PASS PLL
  46     // .. .. .. PLL_BYPASS_FORCE = 1
  47     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  48     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
  49     // .. .. ..
  50     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  51     // .. .. .. FINISH: BY PASS PLL
  52     // .. .. .. START: ASSERT RESET
  53     // .. .. .. PLL_RESET = 1
  54     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  55     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
  56     // .. .. ..
  57     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  58     // .. .. .. FINISH: ASSERT RESET
  59     // .. .. .. START: DEASSERT RESET
  60     // .. .. .. PLL_RESET = 0
  61     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  62     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
  63     // .. .. ..
  64     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
  65     // .. .. .. FINISH: DEASSERT RESET
  66     // .. .. .. START: CHECK PLL STATUS
  67     // .. .. .. ARM_PLL_LOCK = 1
  68     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
  69     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
  70     // .. .. ..
  71     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  72     // .. .. .. FINISH: CHECK PLL STATUS
  73     // .. .. .. START: REMOVE PLL BY PASS
  74     // .. .. .. PLL_BYPASS_FORCE = 0
  75     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
  76     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
  77     // .. .. ..
  78     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
  79     // .. .. .. FINISH: REMOVE PLL BY PASS
  80     // .. .. .. SRCSEL = 0x0
  81     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
  82     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
  83     // .. .. .. DIVISOR = 0x2
  84     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
  85     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
  86     // .. .. .. CPU_6OR4XCLKACT = 0x1
  87     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
  88     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
  89     // .. .. .. CPU_3OR2XCLKACT = 0x1
  90     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
  91     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
  92     // .. .. .. CPU_2XCLKACT = 0x1
  93     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
  94     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
  95     // .. .. .. CPU_1XCLKACT = 0x1
  96     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
  97     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
  98     // .. .. .. CPU_PERI_CLKACT = 0x1
  99     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
 100     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
 101     // .. .. ..
 102     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
 103     // .. .. FINISH: ARM PLL INIT
 104     // .. .. START: DDR PLL INIT
 105     // .. .. PLL_RES = 0x2
 106     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
 107     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 108     // .. .. PLL_CP = 0x2
 109     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
 110     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 111     // .. .. LOCK_CNT = 0x12c
 112     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
 113     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
 114     // .. ..
 115     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
 116     // .. .. .. START: UPDATE FB_DIV
 117     // .. .. .. PLL_FDIV = 0x20
 118     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
 119     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
 120     // .. .. ..
 121     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
 122     // .. .. .. FINISH: UPDATE FB_DIV
 123     // .. .. .. START: BY PASS PLL
 124     // .. .. .. PLL_BYPASS_FORCE = 1
 125     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
 126     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 127     // .. .. ..
 128     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
 129     // .. .. .. FINISH: BY PASS PLL
 130     // .. .. .. START: ASSERT RESET
 131     // .. .. .. PLL_RESET = 1
 132     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
 133     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 134     // .. .. ..
 135     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
 136     // .. .. .. FINISH: ASSERT RESET
 137     // .. .. .. START: DEASSERT RESET
 138     // .. .. .. PLL_RESET = 0
 139     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
 140     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 141     // .. .. ..
 142     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
 143     // .. .. .. FINISH: DEASSERT RESET
 144     // .. .. .. START: CHECK PLL STATUS
 145     // .. .. .. DDR_PLL_LOCK = 1
 146     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
 147     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 148     // .. .. ..
 149     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
 150     // .. .. .. FINISH: CHECK PLL STATUS
 151     // .. .. .. START: REMOVE PLL BY PASS
 152     // .. .. .. PLL_BYPASS_FORCE = 0
 153     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
 154     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 155     // .. .. ..
 156     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
 157     // .. .. .. FINISH: REMOVE PLL BY PASS
 158     // .. .. .. DDR_3XCLKACT = 0x1
 159     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
 160     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 161     // .. .. .. DDR_2XCLKACT = 0x1
 162     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
 163     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 164     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
 165     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
 166     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
 167     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
 168     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
 169     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
 170     // .. .. ..
 171     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
 172     // .. .. FINISH: DDR PLL INIT
 173     // .. .. START: IO PLL INIT
 174     // .. .. PLL_RES = 0xc
 175     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
 176     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
 177     // .. .. PLL_CP = 0x2
 178     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
 179     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 180     // .. .. LOCK_CNT = 0x145
 181     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
 182     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
 183     // .. ..
 184     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
 185     // .. .. .. START: UPDATE FB_DIV
 186     // .. .. .. PLL_FDIV = 0x1e
 187     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
 188     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
 189     // .. .. ..
 190     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
 191     // .. .. .. FINISH: UPDATE FB_DIV
 192     // .. .. .. START: BY PASS PLL
 193     // .. .. .. PLL_BYPASS_FORCE = 1
 194     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
 195     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 196     // .. .. ..
 197     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
 198     // .. .. .. FINISH: BY PASS PLL
 199     // .. .. .. START: ASSERT RESET
 200     // .. .. .. PLL_RESET = 1
 201     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
 202     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 203     // .. .. ..
 204     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
 205     // .. .. .. FINISH: ASSERT RESET
 206     // .. .. .. START: DEASSERT RESET
 207     // .. .. .. PLL_RESET = 0
 208     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
 209     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 210     // .. .. ..
 211     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
 212     // .. .. .. FINISH: DEASSERT RESET
 213     // .. .. .. START: CHECK PLL STATUS
 214     // .. .. .. IO_PLL_LOCK = 1
 215     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
 216     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 217     // .. .. ..
 218     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
 219     // .. .. .. FINISH: CHECK PLL STATUS
 220     // .. .. .. START: REMOVE PLL BY PASS
 221     // .. .. .. PLL_BYPASS_FORCE = 0
 222     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
 223     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 224     // .. .. ..
 225     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
 226     // .. .. .. FINISH: REMOVE PLL BY PASS
 227     // .. .. FINISH: IO PLL INIT
 228     // .. FINISH: PLL SLCR REGISTERS
 229     // .. START: LOCK IT BACK
 230     // .. LOCK_KEY = 0X767B
 231     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 232     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 233     // ..
 234     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 235     // .. FINISH: LOCK IT BACK
 236     // FINISH: top
 237     //
 238     EMIT_EXIT(),
 239
 240     //
 241 };
 242
 243 unsigned long ps7_clock_init_data_3_0[] = {
 244     // START: top
 245     // .. START: SLCR SETTINGS
 246     // .. UNLOCK_KEY = 0XDF0D
 247     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
 248     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
 249     // ..
 250     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
 251     // .. FINISH: SLCR SETTINGS
 252     // .. START: CLOCK CONTROL SLCR REGISTERS
 253     // .. CLKACT = 0x1
 254     // .. ==> 0XF8000128[0:0] = 0x00000001U
 255     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 256     // .. DIVISOR0 = 0x23
 257     // .. ==> 0XF8000128[13:8] = 0x00000023U
 258     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
 259     // .. DIVISOR1 = 0x3
 260     // .. ==> 0XF8000128[25:20] = 0x00000003U
 261     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
 262     // ..
 263     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
 264     // .. CLKACT = 0x1
 265     // .. ==> 0XF8000138[0:0] = 0x00000001U
 266     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 267     // .. SRCSEL = 0x0
 268     // .. ==> 0XF8000138[4:4] = 0x00000000U
 269     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 270     // ..
 271     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
 272     // .. CLKACT = 0x1
 273     // .. ==> 0XF8000140[0:0] = 0x00000001U
 274     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 275     // .. SRCSEL = 0x0
 276     // .. ==> 0XF8000140[6:4] = 0x00000000U
 277     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 278     // .. DIVISOR = 0x8
 279     // .. ==> 0XF8000140[13:8] = 0x00000008U
 280     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
 281     // .. DIVISOR1 = 0x5
 282     // .. ==> 0XF8000140[25:20] = 0x00000005U
 283     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
 284     // ..
 285     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
 286     // .. CLKACT = 0x1
 287     // .. ==> 0XF800014C[0:0] = 0x00000001U
 288     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 289     // .. SRCSEL = 0x0
 290     // .. ==> 0XF800014C[5:4] = 0x00000000U
 291     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 292     // .. DIVISOR = 0x5
 293     // .. ==> 0XF800014C[13:8] = 0x00000005U
 294     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 295     // ..
 296     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
 297     // .. CLKACT0 = 0x1
 298     // .. ==> 0XF8000150[0:0] = 0x00000001U
 299     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 300     // .. CLKACT1 = 0x0
 301     // .. ==> 0XF8000150[1:1] = 0x00000000U
 302     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 303     // .. SRCSEL = 0x0
 304     // .. ==> 0XF8000150[5:4] = 0x00000000U
 305     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 306     // .. DIVISOR = 0x14
 307     // .. ==> 0XF8000150[13:8] = 0x00000014U
 308     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 309     // ..
 310     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
 311     // .. CLKACT0 = 0x0
 312     // .. ==> 0XF8000154[0:0] = 0x00000000U
 313     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 314     // .. CLKACT1 = 0x1
 315     // .. ==> 0XF8000154[1:1] = 0x00000001U
 316     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 317     // .. SRCSEL = 0x0
 318     // .. ==> 0XF8000154[5:4] = 0x00000000U
 319     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 320     // .. DIVISOR = 0x14
 321     // .. ==> 0XF8000154[13:8] = 0x00000014U
 322     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 323     // ..
 324     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
 325     // .. CLKACT0 = 0x1
 326     // .. ==> 0XF800015C[0:0] = 0x00000001U
 327     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 328     // .. CLKACT1 = 0x0
 329     // .. ==> 0XF800015C[1:1] = 0x00000000U
 330     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 331     // .. SRCSEL = 0x0
 332     // .. ==> 0XF800015C[5:4] = 0x00000000U
 333     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 334     // .. DIVISOR0 = 0xe
 335     // .. ==> 0XF800015C[13:8] = 0x0000000EU
 336     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
 337     // .. DIVISOR1 = 0x3
 338     // .. ==> 0XF800015C[25:20] = 0x00000003U
 339     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
 340     // ..
 341     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
 342     // .. CAN0_MUX = 0x0
 343     // .. ==> 0XF8000160[5:0] = 0x00000000U
 344     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
 345     // .. CAN0_REF_SEL = 0x0
 346     // .. ==> 0XF8000160[6:6] = 0x00000000U
 347     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
 348     // .. CAN1_MUX = 0x0
 349     // .. ==> 0XF8000160[21:16] = 0x00000000U
 350     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
 351     // .. CAN1_REF_SEL = 0x0
 352     // .. ==> 0XF8000160[22:22] = 0x00000000U
 353     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
 354     // ..
 355     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
 356     // .. CLKACT = 0x1
 357     // .. ==> 0XF8000168[0:0] = 0x00000001U
 358     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 359     // .. SRCSEL = 0x0
 360     // .. ==> 0XF8000168[5:4] = 0x00000000U
 361     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 362     // .. DIVISOR = 0x5
 363     // .. ==> 0XF8000168[13:8] = 0x00000005U
 364     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 365     // ..
 366     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
 367     // .. SRCSEL = 0x0
 368     // .. ==> 0XF8000170[5:4] = 0x00000000U
 369     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 370     // .. DIVISOR0 = 0x14
 371     // .. ==> 0XF8000170[13:8] = 0x00000014U
 372     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 373     // .. DIVISOR1 = 0x1
 374     // .. ==> 0XF8000170[25:20] = 0x00000001U
 375     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 376     // ..
 377     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
 378     // .. SRCSEL = 0x0
 379     // .. ==> 0XF8000180[5:4] = 0x00000000U
 380     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 381     // .. DIVISOR0 = 0x14
 382     // .. ==> 0XF8000180[13:8] = 0x00000014U
 383     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 384     // .. DIVISOR1 = 0x1
 385     // .. ==> 0XF8000180[25:20] = 0x00000001U
 386     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 387     // ..
 388     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
 389     // .. SRCSEL = 0x0
 390     // .. ==> 0XF8000190[5:4] = 0x00000000U
 391     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 392     // .. DIVISOR0 = 0x14
 393     // .. ==> 0XF8000190[13:8] = 0x00000014U
 394     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 395     // .. DIVISOR1 = 0x1
 396     // .. ==> 0XF8000190[25:20] = 0x00000001U
 397     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 398     // ..
 399     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
 400     // .. SRCSEL = 0x0
 401     // .. ==> 0XF80001A0[5:4] = 0x00000000U
 402     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 403     // .. DIVISOR0 = 0x14
 404     // .. ==> 0XF80001A0[13:8] = 0x00000014U
 405     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 406     // .. DIVISOR1 = 0x1
 407     // .. ==> 0XF80001A0[25:20] = 0x00000001U
 408     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 409     // ..
 410     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
 411     // .. CLK_621_TRUE = 0x1
 412     // .. ==> 0XF80001C4[0:0] = 0x00000001U
 413     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 414     // ..
 415     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
 416     // .. DMA_CPU_2XCLKACT = 0x1
 417     // .. ==> 0XF800012C[0:0] = 0x00000001U
 418     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 419     // .. USB0_CPU_1XCLKACT = 0x1
 420     // .. ==> 0XF800012C[2:2] = 0x00000001U
 421     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 422     // .. USB1_CPU_1XCLKACT = 0x1
 423     // .. ==> 0XF800012C[3:3] = 0x00000001U
 424     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
 425     // .. GEM0_CPU_1XCLKACT = 0x1
 426     // .. ==> 0XF800012C[6:6] = 0x00000001U
 427     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
 428     // .. GEM1_CPU_1XCLKACT = 0x0
 429     // .. ==> 0XF800012C[7:7] = 0x00000000U
 430     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 431     // .. SDI0_CPU_1XCLKACT = 0x1
 432     // .. ==> 0XF800012C[10:10] = 0x00000001U
 433     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
 434     // .. SDI1_CPU_1XCLKACT = 0x0
 435     // .. ==> 0XF800012C[11:11] = 0x00000000U
 436     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
 437     // .. SPI0_CPU_1XCLKACT = 0x0
 438     // .. ==> 0XF800012C[14:14] = 0x00000000U
 439     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 440     // .. SPI1_CPU_1XCLKACT = 0x0
 441     // .. ==> 0XF800012C[15:15] = 0x00000000U
 442     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 443     // .. CAN0_CPU_1XCLKACT = 0x1
 444     // .. ==> 0XF800012C[16:16] = 0x00000001U
 445     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
 446     // .. CAN1_CPU_1XCLKACT = 0x0
 447     // .. ==> 0XF800012C[17:17] = 0x00000000U
 448     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 449     // .. I2C0_CPU_1XCLKACT = 0x1
 450     // .. ==> 0XF800012C[18:18] = 0x00000001U
 451     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
 452     // .. I2C1_CPU_1XCLKACT = 0x1
 453     // .. ==> 0XF800012C[19:19] = 0x00000001U
 454     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
 455     // .. UART0_CPU_1XCLKACT = 0x0
 456     // .. ==> 0XF800012C[20:20] = 0x00000000U
 457     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
 458     // .. UART1_CPU_1XCLKACT = 0x1
 459     // .. ==> 0XF800012C[21:21] = 0x00000001U
 460     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
 461     // .. GPIO_CPU_1XCLKACT = 0x1
 462     // .. ==> 0XF800012C[22:22] = 0x00000001U
 463     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
 464     // .. LQSPI_CPU_1XCLKACT = 0x1
 465     // .. ==> 0XF800012C[23:23] = 0x00000001U
 466     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
 467     // .. SMC_CPU_1XCLKACT = 0x1
 468     // .. ==> 0XF800012C[24:24] = 0x00000001U
 469     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
 470     // ..
 471     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
 472     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
 473     // .. START: THIS SHOULD BE BLANK
 474     // .. FINISH: THIS SHOULD BE BLANK
 475     // .. START: LOCK IT BACK
 476     // .. LOCK_KEY = 0X767B
 477     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 478     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 479     // ..
 480     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 481     // .. FINISH: LOCK IT BACK
 482     // FINISH: top
 483     //
 484     EMIT_EXIT(),
 485
 486     //
 487 };
 488
 489 unsigned long ps7_ddr_init_data_3_0[] = {
 490     // START: top
 491     // .. START: DDR INITIALIZATION
 492     // .. .. START: LOCK DDR
 493     // .. .. reg_ddrc_soft_rstb = 0
 494     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
 495     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 496     // .. .. reg_ddrc_powerdown_en = 0x0
 497     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
 498     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 499     // .. .. reg_ddrc_data_bus_width = 0x0
 500     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
 501     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
 502     // .. .. reg_ddrc_burst8_refresh = 0x0
 503     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
 504     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 505     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
 506     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
 507     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
 508     // .. .. reg_ddrc_dis_rd_bypass = 0x0
 509     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
 510     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 511     // .. .. reg_ddrc_dis_act_bypass = 0x0
 512     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
 513     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 514     // .. .. reg_ddrc_dis_auto_refresh = 0x0
 515     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
 516     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 517     // .. ..
 518     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
 519     // .. .. FINISH: LOCK DDR
 520     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
 521     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
 522     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
 523     // .. .. reserved_reg_ddrc_active_ranks = 0x1
 524     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
 525     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
 526     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
 527     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
 528     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
 529     // .. ..
 530     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
 531     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
 532     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
 533     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
 534     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
 535     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
 536     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
 537     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
 538     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
 539     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
 540     // .. ..
 541     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
 542     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
 543     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
 544     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 545     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
 546     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
 547     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
 548     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
 549     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
 550     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
 551     // .. ..
 552     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
 553     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
 554     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
 555     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 556     // .. .. reg_ddrc_w_xact_run_length = 0x8
 557     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
 558     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
 559     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
 560     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
 561     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
 562     // .. ..
 563     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
 564     // .. .. reg_ddrc_t_rc = 0x1b
 565     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
 566     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
 567     // .. .. reg_ddrc_t_rfc_min = 0x56
 568     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
 569     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
 570     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
 571     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
 572     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
 573     // .. ..
 574     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
 575     // .. .. reg_ddrc_wr2pre = 0x12
 576     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
 577     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
 578     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
 579     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
 580     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
 581     // .. .. reg_ddrc_t_faw = 0x10
 582     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
 583     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
 584     // .. .. reg_ddrc_t_ras_max = 0x24
 585     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
 586     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
 587     // .. .. reg_ddrc_t_ras_min = 0x14
 588     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
 589     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
 590     // .. .. reg_ddrc_t_cke = 0x4
 591     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
 592     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
 593     // .. ..
 594     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
 595     // .. .. reg_ddrc_write_latency = 0x5
 596     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
 597     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
 598     // .. .. reg_ddrc_rd2wr = 0x7
 599     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
 600     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
 601     // .. .. reg_ddrc_wr2rd = 0xe
 602     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
 603     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
 604     // .. .. reg_ddrc_t_xp = 0x4
 605     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
 606     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
 607     // .. .. reg_ddrc_pad_pd = 0x0
 608     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
 609     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
 610     // .. .. reg_ddrc_rd2pre = 0x4
 611     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
 612     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
 613     // .. .. reg_ddrc_t_rcd = 0x7
 614     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
 615     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 616     // .. ..
 617     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
 618     // .. .. reg_ddrc_t_ccd = 0x4
 619     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
 620     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
 621     // .. .. reg_ddrc_t_rrd = 0x4
 622     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
 623     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
 624     // .. .. reg_ddrc_refresh_margin = 0x2
 625     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
 626     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 627     // .. .. reg_ddrc_t_rp = 0x7
 628     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
 629     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
 630     // .. .. reg_ddrc_refresh_to_x32 = 0x8
 631     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
 632     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
 633     // .. .. reg_ddrc_mobile = 0x0
 634     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
 635     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
 636     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
 637     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
 638     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
 639     // .. .. reg_ddrc_read_latency = 0x7
 640     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
 641     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
 642     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
 643     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
 644     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
 645     // .. .. reg_ddrc_dis_pad_pd = 0x0
 646     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
 647     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
 648     // .. ..
 649     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
 650     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
 651     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
 652     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 653     // .. .. reg_ddrc_prefer_write = 0x0
 654     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
 655     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 656     // .. .. reg_ddrc_mr_wr = 0x0
 657     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
 658     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
 659     // .. .. reg_ddrc_mr_addr = 0x0
 660     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
 661     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
 662     // .. .. reg_ddrc_mr_data = 0x0
 663     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
 664     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
 665     // .. .. ddrc_reg_mr_wr_busy = 0x0
 666     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
 667     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
 668     // .. .. reg_ddrc_mr_type = 0x0
 669     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
 670     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
 671     // .. .. reg_ddrc_mr_rdata_valid = 0x0
 672     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
 673     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
 674     // .. ..
 675     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
 676     // .. .. reg_ddrc_final_wait_x32 = 0x7
 677     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
 678     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
 679     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
 680     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
 681     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
 682     // .. .. reg_ddrc_t_mrd = 0x4
 683     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
 684     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
 685     // .. ..
 686     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
 687     // .. .. reg_ddrc_emr2 = 0x8
 688     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
 689     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
 690     // .. .. reg_ddrc_emr3 = 0x0
 691     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
 692     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
 693     // .. ..
 694     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
 695     // .. .. reg_ddrc_mr = 0x930
 696     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
 697     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
 698     // .. .. reg_ddrc_emr = 0x4
 699     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
 700     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
 701     // .. ..
 702     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
 703     // .. .. reg_ddrc_burst_rdwr = 0x4
 704     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
 705     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
 706     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
 707     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
 708     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
 709     // .. .. reg_ddrc_post_cke_x1024 = 0x1
 710     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
 711     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
 712     // .. .. reg_ddrc_burstchop = 0x0
 713     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
 714     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
 715     // .. ..
 716     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
 717     // .. .. reg_ddrc_force_low_pri_n = 0x0
 718     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
 719     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 720     // .. .. reg_ddrc_dis_dq = 0x0
 721     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
 722     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 723     // .. ..
 724     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
 725     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
 726     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
 727     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
 728     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
 729     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
 730     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
 731     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
 732     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
 733     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
 734     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
 735     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
 736     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 737     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
 738     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
 739     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 740     // .. ..
 741     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
 742     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
 743     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
 744     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 745     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
 746     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
 747     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 748     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
 749     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
 750     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 751     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
 752     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
 753     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 754     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
 755     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
 756     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 757     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
 758     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
 759     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
 760     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
 761     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
 762     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 763     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
 764     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
 765     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
 766     // .. ..
 767     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
 768     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
 769     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
 770     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
 771     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
 772     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
 773     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
 774     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
 775     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
 776     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
 777     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
 778     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
 779     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 780     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
 781     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
 782     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 783     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
 784     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
 785     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
 786     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
 787     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
 788     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 789     // .. ..
 790     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
 791     // .. .. reg_phy_rd_local_odt = 0x0
 792     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
 793     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
 794     // .. .. reg_phy_wr_local_odt = 0x3
 795     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
 796     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
 797     // .. .. reg_phy_idle_local_odt = 0x3
 798     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
 799     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
 800     // .. ..
 801     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
 802     // .. .. reg_phy_rd_cmd_to_data = 0x0
 803     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
 804     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 805     // .. .. reg_phy_wr_cmd_to_data = 0x0
 806     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
 807     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 808     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
 809     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
 810     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
 811     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
 812     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
 813     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 814     // .. .. reg_phy_use_fixed_re = 0x1
 815     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
 816     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
 817     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
 818     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
 819     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 820     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
 821     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
 822     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
 823     // .. .. reg_phy_clk_stall_level = 0x0
 824     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
 825     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
 826     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
 827     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
 828     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
 829     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
 830     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
 831     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 832     // .. ..
 833     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
 834     // .. .. reg_ddrc_dis_dll_calib = 0x0
 835     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
 836     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 837     // .. ..
 838     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
 839     // .. .. reg_ddrc_rd_odt_delay = 0x3
 840     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
 841     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
 842     // .. .. reg_ddrc_wr_odt_delay = 0x0
 843     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
 844     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 845     // .. .. reg_ddrc_rd_odt_hold = 0x0
 846     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
 847     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 848     // .. .. reg_ddrc_wr_odt_hold = 0x5
 849     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
 850     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
 851     // .. ..
 852     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
 853     // .. .. reg_ddrc_pageclose = 0x0
 854     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
 855     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 856     // .. .. reg_ddrc_lpr_num_entries = 0x1f
 857     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
 858     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
 859     // .. .. reg_ddrc_auto_pre_en = 0x0
 860     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
 861     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 862     // .. .. reg_ddrc_refresh_update_level = 0x0
 863     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
 864     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
 865     // .. .. reg_ddrc_dis_wc = 0x0
 866     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
 867     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
 868     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
 869     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
 870     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
 871     // .. .. reg_ddrc_selfref_en = 0x0
 872     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
 873     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
 874     // .. ..
 875     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
 876     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
 877     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
 878     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
 879     // .. .. reg_arb_go2critical_en = 0x1
 880     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
 881     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
 882     // .. ..
 883     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
 884     // .. .. reg_ddrc_wrlvl_ww = 0x41
 885     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
 886     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
 887     // .. .. reg_ddrc_rdlvl_rr = 0x41
 888     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
 889     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
 890     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
 891     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
 892     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
 893     // .. ..
 894     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
 895     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
 896     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
 897     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
 898     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
 899     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
 900     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
 901     // .. ..
 902     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
 903     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
 904     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
 905     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
 906     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
 907     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
 908     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
 909     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
 910     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
 911     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
 912     // .. .. reg_ddrc_t_cksre = 0x6
 913     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
 914     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 915     // .. .. reg_ddrc_t_cksrx = 0x6
 916     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
 917     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 918     // .. .. reg_ddrc_t_ckesr = 0x4
 919     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
 920     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
 921     // .. ..
 922     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
 923     // .. .. reg_ddrc_t_ckpde = 0x2
 924     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
 925     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
 926     // .. .. reg_ddrc_t_ckpdx = 0x2
 927     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
 928     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 929     // .. .. reg_ddrc_t_ckdpde = 0x2
 930     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
 931     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 932     // .. .. reg_ddrc_t_ckdpdx = 0x2
 933     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
 934     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
 935     // .. .. reg_ddrc_t_ckcsx = 0x3
 936     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
 937     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
 938     // .. ..
 939     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
 940     // .. .. reg_ddrc_dis_auto_zq = 0x0
 941     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
 942     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 943     // .. .. reg_ddrc_ddr3 = 0x1
 944     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
 945     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 946     // .. .. reg_ddrc_t_mod = 0x200
 947     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
 948     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
 949     // .. .. reg_ddrc_t_zq_long_nop = 0x200
 950     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
 951     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
 952     // .. .. reg_ddrc_t_zq_short_nop = 0x40
 953     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
 954     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
 955     // .. ..
 956     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
 957     // .. .. t_zq_short_interval_x1024 = 0xcb73
 958     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
 959     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
 960     // .. .. dram_rstn_x1024 = 0x69
 961     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
 962     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
 963     // .. ..
 964     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
 965     // .. .. deeppowerdown_en = 0x0
 966     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
 967     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 968     // .. .. deeppowerdown_to_x1024 = 0xff
 969     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
 970     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
 971     // .. ..
 972     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
 973     // .. .. dfi_wrlvl_max_x1024 = 0xfff
 974     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
 975     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
 976     // .. .. dfi_rdlvl_max_x1024 = 0xfff
 977     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
 978     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
 979     // .. .. ddrc_reg_twrlvl_max_error = 0x0
 980     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
 981     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
 982     // .. .. ddrc_reg_trdlvl_max_error = 0x0
 983     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
 984     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
 985     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
 986     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
 987     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
 988     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
 989     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
 990     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
 991     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
 992     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
 993     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
 994     // .. ..
 995     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
 996     // .. .. reg_ddrc_skip_ocd = 0x1
 997     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
 998     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
 999     // .. ..
1000     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
1001     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
1002     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
1003     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
1004     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
1005     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
1006     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
1007     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
1008     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
1009     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
1010     // .. ..
1011     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
1012     // .. .. START: RESET ECC ERROR
1013     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
1014     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
1015     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1016     // .. .. Clear_Correctable_DRAM_ECC_error = 1
1017     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
1018     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1019     // .. ..
1020     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
1021     // .. .. FINISH: RESET ECC ERROR
1022     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
1023     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
1024     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1025     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
1026     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
1027     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1028     // .. ..
1029     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1030     // .. .. CORR_ECC_LOG_VALID = 0x0
1031     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1032     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1033     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1034     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1035     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1036     // .. ..
1037     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1038     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1039     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1040     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1041     // .. ..
1042     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1043     // .. .. STAT_NUM_CORR_ERR = 0x0
1044     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1045     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1046     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1047     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1048     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1049     // .. ..
1050     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1051     // .. .. reg_ddrc_ecc_mode = 0x0
1052     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1053     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1054     // .. .. reg_ddrc_dis_scrub = 0x1
1055     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1056     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1057     // .. ..
1058     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1059     // .. .. reg_phy_dif_on = 0x0
1060     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1061     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1062     // .. .. reg_phy_dif_off = 0x0
1063     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1064     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1065     // .. ..
1066     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1067     // .. .. reg_phy_data_slice_in_use = 0x1
1068     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1069     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1070     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1071     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1072     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1073     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1074     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1075     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1076     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1077     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1078     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1079     // .. .. reg_phy_bist_shift_dq = 0x0
1080     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1081     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1082     // .. .. reg_phy_bist_err_clr = 0x0
1083     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1084     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1085     // .. .. reg_phy_dq_offset = 0x40
1086     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1087     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1088     // .. ..
1089     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1090     // .. .. reg_phy_data_slice_in_use = 0x1
1091     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1092     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1093     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1094     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1095     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1096     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1097     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1098     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1099     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1100     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1101     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1102     // .. .. reg_phy_bist_shift_dq = 0x0
1103     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1104     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1105     // .. .. reg_phy_bist_err_clr = 0x0
1106     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1107     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1108     // .. .. reg_phy_dq_offset = 0x40
1109     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1110     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1111     // .. ..
1112     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1113     // .. .. reg_phy_data_slice_in_use = 0x1
1114     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1115     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1116     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1117     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1118     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1119     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1120     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1121     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1122     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1123     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1124     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1125     // .. .. reg_phy_bist_shift_dq = 0x0
1126     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1127     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1128     // .. .. reg_phy_bist_err_clr = 0x0
1129     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1130     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1131     // .. .. reg_phy_dq_offset = 0x40
1132     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1133     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1134     // .. ..
1135     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1136     // .. .. reg_phy_data_slice_in_use = 0x1
1137     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1138     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1139     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1140     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1141     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1142     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1143     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1144     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1145     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1146     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1147     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1148     // .. .. reg_phy_bist_shift_dq = 0x0
1149     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1150     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1151     // .. .. reg_phy_bist_err_clr = 0x0
1152     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1153     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1154     // .. .. reg_phy_dq_offset = 0x40
1155     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1156     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1157     // .. ..
1158     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1159     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
1160     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
1161     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
1162     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
1163     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
1164     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
1165     // .. ..
1166     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
1167     // .. .. reg_phy_wrlvl_init_ratio = 0x12
1168     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
1169     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
1170     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
1171     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
1172     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
1173     // .. ..
1174     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
1175     // .. .. reg_phy_wrlvl_init_ratio = 0xc
1176     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
1177     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
1178     // .. .. reg_phy_gatelvl_init_ratio = 0xde
1179     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
1180     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
1181     // .. ..
1182     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
1183     // .. .. reg_phy_wrlvl_init_ratio = 0x21
1184     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
1185     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
1186     // .. .. reg_phy_gatelvl_init_ratio = 0xee
1187     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
1188     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
1189     // .. ..
1190     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
1191     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1192     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1193     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1194     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1195     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1196     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1197     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1198     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1199     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1200     // .. ..
1201     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1202     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1203     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1204     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1205     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1206     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1207     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1208     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1209     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1210     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1211     // .. ..
1212     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1213     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1214     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1215     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1216     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1217     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1218     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1219     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1220     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1221     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1222     // .. ..
1223     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1224     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1225     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1226     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1227     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1228     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1229     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1230     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1231     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1232     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1233     // .. ..
1234     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1235     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
1236     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
1237     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
1238     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1239     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1240     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1241     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1242     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1243     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1244     // .. ..
1245     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
1246     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
1247     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
1248     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
1249     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1250     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1251     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1252     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1253     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1254     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1255     // .. ..
1256     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
1257     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
1258     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
1259     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
1260     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1261     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1262     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1263     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1264     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1265     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1266     // .. ..
1267     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
1268     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
1269     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
1270     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
1271     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1272     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1273     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1274     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1275     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1276     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1277     // .. ..
1278     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
1279     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
1280     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
1281     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
1282     // .. .. reg_phy_fifo_we_in_force = 0x0
1283     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1284     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1285     // .. .. reg_phy_fifo_we_in_delay = 0x0
1286     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1287     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1288     // .. ..
1289     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
1290     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
1291     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
1292     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
1293     // .. .. reg_phy_fifo_we_in_force = 0x0
1294     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1295     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1296     // .. .. reg_phy_fifo_we_in_delay = 0x0
1297     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1298     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1299     // .. ..
1300     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
1301     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
1302     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
1303     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
1304     // .. .. reg_phy_fifo_we_in_force = 0x0
1305     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1306     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1307     // .. .. reg_phy_fifo_we_in_delay = 0x0
1308     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1309     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1310     // .. ..
1311     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
1312     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1313     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
1314     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
1315     // .. .. reg_phy_fifo_we_in_force = 0x0
1316     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1317     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1318     // .. .. reg_phy_fifo_we_in_delay = 0x0
1319     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1320     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1321     // .. ..
1322     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
1323     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
1324     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
1325     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
1326     // .. .. reg_phy_wr_data_slave_force = 0x0
1327     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1328     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1329     // .. .. reg_phy_wr_data_slave_delay = 0x0
1330     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1331     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1332     // .. ..
1333     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
1334     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
1335     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
1336     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
1337     // .. .. reg_phy_wr_data_slave_force = 0x0
1338     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1339     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1340     // .. .. reg_phy_wr_data_slave_delay = 0x0
1341     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1342     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1343     // .. ..
1344     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
1345     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
1346     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
1347     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
1348     // .. .. reg_phy_wr_data_slave_force = 0x0
1349     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1350     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1351     // .. .. reg_phy_wr_data_slave_delay = 0x0
1352     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1353     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1354     // .. ..
1355     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
1356     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
1357     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
1358     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
1359     // .. .. reg_phy_wr_data_slave_force = 0x0
1360     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1361     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1362     // .. .. reg_phy_wr_data_slave_delay = 0x0
1363     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1364     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1365     // .. ..
1366     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
1367     // .. .. reg_phy_bl2 = 0x0
1368     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1369     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1370     // .. .. reg_phy_at_spd_atpg = 0x0
1371     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1372     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1373     // .. .. reg_phy_bist_enable = 0x0
1374     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1375     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1376     // .. .. reg_phy_bist_force_err = 0x0
1377     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1378     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1379     // .. .. reg_phy_bist_mode = 0x0
1380     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1381     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1382     // .. .. reg_phy_invert_clkout = 0x1
1383     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1384     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1385     // .. .. reg_phy_sel_logic = 0x0
1386     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1387     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1388     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1389     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1390     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1391     // .. .. reg_phy_ctrl_slave_force = 0x0
1392     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1393     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1394     // .. .. reg_phy_ctrl_slave_delay = 0x0
1395     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1396     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1397     // .. .. reg_phy_lpddr = 0x0
1398     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1399     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1400     // .. .. reg_phy_cmd_latency = 0x0
1401     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1402     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1403     // .. ..
1404     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1405     // .. .. reg_phy_wr_rl_delay = 0x2
1406     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1407     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1408     // .. .. reg_phy_rd_rl_delay = 0x4
1409     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1410     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1411     // .. .. reg_phy_dll_lock_diff = 0xf
1412     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1413     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1414     // .. .. reg_phy_use_wr_level = 0x1
1415     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1416     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1417     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1418     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1419     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1420     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1421     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1422     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1423     // .. .. reg_phy_dis_calib_rst = 0x0
1424     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1425     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1426     // .. .. reg_phy_ctrl_slave_delay = 0x0
1427     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1428     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1429     // .. ..
1430     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1431     // .. .. reg_arb_page_addr_mask = 0x0
1432     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1433     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1434     // .. ..
1435     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1436     // .. .. reg_arb_pri_wr_portn = 0x3ff
1437     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1438     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1439     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1440     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1441     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1442     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1443     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1444     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1445     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1446     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1447     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1448     // .. ..
1449     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1450     // .. .. reg_arb_pri_wr_portn = 0x3ff
1451     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1452     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1453     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1454     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1455     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1456     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1457     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1458     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1459     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1460     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1461     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1462     // .. ..
1463     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1464     // .. .. reg_arb_pri_wr_portn = 0x3ff
1465     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1466     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1467     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1468     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1469     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1470     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1471     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1472     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1473     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1474     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1475     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1476     // .. ..
1477     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1478     // .. .. reg_arb_pri_wr_portn = 0x3ff
1479     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1480     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1481     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1482     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1483     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1484     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1485     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1486     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1487     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1488     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1489     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1490     // .. ..
1491     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1492     // .. .. reg_arb_pri_rd_portn = 0x3ff
1493     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1494     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1495     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1496     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1497     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1498     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1499     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1500     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1501     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1502     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1503     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1504     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1505     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1506     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1507     // .. ..
1508     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1509     // .. .. reg_arb_pri_rd_portn = 0x3ff
1510     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1511     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1512     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1513     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1514     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1515     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1516     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1517     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1518     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1519     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1520     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1521     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1522     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1523     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1524     // .. ..
1525     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1526     // .. .. reg_arb_pri_rd_portn = 0x3ff
1527     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1528     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1529     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1530     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1531     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1532     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1533     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1534     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1535     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1536     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1537     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1538     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1539     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1540     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1541     // .. ..
1542     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1543     // .. .. reg_arb_pri_rd_portn = 0x3ff
1544     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1545     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1546     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1547     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1548     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1549     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1550     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1551     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1552     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1553     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1554     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1555     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1556     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1557     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1558     // .. ..
1559     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1560     // .. .. reg_ddrc_lpddr2 = 0x0
1561     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1562     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1563     // .. .. reg_ddrc_derate_enable = 0x0
1564     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1565     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1566     // .. .. reg_ddrc_mr4_margin = 0x0
1567     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1568     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1569     // .. ..
1570     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1571     // .. .. reg_ddrc_mr4_read_interval = 0x0
1572     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1573     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1574     // .. ..
1575     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1576     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1577     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1578     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1579     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1580     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1581     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1582     // .. .. reg_ddrc_t_mrw = 0x5
1583     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1584     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1585     // .. ..
1586     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1587     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1588     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1589     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1590     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1591     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1592     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1593     // .. ..
1594     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1595     // .. .. START: POLL ON DCI STATUS
1596     // .. .. DONE = 1
1597     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1598     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1599     // .. ..
1600     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1601     // .. .. FINISH: POLL ON DCI STATUS
1602     // .. .. START: UNLOCK DDR
1603     // .. .. reg_ddrc_soft_rstb = 0x1
1604     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1605     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1606     // .. .. reg_ddrc_powerdown_en = 0x0
1607     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1608     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1609     // .. .. reg_ddrc_data_bus_width = 0x0
1610     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1611     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1612     // .. .. reg_ddrc_burst8_refresh = 0x0
1613     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1614     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1615     // .. .. reg_ddrc_rdwr_idle_gap = 1
1616     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1617     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1618     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1619     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1620     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1621     // .. .. reg_ddrc_dis_act_bypass = 0x0
1622     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1623     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1624     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1625     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1626     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1627     // .. ..
1628     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1629     // .. .. FINISH: UNLOCK DDR
1630     // .. .. START: CHECK DDR STATUS
1631     // .. .. ddrc_reg_operating_mode = 1
1632     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1633     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1634     // .. ..
1635     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1636     // .. .. FINISH: CHECK DDR STATUS
1637     // .. FINISH: DDR INITIALIZATION
1638     // FINISH: top
1639     //
1640     EMIT_EXIT(),
1641
1642     //
1643 };
1644
1645 unsigned long ps7_mio_init_data_3_0[] = {
1646     // START: top
1647     // .. START: SLCR SETTINGS
1648     // .. UNLOCK_KEY = 0XDF0D
1649     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1650     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1651     // ..
1652     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1653     // .. FINISH: SLCR SETTINGS
1654     // .. START: OCM REMAPPING
1655     // .. VREF_EN = 0x1
1656     // .. ==> 0XF8000B00[0:0] = 0x00000001U
1657     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1658     // .. VREF_SEL = 0x0
1659     // .. ==> 0XF8000B00[6:4] = 0x00000000U
1660     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1661     // ..
1662     EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1663     // .. FINISH: OCM REMAPPING
1664     // .. START: DDRIOB SETTINGS
1665     // .. reserved_INP_POWER = 0x0
1666     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1667     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1668     // .. INP_TYPE = 0x0
1669     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1670     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1671     // .. DCI_UPDATE_B = 0x0
1672     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1673     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1674     // .. TERM_EN = 0x0
1675     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1676     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1677     // .. DCI_TYPE = 0x0
1678     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1679     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1680     // .. IBUF_DISABLE_MODE = 0x0
1681     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1682     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1683     // .. TERM_DISABLE_MODE = 0x0
1684     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1685     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1686     // .. OUTPUT_EN = 0x3
1687     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1688     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1689     // .. PULLUP_EN = 0x0
1690     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1691     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1692     // ..
1693     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1694     // .. reserved_INP_POWER = 0x0
1695     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1696     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1697     // .. INP_TYPE = 0x0
1698     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1699     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1700     // .. DCI_UPDATE_B = 0x0
1701     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1702     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1703     // .. TERM_EN = 0x0
1704     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1705     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1706     // .. DCI_TYPE = 0x0
1707     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1708     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1709     // .. IBUF_DISABLE_MODE = 0x0
1710     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1711     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1712     // .. TERM_DISABLE_MODE = 0x0
1713     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1714     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1715     // .. OUTPUT_EN = 0x3
1716     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1717     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1718     // .. PULLUP_EN = 0x0
1719     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1720     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1721     // ..
1722     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1723     // .. reserved_INP_POWER = 0x0
1724     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1725     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1726     // .. INP_TYPE = 0x1
1727     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1728     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1729     // .. DCI_UPDATE_B = 0x0
1730     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1731     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1732     // .. TERM_EN = 0x1
1733     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1734     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1735     // .. DCI_TYPE = 0x3
1736     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1737     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1738     // .. IBUF_DISABLE_MODE = 0
1739     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1740     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1741     // .. TERM_DISABLE_MODE = 0
1742     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1743     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1744     // .. OUTPUT_EN = 0x3
1745     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1746     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1747     // .. PULLUP_EN = 0x0
1748     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1749     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1750     // ..
1751     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1752     // .. reserved_INP_POWER = 0x0
1753     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1754     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1755     // .. INP_TYPE = 0x1
1756     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1757     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1758     // .. DCI_UPDATE_B = 0x0
1759     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1760     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1761     // .. TERM_EN = 0x1
1762     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1763     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1764     // .. DCI_TYPE = 0x3
1765     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1766     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1767     // .. IBUF_DISABLE_MODE = 0
1768     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1769     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1770     // .. TERM_DISABLE_MODE = 0
1771     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1772     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1773     // .. OUTPUT_EN = 0x3
1774     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1775     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1776     // .. PULLUP_EN = 0x0
1777     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1778     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1779     // ..
1780     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1781     // .. reserved_INP_POWER = 0x0
1782     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1783     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1784     // .. INP_TYPE = 0x2
1785     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1786     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1787     // .. DCI_UPDATE_B = 0x0
1788     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1789     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1790     // .. TERM_EN = 0x1
1791     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1792     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1793     // .. DCI_TYPE = 0x3
1794     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1795     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1796     // .. IBUF_DISABLE_MODE = 0
1797     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1798     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1799     // .. TERM_DISABLE_MODE = 0
1800     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1801     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1802     // .. OUTPUT_EN = 0x3
1803     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1804     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1805     // .. PULLUP_EN = 0x0
1806     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1807     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1808     // ..
1809     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1810     // .. reserved_INP_POWER = 0x0
1811     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1812     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1813     // .. INP_TYPE = 0x2
1814     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1815     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1816     // .. DCI_UPDATE_B = 0x0
1817     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1818     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1819     // .. TERM_EN = 0x1
1820     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1821     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1822     // .. DCI_TYPE = 0x3
1823     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1824     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1825     // .. IBUF_DISABLE_MODE = 0
1826     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1827     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1828     // .. TERM_DISABLE_MODE = 0
1829     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1830     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1831     // .. OUTPUT_EN = 0x3
1832     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1833     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1834     // .. PULLUP_EN = 0x0
1835     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1836     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1837     // ..
1838     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1839     // .. reserved_INP_POWER = 0x0
1840     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1841     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1842     // .. INP_TYPE = 0x0
1843     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1844     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1845     // .. DCI_UPDATE_B = 0x0
1846     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1847     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1848     // .. TERM_EN = 0x0
1849     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1850     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1851     // .. DCI_TYPE = 0x0
1852     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1853     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1854     // .. IBUF_DISABLE_MODE = 0x0
1855     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1856     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1857     // .. TERM_DISABLE_MODE = 0x0
1858     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1859     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1860     // .. OUTPUT_EN = 0x3
1861     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1862     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1863     // .. PULLUP_EN = 0x0
1864     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1865     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1866     // ..
1867     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1868     // .. reserved_DRIVE_P = 0x1c
1869     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1870     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1871     // .. reserved_DRIVE_N = 0xc
1872     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1873     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1874     // .. reserved_SLEW_P = 0x3
1875     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1876     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1877     // .. reserved_SLEW_N = 0x3
1878     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1879     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1880     // .. reserved_GTL = 0x0
1881     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1882     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1883     // .. reserved_RTERM = 0x0
1884     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1885     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1886     // ..
1887     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1888     // .. reserved_DRIVE_P = 0x1c
1889     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1890     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1891     // .. reserved_DRIVE_N = 0xc
1892     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1893     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1894     // .. reserved_SLEW_P = 0x6
1895     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1896     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1897     // .. reserved_SLEW_N = 0x1f
1898     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1899     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1900     // .. reserved_GTL = 0x0
1901     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1902     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1903     // .. reserved_RTERM = 0x0
1904     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1905     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1906     // ..
1907     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1908     // .. reserved_DRIVE_P = 0x1c
1909     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1910     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1911     // .. reserved_DRIVE_N = 0xc
1912     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1913     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1914     // .. reserved_SLEW_P = 0x6
1915     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1916     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1917     // .. reserved_SLEW_N = 0x1f
1918     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1919     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1920     // .. reserved_GTL = 0x0
1921     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1922     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1923     // .. reserved_RTERM = 0x0
1924     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1925     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1926     // ..
1927     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1928     // .. reserved_DRIVE_P = 0x1c
1929     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1930     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1931     // .. reserved_DRIVE_N = 0xc
1932     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1933     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1934     // .. reserved_SLEW_P = 0x6
1935     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1936     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1937     // .. reserved_SLEW_N = 0x1f
1938     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1939     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1940     // .. reserved_GTL = 0x0
1941     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1942     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1943     // .. reserved_RTERM = 0x0
1944     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1945     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1946     // ..
1947     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1948     // .. VREF_INT_EN = 0x1
1949     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1950     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1951     // .. VREF_SEL = 0x4
1952     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1953     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1954     // .. VREF_EXT_EN = 0x0
1955     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1956     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1957     // .. reserved_VREF_PULLUP_EN = 0x0
1958     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1959     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1960     // .. REFIO_EN = 0x1
1961     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1962     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1963     // .. reserved_REFIO_TEST = 0x3
1964     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1965     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
1966     // .. reserved_REFIO_PULLUP_EN = 0x0
1967     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1968     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
1969     // .. reserved_DRST_B_PULLUP_EN = 0x0
1970     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1971     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
1972     // .. reserved_CKE_PULLUP_EN = 0x0
1973     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1974     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1975     // ..
1976     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1977     // .. .. START: ASSERT RESET
1978     // .. .. RESET = 1
1979     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1980     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1981     // .. ..
1982     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1983     // .. .. FINISH: ASSERT RESET
1984     // .. .. START: DEASSERT RESET
1985     // .. .. RESET = 0
1986     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1987     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1988     // .. .. reserved_VRN_OUT = 0x1
1989     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1990     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1991     // .. ..
1992     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1993     // .. .. FINISH: DEASSERT RESET
1994     // .. .. RESET = 0x1
1995     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1996     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1997     // .. .. ENABLE = 0x1
1998     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1999     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2000     // .. .. reserved_VRP_TRI = 0x0
2001     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
2002     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2003     // .. .. reserved_VRN_TRI = 0x0
2004     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
2005     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
2006     // .. .. reserved_VRP_OUT = 0x0
2007     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
2008     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
2009     // .. .. reserved_VRN_OUT = 0x1
2010     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
2011     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
2012     // .. .. NREF_OPT1 = 0x0
2013     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
2014     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
2015     // .. .. NREF_OPT2 = 0x0
2016     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
2017     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
2018     // .. .. NREF_OPT4 = 0x1
2019     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
2020     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
2021     // .. .. PREF_OPT1 = 0x0
2022     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
2023     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
2024     // .. .. PREF_OPT2 = 0x0
2025     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
2026     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
2027     // .. .. UPDATE_CONTROL = 0x0
2028     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2029     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
2030     // .. .. reserved_INIT_COMPLETE = 0x0
2031     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2032     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
2033     // .. .. reserved_TST_CLK = 0x0
2034     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2035     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
2036     // .. .. reserved_TST_HLN = 0x0
2037     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2038     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2039     // .. .. reserved_TST_HLP = 0x0
2040     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2041     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2042     // .. .. reserved_TST_RST = 0x0
2043     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2044     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2045     // .. .. reserved_INT_DCI_EN = 0x0
2046     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2047     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2048     // .. ..
2049     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2050     // .. FINISH: DDRIOB SETTINGS
2051     // .. START: MIO PROGRAMMING
2052     // .. TRI_ENABLE = 1
2053     // .. ==> 0XF8000700[0:0] = 0x00000001U
2054     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2055     // .. Speed = 0
2056     // .. ==> 0XF8000700[8:8] = 0x00000000U
2057     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2058     // .. IO_Type = 1
2059     // .. ==> 0XF8000700[11:9] = 0x00000001U
2060     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2061     // .. PULLUP = 1
2062     // .. ==> 0XF8000700[12:12] = 0x00000001U
2063     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2064     // .. DisableRcvr = 0
2065     // .. ==> 0XF8000700[13:13] = 0x00000000U
2066     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2067     // ..
2068     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
2069     // .. TRI_ENABLE = 0
2070     // .. ==> 0XF8000704[0:0] = 0x00000000U
2071     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2072     // .. L0_SEL = 1
2073     // .. ==> 0XF8000704[1:1] = 0x00000001U
2074     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2075     // .. L1_SEL = 0
2076     // .. ==> 0XF8000704[2:2] = 0x00000000U
2077     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2078     // .. L2_SEL = 0
2079     // .. ==> 0XF8000704[4:3] = 0x00000000U
2080     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2081     // .. L3_SEL = 0
2082     // .. ==> 0XF8000704[7:5] = 0x00000000U
2083     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2084     // .. Speed = 0
2085     // .. ==> 0XF8000704[8:8] = 0x00000000U
2086     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2087     // .. IO_Type = 1
2088     // .. ==> 0XF8000704[11:9] = 0x00000001U
2089     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2090     // .. PULLUP = 1
2091     // .. ==> 0XF8000704[12:12] = 0x00000001U
2092     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2093     // .. DisableRcvr = 0
2094     // .. ==> 0XF8000704[13:13] = 0x00000000U
2095     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2096     // ..
2097     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2098     // .. TRI_ENABLE = 0
2099     // .. ==> 0XF8000708[0:0] = 0x00000000U
2100     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2101     // .. L0_SEL = 1
2102     // .. ==> 0XF8000708[1:1] = 0x00000001U
2103     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2104     // .. L1_SEL = 0
2105     // .. ==> 0XF8000708[2:2] = 0x00000000U
2106     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2107     // .. L2_SEL = 0
2108     // .. ==> 0XF8000708[4:3] = 0x00000000U
2109     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2110     // .. L3_SEL = 0
2111     // .. ==> 0XF8000708[7:5] = 0x00000000U
2112     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2113     // .. Speed = 0
2114     // .. ==> 0XF8000708[8:8] = 0x00000000U
2115     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2116     // .. IO_Type = 1
2117     // .. ==> 0XF8000708[11:9] = 0x00000001U
2118     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2119     // .. PULLUP = 0
2120     // .. ==> 0XF8000708[12:12] = 0x00000000U
2121     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2122     // .. DisableRcvr = 0
2123     // .. ==> 0XF8000708[13:13] = 0x00000000U
2124     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2125     // ..
2126     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2127     // .. TRI_ENABLE = 0
2128     // .. ==> 0XF800070C[0:0] = 0x00000000U
2129     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2130     // .. L0_SEL = 1
2131     // .. ==> 0XF800070C[1:1] = 0x00000001U
2132     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2133     // .. L1_SEL = 0
2134     // .. ==> 0XF800070C[2:2] = 0x00000000U
2135     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2136     // .. L2_SEL = 0
2137     // .. ==> 0XF800070C[4:3] = 0x00000000U
2138     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2139     // .. L3_SEL = 0
2140     // .. ==> 0XF800070C[7:5] = 0x00000000U
2141     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2142     // .. Speed = 0
2143     // .. ==> 0XF800070C[8:8] = 0x00000000U
2144     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2145     // .. IO_Type = 1
2146     // .. ==> 0XF800070C[11:9] = 0x00000001U
2147     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2148     // .. PULLUP = 0
2149     // .. ==> 0XF800070C[12:12] = 0x00000000U
2150     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2151     // .. DisableRcvr = 0
2152     // .. ==> 0XF800070C[13:13] = 0x00000000U
2153     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2154     // ..
2155     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2156     // .. TRI_ENABLE = 0
2157     // .. ==> 0XF8000710[0:0] = 0x00000000U
2158     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2159     // .. L0_SEL = 1
2160     // .. ==> 0XF8000710[1:1] = 0x00000001U
2161     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2162     // .. L1_SEL = 0
2163     // .. ==> 0XF8000710[2:2] = 0x00000000U
2164     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2165     // .. L2_SEL = 0
2166     // .. ==> 0XF8000710[4:3] = 0x00000000U
2167     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2168     // .. L3_SEL = 0
2169     // .. ==> 0XF8000710[7:5] = 0x00000000U
2170     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2171     // .. Speed = 0
2172     // .. ==> 0XF8000710[8:8] = 0x00000000U
2173     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2174     // .. IO_Type = 1
2175     // .. ==> 0XF8000710[11:9] = 0x00000001U
2176     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2177     // .. PULLUP = 0
2178     // .. ==> 0XF8000710[12:12] = 0x00000000U
2179     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2180     // .. DisableRcvr = 0
2181     // .. ==> 0XF8000710[13:13] = 0x00000000U
2182     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2183     // ..
2184     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2185     // .. TRI_ENABLE = 0
2186     // .. ==> 0XF8000714[0:0] = 0x00000000U
2187     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2188     // .. L0_SEL = 1
2189     // .. ==> 0XF8000714[1:1] = 0x00000001U
2190     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2191     // .. L1_SEL = 0
2192     // .. ==> 0XF8000714[2:2] = 0x00000000U
2193     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2194     // .. L2_SEL = 0
2195     // .. ==> 0XF8000714[4:3] = 0x00000000U
2196     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2197     // .. L3_SEL = 0
2198     // .. ==> 0XF8000714[7:5] = 0x00000000U
2199     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2200     // .. Speed = 0
2201     // .. ==> 0XF8000714[8:8] = 0x00000000U
2202     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2203     // .. IO_Type = 1
2204     // .. ==> 0XF8000714[11:9] = 0x00000001U
2205     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2206     // .. PULLUP = 0
2207     // .. ==> 0XF8000714[12:12] = 0x00000000U
2208     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2209     // .. DisableRcvr = 0
2210     // .. ==> 0XF8000714[13:13] = 0x00000000U
2211     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2212     // ..
2213     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2214     // .. TRI_ENABLE = 0
2215     // .. ==> 0XF8000718[0:0] = 0x00000000U
2216     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2217     // .. L0_SEL = 1
2218     // .. ==> 0XF8000718[1:1] = 0x00000001U
2219     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2220     // .. L1_SEL = 0
2221     // .. ==> 0XF8000718[2:2] = 0x00000000U
2222     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2223     // .. L2_SEL = 0
2224     // .. ==> 0XF8000718[4:3] = 0x00000000U
2225     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2226     // .. L3_SEL = 0
2227     // .. ==> 0XF8000718[7:5] = 0x00000000U
2228     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2229     // .. Speed = 0
2230     // .. ==> 0XF8000718[8:8] = 0x00000000U
2231     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2232     // .. IO_Type = 1
2233     // .. ==> 0XF8000718[11:9] = 0x00000001U
2234     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2235     // .. PULLUP = 0
2236     // .. ==> 0XF8000718[12:12] = 0x00000000U
2237     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2238     // .. DisableRcvr = 0
2239     // .. ==> 0XF8000718[13:13] = 0x00000000U
2240     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2241     // ..
2242     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2243     // .. TRI_ENABLE = 0
2244     // .. ==> 0XF800071C[0:0] = 0x00000000U
2245     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2246     // .. L0_SEL = 0
2247     // .. ==> 0XF800071C[1:1] = 0x00000000U
2248     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2249     // .. L1_SEL = 0
2250     // .. ==> 0XF800071C[2:2] = 0x00000000U
2251     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2252     // .. L2_SEL = 0
2253     // .. ==> 0XF800071C[4:3] = 0x00000000U
2254     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2255     // .. L3_SEL = 0
2256     // .. ==> 0XF800071C[7:5] = 0x00000000U
2257     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2258     // .. Speed = 0
2259     // .. ==> 0XF800071C[8:8] = 0x00000000U
2260     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2261     // .. IO_Type = 1
2262     // .. ==> 0XF800071C[11:9] = 0x00000001U
2263     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2264     // .. PULLUP = 0
2265     // .. ==> 0XF800071C[12:12] = 0x00000000U
2266     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2267     // .. DisableRcvr = 0
2268     // .. ==> 0XF800071C[13:13] = 0x00000000U
2269     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2270     // ..
2271     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2272     // .. TRI_ENABLE = 0
2273     // .. ==> 0XF8000720[0:0] = 0x00000000U
2274     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2275     // .. L0_SEL = 1
2276     // .. ==> 0XF8000720[1:1] = 0x00000001U
2277     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2278     // .. L1_SEL = 0
2279     // .. ==> 0XF8000720[2:2] = 0x00000000U
2280     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2281     // .. L2_SEL = 0
2282     // .. ==> 0XF8000720[4:3] = 0x00000000U
2283     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2284     // .. L3_SEL = 0
2285     // .. ==> 0XF8000720[7:5] = 0x00000000U
2286     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2287     // .. Speed = 0
2288     // .. ==> 0XF8000720[8:8] = 0x00000000U
2289     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2290     // .. IO_Type = 1
2291     // .. ==> 0XF8000720[11:9] = 0x00000001U
2292     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2293     // .. PULLUP = 0
2294     // .. ==> 0XF8000720[12:12] = 0x00000000U
2295     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2296     // .. DisableRcvr = 0
2297     // .. ==> 0XF8000720[13:13] = 0x00000000U
2298     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2299     // ..
2300     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2301     // .. TRI_ENABLE = 0
2302     // .. ==> 0XF8000724[0:0] = 0x00000000U
2303     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2304     // .. L0_SEL = 0
2305     // .. ==> 0XF8000724[1:1] = 0x00000000U
2306     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2307     // .. L1_SEL = 0
2308     // .. ==> 0XF8000724[2:2] = 0x00000000U
2309     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2310     // .. L2_SEL = 0
2311     // .. ==> 0XF8000724[4:3] = 0x00000000U
2312     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2313     // .. L3_SEL = 0
2314     // .. ==> 0XF8000724[7:5] = 0x00000000U
2315     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2316     // .. Speed = 0
2317     // .. ==> 0XF8000724[8:8] = 0x00000000U
2318     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2319     // .. IO_Type = 1
2320     // .. ==> 0XF8000724[11:9] = 0x00000001U
2321     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2322     // .. PULLUP = 1
2323     // .. ==> 0XF8000724[12:12] = 0x00000001U
2324     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2325     // .. DisableRcvr = 0
2326     // .. ==> 0XF8000724[13:13] = 0x00000000U
2327     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2328     // ..
2329     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
2330     // .. TRI_ENABLE = 0
2331     // .. ==> 0XF8000728[0:0] = 0x00000000U
2332     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2333     // .. L0_SEL = 0
2334     // .. ==> 0XF8000728[1:1] = 0x00000000U
2335     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2336     // .. L1_SEL = 0
2337     // .. ==> 0XF8000728[2:2] = 0x00000000U
2338     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2339     // .. L2_SEL = 0
2340     // .. ==> 0XF8000728[4:3] = 0x00000000U
2341     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2342     // .. L3_SEL = 0
2343     // .. ==> 0XF8000728[7:5] = 0x00000000U
2344     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2345     // .. Speed = 0
2346     // .. ==> 0XF8000728[8:8] = 0x00000000U
2347     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2348     // .. IO_Type = 1
2349     // .. ==> 0XF8000728[11:9] = 0x00000001U
2350     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2351     // .. PULLUP = 1
2352     // .. ==> 0XF8000728[12:12] = 0x00000001U
2353     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2354     // .. DisableRcvr = 0
2355     // .. ==> 0XF8000728[13:13] = 0x00000000U
2356     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2357     // ..
2358     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
2359     // .. TRI_ENABLE = 0
2360     // .. ==> 0XF800072C[0:0] = 0x00000000U
2361     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2362     // .. L0_SEL = 0
2363     // .. ==> 0XF800072C[1:1] = 0x00000000U
2364     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2365     // .. L1_SEL = 0
2366     // .. ==> 0XF800072C[2:2] = 0x00000000U
2367     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2368     // .. L2_SEL = 0
2369     // .. ==> 0XF800072C[4:3] = 0x00000000U
2370     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2371     // .. L3_SEL = 0
2372     // .. ==> 0XF800072C[7:5] = 0x00000000U
2373     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2374     // .. Speed = 0
2375     // .. ==> 0XF800072C[8:8] = 0x00000000U
2376     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2377     // .. IO_Type = 1
2378     // .. ==> 0XF800072C[11:9] = 0x00000001U
2379     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2380     // .. PULLUP = 1
2381     // .. ==> 0XF800072C[12:12] = 0x00000001U
2382     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2383     // .. DisableRcvr = 0
2384     // .. ==> 0XF800072C[13:13] = 0x00000000U
2385     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2386     // ..
2387     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
2388     // .. TRI_ENABLE = 0
2389     // .. ==> 0XF8000730[0:0] = 0x00000000U
2390     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2391     // .. L0_SEL = 0
2392     // .. ==> 0XF8000730[1:1] = 0x00000000U
2393     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2394     // .. L1_SEL = 0
2395     // .. ==> 0XF8000730[2:2] = 0x00000000U
2396     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2397     // .. L2_SEL = 0
2398     // .. ==> 0XF8000730[4:3] = 0x00000000U
2399     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2400     // .. L3_SEL = 0
2401     // .. ==> 0XF8000730[7:5] = 0x00000000U
2402     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2403     // .. Speed = 0
2404     // .. ==> 0XF8000730[8:8] = 0x00000000U
2405     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2406     // .. IO_Type = 1
2407     // .. ==> 0XF8000730[11:9] = 0x00000001U
2408     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2409     // .. PULLUP = 1
2410     // .. ==> 0XF8000730[12:12] = 0x00000001U
2411     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2412     // .. DisableRcvr = 0
2413     // .. ==> 0XF8000730[13:13] = 0x00000000U
2414     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2415     // ..
2416     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
2417     // .. TRI_ENABLE = 0
2418     // .. ==> 0XF8000734[0:0] = 0x00000000U
2419     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2420     // .. L0_SEL = 0
2421     // .. ==> 0XF8000734[1:1] = 0x00000000U
2422     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2423     // .. L1_SEL = 0
2424     // .. ==> 0XF8000734[2:2] = 0x00000000U
2425     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2426     // .. L2_SEL = 0
2427     // .. ==> 0XF8000734[4:3] = 0x00000000U
2428     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2429     // .. L3_SEL = 0
2430     // .. ==> 0XF8000734[7:5] = 0x00000000U
2431     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2432     // .. Speed = 0
2433     // .. ==> 0XF8000734[8:8] = 0x00000000U
2434     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2435     // .. IO_Type = 1
2436     // .. ==> 0XF8000734[11:9] = 0x00000001U
2437     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2438     // .. PULLUP = 1
2439     // .. ==> 0XF8000734[12:12] = 0x00000001U
2440     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2441     // .. DisableRcvr = 0
2442     // .. ==> 0XF8000734[13:13] = 0x00000000U
2443     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2444     // ..
2445     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
2446     // .. TRI_ENABLE = 0
2447     // .. ==> 0XF8000738[0:0] = 0x00000000U
2448     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2449     // .. L0_SEL = 0
2450     // .. ==> 0XF8000738[1:1] = 0x00000000U
2451     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2452     // .. L1_SEL = 0
2453     // .. ==> 0XF8000738[2:2] = 0x00000000U
2454     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2455     // .. L2_SEL = 0
2456     // .. ==> 0XF8000738[4:3] = 0x00000000U
2457     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2458     // .. L3_SEL = 0
2459     // .. ==> 0XF8000738[7:5] = 0x00000000U
2460     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2461     // .. Speed = 0
2462     // .. ==> 0XF8000738[8:8] = 0x00000000U
2463     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2464     // .. IO_Type = 1
2465     // .. ==> 0XF8000738[11:9] = 0x00000001U
2466     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2467     // .. PULLUP = 1
2468     // .. ==> 0XF8000738[12:12] = 0x00000001U
2469     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2470     // .. DisableRcvr = 0
2471     // .. ==> 0XF8000738[13:13] = 0x00000000U
2472     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2473     // ..
2474     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
2475     // .. TRI_ENABLE = 1
2476     // .. ==> 0XF800073C[0:0] = 0x00000001U
2477     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2478     // .. Speed = 0
2479     // .. ==> 0XF800073C[8:8] = 0x00000000U
2480     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2481     // .. IO_Type = 1
2482     // .. ==> 0XF800073C[11:9] = 0x00000001U
2483     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2484     // .. PULLUP = 1
2485     // .. ==> 0XF800073C[12:12] = 0x00000001U
2486     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2487     // .. DisableRcvr = 0
2488     // .. ==> 0XF800073C[13:13] = 0x00000000U
2489     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2490     // ..
2491     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2492     // .. TRI_ENABLE = 0
2493     // .. ==> 0XF8000740[0:0] = 0x00000000U
2494     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2495     // .. L0_SEL = 1
2496     // .. ==> 0XF8000740[1:1] = 0x00000001U
2497     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2498     // .. L1_SEL = 0
2499     // .. ==> 0XF8000740[2:2] = 0x00000000U
2500     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2501     // .. L2_SEL = 0
2502     // .. ==> 0XF8000740[4:3] = 0x00000000U
2503     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2504     // .. L3_SEL = 0
2505     // .. ==> 0XF8000740[7:5] = 0x00000000U
2506     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2507     // .. Speed = 0
2508     // .. ==> 0XF8000740[8:8] = 0x00000000U
2509     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2510     // .. IO_Type = 4
2511     // .. ==> 0XF8000740[11:9] = 0x00000004U
2512     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2513     // .. PULLUP = 0
2514     // .. ==> 0XF8000740[12:12] = 0x00000000U
2515     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2516     // .. DisableRcvr = 1
2517     // .. ==> 0XF8000740[13:13] = 0x00000001U
2518     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2519     // ..
2520     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2521     // .. TRI_ENABLE = 0
2522     // .. ==> 0XF8000744[0:0] = 0x00000000U
2523     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2524     // .. L0_SEL = 1
2525     // .. ==> 0XF8000744[1:1] = 0x00000001U
2526     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2527     // .. L1_SEL = 0
2528     // .. ==> 0XF8000744[2:2] = 0x00000000U
2529     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2530     // .. L2_SEL = 0
2531     // .. ==> 0XF8000744[4:3] = 0x00000000U
2532     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2533     // .. L3_SEL = 0
2534     // .. ==> 0XF8000744[7:5] = 0x00000000U
2535     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2536     // .. Speed = 0
2537     // .. ==> 0XF8000744[8:8] = 0x00000000U
2538     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2539     // .. IO_Type = 4
2540     // .. ==> 0XF8000744[11:9] = 0x00000004U
2541     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2542     // .. PULLUP = 0
2543     // .. ==> 0XF8000744[12:12] = 0x00000000U
2544     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2545     // .. DisableRcvr = 1
2546     // .. ==> 0XF8000744[13:13] = 0x00000001U
2547     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2548     // ..
2549     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2550     // .. TRI_ENABLE = 0
2551     // .. ==> 0XF8000748[0:0] = 0x00000000U
2552     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2553     // .. L0_SEL = 1
2554     // .. ==> 0XF8000748[1:1] = 0x00000001U
2555     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2556     // .. L1_SEL = 0
2557     // .. ==> 0XF8000748[2:2] = 0x00000000U
2558     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2559     // .. L2_SEL = 0
2560     // .. ==> 0XF8000748[4:3] = 0x00000000U
2561     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2562     // .. L3_SEL = 0
2563     // .. ==> 0XF8000748[7:5] = 0x00000000U
2564     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2565     // .. Speed = 0
2566     // .. ==> 0XF8000748[8:8] = 0x00000000U
2567     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2568     // .. IO_Type = 4
2569     // .. ==> 0XF8000748[11:9] = 0x00000004U
2570     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2571     // .. PULLUP = 0
2572     // .. ==> 0XF8000748[12:12] = 0x00000000U
2573     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2574     // .. DisableRcvr = 1
2575     // .. ==> 0XF8000748[13:13] = 0x00000001U
2576     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2577     // ..
2578     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2579     // .. TRI_ENABLE = 0
2580     // .. ==> 0XF800074C[0:0] = 0x00000000U
2581     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2582     // .. L0_SEL = 1
2583     // .. ==> 0XF800074C[1:1] = 0x00000001U
2584     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2585     // .. L1_SEL = 0
2586     // .. ==> 0XF800074C[2:2] = 0x00000000U
2587     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2588     // .. L2_SEL = 0
2589     // .. ==> 0XF800074C[4:3] = 0x00000000U
2590     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2591     // .. L3_SEL = 0
2592     // .. ==> 0XF800074C[7:5] = 0x00000000U
2593     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2594     // .. Speed = 0
2595     // .. ==> 0XF800074C[8:8] = 0x00000000U
2596     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2597     // .. IO_Type = 4
2598     // .. ==> 0XF800074C[11:9] = 0x00000004U
2599     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2600     // .. PULLUP = 0
2601     // .. ==> 0XF800074C[12:12] = 0x00000000U
2602     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2603     // .. DisableRcvr = 1
2604     // .. ==> 0XF800074C[13:13] = 0x00000001U
2605     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2606     // ..
2607     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2608     // .. TRI_ENABLE = 0
2609     // .. ==> 0XF8000750[0:0] = 0x00000000U
2610     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2611     // .. L0_SEL = 1
2612     // .. ==> 0XF8000750[1:1] = 0x00000001U
2613     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2614     // .. L1_SEL = 0
2615     // .. ==> 0XF8000750[2:2] = 0x00000000U
2616     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2617     // .. L2_SEL = 0
2618     // .. ==> 0XF8000750[4:3] = 0x00000000U
2619     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2620     // .. L3_SEL = 0
2621     // .. ==> 0XF8000750[7:5] = 0x00000000U
2622     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2623     // .. Speed = 0
2624     // .. ==> 0XF8000750[8:8] = 0x00000000U
2625     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2626     // .. IO_Type = 4
2627     // .. ==> 0XF8000750[11:9] = 0x00000004U
2628     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2629     // .. PULLUP = 0
2630     // .. ==> 0XF8000750[12:12] = 0x00000000U
2631     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2632     // .. DisableRcvr = 1
2633     // .. ==> 0XF8000750[13:13] = 0x00000001U
2634     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2635     // ..
2636     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2637     // .. TRI_ENABLE = 0
2638     // .. ==> 0XF8000754[0:0] = 0x00000000U
2639     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2640     // .. L0_SEL = 1
2641     // .. ==> 0XF8000754[1:1] = 0x00000001U
2642     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2643     // .. L1_SEL = 0
2644     // .. ==> 0XF8000754[2:2] = 0x00000000U
2645     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2646     // .. L2_SEL = 0
2647     // .. ==> 0XF8000754[4:3] = 0x00000000U
2648     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2649     // .. L3_SEL = 0
2650     // .. ==> 0XF8000754[7:5] = 0x00000000U
2651     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2652     // .. Speed = 0
2653     // .. ==> 0XF8000754[8:8] = 0x00000000U
2654     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2655     // .. IO_Type = 4
2656     // .. ==> 0XF8000754[11:9] = 0x00000004U
2657     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2658     // .. PULLUP = 0
2659     // .. ==> 0XF8000754[12:12] = 0x00000000U
2660     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2661     // .. DisableRcvr = 1
2662     // .. ==> 0XF8000754[13:13] = 0x00000001U
2663     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2664     // ..
2665     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2666     // .. TRI_ENABLE = 1
2667     // .. ==> 0XF8000758[0:0] = 0x00000001U
2668     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2669     // .. L0_SEL = 1
2670     // .. ==> 0XF8000758[1:1] = 0x00000001U
2671     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2672     // .. L1_SEL = 0
2673     // .. ==> 0XF8000758[2:2] = 0x00000000U
2674     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2675     // .. L2_SEL = 0
2676     // .. ==> 0XF8000758[4:3] = 0x00000000U
2677     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2678     // .. L3_SEL = 0
2679     // .. ==> 0XF8000758[7:5] = 0x00000000U
2680     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2681     // .. Speed = 0
2682     // .. ==> 0XF8000758[8:8] = 0x00000000U
2683     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2684     // .. IO_Type = 4
2685     // .. ==> 0XF8000758[11:9] = 0x00000004U
2686     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2687     // .. PULLUP = 0
2688     // .. ==> 0XF8000758[12:12] = 0x00000000U
2689     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2690     // .. DisableRcvr = 0
2691     // .. ==> 0XF8000758[13:13] = 0x00000000U
2692     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2693     // ..
2694     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2695     // .. TRI_ENABLE = 1
2696     // .. ==> 0XF800075C[0:0] = 0x00000001U
2697     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2698     // .. L0_SEL = 1
2699     // .. ==> 0XF800075C[1:1] = 0x00000001U
2700     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2701     // .. L1_SEL = 0
2702     // .. ==> 0XF800075C[2:2] = 0x00000000U
2703     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2704     // .. L2_SEL = 0
2705     // .. ==> 0XF800075C[4:3] = 0x00000000U
2706     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2707     // .. L3_SEL = 0
2708     // .. ==> 0XF800075C[7:5] = 0x00000000U
2709     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2710     // .. Speed = 0
2711     // .. ==> 0XF800075C[8:8] = 0x00000000U
2712     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2713     // .. IO_Type = 4
2714     // .. ==> 0XF800075C[11:9] = 0x00000004U
2715     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2716     // .. PULLUP = 0
2717     // .. ==> 0XF800075C[12:12] = 0x00000000U
2718     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2719     // .. DisableRcvr = 0
2720     // .. ==> 0XF800075C[13:13] = 0x00000000U
2721     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2722     // ..
2723     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2724     // .. TRI_ENABLE = 1
2725     // .. ==> 0XF8000760[0:0] = 0x00000001U
2726     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2727     // .. L0_SEL = 1
2728     // .. ==> 0XF8000760[1:1] = 0x00000001U
2729     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2730     // .. L1_SEL = 0
2731     // .. ==> 0XF8000760[2:2] = 0x00000000U
2732     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2733     // .. L2_SEL = 0
2734     // .. ==> 0XF8000760[4:3] = 0x00000000U
2735     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2736     // .. L3_SEL = 0
2737     // .. ==> 0XF8000760[7:5] = 0x00000000U
2738     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2739     // .. Speed = 0
2740     // .. ==> 0XF8000760[8:8] = 0x00000000U
2741     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2742     // .. IO_Type = 4
2743     // .. ==> 0XF8000760[11:9] = 0x00000004U
2744     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2745     // .. PULLUP = 0
2746     // .. ==> 0XF8000760[12:12] = 0x00000000U
2747     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2748     // .. DisableRcvr = 0
2749     // .. ==> 0XF8000760[13:13] = 0x00000000U
2750     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2751     // ..
2752     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2753     // .. TRI_ENABLE = 1
2754     // .. ==> 0XF8000764[0:0] = 0x00000001U
2755     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2756     // .. L0_SEL = 1
2757     // .. ==> 0XF8000764[1:1] = 0x00000001U
2758     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2759     // .. L1_SEL = 0
2760     // .. ==> 0XF8000764[2:2] = 0x00000000U
2761     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2762     // .. L2_SEL = 0
2763     // .. ==> 0XF8000764[4:3] = 0x00000000U
2764     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2765     // .. L3_SEL = 0
2766     // .. ==> 0XF8000764[7:5] = 0x00000000U
2767     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2768     // .. Speed = 0
2769     // .. ==> 0XF8000764[8:8] = 0x00000000U
2770     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2771     // .. IO_Type = 4
2772     // .. ==> 0XF8000764[11:9] = 0x00000004U
2773     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2774     // .. PULLUP = 0
2775     // .. ==> 0XF8000764[12:12] = 0x00000000U
2776     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2777     // .. DisableRcvr = 0
2778     // .. ==> 0XF8000764[13:13] = 0x00000000U
2779     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2780     // ..
2781     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2782     // .. TRI_ENABLE = 1
2783     // .. ==> 0XF8000768[0:0] = 0x00000001U
2784     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2785     // .. L0_SEL = 1
2786     // .. ==> 0XF8000768[1:1] = 0x00000001U
2787     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2788     // .. L1_SEL = 0
2789     // .. ==> 0XF8000768[2:2] = 0x00000000U
2790     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2791     // .. L2_SEL = 0
2792     // .. ==> 0XF8000768[4:3] = 0x00000000U
2793     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2794     // .. L3_SEL = 0
2795     // .. ==> 0XF8000768[7:5] = 0x00000000U
2796     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2797     // .. Speed = 0
2798     // .. ==> 0XF8000768[8:8] = 0x00000000U
2799     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2800     // .. IO_Type = 4
2801     // .. ==> 0XF8000768[11:9] = 0x00000004U
2802     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2803     // .. PULLUP = 0
2804     // .. ==> 0XF8000768[12:12] = 0x00000000U
2805     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2806     // .. DisableRcvr = 0
2807     // .. ==> 0XF8000768[13:13] = 0x00000000U
2808     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2809     // ..
2810     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2811     // .. TRI_ENABLE = 1
2812     // .. ==> 0XF800076C[0:0] = 0x00000001U
2813     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2814     // .. L0_SEL = 1
2815     // .. ==> 0XF800076C[1:1] = 0x00000001U
2816     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2817     // .. L1_SEL = 0
2818     // .. ==> 0XF800076C[2:2] = 0x00000000U
2819     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2820     // .. L2_SEL = 0
2821     // .. ==> 0XF800076C[4:3] = 0x00000000U
2822     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2823     // .. L3_SEL = 0
2824     // .. ==> 0XF800076C[7:5] = 0x00000000U
2825     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2826     // .. Speed = 0
2827     // .. ==> 0XF800076C[8:8] = 0x00000000U
2828     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2829     // .. IO_Type = 4
2830     // .. ==> 0XF800076C[11:9] = 0x00000004U
2831     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2832     // .. PULLUP = 0
2833     // .. ==> 0XF800076C[12:12] = 0x00000000U
2834     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2835     // .. DisableRcvr = 0
2836     // .. ==> 0XF800076C[13:13] = 0x00000000U
2837     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2838     // ..
2839     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2840     // .. TRI_ENABLE = 0
2841     // .. ==> 0XF8000770[0:0] = 0x00000000U
2842     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2843     // .. L0_SEL = 0
2844     // .. ==> 0XF8000770[1:1] = 0x00000000U
2845     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2846     // .. L1_SEL = 1
2847     // .. ==> 0XF8000770[2:2] = 0x00000001U
2848     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2849     // .. L2_SEL = 0
2850     // .. ==> 0XF8000770[4:3] = 0x00000000U
2851     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2852     // .. L3_SEL = 0
2853     // .. ==> 0XF8000770[7:5] = 0x00000000U
2854     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2855     // .. Speed = 0
2856     // .. ==> 0XF8000770[8:8] = 0x00000000U
2857     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2858     // .. IO_Type = 1
2859     // .. ==> 0XF8000770[11:9] = 0x00000001U
2860     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2861     // .. PULLUP = 0
2862     // .. ==> 0XF8000770[12:12] = 0x00000000U
2863     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2864     // .. DisableRcvr = 0
2865     // .. ==> 0XF8000770[13:13] = 0x00000000U
2866     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2867     // ..
2868     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2869     // .. TRI_ENABLE = 1
2870     // .. ==> 0XF8000774[0:0] = 0x00000001U
2871     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2872     // .. L0_SEL = 0
2873     // .. ==> 0XF8000774[1:1] = 0x00000000U
2874     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2875     // .. L1_SEL = 1
2876     // .. ==> 0XF8000774[2:2] = 0x00000001U
2877     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2878     // .. L2_SEL = 0
2879     // .. ==> 0XF8000774[4:3] = 0x00000000U
2880     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2881     // .. L3_SEL = 0
2882     // .. ==> 0XF8000774[7:5] = 0x00000000U
2883     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2884     // .. Speed = 0
2885     // .. ==> 0XF8000774[8:8] = 0x00000000U
2886     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2887     // .. IO_Type = 1
2888     // .. ==> 0XF8000774[11:9] = 0x00000001U
2889     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2890     // .. PULLUP = 0
2891     // .. ==> 0XF8000774[12:12] = 0x00000000U
2892     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2893     // .. DisableRcvr = 0
2894     // .. ==> 0XF8000774[13:13] = 0x00000000U
2895     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2896     // ..
2897     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2898     // .. TRI_ENABLE = 0
2899     // .. ==> 0XF8000778[0:0] = 0x00000000U
2900     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2901     // .. L0_SEL = 0
2902     // .. ==> 0XF8000778[1:1] = 0x00000000U
2903     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2904     // .. L1_SEL = 1
2905     // .. ==> 0XF8000778[2:2] = 0x00000001U
2906     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2907     // .. L2_SEL = 0
2908     // .. ==> 0XF8000778[4:3] = 0x00000000U
2909     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2910     // .. L3_SEL = 0
2911     // .. ==> 0XF8000778[7:5] = 0x00000000U
2912     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2913     // .. Speed = 0
2914     // .. ==> 0XF8000778[8:8] = 0x00000000U
2915     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2916     // .. IO_Type = 1
2917     // .. ==> 0XF8000778[11:9] = 0x00000001U
2918     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2919     // .. PULLUP = 0
2920     // .. ==> 0XF8000778[12:12] = 0x00000000U
2921     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2922     // .. DisableRcvr = 0
2923     // .. ==> 0XF8000778[13:13] = 0x00000000U
2924     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2925     // ..
2926     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2927     // .. TRI_ENABLE = 1
2928     // .. ==> 0XF800077C[0:0] = 0x00000001U
2929     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2930     // .. L0_SEL = 0
2931     // .. ==> 0XF800077C[1:1] = 0x00000000U
2932     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2933     // .. L1_SEL = 1
2934     // .. ==> 0XF800077C[2:2] = 0x00000001U
2935     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2936     // .. L2_SEL = 0
2937     // .. ==> 0XF800077C[4:3] = 0x00000000U
2938     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2939     // .. L3_SEL = 0
2940     // .. ==> 0XF800077C[7:5] = 0x00000000U
2941     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2942     // .. Speed = 0
2943     // .. ==> 0XF800077C[8:8] = 0x00000000U
2944     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2945     // .. IO_Type = 1
2946     // .. ==> 0XF800077C[11:9] = 0x00000001U
2947     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2948     // .. PULLUP = 0
2949     // .. ==> 0XF800077C[12:12] = 0x00000000U
2950     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2951     // .. DisableRcvr = 0
2952     // .. ==> 0XF800077C[13:13] = 0x00000000U
2953     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2954     // ..
2955     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2956     // .. TRI_ENABLE = 0
2957     // .. ==> 0XF8000780[0:0] = 0x00000000U
2958     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2959     // .. L0_SEL = 0
2960     // .. ==> 0XF8000780[1:1] = 0x00000000U
2961     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2962     // .. L1_SEL = 1
2963     // .. ==> 0XF8000780[2:2] = 0x00000001U
2964     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2965     // .. L2_SEL = 0
2966     // .. ==> 0XF8000780[4:3] = 0x00000000U
2967     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2968     // .. L3_SEL = 0
2969     // .. ==> 0XF8000780[7:5] = 0x00000000U
2970     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2971     // .. Speed = 0
2972     // .. ==> 0XF8000780[8:8] = 0x00000000U
2973     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2974     // .. IO_Type = 1
2975     // .. ==> 0XF8000780[11:9] = 0x00000001U
2976     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2977     // .. PULLUP = 0
2978     // .. ==> 0XF8000780[12:12] = 0x00000000U
2979     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2980     // .. DisableRcvr = 0
2981     // .. ==> 0XF8000780[13:13] = 0x00000000U
2982     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2983     // ..
2984     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2985     // .. TRI_ENABLE = 0
2986     // .. ==> 0XF8000784[0:0] = 0x00000000U
2987     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2988     // .. L0_SEL = 0
2989     // .. ==> 0XF8000784[1:1] = 0x00000000U
2990     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2991     // .. L1_SEL = 1
2992     // .. ==> 0XF8000784[2:2] = 0x00000001U
2993     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2994     // .. L2_SEL = 0
2995     // .. ==> 0XF8000784[4:3] = 0x00000000U
2996     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2997     // .. L3_SEL = 0
2998     // .. ==> 0XF8000784[7:5] = 0x00000000U
2999     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3000     // .. Speed = 0
3001     // .. ==> 0XF8000784[8:8] = 0x00000000U
3002     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3003     // .. IO_Type = 1
3004     // .. ==> 0XF8000784[11:9] = 0x00000001U
3005     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3006     // .. PULLUP = 0
3007     // .. ==> 0XF8000784[12:12] = 0x00000000U
3008     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3009     // .. DisableRcvr = 0
3010     // .. ==> 0XF8000784[13:13] = 0x00000000U
3011     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3012     // ..
3013     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
3014     // .. TRI_ENABLE = 0
3015     // .. ==> 0XF8000788[0:0] = 0x00000000U
3016     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3017     // .. L0_SEL = 0
3018     // .. ==> 0XF8000788[1:1] = 0x00000000U
3019     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3020     // .. L1_SEL = 1
3021     // .. ==> 0XF8000788[2:2] = 0x00000001U
3022     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3023     // .. L2_SEL = 0
3024     // .. ==> 0XF8000788[4:3] = 0x00000000U
3025     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3026     // .. L3_SEL = 0
3027     // .. ==> 0XF8000788[7:5] = 0x00000000U
3028     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3029     // .. Speed = 0
3030     // .. ==> 0XF8000788[8:8] = 0x00000000U
3031     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3032     // .. IO_Type = 1
3033     // .. ==> 0XF8000788[11:9] = 0x00000001U
3034     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3035     // .. PULLUP = 0
3036     // .. ==> 0XF8000788[12:12] = 0x00000000U
3037     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3038     // .. DisableRcvr = 0
3039     // .. ==> 0XF8000788[13:13] = 0x00000000U
3040     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3041     // ..
3042     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3043     // .. TRI_ENABLE = 0
3044     // .. ==> 0XF800078C[0:0] = 0x00000000U
3045     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3046     // .. L0_SEL = 0
3047     // .. ==> 0XF800078C[1:1] = 0x00000000U
3048     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3049     // .. L1_SEL = 1
3050     // .. ==> 0XF800078C[2:2] = 0x00000001U
3051     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3052     // .. L2_SEL = 0
3053     // .. ==> 0XF800078C[4:3] = 0x00000000U
3054     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3055     // .. L3_SEL = 0
3056     // .. ==> 0XF800078C[7:5] = 0x00000000U
3057     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3058     // .. Speed = 0
3059     // .. ==> 0XF800078C[8:8] = 0x00000000U
3060     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3061     // .. IO_Type = 1
3062     // .. ==> 0XF800078C[11:9] = 0x00000001U
3063     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3064     // .. PULLUP = 0
3065     // .. ==> 0XF800078C[12:12] = 0x00000000U
3066     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3067     // .. DisableRcvr = 0
3068     // .. ==> 0XF800078C[13:13] = 0x00000000U
3069     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3070     // ..
3071     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3072     // .. TRI_ENABLE = 1
3073     // .. ==> 0XF8000790[0:0] = 0x00000001U
3074     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3075     // .. L0_SEL = 0
3076     // .. ==> 0XF8000790[1:1] = 0x00000000U
3077     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3078     // .. L1_SEL = 1
3079     // .. ==> 0XF8000790[2:2] = 0x00000001U
3080     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3081     // .. L2_SEL = 0
3082     // .. ==> 0XF8000790[4:3] = 0x00000000U
3083     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3084     // .. L3_SEL = 0
3085     // .. ==> 0XF8000790[7:5] = 0x00000000U
3086     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3087     // .. Speed = 0
3088     // .. ==> 0XF8000790[8:8] = 0x00000000U
3089     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3090     // .. IO_Type = 1
3091     // .. ==> 0XF8000790[11:9] = 0x00000001U
3092     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3093     // .. PULLUP = 0
3094     // .. ==> 0XF8000790[12:12] = 0x00000000U
3095     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3096     // .. DisableRcvr = 0
3097     // .. ==> 0XF8000790[13:13] = 0x00000000U
3098     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3099     // ..
3100     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3101     // .. TRI_ENABLE = 0
3102     // .. ==> 0XF8000794[0:0] = 0x00000000U
3103     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3104     // .. L0_SEL = 0
3105     // .. ==> 0XF8000794[1:1] = 0x00000000U
3106     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3107     // .. L1_SEL = 1
3108     // .. ==> 0XF8000794[2:2] = 0x00000001U
3109     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3110     // .. L2_SEL = 0
3111     // .. ==> 0XF8000794[4:3] = 0x00000000U
3112     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3113     // .. L3_SEL = 0
3114     // .. ==> 0XF8000794[7:5] = 0x00000000U
3115     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3116     // .. Speed = 0
3117     // .. ==> 0XF8000794[8:8] = 0x00000000U
3118     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3119     // .. IO_Type = 1
3120     // .. ==> 0XF8000794[11:9] = 0x00000001U
3121     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3122     // .. PULLUP = 0
3123     // .. ==> 0XF8000794[12:12] = 0x00000000U
3124     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3125     // .. DisableRcvr = 0
3126     // .. ==> 0XF8000794[13:13] = 0x00000000U
3127     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3128     // ..
3129     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3130     // .. TRI_ENABLE = 0
3131     // .. ==> 0XF8000798[0:0] = 0x00000000U
3132     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3133     // .. L0_SEL = 0
3134     // .. ==> 0XF8000798[1:1] = 0x00000000U
3135     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3136     // .. L1_SEL = 1
3137     // .. ==> 0XF8000798[2:2] = 0x00000001U
3138     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3139     // .. L2_SEL = 0
3140     // .. ==> 0XF8000798[4:3] = 0x00000000U
3141     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3142     // .. L3_SEL = 0
3143     // .. ==> 0XF8000798[7:5] = 0x00000000U
3144     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3145     // .. Speed = 0
3146     // .. ==> 0XF8000798[8:8] = 0x00000000U
3147     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3148     // .. IO_Type = 1
3149     // .. ==> 0XF8000798[11:9] = 0x00000001U
3150     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3151     // .. PULLUP = 0
3152     // .. ==> 0XF8000798[12:12] = 0x00000000U
3153     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3154     // .. DisableRcvr = 0
3155     // .. ==> 0XF8000798[13:13] = 0x00000000U
3156     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3157     // ..
3158     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3159     // .. TRI_ENABLE = 0
3160     // .. ==> 0XF800079C[0:0] = 0x00000000U
3161     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3162     // .. L0_SEL = 0
3163     // .. ==> 0XF800079C[1:1] = 0x00000000U
3164     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3165     // .. L1_SEL = 1
3166     // .. ==> 0XF800079C[2:2] = 0x00000001U
3167     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3168     // .. L2_SEL = 0
3169     // .. ==> 0XF800079C[4:3] = 0x00000000U
3170     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3171     // .. L3_SEL = 0
3172     // .. ==> 0XF800079C[7:5] = 0x00000000U
3173     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3174     // .. Speed = 0
3175     // .. ==> 0XF800079C[8:8] = 0x00000000U
3176     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3177     // .. IO_Type = 1
3178     // .. ==> 0XF800079C[11:9] = 0x00000001U
3179     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3180     // .. PULLUP = 0
3181     // .. ==> 0XF800079C[12:12] = 0x00000000U
3182     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3183     // .. DisableRcvr = 0
3184     // .. ==> 0XF800079C[13:13] = 0x00000000U
3185     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3186     // ..
3187     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3188     // .. TRI_ENABLE = 0
3189     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3190     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3191     // .. L0_SEL = 0
3192     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3193     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3194     // .. L1_SEL = 0
3195     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3196     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3197     // .. L2_SEL = 0
3198     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3199     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3200     // .. L3_SEL = 4
3201     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3202     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3203     // .. Speed = 0
3204     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3205     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3206     // .. IO_Type = 1
3207     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3208     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3209     // .. PULLUP = 0
3210     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3211     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3212     // .. DisableRcvr = 0
3213     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3214     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3215     // ..
3216     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3217     // .. TRI_ENABLE = 0
3218     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3219     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3220     // .. L0_SEL = 0
3221     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3222     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3223     // .. L1_SEL = 0
3224     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3225     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3226     // .. L2_SEL = 0
3227     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3228     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3229     // .. L3_SEL = 4
3230     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3231     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3232     // .. Speed = 0
3233     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3234     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3235     // .. IO_Type = 1
3236     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3237     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3238     // .. PULLUP = 0
3239     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3240     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3241     // .. DisableRcvr = 0
3242     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3243     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3244     // ..
3245     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3246     // .. TRI_ENABLE = 0
3247     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3248     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3249     // .. L0_SEL = 0
3250     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3251     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3252     // .. L1_SEL = 0
3253     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3254     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3255     // .. L2_SEL = 0
3256     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3257     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3258     // .. L3_SEL = 4
3259     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3260     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3261     // .. Speed = 0
3262     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3263     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3264     // .. IO_Type = 1
3265     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3266     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3267     // .. PULLUP = 0
3268     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3269     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3270     // .. DisableRcvr = 0
3271     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3272     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3273     // ..
3274     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3275     // .. TRI_ENABLE = 0
3276     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3277     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3278     // .. L0_SEL = 0
3279     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3280     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3281     // .. L1_SEL = 0
3282     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3283     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3284     // .. L2_SEL = 0
3285     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3286     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3287     // .. L3_SEL = 4
3288     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3289     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3290     // .. Speed = 0
3291     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3292     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3293     // .. IO_Type = 1
3294     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3295     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3296     // .. PULLUP = 0
3297     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3298     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3299     // .. DisableRcvr = 0
3300     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3301     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3302     // ..
3303     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3304     // .. TRI_ENABLE = 0
3305     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3306     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3307     // .. L0_SEL = 0
3308     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3309     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3310     // .. L1_SEL = 0
3311     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3312     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3313     // .. L2_SEL = 0
3314     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3315     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3316     // .. L3_SEL = 4
3317     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3318     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3319     // .. Speed = 0
3320     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3321     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3322     // .. IO_Type = 1
3323     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3324     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3325     // .. PULLUP = 0
3326     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3327     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3328     // .. DisableRcvr = 0
3329     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3330     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3331     // ..
3332     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3333     // .. TRI_ENABLE = 0
3334     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3335     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3336     // .. L0_SEL = 0
3337     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3338     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3339     // .. L1_SEL = 0
3340     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3341     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3342     // .. L2_SEL = 0
3343     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3344     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3345     // .. L3_SEL = 4
3346     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3347     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3348     // .. Speed = 0
3349     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3350     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3351     // .. IO_Type = 1
3352     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3353     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3354     // .. PULLUP = 0
3355     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3356     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3357     // .. DisableRcvr = 0
3358     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3359     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3360     // ..
3361     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3362     // .. TRI_ENABLE = 1
3363     // .. ==> 0XF80007B8[0:0] = 0x00000001U
3364     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3365     // .. L0_SEL = 0
3366     // .. ==> 0XF80007B8[1:1] = 0x00000000U
3367     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3368     // .. L1_SEL = 0
3369     // .. ==> 0XF80007B8[2:2] = 0x00000000U
3370     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3371     // .. L2_SEL = 0
3372     // .. ==> 0XF80007B8[4:3] = 0x00000000U
3373     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3374     // .. L3_SEL = 1
3375     // .. ==> 0XF80007B8[7:5] = 0x00000001U
3376     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3377     // .. Speed = 0
3378     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3379     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3380     // .. IO_Type = 1
3381     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3382     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3383     // .. PULLUP = 1
3384     // .. ==> 0XF80007B8[12:12] = 0x00000001U
3385     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3386     // .. DisableRcvr = 0
3387     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3388     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3389     // ..
3390     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
3391     // .. TRI_ENABLE = 0
3392     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3393     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3394     // .. L0_SEL = 0
3395     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3396     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3397     // .. L1_SEL = 0
3398     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3399     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3400     // .. L2_SEL = 0
3401     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3402     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3403     // .. L3_SEL = 1
3404     // .. ==> 0XF80007BC[7:5] = 0x00000001U
3405     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3406     // .. Speed = 0
3407     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3408     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3409     // .. IO_Type = 1
3410     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3411     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3412     // .. PULLUP = 1
3413     // .. ==> 0XF80007BC[12:12] = 0x00000001U
3414     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3415     // .. DisableRcvr = 0
3416     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3417     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3418     // ..
3419     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
3420     // .. TRI_ENABLE = 0
3421     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3422     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3423     // .. L0_SEL = 0
3424     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3425     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3426     // .. L1_SEL = 0
3427     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3428     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3429     // .. L2_SEL = 0
3430     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3431     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3432     // .. L3_SEL = 7
3433     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3434     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3435     // .. Speed = 0
3436     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3437     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3438     // .. IO_Type = 1
3439     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3440     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3441     // .. PULLUP = 0
3442     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3443     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3444     // .. DisableRcvr = 0
3445     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3446     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3447     // ..
3448     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3449     // .. TRI_ENABLE = 1
3450     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3451     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3452     // .. L0_SEL = 0
3453     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3454     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3455     // .. L1_SEL = 0
3456     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3457     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3458     // .. L2_SEL = 0
3459     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3460     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3461     // .. L3_SEL = 7
3462     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3463     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3464     // .. Speed = 0
3465     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3466     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3467     // .. IO_Type = 1
3468     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3469     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3470     // .. PULLUP = 0
3471     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3472     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3473     // .. DisableRcvr = 0
3474     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3475     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3476     // ..
3477     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3478     // .. TRI_ENABLE = 0
3479     // .. ==> 0XF80007C8[0:0] = 0x00000000U
3480     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3481     // .. L0_SEL = 0
3482     // .. ==> 0XF80007C8[1:1] = 0x00000000U
3483     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3484     // .. L1_SEL = 0
3485     // .. ==> 0XF80007C8[2:2] = 0x00000000U
3486     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3487     // .. L2_SEL = 0
3488     // .. ==> 0XF80007C8[4:3] = 0x00000000U
3489     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3490     // .. L3_SEL = 2
3491     // .. ==> 0XF80007C8[7:5] = 0x00000002U
3492     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3493     // .. Speed = 0
3494     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3495     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3496     // .. IO_Type = 1
3497     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3498     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3499     // .. PULLUP = 1
3500     // .. ==> 0XF80007C8[12:12] = 0x00000001U
3501     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3502     // .. DisableRcvr = 0
3503     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3504     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3505     // ..
3506     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3507     // .. TRI_ENABLE = 0
3508     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3509     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3510     // .. L0_SEL = 0
3511     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3512     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3513     // .. L1_SEL = 0
3514     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3515     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3516     // .. L2_SEL = 0
3517     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3518     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3519     // .. L3_SEL = 2
3520     // .. ==> 0XF80007CC[7:5] = 0x00000002U
3521     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3522     // .. Speed = 0
3523     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3524     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3525     // .. IO_Type = 1
3526     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3527     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3528     // .. PULLUP = 1
3529     // .. ==> 0XF80007CC[12:12] = 0x00000001U
3530     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3531     // .. DisableRcvr = 0
3532     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3533     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3534     // ..
3535     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3536     // .. TRI_ENABLE = 0
3537     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3538     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3539     // .. L0_SEL = 0
3540     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3541     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3542     // .. L1_SEL = 0
3543     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3544     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3545     // .. L2_SEL = 0
3546     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3547     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3548     // .. L3_SEL = 4
3549     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3550     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3551     // .. Speed = 0
3552     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3553     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3554     // .. IO_Type = 1
3555     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3556     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3557     // .. PULLUP = 0
3558     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3559     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3560     // .. DisableRcvr = 0
3561     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3562     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3563     // ..
3564     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3565     // .. TRI_ENABLE = 0
3566     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3567     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3568     // .. L0_SEL = 0
3569     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3570     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3571     // .. L1_SEL = 0
3572     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3573     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3574     // .. L2_SEL = 0
3575     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3576     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3577     // .. L3_SEL = 4
3578     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3579     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3580     // .. Speed = 0
3581     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3582     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3583     // .. IO_Type = 1
3584     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3585     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3586     // .. PULLUP = 0
3587     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3588     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3589     // .. DisableRcvr = 0
3590     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3591     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3592     // ..
3593     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3594     // .. SDIO0_WP_SEL = 15
3595     // .. ==> 0XF8000830[5:0] = 0x0000000FU
3596     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
3597     // .. SDIO0_CD_SEL = 0
3598     // .. ==> 0XF8000830[21:16] = 0x00000000U
3599     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
3600     // ..
3601     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
3602     // .. FINISH: MIO PROGRAMMING
3603     // .. START: LOCK IT BACK
3604     // .. LOCK_KEY = 0X767B
3605     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3606     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3607     // ..
3608     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3609     // .. FINISH: LOCK IT BACK
3610     // FINISH: top
3611     //
3612     EMIT_EXIT(),
3613
3614     //
3615 };
3616
3617 unsigned long ps7_peripherals_init_data_3_0[] = {
3618     // START: top
3619     // .. START: SLCR SETTINGS
3620     // .. UNLOCK_KEY = 0XDF0D
3621     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3622     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3623     // ..
3624     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3625     // .. FINISH: SLCR SETTINGS
3626     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3627     // .. IBUF_DISABLE_MODE = 0x1
3628     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3629     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3630     // .. TERM_DISABLE_MODE = 0x1
3631     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3632     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3633     // ..
3634     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3635     // .. IBUF_DISABLE_MODE = 0x1
3636     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3637     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3638     // .. TERM_DISABLE_MODE = 0x1
3639     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3640     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3641     // ..
3642     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3643     // .. IBUF_DISABLE_MODE = 0x1
3644     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3645     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3646     // .. TERM_DISABLE_MODE = 0x1
3647     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3648     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3649     // ..
3650     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3651     // .. IBUF_DISABLE_MODE = 0x1
3652     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3653     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3654     // .. TERM_DISABLE_MODE = 0x1
3655     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3656     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3657     // ..
3658     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3659     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3660     // .. START: LOCK IT BACK
3661     // .. LOCK_KEY = 0X767B
3662     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3663     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3664     // ..
3665     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3666     // .. FINISH: LOCK IT BACK
3667     // .. START: SRAM/NOR SET OPMODE
3668     // .. FINISH: SRAM/NOR SET OPMODE
3669     // .. START: QSPI REGISTERS
3670     // .. Holdb_dr = 1
3671     // .. ==> 0XE000D000[19:19] = 0x00000001U
3672     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3673     // ..
3674     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3675     // .. FINISH: QSPI REGISTERS
3676     // .. START: PL POWER ON RESET REGISTERS
3677     // .. PCFG_POR_CNT_4K = 0
3678     // .. ==> 0XF8007000[29:29] = 0x00000000U
3679     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3680     // ..
3681     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3682     // .. FINISH: PL POWER ON RESET REGISTERS
3683     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3684     // .. .. START: NAND SET CYCLE
3685     // .. .. FINISH: NAND SET CYCLE
3686     // .. .. START: OPMODE
3687     // .. .. FINISH: OPMODE
3688     // .. .. START: DIRECT COMMAND
3689     // .. .. FINISH: DIRECT COMMAND
3690     // .. .. START: SRAM/NOR CS0 SET CYCLE
3691     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3692     // .. .. START: DIRECT COMMAND
3693     // .. .. FINISH: DIRECT COMMAND
3694     // .. .. START: NOR CS0 BASE ADDRESS
3695     // .. .. FINISH: NOR CS0 BASE ADDRESS
3696     // .. .. START: SRAM/NOR CS1 SET CYCLE
3697     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3698     // .. .. START: DIRECT COMMAND
3699     // .. .. FINISH: DIRECT COMMAND
3700     // .. .. START: NOR CS1 BASE ADDRESS
3701     // .. .. FINISH: NOR CS1 BASE ADDRESS
3702     // .. .. START: USB RESET
3703     // .. .. .. START: USB0 RESET
3704     // .. .. .. .. START: DIR MODE BANK 0
3705     // .. .. .. .. DIRECTION_0 = 0x80
3706     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3707     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3708     // .. .. .. ..
3709     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3710     // .. .. .. .. FINISH: DIR MODE BANK 0
3711     // .. .. .. .. START: DIR MODE BANK 1
3712     // .. .. .. .. FINISH: DIR MODE BANK 1
3713     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3714     // .. .. .. .. MASK_0_LSW = 0xff7f
3715     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3716     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3717     // .. .. .. .. DATA_0_LSW = 0x80
3718     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3719     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3720     // .. .. .. ..
3721     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3722     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3723     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3724     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3725     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3726     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3727     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3728     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3729     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3730     // .. .. .. .. OP_ENABLE_0 = 0x80
3731     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3732     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3733     // .. .. .. ..
3734     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3735     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3736     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3737     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3738     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3739     // .. .. .. .. MASK_0_LSW = 0xff7f
3740     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3741     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3742     // .. .. .. .. DATA_0_LSW = 0x0
3743     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3744     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3745     // .. .. .. ..
3746     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3747     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3748     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3749     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3750     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3751     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3752     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3753     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3754     // .. .. .. .. START: ADD 1 MS DELAY
3755     // .. .. .. ..
3756     EMIT_MASKDELAY(0XF8F00200, 1),
3757     // .. .. .. .. FINISH: ADD 1 MS DELAY
3758     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3759     // .. .. .. .. MASK_0_LSW = 0xff7f
3760     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3761     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3762     // .. .. .. .. DATA_0_LSW = 0x80
3763     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3764     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3765     // .. .. .. ..
3766     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3767     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3768     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3769     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3770     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3771     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3772     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3773     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3774     // .. .. .. FINISH: USB0 RESET
3775     // .. .. .. START: USB1 RESET
3776     // .. .. .. .. START: DIR MODE BANK 0
3777     // .. .. .. .. FINISH: DIR MODE BANK 0
3778     // .. .. .. .. START: DIR MODE BANK 1
3779     // .. .. .. .. FINISH: DIR MODE BANK 1
3780     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3781     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3782     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3783     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3784     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3785     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3786     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3787     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3788     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3789     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3790     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3791     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3792     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3793     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3794     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3795     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3796     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3797     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3798     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3799     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3800     // .. .. .. .. START: ADD 1 MS DELAY
3801     // .. .. .. ..
3802     EMIT_MASKDELAY(0XF8F00200, 1),
3803     // .. .. .. .. FINISH: ADD 1 MS DELAY
3804     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3805     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3806     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3807     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3808     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3809     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3810     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3811     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3812     // .. .. .. FINISH: USB1 RESET
3813     // .. .. FINISH: USB RESET
3814     // .. .. START: ENET RESET
3815     // .. .. .. START: ENET0 RESET
3816     // .. .. .. .. START: DIR MODE BANK 0
3817     // .. .. .. .. DIRECTION_0 = 0x800
3818     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
3819     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
3820     // .. .. .. ..
3821     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
3822     // .. .. .. .. FINISH: DIR MODE BANK 0
3823     // .. .. .. .. START: DIR MODE BANK 1
3824     // .. .. .. .. FINISH: DIR MODE BANK 1
3825     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3826     // .. .. .. .. MASK_0_LSW = 0xf7ff
3827     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3828     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3829     // .. .. .. .. DATA_0_LSW = 0x800
3830     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3831     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3832     // .. .. .. ..
3833     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3834     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3835     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3836     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3837     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3838     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3839     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3840     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3841     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3842     // .. .. .. .. OP_ENABLE_0 = 0x800
3843     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
3844     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
3845     // .. .. .. ..
3846     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
3847     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3848     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3849     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3850     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3851     // .. .. .. .. MASK_0_LSW = 0xf7ff
3852     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3853     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3854     // .. .. .. .. DATA_0_LSW = 0x0
3855     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3856     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3857     // .. .. .. ..
3858     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
3859     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3860     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3861     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3862     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3863     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3864     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3865     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3866     // .. .. .. .. START: ADD 1 MS DELAY
3867     // .. .. .. ..
3868     EMIT_MASKDELAY(0XF8F00200, 1),
3869     // .. .. .. .. FINISH: ADD 1 MS DELAY
3870     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3871     // .. .. .. .. MASK_0_LSW = 0xf7ff
3872     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3873     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3874     // .. .. .. .. DATA_0_LSW = 0x800
3875     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3876     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3877     // .. .. .. ..
3878     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3879     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3880     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3881     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3882     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3883     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3884     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3885     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3886     // .. .. .. FINISH: ENET0 RESET
3887     // .. .. .. START: ENET1 RESET
3888     // .. .. .. .. START: DIR MODE BANK 0
3889     // .. .. .. .. FINISH: DIR MODE BANK 0
3890     // .. .. .. .. START: DIR MODE BANK 1
3891     // .. .. .. .. FINISH: DIR MODE BANK 1
3892     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3893     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3894     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3895     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3896     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3897     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3898     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3899     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3900     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3901     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3902     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3903     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3904     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3905     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3906     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3907     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3908     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3909     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3910     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3911     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3912     // .. .. .. .. START: ADD 1 MS DELAY
3913     // .. .. .. ..
3914     EMIT_MASKDELAY(0XF8F00200, 1),
3915     // .. .. .. .. FINISH: ADD 1 MS DELAY
3916     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3917     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3918     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3919     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3920     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3921     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3922     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3923     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3924     // .. .. .. FINISH: ENET1 RESET
3925     // .. .. FINISH: ENET RESET
3926     // .. .. START: I2C RESET
3927     // .. .. .. START: I2C0 RESET
3928     // .. .. .. .. START: DIR MODE GPIO BANK0
3929     // .. .. .. .. DIRECTION_0 = 0x2000
3930     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
3931     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
3932     // .. .. .. ..
3933     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
3934     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3935     // .. .. .. .. START: DIR MODE GPIO BANK1
3936     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3937     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3938     // .. .. .. .. MASK_0_LSW = 0xdfff
3939     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3940     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
3941     // .. .. .. .. DATA_0_LSW = 0x2000
3942     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
3943     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
3944     // .. .. .. ..
3945     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
3946     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3947     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3948     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3949     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3950     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3951     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3952     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3953     // .. .. .. .. START: OUTPUT ENABLE
3954     // .. .. .. .. OP_ENABLE_0 = 0x2000
3955     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
3956     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
3957     // .. .. .. ..
3958     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
3959     // .. .. .. .. FINISH: OUTPUT ENABLE
3960     // .. .. .. .. START: OUTPUT ENABLE
3961     // .. .. .. .. FINISH: OUTPUT ENABLE
3962     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3963     // .. .. .. .. MASK_0_LSW = 0xdfff
3964     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3965     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
3966     // .. .. .. .. DATA_0_LSW = 0x0
3967     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3968     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3969     // .. .. .. ..
3970     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
3971     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3972     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3973     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3974     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3975     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3976     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3977     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3978     // .. .. .. .. START: ADD 1 MS DELAY
3979     // .. .. .. ..
3980     EMIT_MASKDELAY(0XF8F00200, 1),
3981     // .. .. .. .. FINISH: ADD 1 MS DELAY
3982     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3983     // .. .. .. .. MASK_0_LSW = 0xdfff
3984     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3985     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
3986     // .. .. .. .. DATA_0_LSW = 0x2000
3987     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
3988     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
3989     // .. .. .. ..
3990     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
3991     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3992     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3993     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3994     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3995     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3996     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3997     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3998     // .. .. .. FINISH: I2C0 RESET
3999     // .. .. .. START: I2C1 RESET
4000     // .. .. .. .. START: DIR MODE GPIO BANK0
4001     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4002     // .. .. .. .. START: DIR MODE GPIO BANK1
4003     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4004     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4005     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4006     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4007     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4008     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4009     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4010     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4011     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4012     // .. .. .. .. START: OUTPUT ENABLE
4013     // .. .. .. .. FINISH: OUTPUT ENABLE
4014     // .. .. .. .. START: OUTPUT ENABLE
4015     // .. .. .. .. FINISH: OUTPUT ENABLE
4016     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4017     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4018     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4019     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4020     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4021     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4022     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4023     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4024     // .. .. .. .. START: ADD 1 MS DELAY
4025     // .. .. .. ..
4026     EMIT_MASKDELAY(0XF8F00200, 1),
4027     // .. .. .. .. FINISH: ADD 1 MS DELAY
4028     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4029     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4030     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4031     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4032     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4033     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4034     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4035     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4036     // .. .. .. FINISH: I2C1 RESET
4037     // .. .. FINISH: I2C RESET
4038     // .. .. START: NOR CHIP SELECT
4039     // .. .. .. START: DIR MODE BANK 0
4040     // .. .. .. FINISH: DIR MODE BANK 0
4041     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4042     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4043     // .. .. .. START: OUTPUT ENABLE BANK 0
4044     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4045     // .. .. FINISH: NOR CHIP SELECT
4046     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4047     // FINISH: top
4048     //
4049     EMIT_EXIT(),
4050
4051     //
4052 };
4053
4054 unsigned long ps7_post_config_3_0[] = {
4055     // START: top
4056     // .. START: SLCR SETTINGS
4057     // .. UNLOCK_KEY = 0XDF0D
4058     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4059     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4060     // ..
4061     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4062     // .. FINISH: SLCR SETTINGS
4063     // .. START: ENABLING LEVEL SHIFTER
4064     // .. USER_LVL_INP_EN_0 = 1
4065     // .. ==> 0XF8000900[3:3] = 0x00000001U
4066     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4067     // .. USER_LVL_OUT_EN_0 = 1
4068     // .. ==> 0XF8000900[2:2] = 0x00000001U
4069     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4070     // .. USER_LVL_INP_EN_1 = 1
4071     // .. ==> 0XF8000900[1:1] = 0x00000001U
4072     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4073     // .. USER_LVL_OUT_EN_1 = 1
4074     // .. ==> 0XF8000900[0:0] = 0x00000001U
4075     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4076     // ..
4077     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4078     // .. FINISH: ENABLING LEVEL SHIFTER
4079     // .. START: FPGA RESETS TO 0
4080     // .. reserved_3 = 0
4081     // .. ==> 0XF8000240[31:25] = 0x00000000U
4082     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4083     // .. reserved_FPGA_ACP_RST = 0
4084     // .. ==> 0XF8000240[24:24] = 0x00000000U
4085     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4086     // .. reserved_FPGA_AXDS3_RST = 0
4087     // .. ==> 0XF8000240[23:23] = 0x00000000U
4088     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4089     // .. reserved_FPGA_AXDS2_RST = 0
4090     // .. ==> 0XF8000240[22:22] = 0x00000000U
4091     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4092     // .. reserved_FPGA_AXDS1_RST = 0
4093     // .. ==> 0XF8000240[21:21] = 0x00000000U
4094     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4095     // .. reserved_FPGA_AXDS0_RST = 0
4096     // .. ==> 0XF8000240[20:20] = 0x00000000U
4097     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4098     // .. reserved_2 = 0
4099     // .. ==> 0XF8000240[19:18] = 0x00000000U
4100     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4101     // .. reserved_FSSW1_FPGA_RST = 0
4102     // .. ==> 0XF8000240[17:17] = 0x00000000U
4103     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4104     // .. reserved_FSSW0_FPGA_RST = 0
4105     // .. ==> 0XF8000240[16:16] = 0x00000000U
4106     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4107     // .. reserved_1 = 0
4108     // .. ==> 0XF8000240[15:14] = 0x00000000U
4109     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4110     // .. reserved_FPGA_FMSW1_RST = 0
4111     // .. ==> 0XF8000240[13:13] = 0x00000000U
4112     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4113     // .. reserved_FPGA_FMSW0_RST = 0
4114     // .. ==> 0XF8000240[12:12] = 0x00000000U
4115     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4116     // .. reserved_FPGA_DMA3_RST = 0
4117     // .. ==> 0XF8000240[11:11] = 0x00000000U
4118     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4119     // .. reserved_FPGA_DMA2_RST = 0
4120     // .. ==> 0XF8000240[10:10] = 0x00000000U
4121     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4122     // .. reserved_FPGA_DMA1_RST = 0
4123     // .. ==> 0XF8000240[9:9] = 0x00000000U
4124     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4125     // .. reserved_FPGA_DMA0_RST = 0
4126     // .. ==> 0XF8000240[8:8] = 0x00000000U
4127     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4128     // .. reserved = 0
4129     // .. ==> 0XF8000240[7:4] = 0x00000000U
4130     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4131     // .. FPGA3_OUT_RST = 0
4132     // .. ==> 0XF8000240[3:3] = 0x00000000U
4133     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4134     // .. FPGA2_OUT_RST = 0
4135     // .. ==> 0XF8000240[2:2] = 0x00000000U
4136     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4137     // .. FPGA1_OUT_RST = 0
4138     // .. ==> 0XF8000240[1:1] = 0x00000000U
4139     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4140     // .. FPGA0_OUT_RST = 0
4141     // .. ==> 0XF8000240[0:0] = 0x00000000U
4142     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4143     // ..
4144     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4145     // .. FINISH: FPGA RESETS TO 0
4146     // .. START: AFI REGISTERS
4147     // .. .. START: AFI0 REGISTERS
4148     // .. .. FINISH: AFI0 REGISTERS
4149     // .. .. START: AFI1 REGISTERS
4150     // .. .. FINISH: AFI1 REGISTERS
4151     // .. .. START: AFI2 REGISTERS
4152     // .. .. FINISH: AFI2 REGISTERS
4153     // .. .. START: AFI3 REGISTERS
4154     // .. .. FINISH: AFI3 REGISTERS
4155     // .. FINISH: AFI REGISTERS
4156     // .. START: LOCK IT BACK
4157     // .. LOCK_KEY = 0X767B
4158     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4159     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4160     // ..
4161     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4162     // .. FINISH: LOCK IT BACK
4163     // FINISH: top
4164     //
4165     EMIT_EXIT(),
4166
4167     //
4168 };
4169
4170
4171 unsigned long ps7_pll_init_data_2_0[] = {
4172     // START: top
4173     // .. START: SLCR SETTINGS
4174     // .. UNLOCK_KEY = 0XDF0D
4175     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4176     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4177     // ..
4178     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4179     // .. FINISH: SLCR SETTINGS
4180     // .. START: PLL SLCR REGISTERS
4181     // .. .. START: ARM PLL INIT
4182     // .. .. PLL_RES = 0x2
4183     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4184     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4185     // .. .. PLL_CP = 0x2
4186     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4187     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4188     // .. .. LOCK_CNT = 0xfa
4189     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4190     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4191     // .. ..
4192     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4193     // .. .. .. START: UPDATE FB_DIV
4194     // .. .. .. PLL_FDIV = 0x28
4195     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4196     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4197     // .. .. ..
4198     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4199     // .. .. .. FINISH: UPDATE FB_DIV
4200     // .. .. .. START: BY PASS PLL
4201     // .. .. .. PLL_BYPASS_FORCE = 1
4202     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4203     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4204     // .. .. ..
4205     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4206     // .. .. .. FINISH: BY PASS PLL
4207     // .. .. .. START: ASSERT RESET
4208     // .. .. .. PLL_RESET = 1
4209     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4210     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4211     // .. .. ..
4212     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4213     // .. .. .. FINISH: ASSERT RESET
4214     // .. .. .. START: DEASSERT RESET
4215     // .. .. .. PLL_RESET = 0
4216     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4217     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4218     // .. .. ..
4219     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4220     // .. .. .. FINISH: DEASSERT RESET
4221     // .. .. .. START: CHECK PLL STATUS
4222     // .. .. .. ARM_PLL_LOCK = 1
4223     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4224     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4225     // .. .. ..
4226     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4227     // .. .. .. FINISH: CHECK PLL STATUS
4228     // .. .. .. START: REMOVE PLL BY PASS
4229     // .. .. .. PLL_BYPASS_FORCE = 0
4230     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4231     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4232     // .. .. ..
4233     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4234     // .. .. .. FINISH: REMOVE PLL BY PASS
4235     // .. .. .. SRCSEL = 0x0
4236     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4237     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4238     // .. .. .. DIVISOR = 0x2
4239     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4240     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4241     // .. .. .. CPU_6OR4XCLKACT = 0x1
4242     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4243     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4244     // .. .. .. CPU_3OR2XCLKACT = 0x1
4245     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4246     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4247     // .. .. .. CPU_2XCLKACT = 0x1
4248     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4249     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4250     // .. .. .. CPU_1XCLKACT = 0x1
4251     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4252     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4253     // .. .. .. CPU_PERI_CLKACT = 0x1
4254     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4255     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4256     // .. .. ..
4257     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4258     // .. .. FINISH: ARM PLL INIT
4259     // .. .. START: DDR PLL INIT
4260     // .. .. PLL_RES = 0x2
4261     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4262     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4263     // .. .. PLL_CP = 0x2
4264     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4265     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4266     // .. .. LOCK_CNT = 0x12c
4267     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4268     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4269     // .. ..
4270     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4271     // .. .. .. START: UPDATE FB_DIV
4272     // .. .. .. PLL_FDIV = 0x20
4273     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4274     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4275     // .. .. ..
4276     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4277     // .. .. .. FINISH: UPDATE FB_DIV
4278     // .. .. .. START: BY PASS PLL
4279     // .. .. .. PLL_BYPASS_FORCE = 1
4280     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4281     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4282     // .. .. ..
4283     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4284     // .. .. .. FINISH: BY PASS PLL
4285     // .. .. .. START: ASSERT RESET
4286     // .. .. .. PLL_RESET = 1
4287     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4288     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4289     // .. .. ..
4290     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4291     // .. .. .. FINISH: ASSERT RESET
4292     // .. .. .. START: DEASSERT RESET
4293     // .. .. .. PLL_RESET = 0
4294     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4295     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4296     // .. .. ..
4297     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4298     // .. .. .. FINISH: DEASSERT RESET
4299     // .. .. .. START: CHECK PLL STATUS
4300     // .. .. .. DDR_PLL_LOCK = 1
4301     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4302     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4303     // .. .. ..
4304     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4305     // .. .. .. FINISH: CHECK PLL STATUS
4306     // .. .. .. START: REMOVE PLL BY PASS
4307     // .. .. .. PLL_BYPASS_FORCE = 0
4308     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4309     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4310     // .. .. ..
4311     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4312     // .. .. .. FINISH: REMOVE PLL BY PASS
4313     // .. .. .. DDR_3XCLKACT = 0x1
4314     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4315     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4316     // .. .. .. DDR_2XCLKACT = 0x1
4317     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4318     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4319     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4320     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4321     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4322     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4323     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4324     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4325     // .. .. ..
4326     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4327     // .. .. FINISH: DDR PLL INIT
4328     // .. .. START: IO PLL INIT
4329     // .. .. PLL_RES = 0xc
4330     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4331     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4332     // .. .. PLL_CP = 0x2
4333     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4334     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4335     // .. .. LOCK_CNT = 0x145
4336     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4337     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4338     // .. ..
4339     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4340     // .. .. .. START: UPDATE FB_DIV
4341     // .. .. .. PLL_FDIV = 0x1e
4342     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4343     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4344     // .. .. ..
4345     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4346     // .. .. .. FINISH: UPDATE FB_DIV
4347     // .. .. .. START: BY PASS PLL
4348     // .. .. .. PLL_BYPASS_FORCE = 1
4349     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4350     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4351     // .. .. ..
4352     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4353     // .. .. .. FINISH: BY PASS PLL
4354     // .. .. .. START: ASSERT RESET
4355     // .. .. .. PLL_RESET = 1
4356     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4357     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4358     // .. .. ..
4359     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4360     // .. .. .. FINISH: ASSERT RESET
4361     // .. .. .. START: DEASSERT RESET
4362     // .. .. .. PLL_RESET = 0
4363     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4364     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4365     // .. .. ..
4366     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4367     // .. .. .. FINISH: DEASSERT RESET
4368     // .. .. .. START: CHECK PLL STATUS
4369     // .. .. .. IO_PLL_LOCK = 1
4370     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4371     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4372     // .. .. ..
4373     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4374     // .. .. .. FINISH: CHECK PLL STATUS
4375     // .. .. .. START: REMOVE PLL BY PASS
4376     // .. .. .. PLL_BYPASS_FORCE = 0
4377     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4378     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4379     // .. .. ..
4380     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4381     // .. .. .. FINISH: REMOVE PLL BY PASS
4382     // .. .. FINISH: IO PLL INIT
4383     // .. FINISH: PLL SLCR REGISTERS
4384     // .. START: LOCK IT BACK
4385     // .. LOCK_KEY = 0X767B
4386     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4387     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4388     // ..
4389     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4390     // .. FINISH: LOCK IT BACK
4391     // FINISH: top
4392     //
4393     EMIT_EXIT(),
4394
4395     //
4396 };
4397
4398 unsigned long ps7_clock_init_data_2_0[] = {
4399     // START: top
4400     // .. START: SLCR SETTINGS
4401     // .. UNLOCK_KEY = 0XDF0D
4402     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4403     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4404     // ..
4405     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4406     // .. FINISH: SLCR SETTINGS
4407     // .. START: CLOCK CONTROL SLCR REGISTERS
4408     // .. CLKACT = 0x1
4409     // .. ==> 0XF8000128[0:0] = 0x00000001U
4410     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4411     // .. DIVISOR0 = 0x23
4412     // .. ==> 0XF8000128[13:8] = 0x00000023U
4413     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4414     // .. DIVISOR1 = 0x3
4415     // .. ==> 0XF8000128[25:20] = 0x00000003U
4416     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4417     // ..
4418     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4419     // .. CLKACT = 0x1
4420     // .. ==> 0XF8000138[0:0] = 0x00000001U
4421     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4422     // .. SRCSEL = 0x0
4423     // .. ==> 0XF8000138[4:4] = 0x00000000U
4424     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4425     // ..
4426     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4427     // .. CLKACT = 0x1
4428     // .. ==> 0XF8000140[0:0] = 0x00000001U
4429     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4430     // .. SRCSEL = 0x0
4431     // .. ==> 0XF8000140[6:4] = 0x00000000U
4432     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4433     // .. DIVISOR = 0x8
4434     // .. ==> 0XF8000140[13:8] = 0x00000008U
4435     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4436     // .. DIVISOR1 = 0x5
4437     // .. ==> 0XF8000140[25:20] = 0x00000005U
4438     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
4439     // ..
4440     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4441     // .. CLKACT = 0x1
4442     // .. ==> 0XF800014C[0:0] = 0x00000001U
4443     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4444     // .. SRCSEL = 0x0
4445     // .. ==> 0XF800014C[5:4] = 0x00000000U
4446     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4447     // .. DIVISOR = 0x5
4448     // .. ==> 0XF800014C[13:8] = 0x00000005U
4449     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4450     // ..
4451     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4452     // .. CLKACT0 = 0x1
4453     // .. ==> 0XF8000150[0:0] = 0x00000001U
4454     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4455     // .. CLKACT1 = 0x0
4456     // .. ==> 0XF8000150[1:1] = 0x00000000U
4457     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4458     // .. SRCSEL = 0x0
4459     // .. ==> 0XF8000150[5:4] = 0x00000000U
4460     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4461     // .. DIVISOR = 0x14
4462     // .. ==> 0XF8000150[13:8] = 0x00000014U
4463     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4464     // ..
4465     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4466     // .. CLKACT0 = 0x0
4467     // .. ==> 0XF8000154[0:0] = 0x00000000U
4468     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4469     // .. CLKACT1 = 0x1
4470     // .. ==> 0XF8000154[1:1] = 0x00000001U
4471     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4472     // .. SRCSEL = 0x0
4473     // .. ==> 0XF8000154[5:4] = 0x00000000U
4474     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4475     // .. DIVISOR = 0x14
4476     // .. ==> 0XF8000154[13:8] = 0x00000014U
4477     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4478     // ..
4479     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4480     // .. CLKACT0 = 0x1
4481     // .. ==> 0XF800015C[0:0] = 0x00000001U
4482     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4483     // .. CLKACT1 = 0x0
4484     // .. ==> 0XF800015C[1:1] = 0x00000000U
4485     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4486     // .. SRCSEL = 0x0
4487     // .. ==> 0XF800015C[5:4] = 0x00000000U
4488     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4489     // .. DIVISOR0 = 0xe
4490     // .. ==> 0XF800015C[13:8] = 0x0000000EU
4491     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
4492     // .. DIVISOR1 = 0x3
4493     // .. ==> 0XF800015C[25:20] = 0x00000003U
4494     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4495     // ..
4496     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
4497     // .. CAN0_MUX = 0x0
4498     // .. ==> 0XF8000160[5:0] = 0x00000000U
4499     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
4500     // .. CAN0_REF_SEL = 0x0
4501     // .. ==> 0XF8000160[6:6] = 0x00000000U
4502     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4503     // .. CAN1_MUX = 0x0
4504     // .. ==> 0XF8000160[21:16] = 0x00000000U
4505     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
4506     // .. CAN1_REF_SEL = 0x0
4507     // .. ==> 0XF8000160[22:22] = 0x00000000U
4508     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4509     // ..
4510     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
4511     // .. CLKACT = 0x1
4512     // .. ==> 0XF8000168[0:0] = 0x00000001U
4513     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4514     // .. SRCSEL = 0x0
4515     // .. ==> 0XF8000168[5:4] = 0x00000000U
4516     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4517     // .. DIVISOR = 0x5
4518     // .. ==> 0XF8000168[13:8] = 0x00000005U
4519     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4520     // ..
4521     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4522     // .. SRCSEL = 0x0
4523     // .. ==> 0XF8000170[5:4] = 0x00000000U
4524     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4525     // .. DIVISOR0 = 0x14
4526     // .. ==> 0XF8000170[13:8] = 0x00000014U
4527     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4528     // .. DIVISOR1 = 0x1
4529     // .. ==> 0XF8000170[25:20] = 0x00000001U
4530     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4531     // ..
4532     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
4533     // .. SRCSEL = 0x0
4534     // .. ==> 0XF8000180[5:4] = 0x00000000U
4535     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4536     // .. DIVISOR0 = 0x14
4537     // .. ==> 0XF8000180[13:8] = 0x00000014U
4538     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4539     // .. DIVISOR1 = 0x1
4540     // .. ==> 0XF8000180[25:20] = 0x00000001U
4541     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4542     // ..
4543     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
4544     // .. SRCSEL = 0x0
4545     // .. ==> 0XF8000190[5:4] = 0x00000000U
4546     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4547     // .. DIVISOR0 = 0x14
4548     // .. ==> 0XF8000190[13:8] = 0x00000014U
4549     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4550     // .. DIVISOR1 = 0x1
4551     // .. ==> 0XF8000190[25:20] = 0x00000001U
4552     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4553     // ..
4554     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
4555     // .. SRCSEL = 0x0
4556     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4557     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4558     // .. DIVISOR0 = 0x14
4559     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4560     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4561     // .. DIVISOR1 = 0x1
4562     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4563     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4564     // ..
4565     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4566     // .. CLK_621_TRUE = 0x1
4567     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4568     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4569     // ..
4570     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4571     // .. DMA_CPU_2XCLKACT = 0x1
4572     // .. ==> 0XF800012C[0:0] = 0x00000001U
4573     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4574     // .. USB0_CPU_1XCLKACT = 0x1
4575     // .. ==> 0XF800012C[2:2] = 0x00000001U
4576     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4577     // .. USB1_CPU_1XCLKACT = 0x1
4578     // .. ==> 0XF800012C[3:3] = 0x00000001U
4579     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4580     // .. GEM0_CPU_1XCLKACT = 0x1
4581     // .. ==> 0XF800012C[6:6] = 0x00000001U
4582     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4583     // .. GEM1_CPU_1XCLKACT = 0x0
4584     // .. ==> 0XF800012C[7:7] = 0x00000000U
4585     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4586     // .. SDI0_CPU_1XCLKACT = 0x1
4587     // .. ==> 0XF800012C[10:10] = 0x00000001U
4588     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4589     // .. SDI1_CPU_1XCLKACT = 0x0
4590     // .. ==> 0XF800012C[11:11] = 0x00000000U
4591     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4592     // .. SPI0_CPU_1XCLKACT = 0x0
4593     // .. ==> 0XF800012C[14:14] = 0x00000000U
4594     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4595     // .. SPI1_CPU_1XCLKACT = 0x0
4596     // .. ==> 0XF800012C[15:15] = 0x00000000U
4597     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4598     // .. CAN0_CPU_1XCLKACT = 0x1
4599     // .. ==> 0XF800012C[16:16] = 0x00000001U
4600     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
4601     // .. CAN1_CPU_1XCLKACT = 0x0
4602     // .. ==> 0XF800012C[17:17] = 0x00000000U
4603     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4604     // .. I2C0_CPU_1XCLKACT = 0x1
4605     // .. ==> 0XF800012C[18:18] = 0x00000001U
4606     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4607     // .. I2C1_CPU_1XCLKACT = 0x1
4608     // .. ==> 0XF800012C[19:19] = 0x00000001U
4609     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4610     // .. UART0_CPU_1XCLKACT = 0x0
4611     // .. ==> 0XF800012C[20:20] = 0x00000000U
4612     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4613     // .. UART1_CPU_1XCLKACT = 0x1
4614     // .. ==> 0XF800012C[21:21] = 0x00000001U
4615     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4616     // .. GPIO_CPU_1XCLKACT = 0x1
4617     // .. ==> 0XF800012C[22:22] = 0x00000001U
4618     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4619     // .. LQSPI_CPU_1XCLKACT = 0x1
4620     // .. ==> 0XF800012C[23:23] = 0x00000001U
4621     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4622     // .. SMC_CPU_1XCLKACT = 0x1
4623     // .. ==> 0XF800012C[24:24] = 0x00000001U
4624     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4625     // ..
4626     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
4627     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4628     // .. START: THIS SHOULD BE BLANK
4629     // .. FINISH: THIS SHOULD BE BLANK
4630     // .. START: LOCK IT BACK
4631     // .. LOCK_KEY = 0X767B
4632     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4633     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4634     // ..
4635     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4636     // .. FINISH: LOCK IT BACK
4637     // FINISH: top
4638     //
4639     EMIT_EXIT(),
4640
4641     //
4642 };
4643
4644 unsigned long ps7_ddr_init_data_2_0[] = {
4645     // START: top
4646     // .. START: DDR INITIALIZATION
4647     // .. .. START: LOCK DDR
4648     // .. .. reg_ddrc_soft_rstb = 0
4649     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4650     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4651     // .. .. reg_ddrc_powerdown_en = 0x0
4652     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4653     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4654     // .. .. reg_ddrc_data_bus_width = 0x0
4655     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4656     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4657     // .. .. reg_ddrc_burst8_refresh = 0x0
4658     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4659     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4660     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4661     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4662     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4663     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4664     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4665     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4666     // .. .. reg_ddrc_dis_act_bypass = 0x0
4667     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4668     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4669     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4670     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4671     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4672     // .. ..
4673     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4674     // .. .. FINISH: LOCK DDR
4675     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4676     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4677     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4678     // .. .. reg_ddrc_active_ranks = 0x1
4679     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4680     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4681     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4682     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4683     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4684     // .. .. reg_ddrc_wr_odt_block = 0x1
4685     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4686     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4687     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4688     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4689     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4690     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4691     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4692     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4693     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4694     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4695     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4696     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4697     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4698     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4699     // .. ..
4700     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4701     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4702     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4703     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4704     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4705     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4706     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4707     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4708     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4709     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4710     // .. ..
4711     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4712     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4713     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4714     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4715     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4716     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4717     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4718     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4719     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4720     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4721     // .. ..
4722     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4723     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4724     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4725     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4726     // .. .. reg_ddrc_w_xact_run_length = 0x8
4727     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4728     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4729     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4730     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4731     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4732     // .. ..
4733     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4734     // .. .. reg_ddrc_t_rc = 0x1b
4735     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4736     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
4737     // .. .. reg_ddrc_t_rfc_min = 0x56
4738     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4739     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
4740     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4741     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4742     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4743     // .. ..
4744     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4745     // .. .. reg_ddrc_wr2pre = 0x12
4746     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4747     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4748     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4749     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4750     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4751     // .. .. reg_ddrc_t_faw = 0x10
4752     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4753     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
4754     // .. .. reg_ddrc_t_ras_max = 0x24
4755     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4756     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4757     // .. .. reg_ddrc_t_ras_min = 0x14
4758     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4759     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
4760     // .. .. reg_ddrc_t_cke = 0x4
4761     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4762     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4763     // .. ..
4764     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4765     // .. .. reg_ddrc_write_latency = 0x5
4766     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4767     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4768     // .. .. reg_ddrc_rd2wr = 0x7
4769     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4770     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4771     // .. .. reg_ddrc_wr2rd = 0xe
4772     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4773     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4774     // .. .. reg_ddrc_t_xp = 0x4
4775     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4776     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4777     // .. .. reg_ddrc_pad_pd = 0x0
4778     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4779     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4780     // .. .. reg_ddrc_rd2pre = 0x4
4781     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4782     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4783     // .. .. reg_ddrc_t_rcd = 0x7
4784     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4785     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4786     // .. ..
4787     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4788     // .. .. reg_ddrc_t_ccd = 0x4
4789     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4790     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4791     // .. .. reg_ddrc_t_rrd = 0x4
4792     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4793     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
4794     // .. .. reg_ddrc_refresh_margin = 0x2
4795     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4796     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4797     // .. .. reg_ddrc_t_rp = 0x7
4798     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4799     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4800     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4801     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4802     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4803     // .. .. reg_ddrc_sdram = 0x1
4804     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4805     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4806     // .. .. reg_ddrc_mobile = 0x0
4807     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4808     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4809     // .. .. reg_ddrc_clock_stop_en = 0x0
4810     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4811     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4812     // .. .. reg_ddrc_read_latency = 0x7
4813     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4814     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4815     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4816     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4817     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4818     // .. .. reg_ddrc_dis_pad_pd = 0x0
4819     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4820     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4821     // .. .. reg_ddrc_loopback = 0x0
4822     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4823     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4824     // .. ..
4825     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4826     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4827     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4828     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4829     // .. .. reg_ddrc_prefer_write = 0x0
4830     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4831     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4832     // .. .. reg_ddrc_max_rank_rd = 0xf
4833     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4834     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4835     // .. .. reg_ddrc_mr_wr = 0x0
4836     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4837     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4838     // .. .. reg_ddrc_mr_addr = 0x0
4839     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4840     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4841     // .. .. reg_ddrc_mr_data = 0x0
4842     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4843     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4844     // .. .. ddrc_reg_mr_wr_busy = 0x0
4845     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4846     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4847     // .. .. reg_ddrc_mr_type = 0x0
4848     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4849     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4850     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4851     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4852     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4853     // .. ..
4854     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4855     // .. .. reg_ddrc_final_wait_x32 = 0x7
4856     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4857     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4858     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4859     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4860     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4861     // .. .. reg_ddrc_t_mrd = 0x4
4862     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4863     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4864     // .. ..
4865     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4866     // .. .. reg_ddrc_emr2 = 0x8
4867     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4868     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4869     // .. .. reg_ddrc_emr3 = 0x0
4870     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4871     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4872     // .. ..
4873     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4874     // .. .. reg_ddrc_mr = 0x930
4875     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4876     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4877     // .. .. reg_ddrc_emr = 0x4
4878     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4879     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4880     // .. ..
4881     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4882     // .. .. reg_ddrc_burst_rdwr = 0x4
4883     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4884     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4885     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4886     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4887     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4888     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4889     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4890     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4891     // .. .. reg_ddrc_burstchop = 0x0
4892     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4893     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4894     // .. ..
4895     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4896     // .. .. reg_ddrc_force_low_pri_n = 0x0
4897     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4898     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4899     // .. .. reg_ddrc_dis_dq = 0x0
4900     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4901     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4902     // .. .. reg_phy_debug_mode = 0x0
4903     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4904     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4905     // .. .. reg_phy_wr_level_start = 0x0
4906     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4907     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4908     // .. .. reg_phy_rd_level_start = 0x0
4909     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4910     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4911     // .. .. reg_phy_dq0_wait_t = 0x0
4912     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4913     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
4914     // .. ..
4915     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4916     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4917     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4918     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
4919     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4920     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4921     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
4922     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4923     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4924     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
4925     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4926     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4927     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4928     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4929     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4930     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4931     // .. ..
4932     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4933     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4934     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4935     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4936     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4937     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4938     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4939     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4940     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4941     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4942     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4943     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4944     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4945     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4946     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4947     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4948     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4949     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4950     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
4951     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4952     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4953     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4954     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4955     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4956     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
4957     // .. ..
4958     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
4959     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4960     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4961     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
4962     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4963     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4964     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
4965     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4966     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4967     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
4968     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4969     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4970     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
4971     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4972     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4973     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
4974     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4975     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4976     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
4977     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4978     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4979     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4980     // .. ..
4981     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
4982     // .. .. reg_ddrc_rank0_rd_odt = 0x0
4983     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4984     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
4985     // .. .. reg_ddrc_rank0_wr_odt = 0x1
4986     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4987     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
4988     // .. .. reg_ddrc_rank1_rd_odt = 0x1
4989     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4990     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
4991     // .. .. reg_ddrc_rank1_wr_odt = 0x1
4992     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4993     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
4994     // .. .. reg_phy_rd_local_odt = 0x0
4995     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4996     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
4997     // .. .. reg_phy_wr_local_odt = 0x3
4998     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4999     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
5000     // .. .. reg_phy_idle_local_odt = 0x3
5001     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5002     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
5003     // .. .. reg_ddrc_rank2_rd_odt = 0x0
5004     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5005     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
5006     // .. .. reg_ddrc_rank2_wr_odt = 0x0
5007     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5008     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
5009     // .. .. reg_ddrc_rank3_rd_odt = 0x0
5010     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5011     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
5012     // .. .. reg_ddrc_rank3_wr_odt = 0x0
5013     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5014     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
5015     // .. ..
5016     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5017     // .. .. reg_phy_rd_cmd_to_data = 0x0
5018     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5019     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5020     // .. .. reg_phy_wr_cmd_to_data = 0x0
5021     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5022     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5023     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5024     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5025     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
5026     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5027     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5028     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5029     // .. .. reg_phy_use_fixed_re = 0x1
5030     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5031     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5032     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5033     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5034     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5035     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5036     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5037     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5038     // .. .. reg_phy_clk_stall_level = 0x0
5039     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5040     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5041     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5042     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5043     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
5044     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5045     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5046     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
5047     // .. ..
5048     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5049     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5050     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5051     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
5052     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5053     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5054     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
5055     // .. .. reg_ddrc_dis_dll_calib = 0x0
5056     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5057     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5058     // .. ..
5059     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5060     // .. .. reg_ddrc_rd_odt_delay = 0x3
5061     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5062     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
5063     // .. .. reg_ddrc_wr_odt_delay = 0x0
5064     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5065     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5066     // .. .. reg_ddrc_rd_odt_hold = 0x0
5067     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5068     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5069     // .. .. reg_ddrc_wr_odt_hold = 0x5
5070     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5071     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
5072     // .. ..
5073     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5074     // .. .. reg_ddrc_pageclose = 0x0
5075     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5076     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5077     // .. .. reg_ddrc_lpr_num_entries = 0x1f
5078     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5079     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5080     // .. .. reg_ddrc_auto_pre_en = 0x0
5081     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5082     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5083     // .. .. reg_ddrc_refresh_update_level = 0x0
5084     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5085     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5086     // .. .. reg_ddrc_dis_wc = 0x0
5087     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5088     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5089     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5090     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5091     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5092     // .. .. reg_ddrc_selfref_en = 0x0
5093     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5094     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5095     // .. ..
5096     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5097     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5098     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5099     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5100     // .. .. reg_arb_go2critical_en = 0x1
5101     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5102     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5103     // .. ..
5104     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5105     // .. .. reg_ddrc_wrlvl_ww = 0x41
5106     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5107     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5108     // .. .. reg_ddrc_rdlvl_rr = 0x41
5109     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5110     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5111     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5112     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5113     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5114     // .. ..
5115     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5116     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5117     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5118     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5119     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5120     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5121     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5122     // .. ..
5123     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5124     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5125     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5126     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5127     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5128     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5129     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5130     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5131     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5132     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5133     // .. .. reg_ddrc_t_cksre = 0x6
5134     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5135     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5136     // .. .. reg_ddrc_t_cksrx = 0x6
5137     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5138     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5139     // .. .. reg_ddrc_t_ckesr = 0x4
5140     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5141     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5142     // .. ..
5143     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5144     // .. .. reg_ddrc_t_ckpde = 0x2
5145     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5146     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5147     // .. .. reg_ddrc_t_ckpdx = 0x2
5148     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5149     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5150     // .. .. reg_ddrc_t_ckdpde = 0x2
5151     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5152     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5153     // .. .. reg_ddrc_t_ckdpdx = 0x2
5154     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5155     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5156     // .. .. reg_ddrc_t_ckcsx = 0x3
5157     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5158     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5159     // .. ..
5160     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5161     // .. .. refresh_timer0_start_value_x32 = 0x0
5162     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5163     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5164     // .. .. refresh_timer1_start_value_x32 = 0x8
5165     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5166     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5167     // .. ..
5168     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5169     // .. .. reg_ddrc_dis_auto_zq = 0x0
5170     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5171     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5172     // .. .. reg_ddrc_ddr3 = 0x1
5173     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5174     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5175     // .. .. reg_ddrc_t_mod = 0x200
5176     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5177     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5178     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5179     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5180     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5181     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5182     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5183     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5184     // .. ..
5185     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5186     // .. .. t_zq_short_interval_x1024 = 0xcb73
5187     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5188     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5189     // .. .. dram_rstn_x1024 = 0x69
5190     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5191     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5192     // .. ..
5193     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5194     // .. .. deeppowerdown_en = 0x0
5195     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5196     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5197     // .. .. deeppowerdown_to_x1024 = 0xff
5198     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5199     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5200     // .. ..
5201     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5202     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5203     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5204     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5205     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5206     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5207     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5208     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5209     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5210     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5211     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5212     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5213     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5214     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5215     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5216     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5217     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5218     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5219     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5220     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5221     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5222     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5223     // .. ..
5224     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5225     // .. .. reg_ddrc_2t_delay = 0x0
5226     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5227     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5228     // .. .. reg_ddrc_skip_ocd = 0x1
5229     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5230     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5231     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5232     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5233     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5234     // .. ..
5235     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5236     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5237     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5238     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5239     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5240     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5241     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5242     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5243     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5244     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5245     // .. ..
5246     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5247     // .. .. START: RESET ECC ERROR
5248     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5249     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5250     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5251     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5252     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5253     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5254     // .. ..
5255     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5256     // .. .. FINISH: RESET ECC ERROR
5257     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5258     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5259     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5260     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5261     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5262     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5263     // .. ..
5264     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5265     // .. .. CORR_ECC_LOG_VALID = 0x0
5266     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5267     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5268     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5269     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5270     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5271     // .. ..
5272     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5273     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5274     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5275     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5276     // .. ..
5277     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5278     // .. .. STAT_NUM_CORR_ERR = 0x0
5279     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5280     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5281     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5282     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5283     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5284     // .. ..
5285     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5286     // .. .. reg_ddrc_ecc_mode = 0x0
5287     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5288     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5289     // .. .. reg_ddrc_dis_scrub = 0x1
5290     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5291     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5292     // .. ..
5293     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5294     // .. .. reg_phy_dif_on = 0x0
5295     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5296     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5297     // .. .. reg_phy_dif_off = 0x0
5298     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5299     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5300     // .. ..
5301     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5302     // .. .. reg_phy_data_slice_in_use = 0x1
5303     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5304     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5305     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5306     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5307     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5308     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5309     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5310     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5311     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5312     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5313     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5314     // .. .. reg_phy_board_lpbk_tx = 0x0
5315     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5316     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5317     // .. .. reg_phy_board_lpbk_rx = 0x0
5318     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5319     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5320     // .. .. reg_phy_bist_shift_dq = 0x0
5321     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5322     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5323     // .. .. reg_phy_bist_err_clr = 0x0
5324     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5325     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5326     // .. .. reg_phy_dq_offset = 0x40
5327     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5328     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5329     // .. ..
5330     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5331     // .. .. reg_phy_data_slice_in_use = 0x1
5332     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5333     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5334     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5335     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5336     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5337     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5338     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5339     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5340     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5341     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5342     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5343     // .. .. reg_phy_board_lpbk_tx = 0x0
5344     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5345     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5346     // .. .. reg_phy_board_lpbk_rx = 0x0
5347     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5348     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5349     // .. .. reg_phy_bist_shift_dq = 0x0
5350     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5351     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5352     // .. .. reg_phy_bist_err_clr = 0x0
5353     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5354     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5355     // .. .. reg_phy_dq_offset = 0x40
5356     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5357     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5358     // .. ..
5359     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5360     // .. .. reg_phy_data_slice_in_use = 0x1
5361     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5362     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5363     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5364     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5365     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5366     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5367     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5368     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5369     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5370     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5371     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5372     // .. .. reg_phy_board_lpbk_tx = 0x0
5373     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5374     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5375     // .. .. reg_phy_board_lpbk_rx = 0x0
5376     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5377     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5378     // .. .. reg_phy_bist_shift_dq = 0x0
5379     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5380     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5381     // .. .. reg_phy_bist_err_clr = 0x0
5382     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5383     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5384     // .. .. reg_phy_dq_offset = 0x40
5385     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5386     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5387     // .. .. reg_phy_data_slice_in_use = 0x1
5388     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5389     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5390     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5391     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5392     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5393     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5394     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5395     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5396     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5397     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5398     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5399     // .. .. reg_phy_board_lpbk_tx = 0x0
5400     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5401     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5402     // .. .. reg_phy_board_lpbk_rx = 0x0
5403     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5404     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5405     // .. .. reg_phy_bist_shift_dq = 0x0
5406     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5407     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5408     // .. .. reg_phy_bist_err_clr = 0x0
5409     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5410     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5411     // .. .. reg_phy_dq_offset = 0x40
5412     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5413     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5414     // .. ..
5415     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5416     // .. .. reg_phy_data_slice_in_use = 0x1
5417     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5418     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5419     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5420     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5421     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5422     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5423     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5424     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5425     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5426     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5427     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5428     // .. .. reg_phy_board_lpbk_tx = 0x0
5429     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5430     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5431     // .. .. reg_phy_board_lpbk_rx = 0x0
5432     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5433     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5434     // .. .. reg_phy_bist_shift_dq = 0x0
5435     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5436     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5437     // .. .. reg_phy_bist_err_clr = 0x0
5438     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5439     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5440     // .. .. reg_phy_dq_offset = 0x40
5441     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5442     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5443     // .. ..
5444     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5445     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
5446     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
5447     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
5448     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
5449     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
5450     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
5451     // .. ..
5452     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
5453     // .. .. reg_phy_wrlvl_init_ratio = 0x12
5454     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
5455     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
5456     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
5457     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
5458     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
5459     // .. ..
5460     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
5461     // .. .. reg_phy_wrlvl_init_ratio = 0xc
5462     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
5463     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
5464     // .. .. reg_phy_gatelvl_init_ratio = 0xde
5465     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
5466     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
5467     // .. ..
5468     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
5469     // .. .. reg_phy_wrlvl_init_ratio = 0x21
5470     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
5471     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
5472     // .. .. reg_phy_gatelvl_init_ratio = 0xee
5473     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
5474     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
5475     // .. ..
5476     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
5477     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5478     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5479     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5480     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5481     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5482     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5483     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5484     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5485     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5486     // .. ..
5487     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5488     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5489     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5490     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5491     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5492     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5493     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5494     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5495     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5496     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5497     // .. ..
5498     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5499     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5500     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5501     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5502     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5503     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5504     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5505     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5506     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5507     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5508     // .. ..
5509     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5510     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5511     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5512     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5513     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5514     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5515     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5516     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5517     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5518     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5519     // .. ..
5520     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5521     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
5522     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
5523     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
5524     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5525     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5526     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5527     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5528     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5529     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5530     // .. ..
5531     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
5532     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
5533     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
5534     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
5535     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5536     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5537     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5538     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5539     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5540     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5541     // .. ..
5542     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
5543     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
5544     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
5545     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
5546     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5547     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5548     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5549     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5550     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5551     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5552     // .. ..
5553     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
5554     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
5555     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
5556     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
5557     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5558     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5559     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5560     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5561     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5562     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5563     // .. ..
5564     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
5565     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
5566     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
5567     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
5568     // .. .. reg_phy_fifo_we_in_force = 0x0
5569     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5570     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5571     // .. .. reg_phy_fifo_we_in_delay = 0x0
5572     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5573     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5574     // .. ..
5575     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
5576     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
5577     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
5578     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
5579     // .. .. reg_phy_fifo_we_in_force = 0x0
5580     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5581     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5582     // .. .. reg_phy_fifo_we_in_delay = 0x0
5583     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5584     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5585     // .. ..
5586     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
5587     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
5588     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
5589     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
5590     // .. .. reg_phy_fifo_we_in_force = 0x0
5591     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5592     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5593     // .. .. reg_phy_fifo_we_in_delay = 0x0
5594     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5595     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5596     // .. ..
5597     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
5598     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5599     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
5600     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
5601     // .. .. reg_phy_fifo_we_in_force = 0x0
5602     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5603     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5604     // .. .. reg_phy_fifo_we_in_delay = 0x0
5605     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5606     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5607     // .. ..
5608     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
5609     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
5610     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
5611     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
5612     // .. .. reg_phy_wr_data_slave_force = 0x0
5613     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5614     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5615     // .. .. reg_phy_wr_data_slave_delay = 0x0
5616     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5617     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5618     // .. ..
5619     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
5620     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
5621     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
5622     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
5623     // .. .. reg_phy_wr_data_slave_force = 0x0
5624     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5625     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5626     // .. .. reg_phy_wr_data_slave_delay = 0x0
5627     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5628     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5629     // .. ..
5630     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
5631     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
5632     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
5633     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
5634     // .. .. reg_phy_wr_data_slave_force = 0x0
5635     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5636     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5637     // .. .. reg_phy_wr_data_slave_delay = 0x0
5638     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5639     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5640     // .. ..
5641     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
5642     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
5643     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
5644     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
5645     // .. .. reg_phy_wr_data_slave_force = 0x0
5646     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5647     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5648     // .. .. reg_phy_wr_data_slave_delay = 0x0
5649     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5650     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5651     // .. ..
5652     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
5653     // .. .. reg_phy_loopback = 0x0
5654     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5655     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5656     // .. .. reg_phy_bl2 = 0x0
5657     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5658     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5659     // .. .. reg_phy_at_spd_atpg = 0x0
5660     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5661     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5662     // .. .. reg_phy_bist_enable = 0x0
5663     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5664     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5665     // .. .. reg_phy_bist_force_err = 0x0
5666     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5667     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5668     // .. .. reg_phy_bist_mode = 0x0
5669     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5670     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5671     // .. .. reg_phy_invert_clkout = 0x1
5672     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5673     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5674     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5675     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5676     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5677     // .. .. reg_phy_sel_logic = 0x0
5678     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5679     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5680     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5681     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5682     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5683     // .. .. reg_phy_ctrl_slave_force = 0x0
5684     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5685     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5686     // .. .. reg_phy_ctrl_slave_delay = 0x0
5687     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5688     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5689     // .. .. reg_phy_use_rank0_delays = 0x1
5690     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5691     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5692     // .. .. reg_phy_lpddr = 0x0
5693     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5694     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5695     // .. .. reg_phy_cmd_latency = 0x0
5696     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5697     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5698     // .. .. reg_phy_int_lpbk = 0x0
5699     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5700     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5701     // .. ..
5702     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5703     // .. .. reg_phy_wr_rl_delay = 0x2
5704     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5705     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5706     // .. .. reg_phy_rd_rl_delay = 0x4
5707     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5708     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5709     // .. .. reg_phy_dll_lock_diff = 0xf
5710     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5711     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5712     // .. .. reg_phy_use_wr_level = 0x1
5713     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5714     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5715     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5716     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5717     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5718     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5719     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5720     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5721     // .. .. reg_phy_dis_calib_rst = 0x0
5722     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5723     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5724     // .. .. reg_phy_ctrl_slave_delay = 0x0
5725     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5726     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5727     // .. ..
5728     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5729     // .. .. reg_arb_page_addr_mask = 0x0
5730     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5731     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5732     // .. ..
5733     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5734     // .. .. reg_arb_pri_wr_portn = 0x3ff
5735     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5736     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5737     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5738     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5739     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5740     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5741     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5742     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5743     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5744     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5745     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5746     // .. .. reg_arb_dis_rmw_portn = 0x1
5747     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5748     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5749     // .. ..
5750     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5751     // .. .. reg_arb_pri_wr_portn = 0x3ff
5752     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5753     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5754     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5755     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5756     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5757     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5758     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5759     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5760     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5761     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5762     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5763     // .. .. reg_arb_dis_rmw_portn = 0x1
5764     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5765     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5766     // .. ..
5767     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5768     // .. .. reg_arb_pri_wr_portn = 0x3ff
5769     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5770     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5771     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5772     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5773     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5774     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5775     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5776     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5777     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5778     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5779     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5780     // .. .. reg_arb_dis_rmw_portn = 0x1
5781     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5782     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5783     // .. ..
5784     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5785     // .. .. reg_arb_pri_wr_portn = 0x3ff
5786     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5787     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5788     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5789     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5790     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5791     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5792     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5793     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5794     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5795     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5796     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5797     // .. .. reg_arb_dis_rmw_portn = 0x1
5798     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5799     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5800     // .. ..
5801     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5802     // .. .. reg_arb_pri_rd_portn = 0x3ff
5803     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5804     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5805     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5806     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5807     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5808     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5809     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5810     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5811     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5812     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5813     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5814     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5815     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5816     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5817     // .. ..
5818     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5819     // .. .. reg_arb_pri_rd_portn = 0x3ff
5820     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5821     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5822     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5823     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5824     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5825     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5826     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5827     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5828     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5829     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5830     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5831     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5832     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5833     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5834     // .. ..
5835     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5836     // .. .. reg_arb_pri_rd_portn = 0x3ff
5837     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5838     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5839     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5840     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5841     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5842     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5843     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5844     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5845     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5846     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5847     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5848     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5849     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5850     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5851     // .. ..
5852     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5853     // .. .. reg_arb_pri_rd_portn = 0x3ff
5854     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5855     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5856     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5857     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5858     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5859     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5860     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5861     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5862     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5863     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5864     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5865     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5866     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5867     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5868     // .. ..
5869     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5870     // .. .. reg_ddrc_lpddr2 = 0x0
5871     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5872     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5873     // .. .. reg_ddrc_per_bank_refresh = 0x0
5874     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5875     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5876     // .. .. reg_ddrc_derate_enable = 0x0
5877     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5878     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5879     // .. .. reg_ddrc_mr4_margin = 0x0
5880     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5881     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5882     // .. ..
5883     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5884     // .. .. reg_ddrc_mr4_read_interval = 0x0
5885     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5886     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5887     // .. ..
5888     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5889     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5890     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5891     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5892     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5893     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5894     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5895     // .. .. reg_ddrc_t_mrw = 0x5
5896     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5897     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5898     // .. ..
5899     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5900     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5901     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5902     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5903     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5904     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5905     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5906     // .. ..
5907     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5908     // .. .. START: POLL ON DCI STATUS
5909     // .. .. DONE = 1
5910     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5911     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
5912     // .. ..
5913     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5914     // .. .. FINISH: POLL ON DCI STATUS
5915     // .. .. START: UNLOCK DDR
5916     // .. .. reg_ddrc_soft_rstb = 0x1
5917     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5918     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5919     // .. .. reg_ddrc_powerdown_en = 0x0
5920     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5921     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5922     // .. .. reg_ddrc_data_bus_width = 0x0
5923     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5924     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
5925     // .. .. reg_ddrc_burst8_refresh = 0x0
5926     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5927     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
5928     // .. .. reg_ddrc_rdwr_idle_gap = 1
5929     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5930     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
5931     // .. .. reg_ddrc_dis_rd_bypass = 0x0
5932     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5933     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
5934     // .. .. reg_ddrc_dis_act_bypass = 0x0
5935     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5936     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5937     // .. .. reg_ddrc_dis_auto_refresh = 0x0
5938     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5939     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5940     // .. ..
5941     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5942     // .. .. FINISH: UNLOCK DDR
5943     // .. .. START: CHECK DDR STATUS
5944     // .. .. ddrc_reg_operating_mode = 1
5945     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5946     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
5947     // .. ..
5948     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5949     // .. .. FINISH: CHECK DDR STATUS
5950     // .. FINISH: DDR INITIALIZATION
5951     // FINISH: top
5952     //
5953     EMIT_EXIT(),
5954
5955     //
5956 };
5957
5958 unsigned long ps7_mio_init_data_2_0[] = {
5959     // START: top
5960     // .. START: SLCR SETTINGS
5961     // .. UNLOCK_KEY = 0XDF0D
5962     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5963     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
5964     // ..
5965     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
5966     // .. FINISH: SLCR SETTINGS
5967     // .. START: OCM REMAPPING
5968     // .. VREF_EN = 0x1
5969     // .. ==> 0XF8000B00[0:0] = 0x00000001U
5970     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5971     // .. VREF_PULLUP_EN = 0x0
5972     // .. ==> 0XF8000B00[1:1] = 0x00000000U
5973     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5974     // .. CLK_PULLUP_EN = 0x0
5975     // .. ==> 0XF8000B00[8:8] = 0x00000000U
5976     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5977     // .. SRSTN_PULLUP_EN = 0x0
5978     // .. ==> 0XF8000B00[9:9] = 0x00000000U
5979     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5980     // ..
5981     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
5982     // .. FINISH: OCM REMAPPING
5983     // .. START: DDRIOB SETTINGS
5984     // .. INP_POWER = 0x0
5985     // .. ==> 0XF8000B40[0:0] = 0x00000000U
5986     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5987     // .. INP_TYPE = 0x0
5988     // .. ==> 0XF8000B40[2:1] = 0x00000000U
5989     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
5990     // .. DCI_UPDATE = 0x0
5991     // .. ==> 0XF8000B40[3:3] = 0x00000000U
5992     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5993     // .. TERM_EN = 0x0
5994     // .. ==> 0XF8000B40[4:4] = 0x00000000U
5995     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5996     // .. DCR_TYPE = 0x0
5997     // .. ==> 0XF8000B40[6:5] = 0x00000000U
5998     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5999     // .. IBUF_DISABLE_MODE = 0x0
6000     // .. ==> 0XF8000B40[7:7] = 0x00000000U
6001     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6002     // .. TERM_DISABLE_MODE = 0x0
6003     // .. ==> 0XF8000B40[8:8] = 0x00000000U
6004     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6005     // .. OUTPUT_EN = 0x3
6006     // .. ==> 0XF8000B40[10:9] = 0x00000003U
6007     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6008     // .. PULLUP_EN = 0x0
6009     // .. ==> 0XF8000B40[11:11] = 0x00000000U
6010     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6011     // ..
6012     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6013     // .. INP_POWER = 0x0
6014     // .. ==> 0XF8000B44[0:0] = 0x00000000U
6015     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6016     // .. INP_TYPE = 0x0
6017     // .. ==> 0XF8000B44[2:1] = 0x00000000U
6018     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6019     // .. DCI_UPDATE = 0x0
6020     // .. ==> 0XF8000B44[3:3] = 0x00000000U
6021     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6022     // .. TERM_EN = 0x0
6023     // .. ==> 0XF8000B44[4:4] = 0x00000000U
6024     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6025     // .. DCR_TYPE = 0x0
6026     // .. ==> 0XF8000B44[6:5] = 0x00000000U
6027     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6028     // .. IBUF_DISABLE_MODE = 0x0
6029     // .. ==> 0XF8000B44[7:7] = 0x00000000U
6030     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6031     // .. TERM_DISABLE_MODE = 0x0
6032     // .. ==> 0XF8000B44[8:8] = 0x00000000U
6033     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6034     // .. OUTPUT_EN = 0x3
6035     // .. ==> 0XF8000B44[10:9] = 0x00000003U
6036     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6037     // .. PULLUP_EN = 0x0
6038     // .. ==> 0XF8000B44[11:11] = 0x00000000U
6039     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6040     // ..
6041     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6042     // .. INP_POWER = 0x0
6043     // .. ==> 0XF8000B48[0:0] = 0x00000000U
6044     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6045     // .. INP_TYPE = 0x1
6046     // .. ==> 0XF8000B48[2:1] = 0x00000001U
6047     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6048     // .. DCI_UPDATE = 0x0
6049     // .. ==> 0XF8000B48[3:3] = 0x00000000U
6050     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6051     // .. TERM_EN = 0x1
6052     // .. ==> 0XF8000B48[4:4] = 0x00000001U
6053     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6054     // .. DCR_TYPE = 0x3
6055     // .. ==> 0XF8000B48[6:5] = 0x00000003U
6056     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6057     // .. IBUF_DISABLE_MODE = 0
6058     // .. ==> 0XF8000B48[7:7] = 0x00000000U
6059     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6060     // .. TERM_DISABLE_MODE = 0
6061     // .. ==> 0XF8000B48[8:8] = 0x00000000U
6062     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6063     // .. OUTPUT_EN = 0x3
6064     // .. ==> 0XF8000B48[10:9] = 0x00000003U
6065     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6066     // .. PULLUP_EN = 0x0
6067     // .. ==> 0XF8000B48[11:11] = 0x00000000U
6068     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6069     // ..
6070     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6071     // .. INP_POWER = 0x0
6072     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6073     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6074     // .. INP_TYPE = 0x1
6075     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6076     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6077     // .. DCI_UPDATE = 0x0
6078     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6079     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6080     // .. TERM_EN = 0x1
6081     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6082     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6083     // .. DCR_TYPE = 0x3
6084     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6085     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6086     // .. IBUF_DISABLE_MODE = 0
6087     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6088     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6089     // .. TERM_DISABLE_MODE = 0
6090     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6091     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6092     // .. OUTPUT_EN = 0x3
6093     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6094     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6095     // .. PULLUP_EN = 0x0
6096     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6097     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6098     // ..
6099     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6100     // .. INP_POWER = 0x0
6101     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6102     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6103     // .. INP_TYPE = 0x2
6104     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6105     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6106     // .. DCI_UPDATE = 0x0
6107     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6108     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6109     // .. TERM_EN = 0x1
6110     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6111     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6112     // .. DCR_TYPE = 0x3
6113     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6114     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6115     // .. IBUF_DISABLE_MODE = 0
6116     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6117     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6118     // .. TERM_DISABLE_MODE = 0
6119     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6120     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6121     // .. OUTPUT_EN = 0x3
6122     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6123     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6124     // .. PULLUP_EN = 0x0
6125     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6126     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6127     // ..
6128     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6129     // .. INP_POWER = 0x0
6130     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6131     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6132     // .. INP_TYPE = 0x2
6133     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6134     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6135     // .. DCI_UPDATE = 0x0
6136     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6137     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6138     // .. TERM_EN = 0x1
6139     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6140     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6141     // .. DCR_TYPE = 0x3
6142     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6143     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6144     // .. IBUF_DISABLE_MODE = 0
6145     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6146     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6147     // .. TERM_DISABLE_MODE = 0
6148     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6149     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6150     // .. OUTPUT_EN = 0x3
6151     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6152     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6153     // .. PULLUP_EN = 0x0
6154     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6155     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6156     // ..
6157     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6158     // .. INP_POWER = 0x0
6159     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6160     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6161     // .. INP_TYPE = 0x0
6162     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6163     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6164     // .. DCI_UPDATE = 0x0
6165     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6166     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6167     // .. TERM_EN = 0x0
6168     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6169     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6170     // .. DCR_TYPE = 0x0
6171     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6172     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6173     // .. IBUF_DISABLE_MODE = 0x0
6174     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6175     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6176     // .. TERM_DISABLE_MODE = 0x0
6177     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6178     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6179     // .. OUTPUT_EN = 0x3
6180     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6181     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6182     // .. PULLUP_EN = 0x0
6183     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6184     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6185     // ..
6186     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6187     // .. DRIVE_P = 0x1c
6188     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6189     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6190     // .. DRIVE_N = 0xc
6191     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6192     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6193     // .. SLEW_P = 0x3
6194     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6195     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6196     // .. SLEW_N = 0x3
6197     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6198     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6199     // .. GTL = 0x0
6200     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6201     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6202     // .. RTERM = 0x0
6203     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6204     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6205     // ..
6206     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6207     // .. DRIVE_P = 0x1c
6208     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6209     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6210     // .. DRIVE_N = 0xc
6211     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6212     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6213     // .. SLEW_P = 0x6
6214     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6215     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6216     // .. SLEW_N = 0x1f
6217     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6218     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6219     // .. GTL = 0x0
6220     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6221     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6222     // .. RTERM = 0x0
6223     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6224     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6225     // ..
6226     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6227     // .. DRIVE_P = 0x1c
6228     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6229     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6230     // .. DRIVE_N = 0xc
6231     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6232     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6233     // .. SLEW_P = 0x6
6234     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6235     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6236     // .. SLEW_N = 0x1f
6237     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6238     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6239     // .. GTL = 0x0
6240     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6241     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6242     // .. RTERM = 0x0
6243     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6244     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6245     // ..
6246     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6247     // .. DRIVE_P = 0x1c
6248     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6249     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6250     // .. DRIVE_N = 0xc
6251     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6252     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6253     // .. SLEW_P = 0x6
6254     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6255     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6256     // .. SLEW_N = 0x1f
6257     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6258     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6259     // .. GTL = 0x0
6260     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6261     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6262     // .. RTERM = 0x0
6263     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6264     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6265     // ..
6266     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6267     // .. VREF_INT_EN = 0x1
6268     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6270     // .. VREF_SEL = 0x4
6271     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6272     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6273     // .. VREF_EXT_EN = 0x0
6274     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6275     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6276     // .. VREF_PULLUP_EN = 0x0
6277     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6278     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6279     // .. REFIO_EN = 0x1
6280     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6281     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6282     // .. REFIO_TEST = 0x3
6283     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6284     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6285     // .. REFIO_PULLUP_EN = 0x0
6286     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6287     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6288     // .. DRST_B_PULLUP_EN = 0x0
6289     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6290     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6291     // .. CKE_PULLUP_EN = 0x0
6292     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6293     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6294     // ..
6295     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6296     // .. .. START: ASSERT RESET
6297     // .. .. RESET = 1
6298     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6299     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6300     // .. .. VRN_OUT = 0x1
6301     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6302     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6303     // .. ..
6304     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6305     // .. .. FINISH: ASSERT RESET
6306     // .. .. START: DEASSERT RESET
6307     // .. .. RESET = 0
6308     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6309     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6310     // .. .. VRN_OUT = 0x1
6311     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6312     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6313     // .. ..
6314     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6315     // .. .. FINISH: DEASSERT RESET
6316     // .. .. RESET = 0x1
6317     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6318     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6319     // .. .. ENABLE = 0x1
6320     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6321     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6322     // .. .. VRP_TRI = 0x0
6323     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6324     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6325     // .. .. VRN_TRI = 0x0
6326     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6327     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6328     // .. .. VRP_OUT = 0x0
6329     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6330     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6331     // .. .. VRN_OUT = 0x1
6332     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6333     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6334     // .. .. NREF_OPT1 = 0x0
6335     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6336     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6337     // .. .. NREF_OPT2 = 0x0
6338     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6339     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6340     // .. .. NREF_OPT4 = 0x1
6341     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6342     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6343     // .. .. PREF_OPT1 = 0x0
6344     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6345     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6346     // .. .. PREF_OPT2 = 0x0
6347     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6348     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6349     // .. .. UPDATE_CONTROL = 0x0
6350     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6351     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6352     // .. .. INIT_COMPLETE = 0x0
6353     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6354     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6355     // .. .. TST_CLK = 0x0
6356     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6357     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6358     // .. .. TST_HLN = 0x0
6359     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6360     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6361     // .. .. TST_HLP = 0x0
6362     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6363     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6364     // .. .. TST_RST = 0x0
6365     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6366     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6367     // .. .. INT_DCI_EN = 0x0
6368     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6369     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6370     // .. ..
6371     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6372     // .. FINISH: DDRIOB SETTINGS
6373     // .. START: MIO PROGRAMMING
6374     // .. TRI_ENABLE = 1
6375     // .. ==> 0XF8000700[0:0] = 0x00000001U
6376     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6377     // .. Speed = 0
6378     // .. ==> 0XF8000700[8:8] = 0x00000000U
6379     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6380     // .. IO_Type = 1
6381     // .. ==> 0XF8000700[11:9] = 0x00000001U
6382     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6383     // .. PULLUP = 1
6384     // .. ==> 0XF8000700[12:12] = 0x00000001U
6385     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6386     // .. DisableRcvr = 0
6387     // .. ==> 0XF8000700[13:13] = 0x00000000U
6388     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6389     // ..
6390     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
6391     // .. TRI_ENABLE = 0
6392     // .. ==> 0XF8000704[0:0] = 0x00000000U
6393     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6394     // .. L0_SEL = 1
6395     // .. ==> 0XF8000704[1:1] = 0x00000001U
6396     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6397     // .. L1_SEL = 0
6398     // .. ==> 0XF8000704[2:2] = 0x00000000U
6399     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6400     // .. L2_SEL = 0
6401     // .. ==> 0XF8000704[4:3] = 0x00000000U
6402     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6403     // .. L3_SEL = 0
6404     // .. ==> 0XF8000704[7:5] = 0x00000000U
6405     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6406     // .. Speed = 0
6407     // .. ==> 0XF8000704[8:8] = 0x00000000U
6408     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6409     // .. IO_Type = 1
6410     // .. ==> 0XF8000704[11:9] = 0x00000001U
6411     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6412     // .. PULLUP = 1
6413     // .. ==> 0XF8000704[12:12] = 0x00000001U
6414     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6415     // .. DisableRcvr = 0
6416     // .. ==> 0XF8000704[13:13] = 0x00000000U
6417     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6418     // ..
6419     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6420     // .. TRI_ENABLE = 0
6421     // .. ==> 0XF8000708[0:0] = 0x00000000U
6422     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6423     // .. L0_SEL = 1
6424     // .. ==> 0XF8000708[1:1] = 0x00000001U
6425     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6426     // .. L1_SEL = 0
6427     // .. ==> 0XF8000708[2:2] = 0x00000000U
6428     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6429     // .. L2_SEL = 0
6430     // .. ==> 0XF8000708[4:3] = 0x00000000U
6431     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6432     // .. L3_SEL = 0
6433     // .. ==> 0XF8000708[7:5] = 0x00000000U
6434     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6435     // .. Speed = 0
6436     // .. ==> 0XF8000708[8:8] = 0x00000000U
6437     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6438     // .. IO_Type = 1
6439     // .. ==> 0XF8000708[11:9] = 0x00000001U
6440     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6441     // .. PULLUP = 0
6442     // .. ==> 0XF8000708[12:12] = 0x00000000U
6443     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6444     // .. DisableRcvr = 0
6445     // .. ==> 0XF8000708[13:13] = 0x00000000U
6446     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6447     // ..
6448     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6449     // .. TRI_ENABLE = 0
6450     // .. ==> 0XF800070C[0:0] = 0x00000000U
6451     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6452     // .. L0_SEL = 1
6453     // .. ==> 0XF800070C[1:1] = 0x00000001U
6454     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6455     // .. L1_SEL = 0
6456     // .. ==> 0XF800070C[2:2] = 0x00000000U
6457     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6458     // .. L2_SEL = 0
6459     // .. ==> 0XF800070C[4:3] = 0x00000000U
6460     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6461     // .. L3_SEL = 0
6462     // .. ==> 0XF800070C[7:5] = 0x00000000U
6463     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6464     // .. Speed = 0
6465     // .. ==> 0XF800070C[8:8] = 0x00000000U
6466     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6467     // .. IO_Type = 1
6468     // .. ==> 0XF800070C[11:9] = 0x00000001U
6469     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6470     // .. PULLUP = 0
6471     // .. ==> 0XF800070C[12:12] = 0x00000000U
6472     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6473     // .. DisableRcvr = 0
6474     // .. ==> 0XF800070C[13:13] = 0x00000000U
6475     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6476     // ..
6477     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6478     // .. TRI_ENABLE = 0
6479     // .. ==> 0XF8000710[0:0] = 0x00000000U
6480     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6481     // .. L0_SEL = 1
6482     // .. ==> 0XF8000710[1:1] = 0x00000001U
6483     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6484     // .. L1_SEL = 0
6485     // .. ==> 0XF8000710[2:2] = 0x00000000U
6486     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6487     // .. L2_SEL = 0
6488     // .. ==> 0XF8000710[4:3] = 0x00000000U
6489     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6490     // .. L3_SEL = 0
6491     // .. ==> 0XF8000710[7:5] = 0x00000000U
6492     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6493     // .. Speed = 0
6494     // .. ==> 0XF8000710[8:8] = 0x00000000U
6495     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6496     // .. IO_Type = 1
6497     // .. ==> 0XF8000710[11:9] = 0x00000001U
6498     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6499     // .. PULLUP = 0
6500     // .. ==> 0XF8000710[12:12] = 0x00000000U
6501     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6502     // .. DisableRcvr = 0
6503     // .. ==> 0XF8000710[13:13] = 0x00000000U
6504     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6505     // ..
6506     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6507     // .. TRI_ENABLE = 0
6508     // .. ==> 0XF8000714[0:0] = 0x00000000U
6509     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6510     // .. L0_SEL = 1
6511     // .. ==> 0XF8000714[1:1] = 0x00000001U
6512     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6513     // .. L1_SEL = 0
6514     // .. ==> 0XF8000714[2:2] = 0x00000000U
6515     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6516     // .. L2_SEL = 0
6517     // .. ==> 0XF8000714[4:3] = 0x00000000U
6518     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6519     // .. L3_SEL = 0
6520     // .. ==> 0XF8000714[7:5] = 0x00000000U
6521     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6522     // .. Speed = 0
6523     // .. ==> 0XF8000714[8:8] = 0x00000000U
6524     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6525     // .. IO_Type = 1
6526     // .. ==> 0XF8000714[11:9] = 0x00000001U
6527     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6528     // .. PULLUP = 0
6529     // .. ==> 0XF8000714[12:12] = 0x00000000U
6530     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6531     // .. DisableRcvr = 0
6532     // .. ==> 0XF8000714[13:13] = 0x00000000U
6533     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6534     // ..
6535     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6536     // .. TRI_ENABLE = 0
6537     // .. ==> 0XF8000718[0:0] = 0x00000000U
6538     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6539     // .. L0_SEL = 1
6540     // .. ==> 0XF8000718[1:1] = 0x00000001U
6541     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6542     // .. L1_SEL = 0
6543     // .. ==> 0XF8000718[2:2] = 0x00000000U
6544     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6545     // .. L2_SEL = 0
6546     // .. ==> 0XF8000718[4:3] = 0x00000000U
6547     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6548     // .. L3_SEL = 0
6549     // .. ==> 0XF8000718[7:5] = 0x00000000U
6550     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6551     // .. Speed = 0
6552     // .. ==> 0XF8000718[8:8] = 0x00000000U
6553     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6554     // .. IO_Type = 1
6555     // .. ==> 0XF8000718[11:9] = 0x00000001U
6556     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6557     // .. PULLUP = 0
6558     // .. ==> 0XF8000718[12:12] = 0x00000000U
6559     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6560     // .. DisableRcvr = 0
6561     // .. ==> 0XF8000718[13:13] = 0x00000000U
6562     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6563     // ..
6564     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6565     // .. TRI_ENABLE = 0
6566     // .. ==> 0XF800071C[0:0] = 0x00000000U
6567     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6568     // .. L0_SEL = 0
6569     // .. ==> 0XF800071C[1:1] = 0x00000000U
6570     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6571     // .. L1_SEL = 0
6572     // .. ==> 0XF800071C[2:2] = 0x00000000U
6573     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6574     // .. L2_SEL = 0
6575     // .. ==> 0XF800071C[4:3] = 0x00000000U
6576     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6577     // .. L3_SEL = 0
6578     // .. ==> 0XF800071C[7:5] = 0x00000000U
6579     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6580     // .. Speed = 0
6581     // .. ==> 0XF800071C[8:8] = 0x00000000U
6582     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6583     // .. IO_Type = 1
6584     // .. ==> 0XF800071C[11:9] = 0x00000001U
6585     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6586     // .. PULLUP = 0
6587     // .. ==> 0XF800071C[12:12] = 0x00000000U
6588     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6589     // .. DisableRcvr = 0
6590     // .. ==> 0XF800071C[13:13] = 0x00000000U
6591     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6592     // ..
6593     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6594     // .. TRI_ENABLE = 0
6595     // .. ==> 0XF8000720[0:0] = 0x00000000U
6596     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6597     // .. L0_SEL = 1
6598     // .. ==> 0XF8000720[1:1] = 0x00000001U
6599     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6600     // .. L1_SEL = 0
6601     // .. ==> 0XF8000720[2:2] = 0x00000000U
6602     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6603     // .. L2_SEL = 0
6604     // .. ==> 0XF8000720[4:3] = 0x00000000U
6605     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6606     // .. L3_SEL = 0
6607     // .. ==> 0XF8000720[7:5] = 0x00000000U
6608     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6609     // .. Speed = 0
6610     // .. ==> 0XF8000720[8:8] = 0x00000000U
6611     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6612     // .. IO_Type = 1
6613     // .. ==> 0XF8000720[11:9] = 0x00000001U
6614     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6615     // .. PULLUP = 0
6616     // .. ==> 0XF8000720[12:12] = 0x00000000U
6617     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6618     // .. DisableRcvr = 0
6619     // .. ==> 0XF8000720[13:13] = 0x00000000U
6620     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6621     // ..
6622     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6623     // .. TRI_ENABLE = 0
6624     // .. ==> 0XF8000724[0:0] = 0x00000000U
6625     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6626     // .. L0_SEL = 0
6627     // .. ==> 0XF8000724[1:1] = 0x00000000U
6628     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6629     // .. L1_SEL = 0
6630     // .. ==> 0XF8000724[2:2] = 0x00000000U
6631     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6632     // .. L2_SEL = 0
6633     // .. ==> 0XF8000724[4:3] = 0x00000000U
6634     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6635     // .. L3_SEL = 0
6636     // .. ==> 0XF8000724[7:5] = 0x00000000U
6637     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6638     // .. Speed = 0
6639     // .. ==> 0XF8000724[8:8] = 0x00000000U
6640     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6641     // .. IO_Type = 1
6642     // .. ==> 0XF8000724[11:9] = 0x00000001U
6643     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6644     // .. PULLUP = 1
6645     // .. ==> 0XF8000724[12:12] = 0x00000001U
6646     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6647     // .. DisableRcvr = 0
6648     // .. ==> 0XF8000724[13:13] = 0x00000000U
6649     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6650     // ..
6651     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
6652     // .. TRI_ENABLE = 0
6653     // .. ==> 0XF8000728[0:0] = 0x00000000U
6654     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6655     // .. L0_SEL = 0
6656     // .. ==> 0XF8000728[1:1] = 0x00000000U
6657     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6658     // .. L1_SEL = 0
6659     // .. ==> 0XF8000728[2:2] = 0x00000000U
6660     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6661     // .. L2_SEL = 0
6662     // .. ==> 0XF8000728[4:3] = 0x00000000U
6663     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6664     // .. L3_SEL = 0
6665     // .. ==> 0XF8000728[7:5] = 0x00000000U
6666     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6667     // .. Speed = 0
6668     // .. ==> 0XF8000728[8:8] = 0x00000000U
6669     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6670     // .. IO_Type = 1
6671     // .. ==> 0XF8000728[11:9] = 0x00000001U
6672     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6673     // .. PULLUP = 1
6674     // .. ==> 0XF8000728[12:12] = 0x00000001U
6675     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6676     // .. DisableRcvr = 0
6677     // .. ==> 0XF8000728[13:13] = 0x00000000U
6678     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6679     // ..
6680     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
6681     // .. TRI_ENABLE = 0
6682     // .. ==> 0XF800072C[0:0] = 0x00000000U
6683     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6684     // .. L0_SEL = 0
6685     // .. ==> 0XF800072C[1:1] = 0x00000000U
6686     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6687     // .. L1_SEL = 0
6688     // .. ==> 0XF800072C[2:2] = 0x00000000U
6689     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6690     // .. L2_SEL = 0
6691     // .. ==> 0XF800072C[4:3] = 0x00000000U
6692     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6693     // .. L3_SEL = 0
6694     // .. ==> 0XF800072C[7:5] = 0x00000000U
6695     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6696     // .. Speed = 0
6697     // .. ==> 0XF800072C[8:8] = 0x00000000U
6698     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6699     // .. IO_Type = 1
6700     // .. ==> 0XF800072C[11:9] = 0x00000001U
6701     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6702     // .. PULLUP = 1
6703     // .. ==> 0XF800072C[12:12] = 0x00000001U
6704     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6705     // .. DisableRcvr = 0
6706     // .. ==> 0XF800072C[13:13] = 0x00000000U
6707     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6708     // ..
6709     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
6710     // .. TRI_ENABLE = 0
6711     // .. ==> 0XF8000730[0:0] = 0x00000000U
6712     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6713     // .. L0_SEL = 0
6714     // .. ==> 0XF8000730[1:1] = 0x00000000U
6715     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6716     // .. L1_SEL = 0
6717     // .. ==> 0XF8000730[2:2] = 0x00000000U
6718     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6719     // .. L2_SEL = 0
6720     // .. ==> 0XF8000730[4:3] = 0x00000000U
6721     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6722     // .. L3_SEL = 0
6723     // .. ==> 0XF8000730[7:5] = 0x00000000U
6724     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6725     // .. Speed = 0
6726     // .. ==> 0XF8000730[8:8] = 0x00000000U
6727     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6728     // .. IO_Type = 1
6729     // .. ==> 0XF8000730[11:9] = 0x00000001U
6730     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6731     // .. PULLUP = 1
6732     // .. ==> 0XF8000730[12:12] = 0x00000001U
6733     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6734     // .. DisableRcvr = 0
6735     // .. ==> 0XF8000730[13:13] = 0x00000000U
6736     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6737     // ..
6738     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
6739     // .. TRI_ENABLE = 0
6740     // .. ==> 0XF8000734[0:0] = 0x00000000U
6741     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6742     // .. L0_SEL = 0
6743     // .. ==> 0XF8000734[1:1] = 0x00000000U
6744     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6745     // .. L1_SEL = 0
6746     // .. ==> 0XF8000734[2:2] = 0x00000000U
6747     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6748     // .. L2_SEL = 0
6749     // .. ==> 0XF8000734[4:3] = 0x00000000U
6750     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6751     // .. L3_SEL = 0
6752     // .. ==> 0XF8000734[7:5] = 0x00000000U
6753     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6754     // .. Speed = 0
6755     // .. ==> 0XF8000734[8:8] = 0x00000000U
6756     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6757     // .. IO_Type = 1
6758     // .. ==> 0XF8000734[11:9] = 0x00000001U
6759     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6760     // .. PULLUP = 1
6761     // .. ==> 0XF8000734[12:12] = 0x00000001U
6762     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6763     // .. DisableRcvr = 0
6764     // .. ==> 0XF8000734[13:13] = 0x00000000U
6765     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6766     // ..
6767     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
6768     // .. TRI_ENABLE = 0
6769     // .. ==> 0XF8000738[0:0] = 0x00000000U
6770     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6771     // .. L0_SEL = 0
6772     // .. ==> 0XF8000738[1:1] = 0x00000000U
6773     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6774     // .. L1_SEL = 0
6775     // .. ==> 0XF8000738[2:2] = 0x00000000U
6776     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6777     // .. L2_SEL = 0
6778     // .. ==> 0XF8000738[4:3] = 0x00000000U
6779     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6780     // .. L3_SEL = 0
6781     // .. ==> 0XF8000738[7:5] = 0x00000000U
6782     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6783     // .. Speed = 0
6784     // .. ==> 0XF8000738[8:8] = 0x00000000U
6785     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6786     // .. IO_Type = 1
6787     // .. ==> 0XF8000738[11:9] = 0x00000001U
6788     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6789     // .. PULLUP = 1
6790     // .. ==> 0XF8000738[12:12] = 0x00000001U
6791     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6792     // .. DisableRcvr = 0
6793     // .. ==> 0XF8000738[13:13] = 0x00000000U
6794     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6795     // ..
6796     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
6797     // .. TRI_ENABLE = 1
6798     // .. ==> 0XF800073C[0:0] = 0x00000001U
6799     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6800     // .. Speed = 0
6801     // .. ==> 0XF800073C[8:8] = 0x00000000U
6802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6803     // .. IO_Type = 1
6804     // .. ==> 0XF800073C[11:9] = 0x00000001U
6805     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6806     // .. PULLUP = 1
6807     // .. ==> 0XF800073C[12:12] = 0x00000001U
6808     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6809     // .. DisableRcvr = 0
6810     // .. ==> 0XF800073C[13:13] = 0x00000000U
6811     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6812     // ..
6813     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6814     // .. TRI_ENABLE = 0
6815     // .. ==> 0XF8000740[0:0] = 0x00000000U
6816     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6817     // .. L0_SEL = 1
6818     // .. ==> 0XF8000740[1:1] = 0x00000001U
6819     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6820     // .. L1_SEL = 0
6821     // .. ==> 0XF8000740[2:2] = 0x00000000U
6822     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6823     // .. L2_SEL = 0
6824     // .. ==> 0XF8000740[4:3] = 0x00000000U
6825     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6826     // .. L3_SEL = 0
6827     // .. ==> 0XF8000740[7:5] = 0x00000000U
6828     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6829     // .. Speed = 0
6830     // .. ==> 0XF8000740[8:8] = 0x00000000U
6831     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6832     // .. IO_Type = 4
6833     // .. ==> 0XF8000740[11:9] = 0x00000004U
6834     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6835     // .. PULLUP = 0
6836     // .. ==> 0XF8000740[12:12] = 0x00000000U
6837     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6838     // .. DisableRcvr = 1
6839     // .. ==> 0XF8000740[13:13] = 0x00000001U
6840     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6841     // ..
6842     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6843     // .. TRI_ENABLE = 0
6844     // .. ==> 0XF8000744[0:0] = 0x00000000U
6845     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6846     // .. L0_SEL = 1
6847     // .. ==> 0XF8000744[1:1] = 0x00000001U
6848     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6849     // .. L1_SEL = 0
6850     // .. ==> 0XF8000744[2:2] = 0x00000000U
6851     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6852     // .. L2_SEL = 0
6853     // .. ==> 0XF8000744[4:3] = 0x00000000U
6854     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6855     // .. L3_SEL = 0
6856     // .. ==> 0XF8000744[7:5] = 0x00000000U
6857     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6858     // .. Speed = 0
6859     // .. ==> 0XF8000744[8:8] = 0x00000000U
6860     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6861     // .. IO_Type = 4
6862     // .. ==> 0XF8000744[11:9] = 0x00000004U
6863     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6864     // .. PULLUP = 0
6865     // .. ==> 0XF8000744[12:12] = 0x00000000U
6866     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6867     // .. DisableRcvr = 1
6868     // .. ==> 0XF8000744[13:13] = 0x00000001U
6869     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6870     // ..
6871     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6872     // .. TRI_ENABLE = 0
6873     // .. ==> 0XF8000748[0:0] = 0x00000000U
6874     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6875     // .. L0_SEL = 1
6876     // .. ==> 0XF8000748[1:1] = 0x00000001U
6877     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6878     // .. L1_SEL = 0
6879     // .. ==> 0XF8000748[2:2] = 0x00000000U
6880     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6881     // .. L2_SEL = 0
6882     // .. ==> 0XF8000748[4:3] = 0x00000000U
6883     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6884     // .. L3_SEL = 0
6885     // .. ==> 0XF8000748[7:5] = 0x00000000U
6886     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6887     // .. Speed = 0
6888     // .. ==> 0XF8000748[8:8] = 0x00000000U
6889     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6890     // .. IO_Type = 4
6891     // .. ==> 0XF8000748[11:9] = 0x00000004U
6892     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6893     // .. PULLUP = 0
6894     // .. ==> 0XF8000748[12:12] = 0x00000000U
6895     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6896     // .. DisableRcvr = 1
6897     // .. ==> 0XF8000748[13:13] = 0x00000001U
6898     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6899     // ..
6900     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6901     // .. TRI_ENABLE = 0
6902     // .. ==> 0XF800074C[0:0] = 0x00000000U
6903     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6904     // .. L0_SEL = 1
6905     // .. ==> 0XF800074C[1:1] = 0x00000001U
6906     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6907     // .. L1_SEL = 0
6908     // .. ==> 0XF800074C[2:2] = 0x00000000U
6909     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6910     // .. L2_SEL = 0
6911     // .. ==> 0XF800074C[4:3] = 0x00000000U
6912     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6913     // .. L3_SEL = 0
6914     // .. ==> 0XF800074C[7:5] = 0x00000000U
6915     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6916     // .. Speed = 0
6917     // .. ==> 0XF800074C[8:8] = 0x00000000U
6918     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6919     // .. IO_Type = 4
6920     // .. ==> 0XF800074C[11:9] = 0x00000004U
6921     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6922     // .. PULLUP = 0
6923     // .. ==> 0XF800074C[12:12] = 0x00000000U
6924     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6925     // .. DisableRcvr = 1
6926     // .. ==> 0XF800074C[13:13] = 0x00000001U
6927     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6928     // ..
6929     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
6930     // .. TRI_ENABLE = 0
6931     // .. ==> 0XF8000750[0:0] = 0x00000000U
6932     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6933     // .. L0_SEL = 1
6934     // .. ==> 0XF8000750[1:1] = 0x00000001U
6935     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6936     // .. L1_SEL = 0
6937     // .. ==> 0XF8000750[2:2] = 0x00000000U
6938     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6939     // .. L2_SEL = 0
6940     // .. ==> 0XF8000750[4:3] = 0x00000000U
6941     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6942     // .. L3_SEL = 0
6943     // .. ==> 0XF8000750[7:5] = 0x00000000U
6944     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6945     // .. Speed = 0
6946     // .. ==> 0XF8000750[8:8] = 0x00000000U
6947     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6948     // .. IO_Type = 4
6949     // .. ==> 0XF8000750[11:9] = 0x00000004U
6950     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6951     // .. PULLUP = 0
6952     // .. ==> 0XF8000750[12:12] = 0x00000000U
6953     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6954     // .. DisableRcvr = 1
6955     // .. ==> 0XF8000750[13:13] = 0x00000001U
6956     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6957     // ..
6958     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
6959     // .. TRI_ENABLE = 0
6960     // .. ==> 0XF8000754[0:0] = 0x00000000U
6961     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6962     // .. L0_SEL = 1
6963     // .. ==> 0XF8000754[1:1] = 0x00000001U
6964     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6965     // .. L1_SEL = 0
6966     // .. ==> 0XF8000754[2:2] = 0x00000000U
6967     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6968     // .. L2_SEL = 0
6969     // .. ==> 0XF8000754[4:3] = 0x00000000U
6970     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6971     // .. L3_SEL = 0
6972     // .. ==> 0XF8000754[7:5] = 0x00000000U
6973     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6974     // .. Speed = 0
6975     // .. ==> 0XF8000754[8:8] = 0x00000000U
6976     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6977     // .. IO_Type = 4
6978     // .. ==> 0XF8000754[11:9] = 0x00000004U
6979     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6980     // .. PULLUP = 0
6981     // .. ==> 0XF8000754[12:12] = 0x00000000U
6982     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6983     // .. DisableRcvr = 1
6984     // .. ==> 0XF8000754[13:13] = 0x00000001U
6985     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6986     // ..
6987     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
6988     // .. TRI_ENABLE = 1
6989     // .. ==> 0XF8000758[0:0] = 0x00000001U
6990     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6991     // .. L0_SEL = 1
6992     // .. ==> 0XF8000758[1:1] = 0x00000001U
6993     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6994     // .. L1_SEL = 0
6995     // .. ==> 0XF8000758[2:2] = 0x00000000U
6996     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6997     // .. L2_SEL = 0
6998     // .. ==> 0XF8000758[4:3] = 0x00000000U
6999     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7000     // .. L3_SEL = 0
7001     // .. ==> 0XF8000758[7:5] = 0x00000000U
7002     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7003     // .. Speed = 0
7004     // .. ==> 0XF8000758[8:8] = 0x00000000U
7005     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7006     // .. IO_Type = 4
7007     // .. ==> 0XF8000758[11:9] = 0x00000004U
7008     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7009     // .. PULLUP = 0
7010     // .. ==> 0XF8000758[12:12] = 0x00000000U
7011     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7012     // .. DisableRcvr = 0
7013     // .. ==> 0XF8000758[13:13] = 0x00000000U
7014     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7015     // ..
7016     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7017     // .. TRI_ENABLE = 1
7018     // .. ==> 0XF800075C[0:0] = 0x00000001U
7019     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7020     // .. L0_SEL = 1
7021     // .. ==> 0XF800075C[1:1] = 0x00000001U
7022     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7023     // .. L1_SEL = 0
7024     // .. ==> 0XF800075C[2:2] = 0x00000000U
7025     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7026     // .. L2_SEL = 0
7027     // .. ==> 0XF800075C[4:3] = 0x00000000U
7028     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7029     // .. L3_SEL = 0
7030     // .. ==> 0XF800075C[7:5] = 0x00000000U
7031     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7032     // .. Speed = 0
7033     // .. ==> 0XF800075C[8:8] = 0x00000000U
7034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7035     // .. IO_Type = 4
7036     // .. ==> 0XF800075C[11:9] = 0x00000004U
7037     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7038     // .. PULLUP = 0
7039     // .. ==> 0XF800075C[12:12] = 0x00000000U
7040     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7041     // .. DisableRcvr = 0
7042     // .. ==> 0XF800075C[13:13] = 0x00000000U
7043     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7044     // ..
7045     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7046     // .. TRI_ENABLE = 1
7047     // .. ==> 0XF8000760[0:0] = 0x00000001U
7048     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7049     // .. L0_SEL = 1
7050     // .. ==> 0XF8000760[1:1] = 0x00000001U
7051     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7052     // .. L1_SEL = 0
7053     // .. ==> 0XF8000760[2:2] = 0x00000000U
7054     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7055     // .. L2_SEL = 0
7056     // .. ==> 0XF8000760[4:3] = 0x00000000U
7057     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7058     // .. L3_SEL = 0
7059     // .. ==> 0XF8000760[7:5] = 0x00000000U
7060     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7061     // .. Speed = 0
7062     // .. ==> 0XF8000760[8:8] = 0x00000000U
7063     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7064     // .. IO_Type = 4
7065     // .. ==> 0XF8000760[11:9] = 0x00000004U
7066     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7067     // .. PULLUP = 0
7068     // .. ==> 0XF8000760[12:12] = 0x00000000U
7069     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7070     // .. DisableRcvr = 0
7071     // .. ==> 0XF8000760[13:13] = 0x00000000U
7072     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7073     // ..
7074     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7075     // .. TRI_ENABLE = 1
7076     // .. ==> 0XF8000764[0:0] = 0x00000001U
7077     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7078     // .. L0_SEL = 1
7079     // .. ==> 0XF8000764[1:1] = 0x00000001U
7080     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7081     // .. L1_SEL = 0
7082     // .. ==> 0XF8000764[2:2] = 0x00000000U
7083     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7084     // .. L2_SEL = 0
7085     // .. ==> 0XF8000764[4:3] = 0x00000000U
7086     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7087     // .. L3_SEL = 0
7088     // .. ==> 0XF8000764[7:5] = 0x00000000U
7089     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7090     // .. Speed = 0
7091     // .. ==> 0XF8000764[8:8] = 0x00000000U
7092     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7093     // .. IO_Type = 4
7094     // .. ==> 0XF8000764[11:9] = 0x00000004U
7095     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7096     // .. PULLUP = 0
7097     // .. ==> 0XF8000764[12:12] = 0x00000000U
7098     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7099     // .. DisableRcvr = 0
7100     // .. ==> 0XF8000764[13:13] = 0x00000000U
7101     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7102     // ..
7103     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7104     // .. TRI_ENABLE = 1
7105     // .. ==> 0XF8000768[0:0] = 0x00000001U
7106     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7107     // .. L0_SEL = 1
7108     // .. ==> 0XF8000768[1:1] = 0x00000001U
7109     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7110     // .. L1_SEL = 0
7111     // .. ==> 0XF8000768[2:2] = 0x00000000U
7112     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7113     // .. L2_SEL = 0
7114     // .. ==> 0XF8000768[4:3] = 0x00000000U
7115     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7116     // .. L3_SEL = 0
7117     // .. ==> 0XF8000768[7:5] = 0x00000000U
7118     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7119     // .. Speed = 0
7120     // .. ==> 0XF8000768[8:8] = 0x00000000U
7121     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7122     // .. IO_Type = 4
7123     // .. ==> 0XF8000768[11:9] = 0x00000004U
7124     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7125     // .. PULLUP = 0
7126     // .. ==> 0XF8000768[12:12] = 0x00000000U
7127     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7128     // .. DisableRcvr = 0
7129     // .. ==> 0XF8000768[13:13] = 0x00000000U
7130     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7131     // ..
7132     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7133     // .. TRI_ENABLE = 1
7134     // .. ==> 0XF800076C[0:0] = 0x00000001U
7135     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7136     // .. L0_SEL = 1
7137     // .. ==> 0XF800076C[1:1] = 0x00000001U
7138     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7139     // .. L1_SEL = 0
7140     // .. ==> 0XF800076C[2:2] = 0x00000000U
7141     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7142     // .. L2_SEL = 0
7143     // .. ==> 0XF800076C[4:3] = 0x00000000U
7144     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7145     // .. L3_SEL = 0
7146     // .. ==> 0XF800076C[7:5] = 0x00000000U
7147     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7148     // .. Speed = 0
7149     // .. ==> 0XF800076C[8:8] = 0x00000000U
7150     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7151     // .. IO_Type = 4
7152     // .. ==> 0XF800076C[11:9] = 0x00000004U
7153     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7154     // .. PULLUP = 0
7155     // .. ==> 0XF800076C[12:12] = 0x00000000U
7156     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7157     // .. DisableRcvr = 0
7158     // .. ==> 0XF800076C[13:13] = 0x00000000U
7159     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7160     // ..
7161     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7162     // .. TRI_ENABLE = 0
7163     // .. ==> 0XF8000770[0:0] = 0x00000000U
7164     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7165     // .. L0_SEL = 0
7166     // .. ==> 0XF8000770[1:1] = 0x00000000U
7167     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7168     // .. L1_SEL = 1
7169     // .. ==> 0XF8000770[2:2] = 0x00000001U
7170     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7171     // .. L2_SEL = 0
7172     // .. ==> 0XF8000770[4:3] = 0x00000000U
7173     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7174     // .. L3_SEL = 0
7175     // .. ==> 0XF8000770[7:5] = 0x00000000U
7176     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7177     // .. Speed = 0
7178     // .. ==> 0XF8000770[8:8] = 0x00000000U
7179     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7180     // .. IO_Type = 1
7181     // .. ==> 0XF8000770[11:9] = 0x00000001U
7182     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7183     // .. PULLUP = 0
7184     // .. ==> 0XF8000770[12:12] = 0x00000000U
7185     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7186     // .. DisableRcvr = 0
7187     // .. ==> 0XF8000770[13:13] = 0x00000000U
7188     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7189     // ..
7190     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7191     // .. TRI_ENABLE = 1
7192     // .. ==> 0XF8000774[0:0] = 0x00000001U
7193     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7194     // .. L0_SEL = 0
7195     // .. ==> 0XF8000774[1:1] = 0x00000000U
7196     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7197     // .. L1_SEL = 1
7198     // .. ==> 0XF8000774[2:2] = 0x00000001U
7199     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7200     // .. L2_SEL = 0
7201     // .. ==> 0XF8000774[4:3] = 0x00000000U
7202     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7203     // .. L3_SEL = 0
7204     // .. ==> 0XF8000774[7:5] = 0x00000000U
7205     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7206     // .. Speed = 0
7207     // .. ==> 0XF8000774[8:8] = 0x00000000U
7208     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7209     // .. IO_Type = 1
7210     // .. ==> 0XF8000774[11:9] = 0x00000001U
7211     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7212     // .. PULLUP = 0
7213     // .. ==> 0XF8000774[12:12] = 0x00000000U
7214     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7215     // .. DisableRcvr = 0
7216     // .. ==> 0XF8000774[13:13] = 0x00000000U
7217     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7218     // ..
7219     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7220     // .. TRI_ENABLE = 0
7221     // .. ==> 0XF8000778[0:0] = 0x00000000U
7222     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7223     // .. L0_SEL = 0
7224     // .. ==> 0XF8000778[1:1] = 0x00000000U
7225     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7226     // .. L1_SEL = 1
7227     // .. ==> 0XF8000778[2:2] = 0x00000001U
7228     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7229     // .. L2_SEL = 0
7230     // .. ==> 0XF8000778[4:3] = 0x00000000U
7231     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7232     // .. L3_SEL = 0
7233     // .. ==> 0XF8000778[7:5] = 0x00000000U
7234     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7235     // .. Speed = 0
7236     // .. ==> 0XF8000778[8:8] = 0x00000000U
7237     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7238     // .. IO_Type = 1
7239     // .. ==> 0XF8000778[11:9] = 0x00000001U
7240     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7241     // .. PULLUP = 0
7242     // .. ==> 0XF8000778[12:12] = 0x00000000U
7243     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7244     // .. DisableRcvr = 0
7245     // .. ==> 0XF8000778[13:13] = 0x00000000U
7246     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7247     // ..
7248     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7249     // .. TRI_ENABLE = 1
7250     // .. ==> 0XF800077C[0:0] = 0x00000001U
7251     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7252     // .. L0_SEL = 0
7253     // .. ==> 0XF800077C[1:1] = 0x00000000U
7254     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7255     // .. L1_SEL = 1
7256     // .. ==> 0XF800077C[2:2] = 0x00000001U
7257     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7258     // .. L2_SEL = 0
7259     // .. ==> 0XF800077C[4:3] = 0x00000000U
7260     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7261     // .. L3_SEL = 0
7262     // .. ==> 0XF800077C[7:5] = 0x00000000U
7263     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7264     // .. Speed = 0
7265     // .. ==> 0XF800077C[8:8] = 0x00000000U
7266     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7267     // .. IO_Type = 1
7268     // .. ==> 0XF800077C[11:9] = 0x00000001U
7269     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7270     // .. PULLUP = 0
7271     // .. ==> 0XF800077C[12:12] = 0x00000000U
7272     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7273     // .. DisableRcvr = 0
7274     // .. ==> 0XF800077C[13:13] = 0x00000000U
7275     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7276     // ..
7277     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7278     // .. TRI_ENABLE = 0
7279     // .. ==> 0XF8000780[0:0] = 0x00000000U
7280     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7281     // .. L0_SEL = 0
7282     // .. ==> 0XF8000780[1:1] = 0x00000000U
7283     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7284     // .. L1_SEL = 1
7285     // .. ==> 0XF8000780[2:2] = 0x00000001U
7286     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7287     // .. L2_SEL = 0
7288     // .. ==> 0XF8000780[4:3] = 0x00000000U
7289     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7290     // .. L3_SEL = 0
7291     // .. ==> 0XF8000780[7:5] = 0x00000000U
7292     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7293     // .. Speed = 0
7294     // .. ==> 0XF8000780[8:8] = 0x00000000U
7295     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7296     // .. IO_Type = 1
7297     // .. ==> 0XF8000780[11:9] = 0x00000001U
7298     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7299     // .. PULLUP = 0
7300     // .. ==> 0XF8000780[12:12] = 0x00000000U
7301     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7302     // .. DisableRcvr = 0
7303     // .. ==> 0XF8000780[13:13] = 0x00000000U
7304     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7305     // ..
7306     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7307     // .. TRI_ENABLE = 0
7308     // .. ==> 0XF8000784[0:0] = 0x00000000U
7309     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7310     // .. L0_SEL = 0
7311     // .. ==> 0XF8000784[1:1] = 0x00000000U
7312     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7313     // .. L1_SEL = 1
7314     // .. ==> 0XF8000784[2:2] = 0x00000001U
7315     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7316     // .. L2_SEL = 0
7317     // .. ==> 0XF8000784[4:3] = 0x00000000U
7318     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7319     // .. L3_SEL = 0
7320     // .. ==> 0XF8000784[7:5] = 0x00000000U
7321     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7322     // .. Speed = 0
7323     // .. ==> 0XF8000784[8:8] = 0x00000000U
7324     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7325     // .. IO_Type = 1
7326     // .. ==> 0XF8000784[11:9] = 0x00000001U
7327     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7328     // .. PULLUP = 0
7329     // .. ==> 0XF8000784[12:12] = 0x00000000U
7330     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7331     // .. DisableRcvr = 0
7332     // .. ==> 0XF8000784[13:13] = 0x00000000U
7333     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7334     // ..
7335     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7336     // .. TRI_ENABLE = 0
7337     // .. ==> 0XF8000788[0:0] = 0x00000000U
7338     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7339     // .. L0_SEL = 0
7340     // .. ==> 0XF8000788[1:1] = 0x00000000U
7341     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7342     // .. L1_SEL = 1
7343     // .. ==> 0XF8000788[2:2] = 0x00000001U
7344     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7345     // .. L2_SEL = 0
7346     // .. ==> 0XF8000788[4:3] = 0x00000000U
7347     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7348     // .. L3_SEL = 0
7349     // .. ==> 0XF8000788[7:5] = 0x00000000U
7350     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7351     // .. Speed = 0
7352     // .. ==> 0XF8000788[8:8] = 0x00000000U
7353     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7354     // .. IO_Type = 1
7355     // .. ==> 0XF8000788[11:9] = 0x00000001U
7356     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7357     // .. PULLUP = 0
7358     // .. ==> 0XF8000788[12:12] = 0x00000000U
7359     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7360     // .. DisableRcvr = 0
7361     // .. ==> 0XF8000788[13:13] = 0x00000000U
7362     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7363     // ..
7364     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7365     // .. TRI_ENABLE = 0
7366     // .. ==> 0XF800078C[0:0] = 0x00000000U
7367     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7368     // .. L0_SEL = 0
7369     // .. ==> 0XF800078C[1:1] = 0x00000000U
7370     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7371     // .. L1_SEL = 1
7372     // .. ==> 0XF800078C[2:2] = 0x00000001U
7373     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7374     // .. L2_SEL = 0
7375     // .. ==> 0XF800078C[4:3] = 0x00000000U
7376     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7377     // .. L3_SEL = 0
7378     // .. ==> 0XF800078C[7:5] = 0x00000000U
7379     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7380     // .. Speed = 0
7381     // .. ==> 0XF800078C[8:8] = 0x00000000U
7382     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7383     // .. IO_Type = 1
7384     // .. ==> 0XF800078C[11:9] = 0x00000001U
7385     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7386     // .. PULLUP = 0
7387     // .. ==> 0XF800078C[12:12] = 0x00000000U
7388     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7389     // .. DisableRcvr = 0
7390     // .. ==> 0XF800078C[13:13] = 0x00000000U
7391     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7392     // ..
7393     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7394     // .. TRI_ENABLE = 1
7395     // .. ==> 0XF8000790[0:0] = 0x00000001U
7396     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7397     // .. L0_SEL = 0
7398     // .. ==> 0XF8000790[1:1] = 0x00000000U
7399     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7400     // .. L1_SEL = 1
7401     // .. ==> 0XF8000790[2:2] = 0x00000001U
7402     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7403     // .. L2_SEL = 0
7404     // .. ==> 0XF8000790[4:3] = 0x00000000U
7405     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7406     // .. L3_SEL = 0
7407     // .. ==> 0XF8000790[7:5] = 0x00000000U
7408     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7409     // .. Speed = 0
7410     // .. ==> 0XF8000790[8:8] = 0x00000000U
7411     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7412     // .. IO_Type = 1
7413     // .. ==> 0XF8000790[11:9] = 0x00000001U
7414     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7415     // .. PULLUP = 0
7416     // .. ==> 0XF8000790[12:12] = 0x00000000U
7417     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7418     // .. DisableRcvr = 0
7419     // .. ==> 0XF8000790[13:13] = 0x00000000U
7420     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7421     // ..
7422     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7423     // .. TRI_ENABLE = 0
7424     // .. ==> 0XF8000794[0:0] = 0x00000000U
7425     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7426     // .. L0_SEL = 0
7427     // .. ==> 0XF8000794[1:1] = 0x00000000U
7428     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7429     // .. L1_SEL = 1
7430     // .. ==> 0XF8000794[2:2] = 0x00000001U
7431     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7432     // .. L2_SEL = 0
7433     // .. ==> 0XF8000794[4:3] = 0x00000000U
7434     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7435     // .. L3_SEL = 0
7436     // .. ==> 0XF8000794[7:5] = 0x00000000U
7437     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7438     // .. Speed = 0
7439     // .. ==> 0XF8000794[8:8] = 0x00000000U
7440     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7441     // .. IO_Type = 1
7442     // .. ==> 0XF8000794[11:9] = 0x00000001U
7443     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7444     // .. PULLUP = 0
7445     // .. ==> 0XF8000794[12:12] = 0x00000000U
7446     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7447     // .. DisableRcvr = 0
7448     // .. ==> 0XF8000794[13:13] = 0x00000000U
7449     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7450     // ..
7451     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7452     // .. TRI_ENABLE = 0
7453     // .. ==> 0XF8000798[0:0] = 0x00000000U
7454     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7455     // .. L0_SEL = 0
7456     // .. ==> 0XF8000798[1:1] = 0x00000000U
7457     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7458     // .. L1_SEL = 1
7459     // .. ==> 0XF8000798[2:2] = 0x00000001U
7460     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7461     // .. L2_SEL = 0
7462     // .. ==> 0XF8000798[4:3] = 0x00000000U
7463     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7464     // .. L3_SEL = 0
7465     // .. ==> 0XF8000798[7:5] = 0x00000000U
7466     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7467     // .. Speed = 0
7468     // .. ==> 0XF8000798[8:8] = 0x00000000U
7469     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7470     // .. IO_Type = 1
7471     // .. ==> 0XF8000798[11:9] = 0x00000001U
7472     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7473     // .. PULLUP = 0
7474     // .. ==> 0XF8000798[12:12] = 0x00000000U
7475     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7476     // .. DisableRcvr = 0
7477     // .. ==> 0XF8000798[13:13] = 0x00000000U
7478     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7479     // ..
7480     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7481     // .. TRI_ENABLE = 0
7482     // .. ==> 0XF800079C[0:0] = 0x00000000U
7483     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7484     // .. L0_SEL = 0
7485     // .. ==> 0XF800079C[1:1] = 0x00000000U
7486     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7487     // .. L1_SEL = 1
7488     // .. ==> 0XF800079C[2:2] = 0x00000001U
7489     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7490     // .. L2_SEL = 0
7491     // .. ==> 0XF800079C[4:3] = 0x00000000U
7492     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7493     // .. L3_SEL = 0
7494     // .. ==> 0XF800079C[7:5] = 0x00000000U
7495     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7496     // .. Speed = 0
7497     // .. ==> 0XF800079C[8:8] = 0x00000000U
7498     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7499     // .. IO_Type = 1
7500     // .. ==> 0XF800079C[11:9] = 0x00000001U
7501     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7502     // .. PULLUP = 0
7503     // .. ==> 0XF800079C[12:12] = 0x00000000U
7504     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7505     // .. DisableRcvr = 0
7506     // .. ==> 0XF800079C[13:13] = 0x00000000U
7507     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7508     // ..
7509     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7510     // .. TRI_ENABLE = 0
7511     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7512     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7513     // .. L0_SEL = 0
7514     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7515     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7516     // .. L1_SEL = 0
7517     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7518     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7519     // .. L2_SEL = 0
7520     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7521     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7522     // .. L3_SEL = 4
7523     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7524     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7525     // .. Speed = 0
7526     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7527     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7528     // .. IO_Type = 1
7529     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7530     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7531     // .. PULLUP = 0
7532     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7533     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7534     // .. DisableRcvr = 0
7535     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7536     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7537     // ..
7538     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7539     // .. TRI_ENABLE = 0
7540     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7541     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7542     // .. L0_SEL = 0
7543     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7544     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7545     // .. L1_SEL = 0
7546     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7547     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7548     // .. L2_SEL = 0
7549     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7550     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7551     // .. L3_SEL = 4
7552     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7553     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7554     // .. Speed = 0
7555     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7556     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7557     // .. IO_Type = 1
7558     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7559     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7560     // .. PULLUP = 0
7561     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7562     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7563     // .. DisableRcvr = 0
7564     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7565     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7566     // ..
7567     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7568     // .. TRI_ENABLE = 0
7569     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7570     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7571     // .. L0_SEL = 0
7572     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7573     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7574     // .. L1_SEL = 0
7575     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7576     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7577     // .. L2_SEL = 0
7578     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7579     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7580     // .. L3_SEL = 4
7581     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7582     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7583     // .. Speed = 0
7584     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7585     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7586     // .. IO_Type = 1
7587     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7588     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7589     // .. PULLUP = 0
7590     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7591     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7592     // .. DisableRcvr = 0
7593     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7594     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7595     // ..
7596     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7597     // .. TRI_ENABLE = 0
7598     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7599     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7600     // .. L0_SEL = 0
7601     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7602     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7603     // .. L1_SEL = 0
7604     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7605     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7606     // .. L2_SEL = 0
7607     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7608     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7609     // .. L3_SEL = 4
7610     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7611     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7612     // .. Speed = 0
7613     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7614     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7615     // .. IO_Type = 1
7616     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7617     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7618     // .. PULLUP = 0
7619     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7620     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7621     // .. DisableRcvr = 0
7622     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7623     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7624     // ..
7625     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7626     // .. TRI_ENABLE = 0
7627     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7628     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7629     // .. L0_SEL = 0
7630     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7631     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7632     // .. L1_SEL = 0
7633     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7634     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7635     // .. L2_SEL = 0
7636     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7637     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7638     // .. L3_SEL = 4
7639     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7640     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7641     // .. Speed = 0
7642     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7643     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7644     // .. IO_Type = 1
7645     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7646     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7647     // .. PULLUP = 0
7648     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7649     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7650     // .. DisableRcvr = 0
7651     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7652     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7653     // ..
7654     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7655     // .. TRI_ENABLE = 0
7656     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7657     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7658     // .. L0_SEL = 0
7659     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7660     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7661     // .. L1_SEL = 0
7662     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7663     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7664     // .. L2_SEL = 0
7665     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7666     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7667     // .. L3_SEL = 4
7668     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7669     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7670     // .. Speed = 0
7671     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7672     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7673     // .. IO_Type = 1
7674     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7675     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7676     // .. PULLUP = 0
7677     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7678     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7679     // .. DisableRcvr = 0
7680     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7681     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7682     // ..
7683     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7684     // .. TRI_ENABLE = 1
7685     // .. ==> 0XF80007B8[0:0] = 0x00000001U
7686     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7687     // .. L0_SEL = 0
7688     // .. ==> 0XF80007B8[1:1] = 0x00000000U
7689     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7690     // .. L1_SEL = 0
7691     // .. ==> 0XF80007B8[2:2] = 0x00000000U
7692     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7693     // .. L2_SEL = 0
7694     // .. ==> 0XF80007B8[4:3] = 0x00000000U
7695     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7696     // .. L3_SEL = 1
7697     // .. ==> 0XF80007B8[7:5] = 0x00000001U
7698     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7699     // .. Speed = 0
7700     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7701     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7702     // .. IO_Type = 1
7703     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7704     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7705     // .. PULLUP = 1
7706     // .. ==> 0XF80007B8[12:12] = 0x00000001U
7707     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7708     // .. DisableRcvr = 0
7709     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7710     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7711     // ..
7712     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
7713     // .. TRI_ENABLE = 0
7714     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7715     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7716     // .. L0_SEL = 0
7717     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7718     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7719     // .. L1_SEL = 0
7720     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7721     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7722     // .. L2_SEL = 0
7723     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7724     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7725     // .. L3_SEL = 1
7726     // .. ==> 0XF80007BC[7:5] = 0x00000001U
7727     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7728     // .. Speed = 0
7729     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7730     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7731     // .. IO_Type = 1
7732     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7733     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7734     // .. PULLUP = 1
7735     // .. ==> 0XF80007BC[12:12] = 0x00000001U
7736     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7737     // .. DisableRcvr = 0
7738     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7739     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7740     // ..
7741     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
7742     // .. TRI_ENABLE = 0
7743     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7744     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7745     // .. L0_SEL = 0
7746     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7747     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7748     // .. L1_SEL = 0
7749     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7750     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7751     // .. L2_SEL = 0
7752     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7753     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7754     // .. L3_SEL = 7
7755     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7756     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7757     // .. Speed = 0
7758     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7759     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7760     // .. IO_Type = 1
7761     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7762     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7763     // .. PULLUP = 0
7764     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7765     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7766     // .. DisableRcvr = 0
7767     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7768     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7769     // ..
7770     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7771     // .. TRI_ENABLE = 1
7772     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7773     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7774     // .. L0_SEL = 0
7775     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7776     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7777     // .. L1_SEL = 0
7778     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7779     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7780     // .. L2_SEL = 0
7781     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7782     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7783     // .. L3_SEL = 7
7784     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7785     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7786     // .. Speed = 0
7787     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7788     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7789     // .. IO_Type = 1
7790     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7791     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7792     // .. PULLUP = 0
7793     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7794     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7795     // .. DisableRcvr = 0
7796     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7797     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7798     // ..
7799     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7800     // .. TRI_ENABLE = 0
7801     // .. ==> 0XF80007C8[0:0] = 0x00000000U
7802     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7803     // .. L0_SEL = 0
7804     // .. ==> 0XF80007C8[1:1] = 0x00000000U
7805     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7806     // .. L1_SEL = 0
7807     // .. ==> 0XF80007C8[2:2] = 0x00000000U
7808     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7809     // .. L2_SEL = 0
7810     // .. ==> 0XF80007C8[4:3] = 0x00000000U
7811     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7812     // .. L3_SEL = 2
7813     // .. ==> 0XF80007C8[7:5] = 0x00000002U
7814     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7815     // .. Speed = 0
7816     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7817     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7818     // .. IO_Type = 1
7819     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7820     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7821     // .. PULLUP = 1
7822     // .. ==> 0XF80007C8[12:12] = 0x00000001U
7823     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7824     // .. DisableRcvr = 0
7825     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7826     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7827     // ..
7828     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7829     // .. TRI_ENABLE = 0
7830     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7831     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7832     // .. L0_SEL = 0
7833     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7834     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7835     // .. L1_SEL = 0
7836     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7837     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7838     // .. L2_SEL = 0
7839     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7840     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7841     // .. L3_SEL = 2
7842     // .. ==> 0XF80007CC[7:5] = 0x00000002U
7843     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7844     // .. Speed = 0
7845     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7846     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7847     // .. IO_Type = 1
7848     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7849     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7850     // .. PULLUP = 1
7851     // .. ==> 0XF80007CC[12:12] = 0x00000001U
7852     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7853     // .. DisableRcvr = 0
7854     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7855     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7856     // ..
7857     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7858     // .. TRI_ENABLE = 0
7859     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7860     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7861     // .. L0_SEL = 0
7862     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7863     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7864     // .. L1_SEL = 0
7865     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7866     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7867     // .. L2_SEL = 0
7868     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7869     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7870     // .. L3_SEL = 4
7871     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7872     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7873     // .. Speed = 0
7874     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7875     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7876     // .. IO_Type = 1
7877     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7878     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7879     // .. PULLUP = 0
7880     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7881     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7882     // .. DisableRcvr = 0
7883     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7884     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7885     // ..
7886     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7887     // .. TRI_ENABLE = 0
7888     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7889     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7890     // .. L0_SEL = 0
7891     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7892     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7893     // .. L1_SEL = 0
7894     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7895     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7896     // .. L2_SEL = 0
7897     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7898     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7899     // .. L3_SEL = 4
7900     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7901     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7902     // .. Speed = 0
7903     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7904     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7905     // .. IO_Type = 1
7906     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7907     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7908     // .. PULLUP = 0
7909     // .. ==> 0XF80007D4[12:12] = 0x00000000U
7910     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7911     // .. DisableRcvr = 0
7912     // .. ==> 0XF80007D4[13:13] = 0x00000000U
7913     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7914     // ..
7915     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7916     // .. SDIO0_WP_SEL = 15
7917     // .. ==> 0XF8000830[5:0] = 0x0000000FU
7918     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
7919     // .. SDIO0_CD_SEL = 0
7920     // .. ==> 0XF8000830[21:16] = 0x00000000U
7921     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
7922     // ..
7923     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
7924     // .. FINISH: MIO PROGRAMMING
7925     // .. START: LOCK IT BACK
7926     // .. LOCK_KEY = 0X767B
7927     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7928     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7929     // ..
7930     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7931     // .. FINISH: LOCK IT BACK
7932     // FINISH: top
7933     //
7934     EMIT_EXIT(),
7935
7936     //
7937 };
7938
7939 unsigned long ps7_peripherals_init_data_2_0[] = {
7940     // START: top
7941     // .. START: SLCR SETTINGS
7942     // .. UNLOCK_KEY = 0XDF0D
7943     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7944     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
7945     // ..
7946     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7947     // .. FINISH: SLCR SETTINGS
7948     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7949     // .. IBUF_DISABLE_MODE = 0x1
7950     // .. ==> 0XF8000B48[7:7] = 0x00000001U
7951     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7952     // .. TERM_DISABLE_MODE = 0x1
7953     // .. ==> 0XF8000B48[8:8] = 0x00000001U
7954     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7955     // ..
7956     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7957     // .. IBUF_DISABLE_MODE = 0x1
7958     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7959     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7960     // .. TERM_DISABLE_MODE = 0x1
7961     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7962     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7963     // ..
7964     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
7965     // .. IBUF_DISABLE_MODE = 0x1
7966     // .. ==> 0XF8000B50[7:7] = 0x00000001U
7967     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7968     // .. TERM_DISABLE_MODE = 0x1
7969     // .. ==> 0XF8000B50[8:8] = 0x00000001U
7970     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7971     // ..
7972     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
7973     // .. IBUF_DISABLE_MODE = 0x1
7974     // .. ==> 0XF8000B54[7:7] = 0x00000001U
7975     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7976     // .. TERM_DISABLE_MODE = 0x1
7977     // .. ==> 0XF8000B54[8:8] = 0x00000001U
7978     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7979     // ..
7980     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
7981     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7982     // .. START: LOCK IT BACK
7983     // .. LOCK_KEY = 0X767B
7984     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7985     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7986     // ..
7987     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7988     // .. FINISH: LOCK IT BACK
7989     // .. START: SRAM/NOR SET OPMODE
7990     // .. FINISH: SRAM/NOR SET OPMODE
7991     // .. START: QSPI REGISTERS
7992     // .. Holdb_dr = 1
7993     // .. ==> 0XE000D000[19:19] = 0x00000001U
7994     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
7995     // ..
7996     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
7997     // .. FINISH: QSPI REGISTERS
7998     // .. START: PL POWER ON RESET REGISTERS
7999     // .. PCFG_POR_CNT_4K = 0
8000     // .. ==> 0XF8007000[29:29] = 0x00000000U
8001     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
8002     // ..
8003     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8004     // .. FINISH: PL POWER ON RESET REGISTERS
8005     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8006     // .. .. START: NAND SET CYCLE
8007     // .. .. FINISH: NAND SET CYCLE
8008     // .. .. START: OPMODE
8009     // .. .. FINISH: OPMODE
8010     // .. .. START: DIRECT COMMAND
8011     // .. .. FINISH: DIRECT COMMAND
8012     // .. .. START: SRAM/NOR CS0 SET CYCLE
8013     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8014     // .. .. START: DIRECT COMMAND
8015     // .. .. FINISH: DIRECT COMMAND
8016     // .. .. START: NOR CS0 BASE ADDRESS
8017     // .. .. FINISH: NOR CS0 BASE ADDRESS
8018     // .. .. START: SRAM/NOR CS1 SET CYCLE
8019     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8020     // .. .. START: DIRECT COMMAND
8021     // .. .. FINISH: DIRECT COMMAND
8022     // .. .. START: NOR CS1 BASE ADDRESS
8023     // .. .. FINISH: NOR CS1 BASE ADDRESS
8024     // .. .. START: USB RESET
8025     // .. .. .. START: USB0 RESET
8026     // .. .. .. .. START: DIR MODE BANK 0
8027     // .. .. .. .. DIRECTION_0 = 0x80
8028     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8029     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8030     // .. .. .. ..
8031     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
8032     // .. .. .. .. FINISH: DIR MODE BANK 0
8033     // .. .. .. .. START: DIR MODE BANK 1
8034     // .. .. .. .. FINISH: DIR MODE BANK 1
8035     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8036     // .. .. .. .. MASK_0_LSW = 0xff7f
8037     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8038     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8039     // .. .. .. .. DATA_0_LSW = 0x80
8040     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8041     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8042     // .. .. .. ..
8043     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8044     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8045     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8046     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8047     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8048     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8049     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8050     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8051     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8052     // .. .. .. .. OP_ENABLE_0 = 0x80
8053     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8054     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8055     // .. .. .. ..
8056     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
8057     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8058     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8059     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8060     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8061     // .. .. .. .. MASK_0_LSW = 0xff7f
8062     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8063     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8064     // .. .. .. .. DATA_0_LSW = 0x0
8065     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8066     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8067     // .. .. .. ..
8068     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8069     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8070     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8071     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8072     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8073     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8074     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8075     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8076     // .. .. .. .. START: ADD 1 MS DELAY
8077     // .. .. .. ..
8078     EMIT_MASKDELAY(0XF8F00200, 1),
8079     // .. .. .. .. FINISH: ADD 1 MS DELAY
8080     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8081     // .. .. .. .. MASK_0_LSW = 0xff7f
8082     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8083     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8084     // .. .. .. .. DATA_0_LSW = 0x80
8085     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8086     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8087     // .. .. .. ..
8088     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8089     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8090     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8091     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8092     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8093     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8094     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8095     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8096     // .. .. .. FINISH: USB0 RESET
8097     // .. .. .. START: USB1 RESET
8098     // .. .. .. .. START: DIR MODE BANK 0
8099     // .. .. .. .. FINISH: DIR MODE BANK 0
8100     // .. .. .. .. START: DIR MODE BANK 1
8101     // .. .. .. .. FINISH: DIR MODE BANK 1
8102     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8103     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8104     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8105     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8106     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8107     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8108     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8109     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8110     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8111     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8112     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8113     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8114     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8115     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8116     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8117     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8118     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8119     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8120     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8121     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8122     // .. .. .. .. START: ADD 1 MS DELAY
8123     // .. .. .. ..
8124     EMIT_MASKDELAY(0XF8F00200, 1),
8125     // .. .. .. .. FINISH: ADD 1 MS DELAY
8126     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8127     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8128     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8129     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8130     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8131     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8132     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8133     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8134     // .. .. .. FINISH: USB1 RESET
8135     // .. .. FINISH: USB RESET
8136     // .. .. START: ENET RESET
8137     // .. .. .. START: ENET0 RESET
8138     // .. .. .. .. START: DIR MODE BANK 0
8139     // .. .. .. .. DIRECTION_0 = 0x800
8140     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
8141     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
8142     // .. .. .. ..
8143     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
8144     // .. .. .. .. FINISH: DIR MODE BANK 0
8145     // .. .. .. .. START: DIR MODE BANK 1
8146     // .. .. .. .. FINISH: DIR MODE BANK 1
8147     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8148     // .. .. .. .. MASK_0_LSW = 0xf7ff
8149     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8150     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8151     // .. .. .. .. DATA_0_LSW = 0x800
8152     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8153     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8154     // .. .. .. ..
8155     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8156     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8157     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8158     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8159     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8160     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8161     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8162     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8163     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8164     // .. .. .. .. OP_ENABLE_0 = 0x800
8165     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
8166     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
8167     // .. .. .. ..
8168     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
8169     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8170     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8171     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8172     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8173     // .. .. .. .. MASK_0_LSW = 0xf7ff
8174     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8175     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8176     // .. .. .. .. DATA_0_LSW = 0x0
8177     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8178     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8179     // .. .. .. ..
8180     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
8181     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8182     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8183     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8184     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8185     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8186     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8187     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8188     // .. .. .. .. START: ADD 1 MS DELAY
8189     // .. .. .. ..
8190     EMIT_MASKDELAY(0XF8F00200, 1),
8191     // .. .. .. .. FINISH: ADD 1 MS DELAY
8192     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8193     // .. .. .. .. MASK_0_LSW = 0xf7ff
8194     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8195     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8196     // .. .. .. .. DATA_0_LSW = 0x800
8197     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8198     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8199     // .. .. .. ..
8200     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8201     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8202     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8203     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8204     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8205     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8206     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8207     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8208     // .. .. .. FINISH: ENET0 RESET
8209     // .. .. .. START: ENET1 RESET
8210     // .. .. .. .. START: DIR MODE BANK 0
8211     // .. .. .. .. FINISH: DIR MODE BANK 0
8212     // .. .. .. .. START: DIR MODE BANK 1
8213     // .. .. .. .. FINISH: DIR MODE BANK 1
8214     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8215     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8216     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8217     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8218     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8219     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8220     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8221     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8222     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8223     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8224     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8225     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8226     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8227     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8228     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8229     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8230     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8231     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8232     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8233     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8234     // .. .. .. .. START: ADD 1 MS DELAY
8235     // .. .. .. ..
8236     EMIT_MASKDELAY(0XF8F00200, 1),
8237     // .. .. .. .. FINISH: ADD 1 MS DELAY
8238     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8239     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8240     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8241     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8242     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8243     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8244     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8245     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8246     // .. .. .. FINISH: ENET1 RESET
8247     // .. .. FINISH: ENET RESET
8248     // .. .. START: I2C RESET
8249     // .. .. .. START: I2C0 RESET
8250     // .. .. .. .. START: DIR MODE GPIO BANK0
8251     // .. .. .. .. DIRECTION_0 = 0x2000
8252     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
8253     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
8254     // .. .. .. ..
8255     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
8256     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8257     // .. .. .. .. START: DIR MODE GPIO BANK1
8258     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8259     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8260     // .. .. .. .. MASK_0_LSW = 0xdfff
8261     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8262     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8263     // .. .. .. .. DATA_0_LSW = 0x2000
8264     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8265     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8266     // .. .. .. ..
8267     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8268     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8269     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8270     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8271     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8272     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8273     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8274     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8275     // .. .. .. .. START: OUTPUT ENABLE
8276     // .. .. .. .. OP_ENABLE_0 = 0x2000
8277     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
8278     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
8279     // .. .. .. ..
8280     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
8281     // .. .. .. .. FINISH: OUTPUT ENABLE
8282     // .. .. .. .. START: OUTPUT ENABLE
8283     // .. .. .. .. FINISH: OUTPUT ENABLE
8284     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8285     // .. .. .. .. MASK_0_LSW = 0xdfff
8286     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8287     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8288     // .. .. .. .. DATA_0_LSW = 0x0
8289     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8290     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8291     // .. .. .. ..
8292     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
8293     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8294     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8295     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8296     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8297     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8298     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8299     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8300     // .. .. .. .. START: ADD 1 MS DELAY
8301     // .. .. .. ..
8302     EMIT_MASKDELAY(0XF8F00200, 1),
8303     // .. .. .. .. FINISH: ADD 1 MS DELAY
8304     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8305     // .. .. .. .. MASK_0_LSW = 0xdfff
8306     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8307     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8308     // .. .. .. .. DATA_0_LSW = 0x2000
8309     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8310     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8311     // .. .. .. ..
8312     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8313     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8314     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8315     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8316     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8317     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8318     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8319     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8320     // .. .. .. FINISH: I2C0 RESET
8321     // .. .. .. START: I2C1 RESET
8322     // .. .. .. .. START: DIR MODE GPIO BANK0
8323     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8324     // .. .. .. .. START: DIR MODE GPIO BANK1
8325     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8326     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8327     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8328     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8329     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8330     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8331     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8332     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8333     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8334     // .. .. .. .. START: OUTPUT ENABLE
8335     // .. .. .. .. FINISH: OUTPUT ENABLE
8336     // .. .. .. .. START: OUTPUT ENABLE
8337     // .. .. .. .. FINISH: OUTPUT ENABLE
8338     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8339     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8340     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8341     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8342     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8343     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8344     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8345     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8346     // .. .. .. .. START: ADD 1 MS DELAY
8347     // .. .. .. ..
8348     EMIT_MASKDELAY(0XF8F00200, 1),
8349     // .. .. .. .. FINISH: ADD 1 MS DELAY
8350     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8351     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8352     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8353     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8354     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8355     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8356     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8357     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8358     // .. .. .. FINISH: I2C1 RESET
8359     // .. .. FINISH: I2C RESET
8360     // .. .. START: NOR CHIP SELECT
8361     // .. .. .. START: DIR MODE BANK 0
8362     // .. .. .. FINISH: DIR MODE BANK 0
8363     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8364     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8365     // .. .. .. START: OUTPUT ENABLE BANK 0
8366     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8367     // .. .. FINISH: NOR CHIP SELECT
8368     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8369     // FINISH: top
8370     //
8371     EMIT_EXIT(),
8372
8373     //
8374 };
8375
8376 unsigned long ps7_post_config_2_0[] = {
8377     // START: top
8378     // .. START: SLCR SETTINGS
8379     // .. UNLOCK_KEY = 0XDF0D
8380     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8381     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8382     // ..
8383     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8384     // .. FINISH: SLCR SETTINGS
8385     // .. START: ENABLING LEVEL SHIFTER
8386     // .. USER_INP_ICT_EN_0 = 3
8387     // .. ==> 0XF8000900[1:0] = 0x00000003U
8388     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8389     // .. USER_INP_ICT_EN_1 = 3
8390     // .. ==> 0XF8000900[3:2] = 0x00000003U
8391     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8392     // ..
8393     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8394     // .. FINISH: ENABLING LEVEL SHIFTER
8395     // .. START: FPGA RESETS TO 0
8396     // .. reserved_3 = 0
8397     // .. ==> 0XF8000240[31:25] = 0x00000000U
8398     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8399     // .. FPGA_ACP_RST = 0
8400     // .. ==> 0XF8000240[24:24] = 0x00000000U
8401     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8402     // .. FPGA_AXDS3_RST = 0
8403     // .. ==> 0XF8000240[23:23] = 0x00000000U
8404     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8405     // .. FPGA_AXDS2_RST = 0
8406     // .. ==> 0XF8000240[22:22] = 0x00000000U
8407     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8408     // .. FPGA_AXDS1_RST = 0
8409     // .. ==> 0XF8000240[21:21] = 0x00000000U
8410     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8411     // .. FPGA_AXDS0_RST = 0
8412     // .. ==> 0XF8000240[20:20] = 0x00000000U
8413     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8414     // .. reserved_2 = 0
8415     // .. ==> 0XF8000240[19:18] = 0x00000000U
8416     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8417     // .. FSSW1_FPGA_RST = 0
8418     // .. ==> 0XF8000240[17:17] = 0x00000000U
8419     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8420     // .. FSSW0_FPGA_RST = 0
8421     // .. ==> 0XF8000240[16:16] = 0x00000000U
8422     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8423     // .. reserved_1 = 0
8424     // .. ==> 0XF8000240[15:14] = 0x00000000U
8425     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8426     // .. FPGA_FMSW1_RST = 0
8427     // .. ==> 0XF8000240[13:13] = 0x00000000U
8428     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8429     // .. FPGA_FMSW0_RST = 0
8430     // .. ==> 0XF8000240[12:12] = 0x00000000U
8431     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8432     // .. FPGA_DMA3_RST = 0
8433     // .. ==> 0XF8000240[11:11] = 0x00000000U
8434     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8435     // .. FPGA_DMA2_RST = 0
8436     // .. ==> 0XF8000240[10:10] = 0x00000000U
8437     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8438     // .. FPGA_DMA1_RST = 0
8439     // .. ==> 0XF8000240[9:9] = 0x00000000U
8440     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8441     // .. FPGA_DMA0_RST = 0
8442     // .. ==> 0XF8000240[8:8] = 0x00000000U
8443     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8444     // .. reserved = 0
8445     // .. ==> 0XF8000240[7:4] = 0x00000000U
8446     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8447     // .. FPGA3_OUT_RST = 0
8448     // .. ==> 0XF8000240[3:3] = 0x00000000U
8449     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8450     // .. FPGA2_OUT_RST = 0
8451     // .. ==> 0XF8000240[2:2] = 0x00000000U
8452     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8453     // .. FPGA1_OUT_RST = 0
8454     // .. ==> 0XF8000240[1:1] = 0x00000000U
8455     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8456     // .. FPGA0_OUT_RST = 0
8457     // .. ==> 0XF8000240[0:0] = 0x00000000U
8458     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8459     // ..
8460     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8461     // .. FINISH: FPGA RESETS TO 0
8462     // .. START: AFI REGISTERS
8463     // .. .. START: AFI0 REGISTERS
8464     // .. .. FINISH: AFI0 REGISTERS
8465     // .. .. START: AFI1 REGISTERS
8466     // .. .. FINISH: AFI1 REGISTERS
8467     // .. .. START: AFI2 REGISTERS
8468     // .. .. FINISH: AFI2 REGISTERS
8469     // .. .. START: AFI3 REGISTERS
8470     // .. .. FINISH: AFI3 REGISTERS
8471     // .. FINISH: AFI REGISTERS
8472     // .. START: LOCK IT BACK
8473     // .. LOCK_KEY = 0X767B
8474     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8475     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8476     // ..
8477     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8478     // .. FINISH: LOCK IT BACK
8479     // FINISH: top
8480     //
8481     EMIT_EXIT(),
8482
8483     //
8484 };
8485
8486
8487 unsigned long ps7_pll_init_data_1_0[] = {
8488     // START: top
8489     // .. START: SLCR SETTINGS
8490     // .. UNLOCK_KEY = 0XDF0D
8491     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8492     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8493     // ..
8494     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8495     // .. FINISH: SLCR SETTINGS
8496     // .. START: PLL SLCR REGISTERS
8497     // .. .. START: ARM PLL INIT
8498     // .. .. PLL_RES = 0x2
8499     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8500     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8501     // .. .. PLL_CP = 0x2
8502     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8503     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8504     // .. .. LOCK_CNT = 0xfa
8505     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8506     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8507     // .. ..
8508     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8509     // .. .. .. START: UPDATE FB_DIV
8510     // .. .. .. PLL_FDIV = 0x28
8511     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8512     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8513     // .. .. ..
8514     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8515     // .. .. .. FINISH: UPDATE FB_DIV
8516     // .. .. .. START: BY PASS PLL
8517     // .. .. .. PLL_BYPASS_FORCE = 1
8518     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8519     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8520     // .. .. ..
8521     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8522     // .. .. .. FINISH: BY PASS PLL
8523     // .. .. .. START: ASSERT RESET
8524     // .. .. .. PLL_RESET = 1
8525     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8526     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8527     // .. .. ..
8528     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8529     // .. .. .. FINISH: ASSERT RESET
8530     // .. .. .. START: DEASSERT RESET
8531     // .. .. .. PLL_RESET = 0
8532     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8533     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8534     // .. .. ..
8535     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8536     // .. .. .. FINISH: DEASSERT RESET
8537     // .. .. .. START: CHECK PLL STATUS
8538     // .. .. .. ARM_PLL_LOCK = 1
8539     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8540     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8541     // .. .. ..
8542     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8543     // .. .. .. FINISH: CHECK PLL STATUS
8544     // .. .. .. START: REMOVE PLL BY PASS
8545     // .. .. .. PLL_BYPASS_FORCE = 0
8546     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8547     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8548     // .. .. ..
8549     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8550     // .. .. .. FINISH: REMOVE PLL BY PASS
8551     // .. .. .. SRCSEL = 0x0
8552     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8553     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8554     // .. .. .. DIVISOR = 0x2
8555     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8556     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8557     // .. .. .. CPU_6OR4XCLKACT = 0x1
8558     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8559     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8560     // .. .. .. CPU_3OR2XCLKACT = 0x1
8561     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8562     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8563     // .. .. .. CPU_2XCLKACT = 0x1
8564     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8565     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8566     // .. .. .. CPU_1XCLKACT = 0x1
8567     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8568     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8569     // .. .. .. CPU_PERI_CLKACT = 0x1
8570     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8571     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8572     // .. .. ..
8573     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8574     // .. .. FINISH: ARM PLL INIT
8575     // .. .. START: DDR PLL INIT
8576     // .. .. PLL_RES = 0x2
8577     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8578     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8579     // .. .. PLL_CP = 0x2
8580     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8581     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8582     // .. .. LOCK_CNT = 0x12c
8583     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8584     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8585     // .. ..
8586     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8587     // .. .. .. START: UPDATE FB_DIV
8588     // .. .. .. PLL_FDIV = 0x20
8589     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8590     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8591     // .. .. ..
8592     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8593     // .. .. .. FINISH: UPDATE FB_DIV
8594     // .. .. .. START: BY PASS PLL
8595     // .. .. .. PLL_BYPASS_FORCE = 1
8596     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8597     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8598     // .. .. ..
8599     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8600     // .. .. .. FINISH: BY PASS PLL
8601     // .. .. .. START: ASSERT RESET
8602     // .. .. .. PLL_RESET = 1
8603     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8604     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8605     // .. .. ..
8606     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8607     // .. .. .. FINISH: ASSERT RESET
8608     // .. .. .. START: DEASSERT RESET
8609     // .. .. .. PLL_RESET = 0
8610     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8611     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8612     // .. .. ..
8613     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8614     // .. .. .. FINISH: DEASSERT RESET
8615     // .. .. .. START: CHECK PLL STATUS
8616     // .. .. .. DDR_PLL_LOCK = 1
8617     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8618     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8619     // .. .. ..
8620     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8621     // .. .. .. FINISH: CHECK PLL STATUS
8622     // .. .. .. START: REMOVE PLL BY PASS
8623     // .. .. .. PLL_BYPASS_FORCE = 0
8624     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8625     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8626     // .. .. ..
8627     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8628     // .. .. .. FINISH: REMOVE PLL BY PASS
8629     // .. .. .. DDR_3XCLKACT = 0x1
8630     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8631     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8632     // .. .. .. DDR_2XCLKACT = 0x1
8633     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8634     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8635     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8636     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8637     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8638     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8639     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8640     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8641     // .. .. ..
8642     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8643     // .. .. FINISH: DDR PLL INIT
8644     // .. .. START: IO PLL INIT
8645     // .. .. PLL_RES = 0xc
8646     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8647     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8648     // .. .. PLL_CP = 0x2
8649     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8650     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8651     // .. .. LOCK_CNT = 0x145
8652     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8653     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8654     // .. ..
8655     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8656     // .. .. .. START: UPDATE FB_DIV
8657     // .. .. .. PLL_FDIV = 0x1e
8658     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8659     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8660     // .. .. ..
8661     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8662     // .. .. .. FINISH: UPDATE FB_DIV
8663     // .. .. .. START: BY PASS PLL
8664     // .. .. .. PLL_BYPASS_FORCE = 1
8665     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8666     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8667     // .. .. ..
8668     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8669     // .. .. .. FINISH: BY PASS PLL
8670     // .. .. .. START: ASSERT RESET
8671     // .. .. .. PLL_RESET = 1
8672     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8673     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8674     // .. .. ..
8675     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8676     // .. .. .. FINISH: ASSERT RESET
8677     // .. .. .. START: DEASSERT RESET
8678     // .. .. .. PLL_RESET = 0
8679     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8680     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8681     // .. .. ..
8682     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8683     // .. .. .. FINISH: DEASSERT RESET
8684     // .. .. .. START: CHECK PLL STATUS
8685     // .. .. .. IO_PLL_LOCK = 1
8686     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8687     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8688     // .. .. ..
8689     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8690     // .. .. .. FINISH: CHECK PLL STATUS
8691     // .. .. .. START: REMOVE PLL BY PASS
8692     // .. .. .. PLL_BYPASS_FORCE = 0
8693     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8694     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8695     // .. .. ..
8696     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8697     // .. .. .. FINISH: REMOVE PLL BY PASS
8698     // .. .. FINISH: IO PLL INIT
8699     // .. FINISH: PLL SLCR REGISTERS
8700     // .. START: LOCK IT BACK
8701     // .. LOCK_KEY = 0X767B
8702     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8703     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8704     // ..
8705     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8706     // .. FINISH: LOCK IT BACK
8707     // FINISH: top
8708     //
8709     EMIT_EXIT(),
8710
8711     //
8712 };
8713
8714 unsigned long ps7_clock_init_data_1_0[] = {
8715     // START: top
8716     // .. START: SLCR SETTINGS
8717     // .. UNLOCK_KEY = 0XDF0D
8718     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8719     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8720     // ..
8721     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8722     // .. FINISH: SLCR SETTINGS
8723     // .. START: CLOCK CONTROL SLCR REGISTERS
8724     // .. CLKACT = 0x1
8725     // .. ==> 0XF8000128[0:0] = 0x00000001U
8726     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8727     // .. DIVISOR0 = 0x23
8728     // .. ==> 0XF8000128[13:8] = 0x00000023U
8729     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8730     // .. DIVISOR1 = 0x3
8731     // .. ==> 0XF8000128[25:20] = 0x00000003U
8732     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8733     // ..
8734     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8735     // .. CLKACT = 0x1
8736     // .. ==> 0XF8000138[0:0] = 0x00000001U
8737     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8738     // .. SRCSEL = 0x0
8739     // .. ==> 0XF8000138[4:4] = 0x00000000U
8740     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8741     // ..
8742     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8743     // .. CLKACT = 0x1
8744     // .. ==> 0XF8000140[0:0] = 0x00000001U
8745     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8746     // .. SRCSEL = 0x0
8747     // .. ==> 0XF8000140[6:4] = 0x00000000U
8748     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8749     // .. DIVISOR = 0x8
8750     // .. ==> 0XF8000140[13:8] = 0x00000008U
8751     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8752     // .. DIVISOR1 = 0x5
8753     // .. ==> 0XF8000140[25:20] = 0x00000005U
8754     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
8755     // ..
8756     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8757     // .. CLKACT = 0x1
8758     // .. ==> 0XF800014C[0:0] = 0x00000001U
8759     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8760     // .. SRCSEL = 0x0
8761     // .. ==> 0XF800014C[5:4] = 0x00000000U
8762     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8763     // .. DIVISOR = 0x5
8764     // .. ==> 0XF800014C[13:8] = 0x00000005U
8765     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8766     // ..
8767     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8768     // .. CLKACT0 = 0x1
8769     // .. ==> 0XF8000150[0:0] = 0x00000001U
8770     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8771     // .. CLKACT1 = 0x0
8772     // .. ==> 0XF8000150[1:1] = 0x00000000U
8773     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8774     // .. SRCSEL = 0x0
8775     // .. ==> 0XF8000150[5:4] = 0x00000000U
8776     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8777     // .. DIVISOR = 0x14
8778     // .. ==> 0XF8000150[13:8] = 0x00000014U
8779     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8780     // ..
8781     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8782     // .. CLKACT0 = 0x0
8783     // .. ==> 0XF8000154[0:0] = 0x00000000U
8784     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8785     // .. CLKACT1 = 0x1
8786     // .. ==> 0XF8000154[1:1] = 0x00000001U
8787     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8788     // .. SRCSEL = 0x0
8789     // .. ==> 0XF8000154[5:4] = 0x00000000U
8790     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8791     // .. DIVISOR = 0x14
8792     // .. ==> 0XF8000154[13:8] = 0x00000014U
8793     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8794     // ..
8795     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8796     // .. CLKACT0 = 0x1
8797     // .. ==> 0XF800015C[0:0] = 0x00000001U
8798     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8799     // .. CLKACT1 = 0x0
8800     // .. ==> 0XF800015C[1:1] = 0x00000000U
8801     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8802     // .. SRCSEL = 0x0
8803     // .. ==> 0XF800015C[5:4] = 0x00000000U
8804     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8805     // .. DIVISOR0 = 0xe
8806     // .. ==> 0XF800015C[13:8] = 0x0000000EU
8807     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
8808     // .. DIVISOR1 = 0x3
8809     // .. ==> 0XF800015C[25:20] = 0x00000003U
8810     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8811     // ..
8812     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
8813     // .. CAN0_MUX = 0x0
8814     // .. ==> 0XF8000160[5:0] = 0x00000000U
8815     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
8816     // .. CAN0_REF_SEL = 0x0
8817     // .. ==> 0XF8000160[6:6] = 0x00000000U
8818     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8819     // .. CAN1_MUX = 0x0
8820     // .. ==> 0XF8000160[21:16] = 0x00000000U
8821     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
8822     // .. CAN1_REF_SEL = 0x0
8823     // .. ==> 0XF8000160[22:22] = 0x00000000U
8824     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8825     // ..
8826     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
8827     // .. CLKACT = 0x1
8828     // .. ==> 0XF8000168[0:0] = 0x00000001U
8829     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8830     // .. SRCSEL = 0x0
8831     // .. ==> 0XF8000168[5:4] = 0x00000000U
8832     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8833     // .. DIVISOR = 0x5
8834     // .. ==> 0XF8000168[13:8] = 0x00000005U
8835     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8836     // ..
8837     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8838     // .. SRCSEL = 0x0
8839     // .. ==> 0XF8000170[5:4] = 0x00000000U
8840     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8841     // .. DIVISOR0 = 0x14
8842     // .. ==> 0XF8000170[13:8] = 0x00000014U
8843     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8844     // .. DIVISOR1 = 0x1
8845     // .. ==> 0XF8000170[25:20] = 0x00000001U
8846     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8847     // ..
8848     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
8849     // .. SRCSEL = 0x0
8850     // .. ==> 0XF8000180[5:4] = 0x00000000U
8851     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8852     // .. DIVISOR0 = 0x14
8853     // .. ==> 0XF8000180[13:8] = 0x00000014U
8854     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8855     // .. DIVISOR1 = 0x1
8856     // .. ==> 0XF8000180[25:20] = 0x00000001U
8857     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8858     // ..
8859     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
8860     // .. SRCSEL = 0x0
8861     // .. ==> 0XF8000190[5:4] = 0x00000000U
8862     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8863     // .. DIVISOR0 = 0x14
8864     // .. ==> 0XF8000190[13:8] = 0x00000014U
8865     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8866     // .. DIVISOR1 = 0x1
8867     // .. ==> 0XF8000190[25:20] = 0x00000001U
8868     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8869     // ..
8870     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
8871     // .. SRCSEL = 0x0
8872     // .. ==> 0XF80001A0[5:4] = 0x00000000U
8873     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8874     // .. DIVISOR0 = 0x14
8875     // .. ==> 0XF80001A0[13:8] = 0x00000014U
8876     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8877     // .. DIVISOR1 = 0x1
8878     // .. ==> 0XF80001A0[25:20] = 0x00000001U
8879     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8880     // ..
8881     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8882     // .. CLK_621_TRUE = 0x1
8883     // .. ==> 0XF80001C4[0:0] = 0x00000001U
8884     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8885     // ..
8886     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8887     // .. DMA_CPU_2XCLKACT = 0x1
8888     // .. ==> 0XF800012C[0:0] = 0x00000001U
8889     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8890     // .. USB0_CPU_1XCLKACT = 0x1
8891     // .. ==> 0XF800012C[2:2] = 0x00000001U
8892     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8893     // .. USB1_CPU_1XCLKACT = 0x1
8894     // .. ==> 0XF800012C[3:3] = 0x00000001U
8895     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
8896     // .. GEM0_CPU_1XCLKACT = 0x1
8897     // .. ==> 0XF800012C[6:6] = 0x00000001U
8898     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
8899     // .. GEM1_CPU_1XCLKACT = 0x0
8900     // .. ==> 0XF800012C[7:7] = 0x00000000U
8901     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8902     // .. SDI0_CPU_1XCLKACT = 0x1
8903     // .. ==> 0XF800012C[10:10] = 0x00000001U
8904     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
8905     // .. SDI1_CPU_1XCLKACT = 0x0
8906     // .. ==> 0XF800012C[11:11] = 0x00000000U
8907     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8908     // .. SPI0_CPU_1XCLKACT = 0x0
8909     // .. ==> 0XF800012C[14:14] = 0x00000000U
8910     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8911     // .. SPI1_CPU_1XCLKACT = 0x0
8912     // .. ==> 0XF800012C[15:15] = 0x00000000U
8913     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8914     // .. CAN0_CPU_1XCLKACT = 0x1
8915     // .. ==> 0XF800012C[16:16] = 0x00000001U
8916     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
8917     // .. CAN1_CPU_1XCLKACT = 0x0
8918     // .. ==> 0XF800012C[17:17] = 0x00000000U
8919     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8920     // .. I2C0_CPU_1XCLKACT = 0x1
8921     // .. ==> 0XF800012C[18:18] = 0x00000001U
8922     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
8923     // .. I2C1_CPU_1XCLKACT = 0x1
8924     // .. ==> 0XF800012C[19:19] = 0x00000001U
8925     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8926     // .. UART0_CPU_1XCLKACT = 0x0
8927     // .. ==> 0XF800012C[20:20] = 0x00000000U
8928     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8929     // .. UART1_CPU_1XCLKACT = 0x1
8930     // .. ==> 0XF800012C[21:21] = 0x00000001U
8931     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
8932     // .. GPIO_CPU_1XCLKACT = 0x1
8933     // .. ==> 0XF800012C[22:22] = 0x00000001U
8934     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
8935     // .. LQSPI_CPU_1XCLKACT = 0x1
8936     // .. ==> 0XF800012C[23:23] = 0x00000001U
8937     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
8938     // .. SMC_CPU_1XCLKACT = 0x1
8939     // .. ==> 0XF800012C[24:24] = 0x00000001U
8940     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8941     // ..
8942     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
8943     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8944     // .. START: THIS SHOULD BE BLANK
8945     // .. FINISH: THIS SHOULD BE BLANK
8946     // .. START: LOCK IT BACK
8947     // .. LOCK_KEY = 0X767B
8948     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8949     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8950     // ..
8951     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8952     // .. FINISH: LOCK IT BACK
8953     // FINISH: top
8954     //
8955     EMIT_EXIT(),
8956
8957     //
8958 };
8959
8960 unsigned long ps7_ddr_init_data_1_0[] = {
8961     // START: top
8962     // .. START: DDR INITIALIZATION
8963     // .. .. START: LOCK DDR
8964     // .. .. reg_ddrc_soft_rstb = 0
8965     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8966     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8967     // .. .. reg_ddrc_powerdown_en = 0x0
8968     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
8969     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8970     // .. .. reg_ddrc_data_bus_width = 0x0
8971     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
8972     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
8973     // .. .. reg_ddrc_burst8_refresh = 0x0
8974     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
8975     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8976     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
8977     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
8978     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
8979     // .. .. reg_ddrc_dis_rd_bypass = 0x0
8980     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
8981     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8982     // .. .. reg_ddrc_dis_act_bypass = 0x0
8983     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
8984     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8985     // .. .. reg_ddrc_dis_auto_refresh = 0x0
8986     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
8987     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8988     // .. ..
8989     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
8990     // .. .. FINISH: LOCK DDR
8991     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
8992     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
8993     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
8994     // .. .. reg_ddrc_active_ranks = 0x1
8995     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
8996     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
8997     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
8998     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
8999     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
9000     // .. .. reg_ddrc_wr_odt_block = 0x1
9001     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9002     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
9003     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9004     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9005     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
9006     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9007     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9008     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
9009     // .. .. reg_ddrc_addrmap_open_bank = 0x0
9010     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9011     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9012     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9013     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9014     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9015     // .. ..
9016     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
9017     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9018     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9019     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
9020     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9021     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9022     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
9023     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9024     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9025     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
9026     // .. ..
9027     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
9028     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9029     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9030     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9031     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9032     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9033     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
9034     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9035     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9036     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
9037     // .. ..
9038     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9039     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9040     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9041     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9042     // .. .. reg_ddrc_w_xact_run_length = 0x8
9043     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9044     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
9045     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9046     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9047     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
9048     // .. ..
9049     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9050     // .. .. reg_ddrc_t_rc = 0x1b
9051     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9052     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
9053     // .. .. reg_ddrc_t_rfc_min = 0x56
9054     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9055     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
9056     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9057     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9058     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
9059     // .. ..
9060     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9061     // .. .. reg_ddrc_wr2pre = 0x12
9062     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9063     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
9064     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9065     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9066     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
9067     // .. .. reg_ddrc_t_faw = 0x10
9068     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9069     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
9070     // .. .. reg_ddrc_t_ras_max = 0x24
9071     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9072     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
9073     // .. .. reg_ddrc_t_ras_min = 0x14
9074     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9075     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
9076     // .. .. reg_ddrc_t_cke = 0x4
9077     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9078     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
9079     // .. ..
9080     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9081     // .. .. reg_ddrc_write_latency = 0x5
9082     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9083     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
9084     // .. .. reg_ddrc_rd2wr = 0x7
9085     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9086     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
9087     // .. .. reg_ddrc_wr2rd = 0xe
9088     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9089     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
9090     // .. .. reg_ddrc_t_xp = 0x4
9091     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9092     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
9093     // .. .. reg_ddrc_pad_pd = 0x0
9094     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9095     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
9096     // .. .. reg_ddrc_rd2pre = 0x4
9097     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9098     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
9099     // .. .. reg_ddrc_t_rcd = 0x7
9100     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9101     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9102     // .. ..
9103     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9104     // .. .. reg_ddrc_t_ccd = 0x4
9105     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9106     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
9107     // .. .. reg_ddrc_t_rrd = 0x4
9108     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9109     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
9110     // .. .. reg_ddrc_refresh_margin = 0x2
9111     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9112     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
9113     // .. .. reg_ddrc_t_rp = 0x7
9114     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9115     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
9116     // .. .. reg_ddrc_refresh_to_x32 = 0x8
9117     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9118     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
9119     // .. .. reg_ddrc_sdram = 0x1
9120     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9121     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9122     // .. .. reg_ddrc_mobile = 0x0
9123     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9124     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9125     // .. .. reg_ddrc_clock_stop_en = 0x0
9126     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9127     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
9128     // .. .. reg_ddrc_read_latency = 0x7
9129     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9130     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9131     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9132     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9133     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9134     // .. .. reg_ddrc_dis_pad_pd = 0x0
9135     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9136     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9137     // .. .. reg_ddrc_loopback = 0x0
9138     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9139     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9140     // .. ..
9141     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9142     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9143     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9144     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9145     // .. .. reg_ddrc_prefer_write = 0x0
9146     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9147     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9148     // .. .. reg_ddrc_max_rank_rd = 0xf
9149     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9150     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9151     // .. .. reg_ddrc_mr_wr = 0x0
9152     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9153     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9154     // .. .. reg_ddrc_mr_addr = 0x0
9155     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9156     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9157     // .. .. reg_ddrc_mr_data = 0x0
9158     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9159     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9160     // .. .. ddrc_reg_mr_wr_busy = 0x0
9161     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9162     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9163     // .. .. reg_ddrc_mr_type = 0x0
9164     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9165     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9166     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9167     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9168     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9169     // .. ..
9170     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9171     // .. .. reg_ddrc_final_wait_x32 = 0x7
9172     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9173     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9174     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9175     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9176     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9177     // .. .. reg_ddrc_t_mrd = 0x4
9178     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9179     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9180     // .. ..
9181     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9182     // .. .. reg_ddrc_emr2 = 0x8
9183     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9184     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9185     // .. .. reg_ddrc_emr3 = 0x0
9186     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9187     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9188     // .. ..
9189     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9190     // .. .. reg_ddrc_mr = 0x930
9191     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9192     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9193     // .. .. reg_ddrc_emr = 0x4
9194     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9195     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9196     // .. ..
9197     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9198     // .. .. reg_ddrc_burst_rdwr = 0x4
9199     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9200     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9201     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9202     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9203     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9204     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9205     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9206     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9207     // .. .. reg_ddrc_burstchop = 0x0
9208     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9209     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9210     // .. ..
9211     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9212     // .. .. reg_ddrc_force_low_pri_n = 0x0
9213     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9214     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9215     // .. .. reg_ddrc_dis_dq = 0x0
9216     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9217     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9218     // .. .. reg_phy_debug_mode = 0x0
9219     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9220     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9221     // .. .. reg_phy_wr_level_start = 0x0
9222     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9223     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9224     // .. .. reg_phy_rd_level_start = 0x0
9225     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9226     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9227     // .. .. reg_phy_dq0_wait_t = 0x0
9228     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9229     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9230     // .. ..
9231     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9232     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9233     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9234     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9235     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9236     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9237     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9238     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9239     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9240     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9241     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9242     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9243     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9244     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9245     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9246     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9247     // .. ..
9248     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9249     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9250     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9251     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9252     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9253     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9254     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9255     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9256     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9257     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9258     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9259     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9260     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9261     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9262     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9263     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9264     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9265     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9266     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9267     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9268     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9269     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9270     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9271     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9272     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9273     // .. ..
9274     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9275     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9276     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9277     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9278     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9279     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9280     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9281     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9282     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9283     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9284     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9285     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9286     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9287     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9288     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9289     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9290     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9291     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9292     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9293     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9294     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9295     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9296     // .. ..
9297     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9298     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9299     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9300     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9301     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9302     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9303     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9304     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9305     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9306     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9307     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9308     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9309     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9310     // .. .. reg_phy_rd_local_odt = 0x0
9311     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9312     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9313     // .. .. reg_phy_wr_local_odt = 0x3
9314     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9315     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9316     // .. .. reg_phy_idle_local_odt = 0x3
9317     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9318     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9319     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9320     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9321     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9322     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9323     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9324     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9325     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9326     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9327     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9328     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9329     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9330     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9331     // .. ..
9332     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9333     // .. .. reg_phy_rd_cmd_to_data = 0x0
9334     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9335     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9336     // .. .. reg_phy_wr_cmd_to_data = 0x0
9337     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9338     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9339     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9340     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9341     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9342     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9343     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9344     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9345     // .. .. reg_phy_use_fixed_re = 0x1
9346     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9347     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9348     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9349     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9350     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9351     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9352     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9353     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9354     // .. .. reg_phy_clk_stall_level = 0x0
9355     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9356     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9357     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9358     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9359     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9360     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9361     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9362     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9363     // .. ..
9364     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9365     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9366     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9367     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9368     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9369     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9370     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9371     // .. .. reg_ddrc_dis_dll_calib = 0x0
9372     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9373     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9374     // .. ..
9375     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9376     // .. .. reg_ddrc_rd_odt_delay = 0x3
9377     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9378     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9379     // .. .. reg_ddrc_wr_odt_delay = 0x0
9380     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9381     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9382     // .. .. reg_ddrc_rd_odt_hold = 0x0
9383     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9384     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9385     // .. .. reg_ddrc_wr_odt_hold = 0x5
9386     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9387     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9388     // .. ..
9389     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9390     // .. .. reg_ddrc_pageclose = 0x0
9391     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9392     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9393     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9394     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9395     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9396     // .. .. reg_ddrc_auto_pre_en = 0x0
9397     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9398     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9399     // .. .. reg_ddrc_refresh_update_level = 0x0
9400     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9401     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9402     // .. .. reg_ddrc_dis_wc = 0x0
9403     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9404     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9405     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9406     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9407     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9408     // .. .. reg_ddrc_selfref_en = 0x0
9409     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9410     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9411     // .. ..
9412     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9413     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9414     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9415     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9416     // .. .. reg_arb_go2critical_en = 0x1
9417     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9418     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9419     // .. ..
9420     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9421     // .. .. reg_ddrc_wrlvl_ww = 0x41
9422     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9423     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9424     // .. .. reg_ddrc_rdlvl_rr = 0x41
9425     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9426     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9427     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9428     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9429     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9430     // .. ..
9431     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9432     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9433     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9434     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9435     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9436     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9437     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9438     // .. ..
9439     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9440     // .. .. refresh_timer0_start_value_x32 = 0x0
9441     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9442     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9443     // .. .. refresh_timer1_start_value_x32 = 0x8
9444     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9445     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9446     // .. ..
9447     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9448     // .. .. reg_ddrc_dis_auto_zq = 0x0
9449     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9450     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9451     // .. .. reg_ddrc_ddr3 = 0x1
9452     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9453     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9454     // .. .. reg_ddrc_t_mod = 0x200
9455     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9456     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9457     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9458     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9459     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9460     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9461     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9462     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9463     // .. ..
9464     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9465     // .. .. t_zq_short_interval_x1024 = 0xcb73
9466     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9467     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9468     // .. .. dram_rstn_x1024 = 0x69
9469     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9470     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9471     // .. ..
9472     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9473     // .. .. deeppowerdown_en = 0x0
9474     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9475     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9476     // .. .. deeppowerdown_to_x1024 = 0xff
9477     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9478     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9479     // .. ..
9480     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9481     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9482     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9483     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9484     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9485     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9486     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9487     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9488     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9489     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9490     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9491     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9492     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9493     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9494     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9495     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9496     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9497     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9498     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9499     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9500     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9501     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9502     // .. ..
9503     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9504     // .. .. reg_ddrc_2t_delay = 0x0
9505     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9506     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9507     // .. .. reg_ddrc_skip_ocd = 0x1
9508     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9509     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9510     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9511     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9512     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9513     // .. ..
9514     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9515     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9516     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9517     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9518     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9519     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9520     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9521     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9522     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9523     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9524     // .. ..
9525     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9526     // .. .. START: RESET ECC ERROR
9527     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9528     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9529     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9530     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9531     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9532     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9533     // .. ..
9534     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9535     // .. .. FINISH: RESET ECC ERROR
9536     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9537     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9538     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9539     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9540     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9541     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9542     // .. ..
9543     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9544     // .. .. CORR_ECC_LOG_VALID = 0x0
9545     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9546     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9547     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9548     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9549     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9550     // .. ..
9551     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9552     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9553     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9554     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9555     // .. ..
9556     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9557     // .. .. STAT_NUM_CORR_ERR = 0x0
9558     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9559     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9560     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9561     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9562     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9563     // .. ..
9564     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9565     // .. .. reg_ddrc_ecc_mode = 0x0
9566     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9567     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9568     // .. .. reg_ddrc_dis_scrub = 0x1
9569     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9570     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9571     // .. ..
9572     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9573     // .. .. reg_phy_dif_on = 0x0
9574     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9575     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9576     // .. .. reg_phy_dif_off = 0x0
9577     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9578     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9579     // .. ..
9580     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9581     // .. .. reg_phy_data_slice_in_use = 0x1
9582     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9583     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9584     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9585     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9586     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9587     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9588     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9589     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9590     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9591     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9592     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9593     // .. .. reg_phy_board_lpbk_tx = 0x0
9594     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9595     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9596     // .. .. reg_phy_board_lpbk_rx = 0x0
9597     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9598     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9599     // .. .. reg_phy_bist_shift_dq = 0x0
9600     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9601     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9602     // .. .. reg_phy_bist_err_clr = 0x0
9603     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9604     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9605     // .. .. reg_phy_dq_offset = 0x40
9606     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9607     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9608     // .. ..
9609     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9610     // .. .. reg_phy_data_slice_in_use = 0x1
9611     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9612     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9613     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9614     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9615     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9616     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9617     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9618     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9619     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9620     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9621     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9622     // .. .. reg_phy_board_lpbk_tx = 0x0
9623     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9624     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9625     // .. .. reg_phy_board_lpbk_rx = 0x0
9626     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9627     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9628     // .. .. reg_phy_bist_shift_dq = 0x0
9629     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9630     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9631     // .. .. reg_phy_bist_err_clr = 0x0
9632     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9633     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9634     // .. .. reg_phy_dq_offset = 0x40
9635     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9636     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9637     // .. ..
9638     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9639     // .. .. reg_phy_data_slice_in_use = 0x1
9640     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9641     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9642     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9643     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9644     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9645     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9646     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9647     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9648     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9649     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9650     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9651     // .. .. reg_phy_board_lpbk_tx = 0x0
9652     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9653     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9654     // .. .. reg_phy_board_lpbk_rx = 0x0
9655     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9656     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9657     // .. .. reg_phy_bist_shift_dq = 0x0
9658     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9659     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9660     // .. .. reg_phy_bist_err_clr = 0x0
9661     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9662     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9663     // .. .. reg_phy_dq_offset = 0x40
9664     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9665     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9666     // .. ..
9667     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9668     // .. .. reg_phy_data_slice_in_use = 0x1
9669     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9670     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9671     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9672     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9673     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9674     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9675     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9676     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9677     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9678     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9679     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9680     // .. .. reg_phy_board_lpbk_tx = 0x0
9681     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9682     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9683     // .. .. reg_phy_board_lpbk_rx = 0x0
9684     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9685     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9686     // .. .. reg_phy_bist_shift_dq = 0x0
9687     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9688     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9689     // .. .. reg_phy_bist_err_clr = 0x0
9690     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9691     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9692     // .. .. reg_phy_dq_offset = 0x40
9693     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9694     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9695     // .. ..
9696     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9697     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
9698     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
9699     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
9700     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
9701     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
9702     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
9703     // .. ..
9704     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
9705     // .. .. reg_phy_wrlvl_init_ratio = 0x12
9706     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
9707     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
9708     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
9709     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
9710     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
9711     // .. ..
9712     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
9713     // .. .. reg_phy_wrlvl_init_ratio = 0xc
9714     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
9715     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
9716     // .. .. reg_phy_gatelvl_init_ratio = 0xde
9717     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
9718     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
9719     // .. ..
9720     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
9721     // .. .. reg_phy_wrlvl_init_ratio = 0x21
9722     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
9723     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
9724     // .. .. reg_phy_gatelvl_init_ratio = 0xee
9725     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
9726     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
9727     // .. ..
9728     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
9729     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9730     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9731     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9732     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9733     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9734     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9735     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9736     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9737     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9738     // .. ..
9739     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9740     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9741     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9742     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9743     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9744     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9745     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9746     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9747     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9748     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9749     // .. ..
9750     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9751     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9752     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9753     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9754     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9755     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9756     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9757     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9758     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9759     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9760     // .. ..
9761     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9762     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9763     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9764     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9765     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9766     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9767     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9768     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9769     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9770     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9771     // .. ..
9772     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9773     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
9774     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
9775     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
9776     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9777     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9778     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9779     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9780     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9781     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9782     // .. ..
9783     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
9784     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
9785     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
9786     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
9787     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9788     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9789     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9790     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9791     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9792     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9793     // .. ..
9794     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
9795     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
9796     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
9797     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
9798     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9799     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9800     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9801     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9802     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9803     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9804     // .. ..
9805     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
9806     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
9807     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
9808     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
9809     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9810     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9811     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9812     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9813     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9814     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9815     // .. ..
9816     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
9817     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
9818     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
9819     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
9820     // .. .. reg_phy_fifo_we_in_force = 0x0
9821     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9822     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9823     // .. .. reg_phy_fifo_we_in_delay = 0x0
9824     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9825     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9826     // .. ..
9827     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
9828     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
9829     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
9830     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
9831     // .. .. reg_phy_fifo_we_in_force = 0x0
9832     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9833     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9834     // .. .. reg_phy_fifo_we_in_delay = 0x0
9835     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9836     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9837     // .. ..
9838     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
9839     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
9840     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
9841     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
9842     // .. .. reg_phy_fifo_we_in_force = 0x0
9843     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9844     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9845     // .. .. reg_phy_fifo_we_in_delay = 0x0
9846     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9847     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9848     // .. ..
9849     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
9850     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9851     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
9852     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
9853     // .. .. reg_phy_fifo_we_in_force = 0x0
9854     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9855     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9856     // .. .. reg_phy_fifo_we_in_delay = 0x0
9857     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9858     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9859     // .. ..
9860     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
9861     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
9862     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
9863     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
9864     // .. .. reg_phy_wr_data_slave_force = 0x0
9865     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9866     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9867     // .. .. reg_phy_wr_data_slave_delay = 0x0
9868     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9869     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9870     // .. ..
9871     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
9872     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
9873     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
9874     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
9875     // .. .. reg_phy_wr_data_slave_force = 0x0
9876     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9877     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9878     // .. .. reg_phy_wr_data_slave_delay = 0x0
9879     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9880     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9881     // .. ..
9882     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
9883     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
9884     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
9885     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
9886     // .. .. reg_phy_wr_data_slave_force = 0x0
9887     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9888     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9889     // .. .. reg_phy_wr_data_slave_delay = 0x0
9890     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9891     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9892     // .. ..
9893     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
9894     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
9895     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
9896     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
9897     // .. .. reg_phy_wr_data_slave_force = 0x0
9898     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9899     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9900     // .. .. reg_phy_wr_data_slave_delay = 0x0
9901     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9902     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9903     // .. ..
9904     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
9905     // .. .. reg_phy_loopback = 0x0
9906     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9907     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9908     // .. .. reg_phy_bl2 = 0x0
9909     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9910     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9911     // .. .. reg_phy_at_spd_atpg = 0x0
9912     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9913     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9914     // .. .. reg_phy_bist_enable = 0x0
9915     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9916     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9917     // .. .. reg_phy_bist_force_err = 0x0
9918     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9919     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9920     // .. .. reg_phy_bist_mode = 0x0
9921     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9922     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
9923     // .. .. reg_phy_invert_clkout = 0x1
9924     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9925     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
9926     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9927     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9928     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9929     // .. .. reg_phy_sel_logic = 0x0
9930     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9931     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9932     // .. .. reg_phy_ctrl_slave_ratio = 0x100
9933     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9934     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
9935     // .. .. reg_phy_ctrl_slave_force = 0x0
9936     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9937     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9938     // .. .. reg_phy_ctrl_slave_delay = 0x0
9939     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9940     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
9941     // .. .. reg_phy_use_rank0_delays = 0x1
9942     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9943     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9944     // .. .. reg_phy_lpddr = 0x0
9945     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9946     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
9947     // .. .. reg_phy_cmd_latency = 0x0
9948     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9949     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9950     // .. .. reg_phy_int_lpbk = 0x0
9951     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9952     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9953     // .. ..
9954     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
9955     // .. .. reg_phy_wr_rl_delay = 0x2
9956     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9957     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
9958     // .. .. reg_phy_rd_rl_delay = 0x4
9959     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9960     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
9961     // .. .. reg_phy_dll_lock_diff = 0xf
9962     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9963     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
9964     // .. .. reg_phy_use_wr_level = 0x1
9965     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9966     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
9967     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
9968     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
9969     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
9970     // .. .. reg_phy_use_rd_data_eye_level = 0x1
9971     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
9972     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9973     // .. .. reg_phy_dis_calib_rst = 0x0
9974     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
9975     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9976     // .. .. reg_phy_ctrl_slave_delay = 0x0
9977     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
9978     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
9979     // .. ..
9980     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
9981     // .. .. reg_arb_page_addr_mask = 0x0
9982     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
9983     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
9984     // .. ..
9985     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
9986     // .. .. reg_arb_pri_wr_portn = 0x3ff
9987     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
9988     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9989     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9990     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
9991     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9992     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9993     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
9994     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9995     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9996     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
9997     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9998     // .. .. reg_arb_dis_rmw_portn = 0x1
9999     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10000     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10001     // .. ..
10002     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
10003     // .. .. reg_arb_pri_wr_portn = 0x3ff
10004     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10005     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10006     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10007     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10008     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10009     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10010     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10011     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10012     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10013     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10014     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10015     // .. .. reg_arb_dis_rmw_portn = 0x1
10016     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10017     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10018     // .. ..
10019     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
10020     // .. .. reg_arb_pri_wr_portn = 0x3ff
10021     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10022     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10023     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10024     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10025     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10026     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10027     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10028     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10029     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10030     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10031     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10032     // .. .. reg_arb_dis_rmw_portn = 0x1
10033     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10034     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10035     // .. ..
10036     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10037     // .. .. reg_arb_pri_wr_portn = 0x3ff
10038     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10039     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10040     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10041     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10042     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10043     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10044     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10045     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10046     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10047     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10048     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10049     // .. .. reg_arb_dis_rmw_portn = 0x1
10050     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10051     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10052     // .. ..
10053     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10054     // .. .. reg_arb_pri_rd_portn = 0x3ff
10055     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10056     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10057     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10058     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10059     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10060     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10061     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10062     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10063     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10064     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10065     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10066     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10067     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10068     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10069     // .. ..
10070     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10071     // .. .. reg_arb_pri_rd_portn = 0x3ff
10072     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10073     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10074     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10075     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10076     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10077     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10078     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10079     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10080     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10081     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10082     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10083     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10084     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10085     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10086     // .. ..
10087     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10088     // .. .. reg_arb_pri_rd_portn = 0x3ff
10089     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10090     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10091     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10092     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10093     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10094     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10095     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10096     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10097     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10098     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10099     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10100     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10101     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10102     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10103     // .. ..
10104     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10105     // .. .. reg_arb_pri_rd_portn = 0x3ff
10106     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10107     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10108     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10109     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10110     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10111     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10112     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10113     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10114     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10115     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10116     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10117     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10118     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10119     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10120     // .. ..
10121     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10122     // .. .. reg_ddrc_lpddr2 = 0x0
10123     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10124     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10125     // .. .. reg_ddrc_per_bank_refresh = 0x0
10126     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10127     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10128     // .. .. reg_ddrc_derate_enable = 0x0
10129     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10130     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10131     // .. .. reg_ddrc_mr4_margin = 0x0
10132     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10133     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10134     // .. ..
10135     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10136     // .. .. reg_ddrc_mr4_read_interval = 0x0
10137     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10138     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10139     // .. ..
10140     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10141     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10142     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10143     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10144     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10145     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10146     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10147     // .. .. reg_ddrc_t_mrw = 0x5
10148     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10149     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10150     // .. ..
10151     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10152     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10153     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10154     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10155     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10156     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10157     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10158     // .. ..
10159     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10160     // .. .. START: POLL ON DCI STATUS
10161     // .. .. DONE = 1
10162     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10163     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10164     // .. ..
10165     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10166     // .. .. FINISH: POLL ON DCI STATUS
10167     // .. .. START: UNLOCK DDR
10168     // .. .. reg_ddrc_soft_rstb = 0x1
10169     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10170     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10171     // .. .. reg_ddrc_powerdown_en = 0x0
10172     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10173     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10174     // .. .. reg_ddrc_data_bus_width = 0x0
10175     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10176     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10177     // .. .. reg_ddrc_burst8_refresh = 0x0
10178     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10179     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10180     // .. .. reg_ddrc_rdwr_idle_gap = 1
10181     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10182     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10183     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10184     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10185     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10186     // .. .. reg_ddrc_dis_act_bypass = 0x0
10187     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10188     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10189     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10190     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10191     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10192     // .. ..
10193     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10194     // .. .. FINISH: UNLOCK DDR
10195     // .. .. START: CHECK DDR STATUS
10196     // .. .. ddrc_reg_operating_mode = 1
10197     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10198     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10199     // .. ..
10200     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10201     // .. .. FINISH: CHECK DDR STATUS
10202     // .. FINISH: DDR INITIALIZATION
10203     // FINISH: top
10204     //
10205     EMIT_EXIT(),
10206
10207     //
10208 };
10209
10210 unsigned long ps7_mio_init_data_1_0[] = {
10211     // START: top
10212     // .. START: SLCR SETTINGS
10213     // .. UNLOCK_KEY = 0XDF0D
10214     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10215     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10216     // ..
10217     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10218     // .. FINISH: SLCR SETTINGS
10219     // .. START: OCM REMAPPING
10220     // .. VREF_EN = 0x1
10221     // .. ==> 0XF8000B00[0:0] = 0x00000001U
10222     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10223     // .. VREF_PULLUP_EN = 0x0
10224     // .. ==> 0XF8000B00[1:1] = 0x00000000U
10225     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10226     // .. CLK_PULLUP_EN = 0x0
10227     // .. ==> 0XF8000B00[8:8] = 0x00000000U
10228     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10229     // .. SRSTN_PULLUP_EN = 0x0
10230     // .. ==> 0XF8000B00[9:9] = 0x00000000U
10231     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10232     // ..
10233     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10234     // .. FINISH: OCM REMAPPING
10235     // .. START: DDRIOB SETTINGS
10236     // .. INP_POWER = 0x0
10237     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10238     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10239     // .. INP_TYPE = 0x0
10240     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10241     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10242     // .. DCI_UPDATE = 0x0
10243     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10244     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10245     // .. TERM_EN = 0x0
10246     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10247     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10248     // .. DCR_TYPE = 0x0
10249     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10250     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10251     // .. IBUF_DISABLE_MODE = 0x0
10252     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10253     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10254     // .. TERM_DISABLE_MODE = 0x0
10255     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10256     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10257     // .. OUTPUT_EN = 0x3
10258     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10259     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10260     // .. PULLUP_EN = 0x0
10261     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10262     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10263     // ..
10264     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10265     // .. INP_POWER = 0x0
10266     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10267     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10268     // .. INP_TYPE = 0x0
10269     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10270     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10271     // .. DCI_UPDATE = 0x0
10272     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10273     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10274     // .. TERM_EN = 0x0
10275     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10276     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10277     // .. DCR_TYPE = 0x0
10278     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10279     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10280     // .. IBUF_DISABLE_MODE = 0x0
10281     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10282     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10283     // .. TERM_DISABLE_MODE = 0x0
10284     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10285     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10286     // .. OUTPUT_EN = 0x3
10287     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10288     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10289     // .. PULLUP_EN = 0x0
10290     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10291     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10292     // ..
10293     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10294     // .. INP_POWER = 0x0
10295     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10296     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10297     // .. INP_TYPE = 0x1
10298     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10299     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10300     // .. DCI_UPDATE = 0x0
10301     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10302     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10303     // .. TERM_EN = 0x1
10304     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10305     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10306     // .. DCR_TYPE = 0x3
10307     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10308     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10309     // .. IBUF_DISABLE_MODE = 0
10310     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10311     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10312     // .. TERM_DISABLE_MODE = 0
10313     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10314     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10315     // .. OUTPUT_EN = 0x3
10316     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10317     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10318     // .. PULLUP_EN = 0x0
10319     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10320     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10321     // ..
10322     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10323     // .. INP_POWER = 0x0
10324     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10325     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10326     // .. INP_TYPE = 0x1
10327     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10328     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10329     // .. DCI_UPDATE = 0x0
10330     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10331     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10332     // .. TERM_EN = 0x1
10333     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10334     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10335     // .. DCR_TYPE = 0x3
10336     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10337     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10338     // .. IBUF_DISABLE_MODE = 0
10339     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10340     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10341     // .. TERM_DISABLE_MODE = 0
10342     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10343     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10344     // .. OUTPUT_EN = 0x3
10345     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10346     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10347     // .. PULLUP_EN = 0x0
10348     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10349     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10350     // ..
10351     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10352     // .. INP_POWER = 0x0
10353     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10354     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10355     // .. INP_TYPE = 0x2
10356     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10357     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10358     // .. DCI_UPDATE = 0x0
10359     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10360     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10361     // .. TERM_EN = 0x1
10362     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10363     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10364     // .. DCR_TYPE = 0x3
10365     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10366     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10367     // .. IBUF_DISABLE_MODE = 0
10368     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10369     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10370     // .. TERM_DISABLE_MODE = 0
10371     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10372     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10373     // .. OUTPUT_EN = 0x3
10374     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10375     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10376     // .. PULLUP_EN = 0x0
10377     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10378     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10379     // ..
10380     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10381     // .. INP_POWER = 0x0
10382     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10383     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10384     // .. INP_TYPE = 0x2
10385     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10386     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10387     // .. DCI_UPDATE = 0x0
10388     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10389     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10390     // .. TERM_EN = 0x1
10391     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10392     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10393     // .. DCR_TYPE = 0x3
10394     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10395     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10396     // .. IBUF_DISABLE_MODE = 0
10397     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10398     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10399     // .. TERM_DISABLE_MODE = 0
10400     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10401     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10402     // .. OUTPUT_EN = 0x3
10403     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10404     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10405     // .. PULLUP_EN = 0x0
10406     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10407     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10408     // ..
10409     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10410     // .. INP_POWER = 0x0
10411     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10412     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10413     // .. INP_TYPE = 0x0
10414     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10415     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10416     // .. DCI_UPDATE = 0x0
10417     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10418     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10419     // .. TERM_EN = 0x0
10420     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10421     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10422     // .. DCR_TYPE = 0x0
10423     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10424     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10425     // .. IBUF_DISABLE_MODE = 0x0
10426     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10427     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10428     // .. TERM_DISABLE_MODE = 0x0
10429     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10430     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10431     // .. OUTPUT_EN = 0x3
10432     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10433     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10434     // .. PULLUP_EN = 0x0
10435     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10436     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10437     // ..
10438     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10439     // .. DRIVE_P = 0x1c
10440     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10441     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10442     // .. DRIVE_N = 0xc
10443     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10444     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10445     // .. SLEW_P = 0x3
10446     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10447     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10448     // .. SLEW_N = 0x3
10449     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10450     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10451     // .. GTL = 0x0
10452     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10453     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10454     // .. RTERM = 0x0
10455     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10456     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10457     // ..
10458     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10459     // .. DRIVE_P = 0x1c
10460     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10461     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10462     // .. DRIVE_N = 0xc
10463     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10464     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10465     // .. SLEW_P = 0x6
10466     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10467     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10468     // .. SLEW_N = 0x1f
10469     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10470     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10471     // .. GTL = 0x0
10472     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10473     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10474     // .. RTERM = 0x0
10475     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10476     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10477     // ..
10478     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10479     // .. DRIVE_P = 0x1c
10480     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10481     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10482     // .. DRIVE_N = 0xc
10483     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10484     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10485     // .. SLEW_P = 0x6
10486     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10487     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10488     // .. SLEW_N = 0x1f
10489     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10490     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10491     // .. GTL = 0x0
10492     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10493     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10494     // .. RTERM = 0x0
10495     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10496     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10497     // ..
10498     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10499     // .. DRIVE_P = 0x1c
10500     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10501     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10502     // .. DRIVE_N = 0xc
10503     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10504     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10505     // .. SLEW_P = 0x6
10506     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10507     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10508     // .. SLEW_N = 0x1f
10509     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10510     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10511     // .. GTL = 0x0
10512     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10513     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10514     // .. RTERM = 0x0
10515     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10516     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10517     // ..
10518     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10519     // .. VREF_INT_EN = 0x1
10520     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10521     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10522     // .. VREF_SEL = 0x4
10523     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10524     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10525     // .. VREF_EXT_EN = 0x0
10526     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10527     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10528     // .. VREF_PULLUP_EN = 0x0
10529     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10530     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10531     // .. REFIO_EN = 0x1
10532     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10533     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10534     // .. REFIO_PULLUP_EN = 0x0
10535     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10536     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10537     // .. DRST_B_PULLUP_EN = 0x0
10538     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10539     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10540     // .. CKE_PULLUP_EN = 0x0
10541     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10542     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10543     // ..
10544     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10545     // .. .. START: ASSERT RESET
10546     // .. .. RESET = 1
10547     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10548     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10549     // .. .. VRN_OUT = 0x1
10550     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10551     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10552     // .. ..
10553     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10554     // .. .. FINISH: ASSERT RESET
10555     // .. .. START: DEASSERT RESET
10556     // .. .. RESET = 0
10557     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10558     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10559     // .. .. VRN_OUT = 0x1
10560     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10561     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10562     // .. ..
10563     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10564     // .. .. FINISH: DEASSERT RESET
10565     // .. .. RESET = 0x1
10566     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10567     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10568     // .. .. ENABLE = 0x1
10569     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10570     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10571     // .. .. VRP_TRI = 0x0
10572     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10573     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10574     // .. .. VRN_TRI = 0x0
10575     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10576     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10577     // .. .. VRP_OUT = 0x0
10578     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10579     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10580     // .. .. VRN_OUT = 0x1
10581     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10582     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10583     // .. .. NREF_OPT1 = 0x0
10584     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10585     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10586     // .. .. NREF_OPT2 = 0x0
10587     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10588     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10589     // .. .. NREF_OPT4 = 0x1
10590     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10591     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10592     // .. .. PREF_OPT1 = 0x0
10593     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10594     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10595     // .. .. PREF_OPT2 = 0x0
10596     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10597     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10598     // .. .. UPDATE_CONTROL = 0x0
10599     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10600     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10601     // .. .. INIT_COMPLETE = 0x0
10602     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10603     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10604     // .. .. TST_CLK = 0x0
10605     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10606     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10607     // .. .. TST_HLN = 0x0
10608     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10609     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10610     // .. .. TST_HLP = 0x0
10611     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10612     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10613     // .. .. TST_RST = 0x0
10614     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10615     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10616     // .. .. INT_DCI_EN = 0x0
10617     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10618     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10619     // .. ..
10620     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10621     // .. FINISH: DDRIOB SETTINGS
10622     // .. START: MIO PROGRAMMING
10623     // .. TRI_ENABLE = 1
10624     // .. ==> 0XF8000700[0:0] = 0x00000001U
10625     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10626     // .. Speed = 0
10627     // .. ==> 0XF8000700[8:8] = 0x00000000U
10628     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10629     // .. IO_Type = 1
10630     // .. ==> 0XF8000700[11:9] = 0x00000001U
10631     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10632     // .. PULLUP = 1
10633     // .. ==> 0XF8000700[12:12] = 0x00000001U
10634     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10635     // .. DisableRcvr = 0
10636     // .. ==> 0XF8000700[13:13] = 0x00000000U
10637     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10638     // ..
10639     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
10640     // .. TRI_ENABLE = 0
10641     // .. ==> 0XF8000704[0:0] = 0x00000000U
10642     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10643     // .. L0_SEL = 1
10644     // .. ==> 0XF8000704[1:1] = 0x00000001U
10645     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10646     // .. L1_SEL = 0
10647     // .. ==> 0XF8000704[2:2] = 0x00000000U
10648     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10649     // .. L2_SEL = 0
10650     // .. ==> 0XF8000704[4:3] = 0x00000000U
10651     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10652     // .. L3_SEL = 0
10653     // .. ==> 0XF8000704[7:5] = 0x00000000U
10654     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10655     // .. Speed = 0
10656     // .. ==> 0XF8000704[8:8] = 0x00000000U
10657     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10658     // .. IO_Type = 1
10659     // .. ==> 0XF8000704[11:9] = 0x00000001U
10660     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10661     // .. PULLUP = 1
10662     // .. ==> 0XF8000704[12:12] = 0x00000001U
10663     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10664     // .. DisableRcvr = 0
10665     // .. ==> 0XF8000704[13:13] = 0x00000000U
10666     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10667     // ..
10668     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10669     // .. TRI_ENABLE = 0
10670     // .. ==> 0XF8000708[0:0] = 0x00000000U
10671     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10672     // .. L0_SEL = 1
10673     // .. ==> 0XF8000708[1:1] = 0x00000001U
10674     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10675     // .. L1_SEL = 0
10676     // .. ==> 0XF8000708[2:2] = 0x00000000U
10677     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10678     // .. L2_SEL = 0
10679     // .. ==> 0XF8000708[4:3] = 0x00000000U
10680     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10681     // .. L3_SEL = 0
10682     // .. ==> 0XF8000708[7:5] = 0x00000000U
10683     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10684     // .. Speed = 0
10685     // .. ==> 0XF8000708[8:8] = 0x00000000U
10686     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10687     // .. IO_Type = 1
10688     // .. ==> 0XF8000708[11:9] = 0x00000001U
10689     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10690     // .. PULLUP = 0
10691     // .. ==> 0XF8000708[12:12] = 0x00000000U
10692     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10693     // .. DisableRcvr = 0
10694     // .. ==> 0XF8000708[13:13] = 0x00000000U
10695     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10696     // ..
10697     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10698     // .. TRI_ENABLE = 0
10699     // .. ==> 0XF800070C[0:0] = 0x00000000U
10700     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10701     // .. L0_SEL = 1
10702     // .. ==> 0XF800070C[1:1] = 0x00000001U
10703     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10704     // .. L1_SEL = 0
10705     // .. ==> 0XF800070C[2:2] = 0x00000000U
10706     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10707     // .. L2_SEL = 0
10708     // .. ==> 0XF800070C[4:3] = 0x00000000U
10709     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10710     // .. L3_SEL = 0
10711     // .. ==> 0XF800070C[7:5] = 0x00000000U
10712     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10713     // .. Speed = 0
10714     // .. ==> 0XF800070C[8:8] = 0x00000000U
10715     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10716     // .. IO_Type = 1
10717     // .. ==> 0XF800070C[11:9] = 0x00000001U
10718     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10719     // .. PULLUP = 0
10720     // .. ==> 0XF800070C[12:12] = 0x00000000U
10721     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10722     // .. DisableRcvr = 0
10723     // .. ==> 0XF800070C[13:13] = 0x00000000U
10724     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10725     // ..
10726     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10727     // .. TRI_ENABLE = 0
10728     // .. ==> 0XF8000710[0:0] = 0x00000000U
10729     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10730     // .. L0_SEL = 1
10731     // .. ==> 0XF8000710[1:1] = 0x00000001U
10732     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10733     // .. L1_SEL = 0
10734     // .. ==> 0XF8000710[2:2] = 0x00000000U
10735     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10736     // .. L2_SEL = 0
10737     // .. ==> 0XF8000710[4:3] = 0x00000000U
10738     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10739     // .. L3_SEL = 0
10740     // .. ==> 0XF8000710[7:5] = 0x00000000U
10741     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10742     // .. Speed = 0
10743     // .. ==> 0XF8000710[8:8] = 0x00000000U
10744     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10745     // .. IO_Type = 1
10746     // .. ==> 0XF8000710[11:9] = 0x00000001U
10747     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10748     // .. PULLUP = 0
10749     // .. ==> 0XF8000710[12:12] = 0x00000000U
10750     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10751     // .. DisableRcvr = 0
10752     // .. ==> 0XF8000710[13:13] = 0x00000000U
10753     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10754     // ..
10755     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10756     // .. TRI_ENABLE = 0
10757     // .. ==> 0XF8000714[0:0] = 0x00000000U
10758     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10759     // .. L0_SEL = 1
10760     // .. ==> 0XF8000714[1:1] = 0x00000001U
10761     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10762     // .. L1_SEL = 0
10763     // .. ==> 0XF8000714[2:2] = 0x00000000U
10764     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10765     // .. L2_SEL = 0
10766     // .. ==> 0XF8000714[4:3] = 0x00000000U
10767     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10768     // .. L3_SEL = 0
10769     // .. ==> 0XF8000714[7:5] = 0x00000000U
10770     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10771     // .. Speed = 0
10772     // .. ==> 0XF8000714[8:8] = 0x00000000U
10773     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10774     // .. IO_Type = 1
10775     // .. ==> 0XF8000714[11:9] = 0x00000001U
10776     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10777     // .. PULLUP = 0
10778     // .. ==> 0XF8000714[12:12] = 0x00000000U
10779     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10780     // .. DisableRcvr = 0
10781     // .. ==> 0XF8000714[13:13] = 0x00000000U
10782     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10783     // ..
10784     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10785     // .. TRI_ENABLE = 0
10786     // .. ==> 0XF8000718[0:0] = 0x00000000U
10787     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10788     // .. L0_SEL = 1
10789     // .. ==> 0XF8000718[1:1] = 0x00000001U
10790     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10791     // .. L1_SEL = 0
10792     // .. ==> 0XF8000718[2:2] = 0x00000000U
10793     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10794     // .. L2_SEL = 0
10795     // .. ==> 0XF8000718[4:3] = 0x00000000U
10796     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10797     // .. L3_SEL = 0
10798     // .. ==> 0XF8000718[7:5] = 0x00000000U
10799     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10800     // .. Speed = 0
10801     // .. ==> 0XF8000718[8:8] = 0x00000000U
10802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10803     // .. IO_Type = 1
10804     // .. ==> 0XF8000718[11:9] = 0x00000001U
10805     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10806     // .. PULLUP = 0
10807     // .. ==> 0XF8000718[12:12] = 0x00000000U
10808     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10809     // .. DisableRcvr = 0
10810     // .. ==> 0XF8000718[13:13] = 0x00000000U
10811     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10812     // ..
10813     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
10814     // .. TRI_ENABLE = 0
10815     // .. ==> 0XF800071C[0:0] = 0x00000000U
10816     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10817     // .. L0_SEL = 0
10818     // .. ==> 0XF800071C[1:1] = 0x00000000U
10819     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10820     // .. L1_SEL = 0
10821     // .. ==> 0XF800071C[2:2] = 0x00000000U
10822     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10823     // .. L2_SEL = 0
10824     // .. ==> 0XF800071C[4:3] = 0x00000000U
10825     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10826     // .. L3_SEL = 0
10827     // .. ==> 0XF800071C[7:5] = 0x00000000U
10828     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10829     // .. Speed = 0
10830     // .. ==> 0XF800071C[8:8] = 0x00000000U
10831     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10832     // .. IO_Type = 1
10833     // .. ==> 0XF800071C[11:9] = 0x00000001U
10834     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10835     // .. PULLUP = 0
10836     // .. ==> 0XF800071C[12:12] = 0x00000000U
10837     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10838     // .. DisableRcvr = 0
10839     // .. ==> 0XF800071C[13:13] = 0x00000000U
10840     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10841     // ..
10842     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
10843     // .. TRI_ENABLE = 0
10844     // .. ==> 0XF8000720[0:0] = 0x00000000U
10845     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10846     // .. L0_SEL = 1
10847     // .. ==> 0XF8000720[1:1] = 0x00000001U
10848     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10849     // .. L1_SEL = 0
10850     // .. ==> 0XF8000720[2:2] = 0x00000000U
10851     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10852     // .. L2_SEL = 0
10853     // .. ==> 0XF8000720[4:3] = 0x00000000U
10854     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10855     // .. L3_SEL = 0
10856     // .. ==> 0XF8000720[7:5] = 0x00000000U
10857     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10858     // .. Speed = 0
10859     // .. ==> 0XF8000720[8:8] = 0x00000000U
10860     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10861     // .. IO_Type = 1
10862     // .. ==> 0XF8000720[11:9] = 0x00000001U
10863     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10864     // .. PULLUP = 0
10865     // .. ==> 0XF8000720[12:12] = 0x00000000U
10866     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10867     // .. DisableRcvr = 0
10868     // .. ==> 0XF8000720[13:13] = 0x00000000U
10869     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10870     // ..
10871     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
10872     // .. TRI_ENABLE = 0
10873     // .. ==> 0XF8000724[0:0] = 0x00000000U
10874     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10875     // .. L0_SEL = 0
10876     // .. ==> 0XF8000724[1:1] = 0x00000000U
10877     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10878     // .. L1_SEL = 0
10879     // .. ==> 0XF8000724[2:2] = 0x00000000U
10880     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10881     // .. L2_SEL = 0
10882     // .. ==> 0XF8000724[4:3] = 0x00000000U
10883     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10884     // .. L3_SEL = 0
10885     // .. ==> 0XF8000724[7:5] = 0x00000000U
10886     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10887     // .. Speed = 0
10888     // .. ==> 0XF8000724[8:8] = 0x00000000U
10889     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10890     // .. IO_Type = 1
10891     // .. ==> 0XF8000724[11:9] = 0x00000001U
10892     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10893     // .. PULLUP = 1
10894     // .. ==> 0XF8000724[12:12] = 0x00000001U
10895     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10896     // .. DisableRcvr = 0
10897     // .. ==> 0XF8000724[13:13] = 0x00000000U
10898     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10899     // ..
10900     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
10901     // .. TRI_ENABLE = 0
10902     // .. ==> 0XF8000728[0:0] = 0x00000000U
10903     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10904     // .. L0_SEL = 0
10905     // .. ==> 0XF8000728[1:1] = 0x00000000U
10906     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10907     // .. L1_SEL = 0
10908     // .. ==> 0XF8000728[2:2] = 0x00000000U
10909     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10910     // .. L2_SEL = 0
10911     // .. ==> 0XF8000728[4:3] = 0x00000000U
10912     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10913     // .. L3_SEL = 0
10914     // .. ==> 0XF8000728[7:5] = 0x00000000U
10915     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10916     // .. Speed = 0
10917     // .. ==> 0XF8000728[8:8] = 0x00000000U
10918     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10919     // .. IO_Type = 1
10920     // .. ==> 0XF8000728[11:9] = 0x00000001U
10921     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10922     // .. PULLUP = 1
10923     // .. ==> 0XF8000728[12:12] = 0x00000001U
10924     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10925     // .. DisableRcvr = 0
10926     // .. ==> 0XF8000728[13:13] = 0x00000000U
10927     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10928     // ..
10929     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
10930     // .. TRI_ENABLE = 0
10931     // .. ==> 0XF800072C[0:0] = 0x00000000U
10932     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10933     // .. L0_SEL = 0
10934     // .. ==> 0XF800072C[1:1] = 0x00000000U
10935     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10936     // .. L1_SEL = 0
10937     // .. ==> 0XF800072C[2:2] = 0x00000000U
10938     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10939     // .. L2_SEL = 0
10940     // .. ==> 0XF800072C[4:3] = 0x00000000U
10941     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10942     // .. L3_SEL = 0
10943     // .. ==> 0XF800072C[7:5] = 0x00000000U
10944     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10945     // .. Speed = 0
10946     // .. ==> 0XF800072C[8:8] = 0x00000000U
10947     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10948     // .. IO_Type = 1
10949     // .. ==> 0XF800072C[11:9] = 0x00000001U
10950     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10951     // .. PULLUP = 1
10952     // .. ==> 0XF800072C[12:12] = 0x00000001U
10953     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10954     // .. DisableRcvr = 0
10955     // .. ==> 0XF800072C[13:13] = 0x00000000U
10956     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10957     // ..
10958     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
10959     // .. TRI_ENABLE = 0
10960     // .. ==> 0XF8000730[0:0] = 0x00000000U
10961     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10962     // .. L0_SEL = 0
10963     // .. ==> 0XF8000730[1:1] = 0x00000000U
10964     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10965     // .. L1_SEL = 0
10966     // .. ==> 0XF8000730[2:2] = 0x00000000U
10967     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10968     // .. L2_SEL = 0
10969     // .. ==> 0XF8000730[4:3] = 0x00000000U
10970     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10971     // .. L3_SEL = 0
10972     // .. ==> 0XF8000730[7:5] = 0x00000000U
10973     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10974     // .. Speed = 0
10975     // .. ==> 0XF8000730[8:8] = 0x00000000U
10976     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10977     // .. IO_Type = 1
10978     // .. ==> 0XF8000730[11:9] = 0x00000001U
10979     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10980     // .. PULLUP = 1
10981     // .. ==> 0XF8000730[12:12] = 0x00000001U
10982     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10983     // .. DisableRcvr = 0
10984     // .. ==> 0XF8000730[13:13] = 0x00000000U
10985     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10986     // ..
10987     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
10988     // .. TRI_ENABLE = 0
10989     // .. ==> 0XF8000734[0:0] = 0x00000000U
10990     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10991     // .. L0_SEL = 0
10992     // .. ==> 0XF8000734[1:1] = 0x00000000U
10993     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10994     // .. L1_SEL = 0
10995     // .. ==> 0XF8000734[2:2] = 0x00000000U
10996     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10997     // .. L2_SEL = 0
10998     // .. ==> 0XF8000734[4:3] = 0x00000000U
10999     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11000     // .. L3_SEL = 0
11001     // .. ==> 0XF8000734[7:5] = 0x00000000U
11002     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11003     // .. Speed = 0
11004     // .. ==> 0XF8000734[8:8] = 0x00000000U
11005     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11006     // .. IO_Type = 1
11007     // .. ==> 0XF8000734[11:9] = 0x00000001U
11008     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11009     // .. PULLUP = 1
11010     // .. ==> 0XF8000734[12:12] = 0x00000001U
11011     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11012     // .. DisableRcvr = 0
11013     // .. ==> 0XF8000734[13:13] = 0x00000000U
11014     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11015     // ..
11016     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
11017     // .. TRI_ENABLE = 0
11018     // .. ==> 0XF8000738[0:0] = 0x00000000U
11019     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11020     // .. L0_SEL = 0
11021     // .. ==> 0XF8000738[1:1] = 0x00000000U
11022     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11023     // .. L1_SEL = 0
11024     // .. ==> 0XF8000738[2:2] = 0x00000000U
11025     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11026     // .. L2_SEL = 0
11027     // .. ==> 0XF8000738[4:3] = 0x00000000U
11028     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11029     // .. L3_SEL = 0
11030     // .. ==> 0XF8000738[7:5] = 0x00000000U
11031     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11032     // .. Speed = 0
11033     // .. ==> 0XF8000738[8:8] = 0x00000000U
11034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11035     // .. IO_Type = 1
11036     // .. ==> 0XF8000738[11:9] = 0x00000001U
11037     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11038     // .. PULLUP = 1
11039     // .. ==> 0XF8000738[12:12] = 0x00000001U
11040     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11041     // .. DisableRcvr = 0
11042     // .. ==> 0XF8000738[13:13] = 0x00000000U
11043     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11044     // ..
11045     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
11046     // .. TRI_ENABLE = 1
11047     // .. ==> 0XF800073C[0:0] = 0x00000001U
11048     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11049     // .. Speed = 0
11050     // .. ==> 0XF800073C[8:8] = 0x00000000U
11051     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11052     // .. IO_Type = 1
11053     // .. ==> 0XF800073C[11:9] = 0x00000001U
11054     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11055     // .. PULLUP = 1
11056     // .. ==> 0XF800073C[12:12] = 0x00000001U
11057     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11058     // .. DisableRcvr = 0
11059     // .. ==> 0XF800073C[13:13] = 0x00000000U
11060     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11061     // ..
11062     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11063     // .. TRI_ENABLE = 0
11064     // .. ==> 0XF8000740[0:0] = 0x00000000U
11065     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11066     // .. L0_SEL = 1
11067     // .. ==> 0XF8000740[1:1] = 0x00000001U
11068     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11069     // .. L1_SEL = 0
11070     // .. ==> 0XF8000740[2:2] = 0x00000000U
11071     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11072     // .. L2_SEL = 0
11073     // .. ==> 0XF8000740[4:3] = 0x00000000U
11074     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11075     // .. L3_SEL = 0
11076     // .. ==> 0XF8000740[7:5] = 0x00000000U
11077     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11078     // .. Speed = 0
11079     // .. ==> 0XF8000740[8:8] = 0x00000000U
11080     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11081     // .. IO_Type = 4
11082     // .. ==> 0XF8000740[11:9] = 0x00000004U
11083     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11084     // .. PULLUP = 0
11085     // .. ==> 0XF8000740[12:12] = 0x00000000U
11086     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11087     // .. DisableRcvr = 1
11088     // .. ==> 0XF8000740[13:13] = 0x00000001U
11089     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11090     // ..
11091     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11092     // .. TRI_ENABLE = 0
11093     // .. ==> 0XF8000744[0:0] = 0x00000000U
11094     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11095     // .. L0_SEL = 1
11096     // .. ==> 0XF8000744[1:1] = 0x00000001U
11097     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11098     // .. L1_SEL = 0
11099     // .. ==> 0XF8000744[2:2] = 0x00000000U
11100     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11101     // .. L2_SEL = 0
11102     // .. ==> 0XF8000744[4:3] = 0x00000000U
11103     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11104     // .. L3_SEL = 0
11105     // .. ==> 0XF8000744[7:5] = 0x00000000U
11106     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11107     // .. Speed = 0
11108     // .. ==> 0XF8000744[8:8] = 0x00000000U
11109     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11110     // .. IO_Type = 4
11111     // .. ==> 0XF8000744[11:9] = 0x00000004U
11112     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11113     // .. PULLUP = 0
11114     // .. ==> 0XF8000744[12:12] = 0x00000000U
11115     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11116     // .. DisableRcvr = 1
11117     // .. ==> 0XF8000744[13:13] = 0x00000001U
11118     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11119     // ..
11120     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11121     // .. TRI_ENABLE = 0
11122     // .. ==> 0XF8000748[0:0] = 0x00000000U
11123     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11124     // .. L0_SEL = 1
11125     // .. ==> 0XF8000748[1:1] = 0x00000001U
11126     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11127     // .. L1_SEL = 0
11128     // .. ==> 0XF8000748[2:2] = 0x00000000U
11129     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11130     // .. L2_SEL = 0
11131     // .. ==> 0XF8000748[4:3] = 0x00000000U
11132     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11133     // .. L3_SEL = 0
11134     // .. ==> 0XF8000748[7:5] = 0x00000000U
11135     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11136     // .. Speed = 0
11137     // .. ==> 0XF8000748[8:8] = 0x00000000U
11138     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11139     // .. IO_Type = 4
11140     // .. ==> 0XF8000748[11:9] = 0x00000004U
11141     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11142     // .. PULLUP = 0
11143     // .. ==> 0XF8000748[12:12] = 0x00000000U
11144     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11145     // .. DisableRcvr = 1
11146     // .. ==> 0XF8000748[13:13] = 0x00000001U
11147     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11148     // ..
11149     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11150     // .. TRI_ENABLE = 0
11151     // .. ==> 0XF800074C[0:0] = 0x00000000U
11152     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11153     // .. L0_SEL = 1
11154     // .. ==> 0XF800074C[1:1] = 0x00000001U
11155     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11156     // .. L1_SEL = 0
11157     // .. ==> 0XF800074C[2:2] = 0x00000000U
11158     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11159     // .. L2_SEL = 0
11160     // .. ==> 0XF800074C[4:3] = 0x00000000U
11161     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11162     // .. L3_SEL = 0
11163     // .. ==> 0XF800074C[7:5] = 0x00000000U
11164     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11165     // .. Speed = 0
11166     // .. ==> 0XF800074C[8:8] = 0x00000000U
11167     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11168     // .. IO_Type = 4
11169     // .. ==> 0XF800074C[11:9] = 0x00000004U
11170     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11171     // .. PULLUP = 0
11172     // .. ==> 0XF800074C[12:12] = 0x00000000U
11173     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11174     // .. DisableRcvr = 1
11175     // .. ==> 0XF800074C[13:13] = 0x00000001U
11176     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11177     // ..
11178     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11179     // .. TRI_ENABLE = 0
11180     // .. ==> 0XF8000750[0:0] = 0x00000000U
11181     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11182     // .. L0_SEL = 1
11183     // .. ==> 0XF8000750[1:1] = 0x00000001U
11184     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11185     // .. L1_SEL = 0
11186     // .. ==> 0XF8000750[2:2] = 0x00000000U
11187     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11188     // .. L2_SEL = 0
11189     // .. ==> 0XF8000750[4:3] = 0x00000000U
11190     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11191     // .. L3_SEL = 0
11192     // .. ==> 0XF8000750[7:5] = 0x00000000U
11193     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11194     // .. Speed = 0
11195     // .. ==> 0XF8000750[8:8] = 0x00000000U
11196     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11197     // .. IO_Type = 4
11198     // .. ==> 0XF8000750[11:9] = 0x00000004U
11199     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11200     // .. PULLUP = 0
11201     // .. ==> 0XF8000750[12:12] = 0x00000000U
11202     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11203     // .. DisableRcvr = 1
11204     // .. ==> 0XF8000750[13:13] = 0x00000001U
11205     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11206     // ..
11207     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11208     // .. TRI_ENABLE = 0
11209     // .. ==> 0XF8000754[0:0] = 0x00000000U
11210     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11211     // .. L0_SEL = 1
11212     // .. ==> 0XF8000754[1:1] = 0x00000001U
11213     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11214     // .. L1_SEL = 0
11215     // .. ==> 0XF8000754[2:2] = 0x00000000U
11216     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11217     // .. L2_SEL = 0
11218     // .. ==> 0XF8000754[4:3] = 0x00000000U
11219     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11220     // .. L3_SEL = 0
11221     // .. ==> 0XF8000754[7:5] = 0x00000000U
11222     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11223     // .. Speed = 0
11224     // .. ==> 0XF8000754[8:8] = 0x00000000U
11225     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11226     // .. IO_Type = 4
11227     // .. ==> 0XF8000754[11:9] = 0x00000004U
11228     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11229     // .. PULLUP = 0
11230     // .. ==> 0XF8000754[12:12] = 0x00000000U
11231     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11232     // .. DisableRcvr = 1
11233     // .. ==> 0XF8000754[13:13] = 0x00000001U
11234     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11235     // ..
11236     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11237     // .. TRI_ENABLE = 1
11238     // .. ==> 0XF8000758[0:0] = 0x00000001U
11239     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11240     // .. L0_SEL = 1
11241     // .. ==> 0XF8000758[1:1] = 0x00000001U
11242     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11243     // .. L1_SEL = 0
11244     // .. ==> 0XF8000758[2:2] = 0x00000000U
11245     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11246     // .. L2_SEL = 0
11247     // .. ==> 0XF8000758[4:3] = 0x00000000U
11248     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11249     // .. L3_SEL = 0
11250     // .. ==> 0XF8000758[7:5] = 0x00000000U
11251     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11252     // .. Speed = 0
11253     // .. ==> 0XF8000758[8:8] = 0x00000000U
11254     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11255     // .. IO_Type = 4
11256     // .. ==> 0XF8000758[11:9] = 0x00000004U
11257     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11258     // .. PULLUP = 0
11259     // .. ==> 0XF8000758[12:12] = 0x00000000U
11260     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11261     // .. DisableRcvr = 0
11262     // .. ==> 0XF8000758[13:13] = 0x00000000U
11263     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11264     // ..
11265     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11266     // .. TRI_ENABLE = 1
11267     // .. ==> 0XF800075C[0:0] = 0x00000001U
11268     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11269     // .. L0_SEL = 1
11270     // .. ==> 0XF800075C[1:1] = 0x00000001U
11271     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11272     // .. L1_SEL = 0
11273     // .. ==> 0XF800075C[2:2] = 0x00000000U
11274     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11275     // .. L2_SEL = 0
11276     // .. ==> 0XF800075C[4:3] = 0x00000000U
11277     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11278     // .. L3_SEL = 0
11279     // .. ==> 0XF800075C[7:5] = 0x00000000U
11280     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11281     // .. Speed = 0
11282     // .. ==> 0XF800075C[8:8] = 0x00000000U
11283     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11284     // .. IO_Type = 4
11285     // .. ==> 0XF800075C[11:9] = 0x00000004U
11286     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11287     // .. PULLUP = 0
11288     // .. ==> 0XF800075C[12:12] = 0x00000000U
11289     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11290     // .. DisableRcvr = 0
11291     // .. ==> 0XF800075C[13:13] = 0x00000000U
11292     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11293     // ..
11294     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11295     // .. TRI_ENABLE = 1
11296     // .. ==> 0XF8000760[0:0] = 0x00000001U
11297     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11298     // .. L0_SEL = 1
11299     // .. ==> 0XF8000760[1:1] = 0x00000001U
11300     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11301     // .. L1_SEL = 0
11302     // .. ==> 0XF8000760[2:2] = 0x00000000U
11303     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11304     // .. L2_SEL = 0
11305     // .. ==> 0XF8000760[4:3] = 0x00000000U
11306     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11307     // .. L3_SEL = 0
11308     // .. ==> 0XF8000760[7:5] = 0x00000000U
11309     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11310     // .. Speed = 0
11311     // .. ==> 0XF8000760[8:8] = 0x00000000U
11312     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11313     // .. IO_Type = 4
11314     // .. ==> 0XF8000760[11:9] = 0x00000004U
11315     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11316     // .. PULLUP = 0
11317     // .. ==> 0XF8000760[12:12] = 0x00000000U
11318     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11319     // .. DisableRcvr = 0
11320     // .. ==> 0XF8000760[13:13] = 0x00000000U
11321     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11322     // ..
11323     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11324     // .. TRI_ENABLE = 1
11325     // .. ==> 0XF8000764[0:0] = 0x00000001U
11326     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11327     // .. L0_SEL = 1
11328     // .. ==> 0XF8000764[1:1] = 0x00000001U
11329     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11330     // .. L1_SEL = 0
11331     // .. ==> 0XF8000764[2:2] = 0x00000000U
11332     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11333     // .. L2_SEL = 0
11334     // .. ==> 0XF8000764[4:3] = 0x00000000U
11335     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11336     // .. L3_SEL = 0
11337     // .. ==> 0XF8000764[7:5] = 0x00000000U
11338     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11339     // .. Speed = 0
11340     // .. ==> 0XF8000764[8:8] = 0x00000000U
11341     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11342     // .. IO_Type = 4
11343     // .. ==> 0XF8000764[11:9] = 0x00000004U
11344     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11345     // .. PULLUP = 0
11346     // .. ==> 0XF8000764[12:12] = 0x00000000U
11347     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11348     // .. DisableRcvr = 0
11349     // .. ==> 0XF8000764[13:13] = 0x00000000U
11350     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11351     // ..
11352     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11353     // .. TRI_ENABLE = 1
11354     // .. ==> 0XF8000768[0:0] = 0x00000001U
11355     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11356     // .. L0_SEL = 1
11357     // .. ==> 0XF8000768[1:1] = 0x00000001U
11358     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11359     // .. L1_SEL = 0
11360     // .. ==> 0XF8000768[2:2] = 0x00000000U
11361     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11362     // .. L2_SEL = 0
11363     // .. ==> 0XF8000768[4:3] = 0x00000000U
11364     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11365     // .. L3_SEL = 0
11366     // .. ==> 0XF8000768[7:5] = 0x00000000U
11367     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11368     // .. Speed = 0
11369     // .. ==> 0XF8000768[8:8] = 0x00000000U
11370     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11371     // .. IO_Type = 4
11372     // .. ==> 0XF8000768[11:9] = 0x00000004U
11373     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11374     // .. PULLUP = 0
11375     // .. ==> 0XF8000768[12:12] = 0x00000000U
11376     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11377     // .. DisableRcvr = 0
11378     // .. ==> 0XF8000768[13:13] = 0x00000000U
11379     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11380     // ..
11381     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11382     // .. TRI_ENABLE = 1
11383     // .. ==> 0XF800076C[0:0] = 0x00000001U
11384     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11385     // .. L0_SEL = 1
11386     // .. ==> 0XF800076C[1:1] = 0x00000001U
11387     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11388     // .. L1_SEL = 0
11389     // .. ==> 0XF800076C[2:2] = 0x00000000U
11390     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11391     // .. L2_SEL = 0
11392     // .. ==> 0XF800076C[4:3] = 0x00000000U
11393     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11394     // .. L3_SEL = 0
11395     // .. ==> 0XF800076C[7:5] = 0x00000000U
11396     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11397     // .. Speed = 0
11398     // .. ==> 0XF800076C[8:8] = 0x00000000U
11399     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11400     // .. IO_Type = 4
11401     // .. ==> 0XF800076C[11:9] = 0x00000004U
11402     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11403     // .. PULLUP = 0
11404     // .. ==> 0XF800076C[12:12] = 0x00000000U
11405     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11406     // .. DisableRcvr = 0
11407     // .. ==> 0XF800076C[13:13] = 0x00000000U
11408     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11409     // ..
11410     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11411     // .. TRI_ENABLE = 0
11412     // .. ==> 0XF8000770[0:0] = 0x00000000U
11413     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11414     // .. L0_SEL = 0
11415     // .. ==> 0XF8000770[1:1] = 0x00000000U
11416     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11417     // .. L1_SEL = 1
11418     // .. ==> 0XF8000770[2:2] = 0x00000001U
11419     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11420     // .. L2_SEL = 0
11421     // .. ==> 0XF8000770[4:3] = 0x00000000U
11422     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11423     // .. L3_SEL = 0
11424     // .. ==> 0XF8000770[7:5] = 0x00000000U
11425     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11426     // .. Speed = 0
11427     // .. ==> 0XF8000770[8:8] = 0x00000000U
11428     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11429     // .. IO_Type = 1
11430     // .. ==> 0XF8000770[11:9] = 0x00000001U
11431     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11432     // .. PULLUP = 0
11433     // .. ==> 0XF8000770[12:12] = 0x00000000U
11434     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11435     // .. DisableRcvr = 0
11436     // .. ==> 0XF8000770[13:13] = 0x00000000U
11437     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11438     // ..
11439     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11440     // .. TRI_ENABLE = 1
11441     // .. ==> 0XF8000774[0:0] = 0x00000001U
11442     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11443     // .. L0_SEL = 0
11444     // .. ==> 0XF8000774[1:1] = 0x00000000U
11445     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11446     // .. L1_SEL = 1
11447     // .. ==> 0XF8000774[2:2] = 0x00000001U
11448     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11449     // .. L2_SEL = 0
11450     // .. ==> 0XF8000774[4:3] = 0x00000000U
11451     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11452     // .. L3_SEL = 0
11453     // .. ==> 0XF8000774[7:5] = 0x00000000U
11454     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11455     // .. Speed = 0
11456     // .. ==> 0XF8000774[8:8] = 0x00000000U
11457     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11458     // .. IO_Type = 1
11459     // .. ==> 0XF8000774[11:9] = 0x00000001U
11460     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11461     // .. PULLUP = 0
11462     // .. ==> 0XF8000774[12:12] = 0x00000000U
11463     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11464     // .. DisableRcvr = 0
11465     // .. ==> 0XF8000774[13:13] = 0x00000000U
11466     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11467     // ..
11468     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11469     // .. TRI_ENABLE = 0
11470     // .. ==> 0XF8000778[0:0] = 0x00000000U
11471     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11472     // .. L0_SEL = 0
11473     // .. ==> 0XF8000778[1:1] = 0x00000000U
11474     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11475     // .. L1_SEL = 1
11476     // .. ==> 0XF8000778[2:2] = 0x00000001U
11477     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11478     // .. L2_SEL = 0
11479     // .. ==> 0XF8000778[4:3] = 0x00000000U
11480     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11481     // .. L3_SEL = 0
11482     // .. ==> 0XF8000778[7:5] = 0x00000000U
11483     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11484     // .. Speed = 0
11485     // .. ==> 0XF8000778[8:8] = 0x00000000U
11486     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11487     // .. IO_Type = 1
11488     // .. ==> 0XF8000778[11:9] = 0x00000001U
11489     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11490     // .. PULLUP = 0
11491     // .. ==> 0XF8000778[12:12] = 0x00000000U
11492     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11493     // .. DisableRcvr = 0
11494     // .. ==> 0XF8000778[13:13] = 0x00000000U
11495     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11496     // ..
11497     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11498     // .. TRI_ENABLE = 1
11499     // .. ==> 0XF800077C[0:0] = 0x00000001U
11500     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11501     // .. L0_SEL = 0
11502     // .. ==> 0XF800077C[1:1] = 0x00000000U
11503     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11504     // .. L1_SEL = 1
11505     // .. ==> 0XF800077C[2:2] = 0x00000001U
11506     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11507     // .. L2_SEL = 0
11508     // .. ==> 0XF800077C[4:3] = 0x00000000U
11509     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11510     // .. L3_SEL = 0
11511     // .. ==> 0XF800077C[7:5] = 0x00000000U
11512     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11513     // .. Speed = 0
11514     // .. ==> 0XF800077C[8:8] = 0x00000000U
11515     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11516     // .. IO_Type = 1
11517     // .. ==> 0XF800077C[11:9] = 0x00000001U
11518     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11519     // .. PULLUP = 0
11520     // .. ==> 0XF800077C[12:12] = 0x00000000U
11521     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11522     // .. DisableRcvr = 0
11523     // .. ==> 0XF800077C[13:13] = 0x00000000U
11524     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11525     // ..
11526     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11527     // .. TRI_ENABLE = 0
11528     // .. ==> 0XF8000780[0:0] = 0x00000000U
11529     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11530     // .. L0_SEL = 0
11531     // .. ==> 0XF8000780[1:1] = 0x00000000U
11532     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11533     // .. L1_SEL = 1
11534     // .. ==> 0XF8000780[2:2] = 0x00000001U
11535     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11536     // .. L2_SEL = 0
11537     // .. ==> 0XF8000780[4:3] = 0x00000000U
11538     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11539     // .. L3_SEL = 0
11540     // .. ==> 0XF8000780[7:5] = 0x00000000U
11541     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11542     // .. Speed = 0
11543     // .. ==> 0XF8000780[8:8] = 0x00000000U
11544     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11545     // .. IO_Type = 1
11546     // .. ==> 0XF8000780[11:9] = 0x00000001U
11547     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11548     // .. PULLUP = 0
11549     // .. ==> 0XF8000780[12:12] = 0x00000000U
11550     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11551     // .. DisableRcvr = 0
11552     // .. ==> 0XF8000780[13:13] = 0x00000000U
11553     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11554     // ..
11555     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11556     // .. TRI_ENABLE = 0
11557     // .. ==> 0XF8000784[0:0] = 0x00000000U
11558     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11559     // .. L0_SEL = 0
11560     // .. ==> 0XF8000784[1:1] = 0x00000000U
11561     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11562     // .. L1_SEL = 1
11563     // .. ==> 0XF8000784[2:2] = 0x00000001U
11564     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11565     // .. L2_SEL = 0
11566     // .. ==> 0XF8000784[4:3] = 0x00000000U
11567     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11568     // .. L3_SEL = 0
11569     // .. ==> 0XF8000784[7:5] = 0x00000000U
11570     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11571     // .. Speed = 0
11572     // .. ==> 0XF8000784[8:8] = 0x00000000U
11573     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11574     // .. IO_Type = 1
11575     // .. ==> 0XF8000784[11:9] = 0x00000001U
11576     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11577     // .. PULLUP = 0
11578     // .. ==> 0XF8000784[12:12] = 0x00000000U
11579     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11580     // .. DisableRcvr = 0
11581     // .. ==> 0XF8000784[13:13] = 0x00000000U
11582     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11583     // ..
11584     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11585     // .. TRI_ENABLE = 0
11586     // .. ==> 0XF8000788[0:0] = 0x00000000U
11587     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11588     // .. L0_SEL = 0
11589     // .. ==> 0XF8000788[1:1] = 0x00000000U
11590     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11591     // .. L1_SEL = 1
11592     // .. ==> 0XF8000788[2:2] = 0x00000001U
11593     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11594     // .. L2_SEL = 0
11595     // .. ==> 0XF8000788[4:3] = 0x00000000U
11596     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11597     // .. L3_SEL = 0
11598     // .. ==> 0XF8000788[7:5] = 0x00000000U
11599     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11600     // .. Speed = 0
11601     // .. ==> 0XF8000788[8:8] = 0x00000000U
11602     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11603     // .. IO_Type = 1
11604     // .. ==> 0XF8000788[11:9] = 0x00000001U
11605     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11606     // .. PULLUP = 0
11607     // .. ==> 0XF8000788[12:12] = 0x00000000U
11608     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11609     // .. DisableRcvr = 0
11610     // .. ==> 0XF8000788[13:13] = 0x00000000U
11611     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11612     // ..
11613     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11614     // .. TRI_ENABLE = 0
11615     // .. ==> 0XF800078C[0:0] = 0x00000000U
11616     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11617     // .. L0_SEL = 0
11618     // .. ==> 0XF800078C[1:1] = 0x00000000U
11619     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11620     // .. L1_SEL = 1
11621     // .. ==> 0XF800078C[2:2] = 0x00000001U
11622     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11623     // .. L2_SEL = 0
11624     // .. ==> 0XF800078C[4:3] = 0x00000000U
11625     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11626     // .. L3_SEL = 0
11627     // .. ==> 0XF800078C[7:5] = 0x00000000U
11628     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11629     // .. Speed = 0
11630     // .. ==> 0XF800078C[8:8] = 0x00000000U
11631     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11632     // .. IO_Type = 1
11633     // .. ==> 0XF800078C[11:9] = 0x00000001U
11634     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11635     // .. PULLUP = 0
11636     // .. ==> 0XF800078C[12:12] = 0x00000000U
11637     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11638     // .. DisableRcvr = 0
11639     // .. ==> 0XF800078C[13:13] = 0x00000000U
11640     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11641     // ..
11642     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11643     // .. TRI_ENABLE = 1
11644     // .. ==> 0XF8000790[0:0] = 0x00000001U
11645     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11646     // .. L0_SEL = 0
11647     // .. ==> 0XF8000790[1:1] = 0x00000000U
11648     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11649     // .. L1_SEL = 1
11650     // .. ==> 0XF8000790[2:2] = 0x00000001U
11651     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11652     // .. L2_SEL = 0
11653     // .. ==> 0XF8000790[4:3] = 0x00000000U
11654     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11655     // .. L3_SEL = 0
11656     // .. ==> 0XF8000790[7:5] = 0x00000000U
11657     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11658     // .. Speed = 0
11659     // .. ==> 0XF8000790[8:8] = 0x00000000U
11660     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11661     // .. IO_Type = 1
11662     // .. ==> 0XF8000790[11:9] = 0x00000001U
11663     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11664     // .. PULLUP = 0
11665     // .. ==> 0XF8000790[12:12] = 0x00000000U
11666     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11667     // .. DisableRcvr = 0
11668     // .. ==> 0XF8000790[13:13] = 0x00000000U
11669     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11670     // ..
11671     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11672     // .. TRI_ENABLE = 0
11673     // .. ==> 0XF8000794[0:0] = 0x00000000U
11674     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11675     // .. L0_SEL = 0
11676     // .. ==> 0XF8000794[1:1] = 0x00000000U
11677     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11678     // .. L1_SEL = 1
11679     // .. ==> 0XF8000794[2:2] = 0x00000001U
11680     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11681     // .. L2_SEL = 0
11682     // .. ==> 0XF8000794[4:3] = 0x00000000U
11683     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11684     // .. L3_SEL = 0
11685     // .. ==> 0XF8000794[7:5] = 0x00000000U
11686     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11687     // .. Speed = 0
11688     // .. ==> 0XF8000794[8:8] = 0x00000000U
11689     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11690     // .. IO_Type = 1
11691     // .. ==> 0XF8000794[11:9] = 0x00000001U
11692     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11693     // .. PULLUP = 0
11694     // .. ==> 0XF8000794[12:12] = 0x00000000U
11695     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11696     // .. DisableRcvr = 0
11697     // .. ==> 0XF8000794[13:13] = 0x00000000U
11698     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11699     // ..
11700     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11701     // .. TRI_ENABLE = 0
11702     // .. ==> 0XF8000798[0:0] = 0x00000000U
11703     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11704     // .. L0_SEL = 0
11705     // .. ==> 0XF8000798[1:1] = 0x00000000U
11706     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11707     // .. L1_SEL = 1
11708     // .. ==> 0XF8000798[2:2] = 0x00000001U
11709     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11710     // .. L2_SEL = 0
11711     // .. ==> 0XF8000798[4:3] = 0x00000000U
11712     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11713     // .. L3_SEL = 0
11714     // .. ==> 0XF8000798[7:5] = 0x00000000U
11715     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11716     // .. Speed = 0
11717     // .. ==> 0XF8000798[8:8] = 0x00000000U
11718     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11719     // .. IO_Type = 1
11720     // .. ==> 0XF8000798[11:9] = 0x00000001U
11721     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11722     // .. PULLUP = 0
11723     // .. ==> 0XF8000798[12:12] = 0x00000000U
11724     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11725     // .. DisableRcvr = 0
11726     // .. ==> 0XF8000798[13:13] = 0x00000000U
11727     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11728     // ..
11729     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11730     // .. TRI_ENABLE = 0
11731     // .. ==> 0XF800079C[0:0] = 0x00000000U
11732     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11733     // .. L0_SEL = 0
11734     // .. ==> 0XF800079C[1:1] = 0x00000000U
11735     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11736     // .. L1_SEL = 1
11737     // .. ==> 0XF800079C[2:2] = 0x00000001U
11738     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11739     // .. L2_SEL = 0
11740     // .. ==> 0XF800079C[4:3] = 0x00000000U
11741     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11742     // .. L3_SEL = 0
11743     // .. ==> 0XF800079C[7:5] = 0x00000000U
11744     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11745     // .. Speed = 0
11746     // .. ==> 0XF800079C[8:8] = 0x00000000U
11747     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11748     // .. IO_Type = 1
11749     // .. ==> 0XF800079C[11:9] = 0x00000001U
11750     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11751     // .. PULLUP = 0
11752     // .. ==> 0XF800079C[12:12] = 0x00000000U
11753     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11754     // .. DisableRcvr = 0
11755     // .. ==> 0XF800079C[13:13] = 0x00000000U
11756     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11757     // ..
11758     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11759     // .. TRI_ENABLE = 0
11760     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11761     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11762     // .. L0_SEL = 0
11763     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11764     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11765     // .. L1_SEL = 0
11766     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11767     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11768     // .. L2_SEL = 0
11769     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11770     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11771     // .. L3_SEL = 4
11772     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11773     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11774     // .. Speed = 0
11775     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11776     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11777     // .. IO_Type = 1
11778     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11779     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11780     // .. PULLUP = 0
11781     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11782     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11783     // .. DisableRcvr = 0
11784     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11785     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11786     // ..
11787     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11788     // .. TRI_ENABLE = 0
11789     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11790     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11791     // .. L0_SEL = 0
11792     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11793     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11794     // .. L1_SEL = 0
11795     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11796     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11797     // .. L2_SEL = 0
11798     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11799     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11800     // .. L3_SEL = 4
11801     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11802     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11803     // .. Speed = 0
11804     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11805     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11806     // .. IO_Type = 1
11807     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11808     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11809     // .. PULLUP = 0
11810     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11811     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11812     // .. DisableRcvr = 0
11813     // .. ==> 0XF80007A4[13:13] = 0x00000000U
11814     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11815     // ..
11816     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11817     // .. TRI_ENABLE = 0
11818     // .. ==> 0XF80007A8[0:0] = 0x00000000U
11819     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11820     // .. L0_SEL = 0
11821     // .. ==> 0XF80007A8[1:1] = 0x00000000U
11822     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11823     // .. L1_SEL = 0
11824     // .. ==> 0XF80007A8[2:2] = 0x00000000U
11825     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11826     // .. L2_SEL = 0
11827     // .. ==> 0XF80007A8[4:3] = 0x00000000U
11828     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11829     // .. L3_SEL = 4
11830     // .. ==> 0XF80007A8[7:5] = 0x00000004U
11831     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11832     // .. Speed = 0
11833     // .. ==> 0XF80007A8[8:8] = 0x00000000U
11834     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11835     // .. IO_Type = 1
11836     // .. ==> 0XF80007A8[11:9] = 0x00000001U
11837     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11838     // .. PULLUP = 0
11839     // .. ==> 0XF80007A8[12:12] = 0x00000000U
11840     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11841     // .. DisableRcvr = 0
11842     // .. ==> 0XF80007A8[13:13] = 0x00000000U
11843     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11844     // ..
11845     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11846     // .. TRI_ENABLE = 0
11847     // .. ==> 0XF80007AC[0:0] = 0x00000000U
11848     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11849     // .. L0_SEL = 0
11850     // .. ==> 0XF80007AC[1:1] = 0x00000000U
11851     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11852     // .. L1_SEL = 0
11853     // .. ==> 0XF80007AC[2:2] = 0x00000000U
11854     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11855     // .. L2_SEL = 0
11856     // .. ==> 0XF80007AC[4:3] = 0x00000000U
11857     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11858     // .. L3_SEL = 4
11859     // .. ==> 0XF80007AC[7:5] = 0x00000004U
11860     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11861     // .. Speed = 0
11862     // .. ==> 0XF80007AC[8:8] = 0x00000000U
11863     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11864     // .. IO_Type = 1
11865     // .. ==> 0XF80007AC[11:9] = 0x00000001U
11866     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11867     // .. PULLUP = 0
11868     // .. ==> 0XF80007AC[12:12] = 0x00000000U
11869     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11870     // .. DisableRcvr = 0
11871     // .. ==> 0XF80007AC[13:13] = 0x00000000U
11872     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11873     // ..
11874     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11875     // .. TRI_ENABLE = 0
11876     // .. ==> 0XF80007B0[0:0] = 0x00000000U
11877     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11878     // .. L0_SEL = 0
11879     // .. ==> 0XF80007B0[1:1] = 0x00000000U
11880     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11881     // .. L1_SEL = 0
11882     // .. ==> 0XF80007B0[2:2] = 0x00000000U
11883     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11884     // .. L2_SEL = 0
11885     // .. ==> 0XF80007B0[4:3] = 0x00000000U
11886     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11887     // .. L3_SEL = 4
11888     // .. ==> 0XF80007B0[7:5] = 0x00000004U
11889     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11890     // .. Speed = 0
11891     // .. ==> 0XF80007B0[8:8] = 0x00000000U
11892     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11893     // .. IO_Type = 1
11894     // .. ==> 0XF80007B0[11:9] = 0x00000001U
11895     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11896     // .. PULLUP = 0
11897     // .. ==> 0XF80007B0[12:12] = 0x00000000U
11898     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11899     // .. DisableRcvr = 0
11900     // .. ==> 0XF80007B0[13:13] = 0x00000000U
11901     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11902     // ..
11903     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11904     // .. TRI_ENABLE = 0
11905     // .. ==> 0XF80007B4[0:0] = 0x00000000U
11906     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11907     // .. L0_SEL = 0
11908     // .. ==> 0XF80007B4[1:1] = 0x00000000U
11909     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11910     // .. L1_SEL = 0
11911     // .. ==> 0XF80007B4[2:2] = 0x00000000U
11912     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11913     // .. L2_SEL = 0
11914     // .. ==> 0XF80007B4[4:3] = 0x00000000U
11915     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11916     // .. L3_SEL = 4
11917     // .. ==> 0XF80007B4[7:5] = 0x00000004U
11918     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11919     // .. Speed = 0
11920     // .. ==> 0XF80007B4[8:8] = 0x00000000U
11921     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11922     // .. IO_Type = 1
11923     // .. ==> 0XF80007B4[11:9] = 0x00000001U
11924     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11925     // .. PULLUP = 0
11926     // .. ==> 0XF80007B4[12:12] = 0x00000000U
11927     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11928     // .. DisableRcvr = 0
11929     // .. ==> 0XF80007B4[13:13] = 0x00000000U
11930     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11931     // ..
11932     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
11933     // .. TRI_ENABLE = 1
11934     // .. ==> 0XF80007B8[0:0] = 0x00000001U
11935     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11936     // .. L0_SEL = 0
11937     // .. ==> 0XF80007B8[1:1] = 0x00000000U
11938     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11939     // .. L1_SEL = 0
11940     // .. ==> 0XF80007B8[2:2] = 0x00000000U
11941     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11942     // .. L2_SEL = 0
11943     // .. ==> 0XF80007B8[4:3] = 0x00000000U
11944     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11945     // .. L3_SEL = 1
11946     // .. ==> 0XF80007B8[7:5] = 0x00000001U
11947     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
11948     // .. Speed = 0
11949     // .. ==> 0XF80007B8[8:8] = 0x00000000U
11950     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11951     // .. IO_Type = 1
11952     // .. ==> 0XF80007B8[11:9] = 0x00000001U
11953     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11954     // .. PULLUP = 1
11955     // .. ==> 0XF80007B8[12:12] = 0x00000001U
11956     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11957     // .. DisableRcvr = 0
11958     // .. ==> 0XF80007B8[13:13] = 0x00000000U
11959     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11960     // ..
11961     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
11962     // .. TRI_ENABLE = 0
11963     // .. ==> 0XF80007BC[0:0] = 0x00000000U
11964     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11965     // .. L0_SEL = 0
11966     // .. ==> 0XF80007BC[1:1] = 0x00000000U
11967     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11968     // .. L1_SEL = 0
11969     // .. ==> 0XF80007BC[2:2] = 0x00000000U
11970     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11971     // .. L2_SEL = 0
11972     // .. ==> 0XF80007BC[4:3] = 0x00000000U
11973     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11974     // .. L3_SEL = 1
11975     // .. ==> 0XF80007BC[7:5] = 0x00000001U
11976     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
11977     // .. Speed = 0
11978     // .. ==> 0XF80007BC[8:8] = 0x00000000U
11979     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11980     // .. IO_Type = 1
11981     // .. ==> 0XF80007BC[11:9] = 0x00000001U
11982     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11983     // .. PULLUP = 1
11984     // .. ==> 0XF80007BC[12:12] = 0x00000001U
11985     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11986     // .. DisableRcvr = 0
11987     // .. ==> 0XF80007BC[13:13] = 0x00000000U
11988     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11989     // ..
11990     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
11991     // .. TRI_ENABLE = 0
11992     // .. ==> 0XF80007C0[0:0] = 0x00000000U
11993     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11994     // .. L0_SEL = 0
11995     // .. ==> 0XF80007C0[1:1] = 0x00000000U
11996     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11997     // .. L1_SEL = 0
11998     // .. ==> 0XF80007C0[2:2] = 0x00000000U
11999     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12000     // .. L2_SEL = 0
12001     // .. ==> 0XF80007C0[4:3] = 0x00000000U
12002     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12003     // .. L3_SEL = 7
12004     // .. ==> 0XF80007C0[7:5] = 0x00000007U
12005     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12006     // .. Speed = 0
12007     // .. ==> 0XF80007C0[8:8] = 0x00000000U
12008     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12009     // .. IO_Type = 1
12010     // .. ==> 0XF80007C0[11:9] = 0x00000001U
12011     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12012     // .. PULLUP = 0
12013     // .. ==> 0XF80007C0[12:12] = 0x00000000U
12014     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12015     // .. DisableRcvr = 0
12016     // .. ==> 0XF80007C0[13:13] = 0x00000000U
12017     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12018     // ..
12019     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
12020     // .. TRI_ENABLE = 1
12021     // .. ==> 0XF80007C4[0:0] = 0x00000001U
12022     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12023     // .. L0_SEL = 0
12024     // .. ==> 0XF80007C4[1:1] = 0x00000000U
12025     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12026     // .. L1_SEL = 0
12027     // .. ==> 0XF80007C4[2:2] = 0x00000000U
12028     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12029     // .. L2_SEL = 0
12030     // .. ==> 0XF80007C4[4:3] = 0x00000000U
12031     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12032     // .. L3_SEL = 7
12033     // .. ==> 0XF80007C4[7:5] = 0x00000007U
12034     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12035     // .. Speed = 0
12036     // .. ==> 0XF80007C4[8:8] = 0x00000000U
12037     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12038     // .. IO_Type = 1
12039     // .. ==> 0XF80007C4[11:9] = 0x00000001U
12040     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12041     // .. PULLUP = 0
12042     // .. ==> 0XF80007C4[12:12] = 0x00000000U
12043     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12044     // .. DisableRcvr = 0
12045     // .. ==> 0XF80007C4[13:13] = 0x00000000U
12046     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12047     // ..
12048     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12049     // .. TRI_ENABLE = 0
12050     // .. ==> 0XF80007C8[0:0] = 0x00000000U
12051     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12052     // .. L0_SEL = 0
12053     // .. ==> 0XF80007C8[1:1] = 0x00000000U
12054     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12055     // .. L1_SEL = 0
12056     // .. ==> 0XF80007C8[2:2] = 0x00000000U
12057     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12058     // .. L2_SEL = 0
12059     // .. ==> 0XF80007C8[4:3] = 0x00000000U
12060     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12061     // .. L3_SEL = 2
12062     // .. ==> 0XF80007C8[7:5] = 0x00000002U
12063     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12064     // .. Speed = 0
12065     // .. ==> 0XF80007C8[8:8] = 0x00000000U
12066     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12067     // .. IO_Type = 1
12068     // .. ==> 0XF80007C8[11:9] = 0x00000001U
12069     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12070     // .. PULLUP = 1
12071     // .. ==> 0XF80007C8[12:12] = 0x00000001U
12072     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12073     // .. DisableRcvr = 0
12074     // .. ==> 0XF80007C8[13:13] = 0x00000000U
12075     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12076     // ..
12077     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12078     // .. TRI_ENABLE = 0
12079     // .. ==> 0XF80007CC[0:0] = 0x00000000U
12080     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12081     // .. L0_SEL = 0
12082     // .. ==> 0XF80007CC[1:1] = 0x00000000U
12083     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12084     // .. L1_SEL = 0
12085     // .. ==> 0XF80007CC[2:2] = 0x00000000U
12086     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12087     // .. L2_SEL = 0
12088     // .. ==> 0XF80007CC[4:3] = 0x00000000U
12089     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12090     // .. L3_SEL = 2
12091     // .. ==> 0XF80007CC[7:5] = 0x00000002U
12092     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12093     // .. Speed = 0
12094     // .. ==> 0XF80007CC[8:8] = 0x00000000U
12095     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12096     // .. IO_Type = 1
12097     // .. ==> 0XF80007CC[11:9] = 0x00000001U
12098     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12099     // .. PULLUP = 1
12100     // .. ==> 0XF80007CC[12:12] = 0x00000001U
12101     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12102     // .. DisableRcvr = 0
12103     // .. ==> 0XF80007CC[13:13] = 0x00000000U
12104     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12105     // ..
12106     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12107     // .. TRI_ENABLE = 0
12108     // .. ==> 0XF80007D0[0:0] = 0x00000000U
12109     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12110     // .. L0_SEL = 0
12111     // .. ==> 0XF80007D0[1:1] = 0x00000000U
12112     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12113     // .. L1_SEL = 0
12114     // .. ==> 0XF80007D0[2:2] = 0x00000000U
12115     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12116     // .. L2_SEL = 0
12117     // .. ==> 0XF80007D0[4:3] = 0x00000000U
12118     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12119     // .. L3_SEL = 4
12120     // .. ==> 0XF80007D0[7:5] = 0x00000004U
12121     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12122     // .. Speed = 0
12123     // .. ==> 0XF80007D0[8:8] = 0x00000000U
12124     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12125     // .. IO_Type = 1
12126     // .. ==> 0XF80007D0[11:9] = 0x00000001U
12127     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12128     // .. PULLUP = 0
12129     // .. ==> 0XF80007D0[12:12] = 0x00000000U
12130     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12131     // .. DisableRcvr = 0
12132     // .. ==> 0XF80007D0[13:13] = 0x00000000U
12133     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12134     // ..
12135     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12136     // .. TRI_ENABLE = 0
12137     // .. ==> 0XF80007D4[0:0] = 0x00000000U
12138     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12139     // .. L0_SEL = 0
12140     // .. ==> 0XF80007D4[1:1] = 0x00000000U
12141     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12142     // .. L1_SEL = 0
12143     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12144     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12145     // .. L2_SEL = 0
12146     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12147     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12148     // .. L3_SEL = 4
12149     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12150     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12151     // .. Speed = 0
12152     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12153     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12154     // .. IO_Type = 1
12155     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12156     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12157     // .. PULLUP = 0
12158     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12159     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12160     // .. DisableRcvr = 0
12161     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12162     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12163     // ..
12164     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12165     // .. SDIO0_WP_SEL = 15
12166     // .. ==> 0XF8000830[5:0] = 0x0000000FU
12167     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
12168     // .. SDIO0_CD_SEL = 0
12169     // .. ==> 0XF8000830[21:16] = 0x00000000U
12170     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
12171     // ..
12172     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
12173     // .. FINISH: MIO PROGRAMMING
12174     // .. START: LOCK IT BACK
12175     // .. LOCK_KEY = 0X767B
12176     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12177     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12178     // ..
12179     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12180     // .. FINISH: LOCK IT BACK
12181     // FINISH: top
12182     //
12183     EMIT_EXIT(),
12184
12185     //
12186 };
12187
12188 unsigned long ps7_peripherals_init_data_1_0[] = {
12189     // START: top
12190     // .. START: SLCR SETTINGS
12191     // .. UNLOCK_KEY = 0XDF0D
12192     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12193     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12194     // ..
12195     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12196     // .. FINISH: SLCR SETTINGS
12197     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12198     // .. IBUF_DISABLE_MODE = 0x1
12199     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12200     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12201     // .. TERM_DISABLE_MODE = 0x1
12202     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12203     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12204     // ..
12205     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12206     // .. IBUF_DISABLE_MODE = 0x1
12207     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12208     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12209     // .. TERM_DISABLE_MODE = 0x1
12210     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12211     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12212     // ..
12213     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12214     // .. IBUF_DISABLE_MODE = 0x1
12215     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12216     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12217     // .. TERM_DISABLE_MODE = 0x1
12218     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12219     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12220     // ..
12221     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12222     // .. IBUF_DISABLE_MODE = 0x1
12223     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12224     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12225     // .. TERM_DISABLE_MODE = 0x1
12226     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12227     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12228     // ..
12229     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12230     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12231     // .. START: LOCK IT BACK
12232     // .. LOCK_KEY = 0X767B
12233     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12234     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12235     // ..
12236     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12237     // .. FINISH: LOCK IT BACK
12238     // .. START: SRAM/NOR SET OPMODE
12239     // .. FINISH: SRAM/NOR SET OPMODE
12240     // .. START: QSPI REGISTERS
12241     // .. Holdb_dr = 1
12242     // .. ==> 0XE000D000[19:19] = 0x00000001U
12243     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12244     // ..
12245     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12246     // .. FINISH: QSPI REGISTERS
12247     // .. START: PL POWER ON RESET REGISTERS
12248     // .. PCFG_POR_CNT_4K = 0
12249     // .. ==> 0XF8007000[29:29] = 0x00000000U
12250     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12251     // ..
12252     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12253     // .. FINISH: PL POWER ON RESET REGISTERS
12254     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12255     // .. .. START: NAND SET CYCLE
12256     // .. .. FINISH: NAND SET CYCLE
12257     // .. .. START: OPMODE
12258     // .. .. FINISH: OPMODE
12259     // .. .. START: DIRECT COMMAND
12260     // .. .. FINISH: DIRECT COMMAND
12261     // .. .. START: SRAM/NOR CS0 SET CYCLE
12262     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12263     // .. .. START: DIRECT COMMAND
12264     // .. .. FINISH: DIRECT COMMAND
12265     // .. .. START: NOR CS0 BASE ADDRESS
12266     // .. .. FINISH: NOR CS0 BASE ADDRESS
12267     // .. .. START: SRAM/NOR CS1 SET CYCLE
12268     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12269     // .. .. START: DIRECT COMMAND
12270     // .. .. FINISH: DIRECT COMMAND
12271     // .. .. START: NOR CS1 BASE ADDRESS
12272     // .. .. FINISH: NOR CS1 BASE ADDRESS
12273     // .. .. START: USB RESET
12274     // .. .. .. START: USB0 RESET
12275     // .. .. .. .. START: DIR MODE BANK 0
12276     // .. .. .. .. DIRECTION_0 = 0x80
12277     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12278     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12279     // .. .. .. ..
12280     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12281     // .. .. .. .. FINISH: DIR MODE BANK 0
12282     // .. .. .. .. START: DIR MODE BANK 1
12283     // .. .. .. .. FINISH: DIR MODE BANK 1
12284     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12285     // .. .. .. .. MASK_0_LSW = 0xff7f
12286     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12287     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12288     // .. .. .. .. DATA_0_LSW = 0x80
12289     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12290     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12291     // .. .. .. ..
12292     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12293     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12294     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12295     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12296     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12297     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12298     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12299     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12300     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12301     // .. .. .. .. OP_ENABLE_0 = 0x80
12302     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12303     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12304     // .. .. .. ..
12305     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12306     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12307     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12308     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12309     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12310     // .. .. .. .. MASK_0_LSW = 0xff7f
12311     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12312     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12313     // .. .. .. .. DATA_0_LSW = 0x0
12314     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12315     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12316     // .. .. .. ..
12317     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12318     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12319     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12320     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12321     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12322     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12323     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12324     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12325     // .. .. .. .. START: ADD 1 MS DELAY
12326     // .. .. .. ..
12327     EMIT_MASKDELAY(0XF8F00200, 1),
12328     // .. .. .. .. FINISH: ADD 1 MS DELAY
12329     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12330     // .. .. .. .. MASK_0_LSW = 0xff7f
12331     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12332     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12333     // .. .. .. .. DATA_0_LSW = 0x80
12334     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12335     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12336     // .. .. .. ..
12337     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12338     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12339     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12340     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12341     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12342     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12343     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12344     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12345     // .. .. .. FINISH: USB0 RESET
12346     // .. .. .. START: USB1 RESET
12347     // .. .. .. .. START: DIR MODE BANK 0
12348     // .. .. .. .. FINISH: DIR MODE BANK 0
12349     // .. .. .. .. START: DIR MODE BANK 1
12350     // .. .. .. .. FINISH: DIR MODE BANK 1
12351     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12352     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12353     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12354     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12355     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12356     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12357     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12358     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12359     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12360     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12361     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12362     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12363     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12364     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12365     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12366     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12367     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12368     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12369     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12370     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12371     // .. .. .. .. START: ADD 1 MS DELAY
12372     // .. .. .. ..
12373     EMIT_MASKDELAY(0XF8F00200, 1),
12374     // .. .. .. .. FINISH: ADD 1 MS DELAY
12375     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12376     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12377     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12378     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12379     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12380     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12381     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12382     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12383     // .. .. .. FINISH: USB1 RESET
12384     // .. .. FINISH: USB RESET
12385     // .. .. START: ENET RESET
12386     // .. .. .. START: ENET0 RESET
12387     // .. .. .. .. START: DIR MODE BANK 0
12388     // .. .. .. .. DIRECTION_0 = 0x800
12389     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
12390     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
12391     // .. .. .. ..
12392     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
12393     // .. .. .. .. FINISH: DIR MODE BANK 0
12394     // .. .. .. .. START: DIR MODE BANK 1
12395     // .. .. .. .. FINISH: DIR MODE BANK 1
12396     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12397     // .. .. .. .. MASK_0_LSW = 0xf7ff
12398     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12399     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12400     // .. .. .. .. DATA_0_LSW = 0x800
12401     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12402     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12403     // .. .. .. ..
12404     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12405     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12406     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12407     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12408     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12409     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12410     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12411     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12412     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12413     // .. .. .. .. OP_ENABLE_0 = 0x800
12414     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
12415     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
12416     // .. .. .. ..
12417     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
12418     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12419     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12420     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12421     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12422     // .. .. .. .. MASK_0_LSW = 0xf7ff
12423     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12424     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12425     // .. .. .. .. DATA_0_LSW = 0x0
12426     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12427     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12428     // .. .. .. ..
12429     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
12430     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12431     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12432     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12433     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12434     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12435     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12436     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12437     // .. .. .. .. START: ADD 1 MS DELAY
12438     // .. .. .. ..
12439     EMIT_MASKDELAY(0XF8F00200, 1),
12440     // .. .. .. .. FINISH: ADD 1 MS DELAY
12441     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12442     // .. .. .. .. MASK_0_LSW = 0xf7ff
12443     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12444     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12445     // .. .. .. .. DATA_0_LSW = 0x800
12446     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12447     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12448     // .. .. .. ..
12449     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12450     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12451     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12452     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12453     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12454     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12455     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12456     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12457     // .. .. .. FINISH: ENET0 RESET
12458     // .. .. .. START: ENET1 RESET
12459     // .. .. .. .. START: DIR MODE BANK 0
12460     // .. .. .. .. FINISH: DIR MODE BANK 0
12461     // .. .. .. .. START: DIR MODE BANK 1
12462     // .. .. .. .. FINISH: DIR MODE BANK 1
12463     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12464     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12465     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12466     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12467     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12468     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12469     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12470     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12471     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12472     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12473     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12474     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12475     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12476     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12477     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12478     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12479     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12480     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12481     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12482     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12483     // .. .. .. .. START: ADD 1 MS DELAY
12484     // .. .. .. ..
12485     EMIT_MASKDELAY(0XF8F00200, 1),
12486     // .. .. .. .. FINISH: ADD 1 MS DELAY
12487     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12488     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12489     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12490     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12491     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12492     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12493     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12494     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12495     // .. .. .. FINISH: ENET1 RESET
12496     // .. .. FINISH: ENET RESET
12497     // .. .. START: I2C RESET
12498     // .. .. .. START: I2C0 RESET
12499     // .. .. .. .. START: DIR MODE GPIO BANK0
12500     // .. .. .. .. DIRECTION_0 = 0x2000
12501     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
12502     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
12503     // .. .. .. ..
12504     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
12505     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12506     // .. .. .. .. START: DIR MODE GPIO BANK1
12507     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12508     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12509     // .. .. .. .. MASK_0_LSW = 0xdfff
12510     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12511     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12512     // .. .. .. .. DATA_0_LSW = 0x2000
12513     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12514     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12515     // .. .. .. ..
12516     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12517     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12518     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12519     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12520     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12521     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12522     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12523     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12524     // .. .. .. .. START: OUTPUT ENABLE
12525     // .. .. .. .. OP_ENABLE_0 = 0x2000
12526     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
12527     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
12528     // .. .. .. ..
12529     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
12530     // .. .. .. .. FINISH: OUTPUT ENABLE
12531     // .. .. .. .. START: OUTPUT ENABLE
12532     // .. .. .. .. FINISH: OUTPUT ENABLE
12533     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12534     // .. .. .. .. MASK_0_LSW = 0xdfff
12535     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12536     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12537     // .. .. .. .. DATA_0_LSW = 0x0
12538     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12539     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12540     // .. .. .. ..
12541     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
12542     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12543     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12544     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12545     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12546     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12547     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12548     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12549     // .. .. .. .. START: ADD 1 MS DELAY
12550     // .. .. .. ..
12551     EMIT_MASKDELAY(0XF8F00200, 1),
12552     // .. .. .. .. FINISH: ADD 1 MS DELAY
12553     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12554     // .. .. .. .. MASK_0_LSW = 0xdfff
12555     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12556     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12557     // .. .. .. .. DATA_0_LSW = 0x2000
12558     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12559     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12560     // .. .. .. ..
12561     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12562     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12563     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12564     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12565     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12566     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12567     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12568     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12569     // .. .. .. FINISH: I2C0 RESET
12570     // .. .. .. START: I2C1 RESET
12571     // .. .. .. .. START: DIR MODE GPIO BANK0
12572     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12573     // .. .. .. .. START: DIR MODE GPIO BANK1
12574     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12575     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12576     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12577     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12578     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12579     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12580     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12581     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12582     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12583     // .. .. .. .. START: OUTPUT ENABLE
12584     // .. .. .. .. FINISH: OUTPUT ENABLE
12585     // .. .. .. .. START: OUTPUT ENABLE
12586     // .. .. .. .. FINISH: OUTPUT ENABLE
12587     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12588     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12589     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12590     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12591     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12592     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12593     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12594     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12595     // .. .. .. .. START: ADD 1 MS DELAY
12596     // .. .. .. ..
12597     EMIT_MASKDELAY(0XF8F00200, 1),
12598     // .. .. .. .. FINISH: ADD 1 MS DELAY
12599     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12600     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12601     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12602     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12603     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12604     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12605     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12606     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12607     // .. .. .. FINISH: I2C1 RESET
12608     // .. .. FINISH: I2C RESET
12609     // .. .. START: NOR CHIP SELECT
12610     // .. .. .. START: DIR MODE BANK 0
12611     // .. .. .. FINISH: DIR MODE BANK 0
12612     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12613     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12614     // .. .. .. START: OUTPUT ENABLE BANK 0
12615     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12616     // .. .. FINISH: NOR CHIP SELECT
12617     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12618     // FINISH: top
12619     //
12620     EMIT_EXIT(),
12621
12622     //
12623 };
12624
12625 unsigned long ps7_post_config_1_0[] = {
12626     // START: top
12627     // .. START: SLCR SETTINGS
12628     // .. UNLOCK_KEY = 0XDF0D
12629     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12630     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12631     // ..
12632     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12633     // .. FINISH: SLCR SETTINGS
12634     // .. START: ENABLING LEVEL SHIFTER
12635     // .. USER_INP_ICT_EN_0 = 3
12636     // .. ==> 0XF8000900[1:0] = 0x00000003U
12637     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12638     // .. USER_INP_ICT_EN_1 = 3
12639     // .. ==> 0XF8000900[3:2] = 0x00000003U
12640     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12641     // ..
12642     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12643     // .. FINISH: ENABLING LEVEL SHIFTER
12644     // .. START: FPGA RESETS TO 0
12645     // .. reserved_3 = 0
12646     // .. ==> 0XF8000240[31:25] = 0x00000000U
12647     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12648     // .. FPGA_ACP_RST = 0
12649     // .. ==> 0XF8000240[24:24] = 0x00000000U
12650     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12651     // .. FPGA_AXDS3_RST = 0
12652     // .. ==> 0XF8000240[23:23] = 0x00000000U
12653     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12654     // .. FPGA_AXDS2_RST = 0
12655     // .. ==> 0XF8000240[22:22] = 0x00000000U
12656     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12657     // .. FPGA_AXDS1_RST = 0
12658     // .. ==> 0XF8000240[21:21] = 0x00000000U
12659     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12660     // .. FPGA_AXDS0_RST = 0
12661     // .. ==> 0XF8000240[20:20] = 0x00000000U
12662     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12663     // .. reserved_2 = 0
12664     // .. ==> 0XF8000240[19:18] = 0x00000000U
12665     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12666     // .. FSSW1_FPGA_RST = 0
12667     // .. ==> 0XF8000240[17:17] = 0x00000000U
12668     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12669     // .. FSSW0_FPGA_RST = 0
12670     // .. ==> 0XF8000240[16:16] = 0x00000000U
12671     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12672     // .. reserved_1 = 0
12673     // .. ==> 0XF8000240[15:14] = 0x00000000U
12674     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12675     // .. FPGA_FMSW1_RST = 0
12676     // .. ==> 0XF8000240[13:13] = 0x00000000U
12677     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12678     // .. FPGA_FMSW0_RST = 0
12679     // .. ==> 0XF8000240[12:12] = 0x00000000U
12680     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12681     // .. FPGA_DMA3_RST = 0
12682     // .. ==> 0XF8000240[11:11] = 0x00000000U
12683     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12684     // .. FPGA_DMA2_RST = 0
12685     // .. ==> 0XF8000240[10:10] = 0x00000000U
12686     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12687     // .. FPGA_DMA1_RST = 0
12688     // .. ==> 0XF8000240[9:9] = 0x00000000U
12689     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12690     // .. FPGA_DMA0_RST = 0
12691     // .. ==> 0XF8000240[8:8] = 0x00000000U
12692     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12693     // .. reserved = 0
12694     // .. ==> 0XF8000240[7:4] = 0x00000000U
12695     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12696     // .. FPGA3_OUT_RST = 0
12697     // .. ==> 0XF8000240[3:3] = 0x00000000U
12698     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12699     // .. FPGA2_OUT_RST = 0
12700     // .. ==> 0XF8000240[2:2] = 0x00000000U
12701     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12702     // .. FPGA1_OUT_RST = 0
12703     // .. ==> 0XF8000240[1:1] = 0x00000000U
12704     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12705     // .. FPGA0_OUT_RST = 0
12706     // .. ==> 0XF8000240[0:0] = 0x00000000U
12707     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12708     // ..
12709     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12710     // .. FINISH: FPGA RESETS TO 0
12711     // .. START: AFI REGISTERS
12712     // .. .. START: AFI0 REGISTERS
12713     // .. .. FINISH: AFI0 REGISTERS
12714     // .. .. START: AFI1 REGISTERS
12715     // .. .. FINISH: AFI1 REGISTERS
12716     // .. .. START: AFI2 REGISTERS
12717     // .. .. FINISH: AFI2 REGISTERS
12718     // .. .. START: AFI3 REGISTERS
12719     // .. .. FINISH: AFI3 REGISTERS
12720     // .. FINISH: AFI REGISTERS
12721     // .. START: LOCK IT BACK
12722     // .. LOCK_KEY = 0X767B
12723     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12724     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12725     // ..
12726     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12727     // .. FINISH: LOCK IT BACK
12728     // FINISH: top
12729     //
12730     EMIT_EXIT(),
12731
12732     //
12733 };
12734
12735
12736
12737 #include "xil_io.h"
12738
12739 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
12740 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
12741 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
12742 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12743 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12744
12745 int
12746 ps7_post_config()
12747 {
12748   // Get the PS_VERSION on run time
12749   unsigned long si_ver = ps7GetSiliconVersion ();
12750   int ret = -1;
12751   if (si_ver == PCW_SILICON_VERSION_1) {
12752       ret = ps7_config (ps7_post_config_1_0);
12753       if (ret != PS7_INIT_SUCCESS) return ret;
12754   } else if (si_ver == PCW_SILICON_VERSION_2) {
12755       ret = ps7_config (ps7_post_config_2_0);
12756       if (ret != PS7_INIT_SUCCESS) return ret;
12757   } else {
12758       ret = ps7_config (ps7_post_config_3_0);
12759       if (ret != PS7_INIT_SUCCESS) return ret;
12760   }
12761   return PS7_INIT_SUCCESS;
12762 }
12763
12764 int
12765 ps7_init()
12766 {
12767   // Get the PS_VERSION on run time
12768   unsigned long si_ver = ps7GetSiliconVersion ();
12769   int ret;
12770   //int pcw_ver = 0;
12771
12772   if (si_ver == PCW_SILICON_VERSION_1) {
12773     ps7_mio_init_data = ps7_mio_init_data_1_0;
12774     ps7_pll_init_data = ps7_pll_init_data_1_0;
12775     ps7_clock_init_data = ps7_clock_init_data_1_0;
12776     ps7_ddr_init_data = ps7_ddr_init_data_1_0;
12777     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
12778     //pcw_ver = 1;
12779
12780   } else if (si_ver == PCW_SILICON_VERSION_2) {
12781     ps7_mio_init_data = ps7_mio_init_data_2_0;
12782     ps7_pll_init_data = ps7_pll_init_data_2_0;
12783     ps7_clock_init_data = ps7_clock_init_data_2_0;
12784     ps7_ddr_init_data = ps7_ddr_init_data_2_0;
12785     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
12786     //pcw_ver = 2;
12787
12788   } else {
12789     ps7_mio_init_data = ps7_mio_init_data_3_0;
12790     ps7_pll_init_data = ps7_pll_init_data_3_0;
12791     ps7_clock_init_data = ps7_clock_init_data_3_0;
12792     ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12793     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12794     //pcw_ver = 3;
12795   }
12796
12797   // MIO init
12798   ret = ps7_config (ps7_mio_init_data);
12799   if (ret != PS7_INIT_SUCCESS) return ret;
12800
12801   // PLL init
12802   ret = ps7_config (ps7_pll_init_data);
12803   if (ret != PS7_INIT_SUCCESS) return ret;
12804
12805   // Clock init
12806   ret = ps7_config (ps7_clock_init_data);
12807   if (ret != PS7_INIT_SUCCESS) return ret;
12808
12809   // DDR init
12810   ret = ps7_config (ps7_ddr_init_data);
12811   if (ret != PS7_INIT_SUCCESS) return ret;
12812
12813
12814
12815   // Peripherals init
12816   ret = ps7_config (ps7_peripherals_init_data);
12817   if (ret != PS7_INIT_SUCCESS) return ret;
12818   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
12819   return PS7_INIT_SUCCESS;
12820 }