board/xilinx/zynq/ZC706_hw_platform/ps7_init_gpl.c

   1 /******************************************************************************
   2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
   3 *
   4 *  This program is free software; you can redistribute it and/or modify
   5 *  it under the terms of the GNU General Public License as published by
   6 *  the Free Software Foundation; either version 2 of the License, or
   7 *  (at your option) any later version.
   8 *
   9 *  This program is distributed in the hope that it will be useful,
  10 *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  11 *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12 *  GNU General Public License for more details.
  13 *
  14 *  You should have received a copy of the GNU General Public License along
  15 *  with this program; if not, see <http://www.gnu.org/licenses/>
  16 *
  17 *
  18 ******************************************************************************/
  19 /****************************************************************************/
  20 /**
  21 *
  22 * @file ps7_init_gpl.c
  23 *
  24 * This file is automatically generated
  25 *
  26 *****************************************************************************/
  27
  28 #include "ps7_init_gpl.h"
  29
  30 unsigned long ps7_pll_init_data_3_0[] = {
  31     // START: top
  32     // .. START: SLCR SETTINGS
  33     // .. UNLOCK_KEY = 0XDF0D
  34     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  35     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
  36     // ..
  37     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  38     // .. FINISH: SLCR SETTINGS
  39     // .. START: PLL SLCR REGISTERS
  40     // .. .. START: ARM PLL INIT
  41     // .. .. PLL_RES = 0x2
  42     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  43     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
  44     // .. .. PLL_CP = 0x2
  45     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  46     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
  47     // .. .. LOCK_CNT = 0xfa
  48     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  49     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
  50     // .. ..
  51     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  52     // .. .. .. START: UPDATE FB_DIV
  53     // .. .. .. PLL_FDIV = 0x28
  54     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  55     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
  56     // .. .. ..
  57     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  58     // .. .. .. FINISH: UPDATE FB_DIV
  59     // .. .. .. START: BY PASS PLL
  60     // .. .. .. PLL_BYPASS_FORCE = 1
  61     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  62     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
  63     // .. .. ..
  64     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  65     // .. .. .. FINISH: BY PASS PLL
  66     // .. .. .. START: ASSERT RESET
  67     // .. .. .. PLL_RESET = 1
  68     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  69     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
  70     // .. .. ..
  71     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  72     // .. .. .. FINISH: ASSERT RESET
  73     // .. .. .. START: DEASSERT RESET
  74     // .. .. .. PLL_RESET = 0
  75     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  76     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
  77     // .. .. ..
  78     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
  79     // .. .. .. FINISH: DEASSERT RESET
  80     // .. .. .. START: CHECK PLL STATUS
  81     // .. .. .. ARM_PLL_LOCK = 1
  82     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
  83     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
  84     // .. .. ..
  85     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  86     // .. .. .. FINISH: CHECK PLL STATUS
  87     // .. .. .. START: REMOVE PLL BY PASS
  88     // .. .. .. PLL_BYPASS_FORCE = 0
  89     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
  90     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
  91     // .. .. ..
  92     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
  93     // .. .. .. FINISH: REMOVE PLL BY PASS
  94     // .. .. .. SRCSEL = 0x0
  95     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
  96     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
  97     // .. .. .. DIVISOR = 0x2
  98     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
  99     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
 100     // .. .. .. CPU_6OR4XCLKACT = 0x1
 101     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
 102     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
 103     // .. .. .. CPU_3OR2XCLKACT = 0x1
 104     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
 105     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
 106     // .. .. .. CPU_2XCLKACT = 0x1
 107     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
 108     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
 109     // .. .. .. CPU_1XCLKACT = 0x1
 110     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
 111     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
 112     // .. .. .. CPU_PERI_CLKACT = 0x1
 113     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
 114     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
 115     // .. .. ..
 116     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
 117     // .. .. FINISH: ARM PLL INIT
 118     // .. .. START: DDR PLL INIT
 119     // .. .. PLL_RES = 0x2
 120     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
 121     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 122     // .. .. PLL_CP = 0x2
 123     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
 124     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 125     // .. .. LOCK_CNT = 0x12c
 126     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
 127     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
 128     // .. ..
 129     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
 130     // .. .. .. START: UPDATE FB_DIV
 131     // .. .. .. PLL_FDIV = 0x20
 132     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
 133     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
 134     // .. .. ..
 135     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
 136     // .. .. .. FINISH: UPDATE FB_DIV
 137     // .. .. .. START: BY PASS PLL
 138     // .. .. .. PLL_BYPASS_FORCE = 1
 139     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
 140     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 141     // .. .. ..
 142     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
 143     // .. .. .. FINISH: BY PASS PLL
 144     // .. .. .. START: ASSERT RESET
 145     // .. .. .. PLL_RESET = 1
 146     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
 147     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 148     // .. .. ..
 149     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
 150     // .. .. .. FINISH: ASSERT RESET
 151     // .. .. .. START: DEASSERT RESET
 152     // .. .. .. PLL_RESET = 0
 153     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
 154     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 155     // .. .. ..
 156     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
 157     // .. .. .. FINISH: DEASSERT RESET
 158     // .. .. .. START: CHECK PLL STATUS
 159     // .. .. .. DDR_PLL_LOCK = 1
 160     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
 161     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 162     // .. .. ..
 163     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
 164     // .. .. .. FINISH: CHECK PLL STATUS
 165     // .. .. .. START: REMOVE PLL BY PASS
 166     // .. .. .. PLL_BYPASS_FORCE = 0
 167     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
 168     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 169     // .. .. ..
 170     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
 171     // .. .. .. FINISH: REMOVE PLL BY PASS
 172     // .. .. .. DDR_3XCLKACT = 0x1
 173     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
 174     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 175     // .. .. .. DDR_2XCLKACT = 0x1
 176     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
 177     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 178     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
 179     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
 180     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
 181     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
 182     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
 183     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
 184     // .. .. ..
 185     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
 186     // .. .. FINISH: DDR PLL INIT
 187     // .. .. START: IO PLL INIT
 188     // .. .. PLL_RES = 0xc
 189     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
 190     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
 191     // .. .. PLL_CP = 0x2
 192     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
 193     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 194     // .. .. LOCK_CNT = 0x145
 195     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
 196     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
 197     // .. ..
 198     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
 199     // .. .. .. START: UPDATE FB_DIV
 200     // .. .. .. PLL_FDIV = 0x1e
 201     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
 202     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
 203     // .. .. ..
 204     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
 205     // .. .. .. FINISH: UPDATE FB_DIV
 206     // .. .. .. START: BY PASS PLL
 207     // .. .. .. PLL_BYPASS_FORCE = 1
 208     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
 209     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 210     // .. .. ..
 211     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
 212     // .. .. .. FINISH: BY PASS PLL
 213     // .. .. .. START: ASSERT RESET
 214     // .. .. .. PLL_RESET = 1
 215     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
 216     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 217     // .. .. ..
 218     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
 219     // .. .. .. FINISH: ASSERT RESET
 220     // .. .. .. START: DEASSERT RESET
 221     // .. .. .. PLL_RESET = 0
 222     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
 223     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 224     // .. .. ..
 225     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
 226     // .. .. .. FINISH: DEASSERT RESET
 227     // .. .. .. START: CHECK PLL STATUS
 228     // .. .. .. IO_PLL_LOCK = 1
 229     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
 230     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 231     // .. .. ..
 232     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
 233     // .. .. .. FINISH: CHECK PLL STATUS
 234     // .. .. .. START: REMOVE PLL BY PASS
 235     // .. .. .. PLL_BYPASS_FORCE = 0
 236     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
 237     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 238     // .. .. ..
 239     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
 240     // .. .. .. FINISH: REMOVE PLL BY PASS
 241     // .. .. FINISH: IO PLL INIT
 242     // .. FINISH: PLL SLCR REGISTERS
 243     // .. START: LOCK IT BACK
 244     // .. LOCK_KEY = 0X767B
 245     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 246     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 247     // ..
 248     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 249     // .. FINISH: LOCK IT BACK
 250     // FINISH: top
 251     //
 252     EMIT_EXIT(),
 253
 254     //
 255 };
 256
 257 unsigned long ps7_clock_init_data_3_0[] = {
 258     // START: top
 259     // .. START: SLCR SETTINGS
 260     // .. UNLOCK_KEY = 0XDF0D
 261     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
 262     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
 263     // ..
 264     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
 265     // .. FINISH: SLCR SETTINGS
 266     // .. START: CLOCK CONTROL SLCR REGISTERS
 267     // .. CLKACT = 0x1
 268     // .. ==> 0XF8000128[0:0] = 0x00000001U
 269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 270     // .. DIVISOR0 = 0x23
 271     // .. ==> 0XF8000128[13:8] = 0x00000023U
 272     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
 273     // .. DIVISOR1 = 0x3
 274     // .. ==> 0XF8000128[25:20] = 0x00000003U
 275     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
 276     // ..
 277     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
 278     // .. CLKACT = 0x1
 279     // .. ==> 0XF8000138[0:0] = 0x00000001U
 280     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 281     // .. SRCSEL = 0x0
 282     // .. ==> 0XF8000138[4:4] = 0x00000000U
 283     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 284     // ..
 285     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
 286     // .. CLKACT = 0x1
 287     // .. ==> 0XF8000140[0:0] = 0x00000001U
 288     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 289     // .. SRCSEL = 0x0
 290     // .. ==> 0XF8000140[6:4] = 0x00000000U
 291     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 292     // .. DIVISOR = 0x8
 293     // .. ==> 0XF8000140[13:8] = 0x00000008U
 294     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
 295     // .. DIVISOR1 = 0x5
 296     // .. ==> 0XF8000140[25:20] = 0x00000005U
 297     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
 298     // ..
 299     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
 300     // .. CLKACT = 0x1
 301     // .. ==> 0XF800014C[0:0] = 0x00000001U
 302     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 303     // .. SRCSEL = 0x0
 304     // .. ==> 0XF800014C[5:4] = 0x00000000U
 305     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 306     // .. DIVISOR = 0x5
 307     // .. ==> 0XF800014C[13:8] = 0x00000005U
 308     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 309     // ..
 310     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
 311     // .. CLKACT0 = 0x1
 312     // .. ==> 0XF8000150[0:0] = 0x00000001U
 313     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 314     // .. CLKACT1 = 0x0
 315     // .. ==> 0XF8000150[1:1] = 0x00000000U
 316     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 317     // .. SRCSEL = 0x0
 318     // .. ==> 0XF8000150[5:4] = 0x00000000U
 319     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 320     // .. DIVISOR = 0x14
 321     // .. ==> 0XF8000150[13:8] = 0x00000014U
 322     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 323     // ..
 324     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
 325     // .. CLKACT0 = 0x0
 326     // .. ==> 0XF8000154[0:0] = 0x00000000U
 327     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 328     // .. CLKACT1 = 0x1
 329     // .. ==> 0XF8000154[1:1] = 0x00000001U
 330     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 331     // .. SRCSEL = 0x0
 332     // .. ==> 0XF8000154[5:4] = 0x00000000U
 333     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 334     // .. DIVISOR = 0x14
 335     // .. ==> 0XF8000154[13:8] = 0x00000014U
 336     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 337     // ..
 338     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
 339     // .. CLKACT = 0x1
 340     // .. ==> 0XF8000168[0:0] = 0x00000001U
 341     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 342     // .. SRCSEL = 0x0
 343     // .. ==> 0XF8000168[5:4] = 0x00000000U
 344     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 345     // .. DIVISOR = 0x5
 346     // .. ==> 0XF8000168[13:8] = 0x00000005U
 347     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 348     // ..
 349     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
 350     // .. SRCSEL = 0x0
 351     // .. ==> 0XF8000170[5:4] = 0x00000000U
 352     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 353     // .. DIVISOR0 = 0x14
 354     // .. ==> 0XF8000170[13:8] = 0x00000014U
 355     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 356     // .. DIVISOR1 = 0x1
 357     // .. ==> 0XF8000170[25:20] = 0x00000001U
 358     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 359     // ..
 360     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
 361     // .. SRCSEL = 0x0
 362     // .. ==> 0XF8000180[5:4] = 0x00000000U
 363     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 364     // .. DIVISOR0 = 0x14
 365     // .. ==> 0XF8000180[13:8] = 0x00000014U
 366     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 367     // .. DIVISOR1 = 0x1
 368     // .. ==> 0XF8000180[25:20] = 0x00000001U
 369     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 370     // ..
 371     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
 372     // .. SRCSEL = 0x0
 373     // .. ==> 0XF8000190[5:4] = 0x00000000U
 374     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 375     // .. DIVISOR0 = 0x14
 376     // .. ==> 0XF8000190[13:8] = 0x00000014U
 377     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 378     // .. DIVISOR1 = 0x1
 379     // .. ==> 0XF8000190[25:20] = 0x00000001U
 380     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 381     // ..
 382     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
 383     // .. SRCSEL = 0x0
 384     // .. ==> 0XF80001A0[5:4] = 0x00000000U
 385     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 386     // .. DIVISOR0 = 0x14
 387     // .. ==> 0XF80001A0[13:8] = 0x00000014U
 388     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 389     // .. DIVISOR1 = 0x1
 390     // .. ==> 0XF80001A0[25:20] = 0x00000001U
 391     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 392     // ..
 393     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
 394     // .. CLK_621_TRUE = 0x1
 395     // .. ==> 0XF80001C4[0:0] = 0x00000001U
 396     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 397     // ..
 398     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
 399     // .. DMA_CPU_2XCLKACT = 0x1
 400     // .. ==> 0XF800012C[0:0] = 0x00000001U
 401     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 402     // .. USB0_CPU_1XCLKACT = 0x1
 403     // .. ==> 0XF800012C[2:2] = 0x00000001U
 404     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 405     // .. USB1_CPU_1XCLKACT = 0x1
 406     // .. ==> 0XF800012C[3:3] = 0x00000001U
 407     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
 408     // .. GEM0_CPU_1XCLKACT = 0x1
 409     // .. ==> 0XF800012C[6:6] = 0x00000001U
 410     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
 411     // .. GEM1_CPU_1XCLKACT = 0x0
 412     // .. ==> 0XF800012C[7:7] = 0x00000000U
 413     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 414     // .. SDI0_CPU_1XCLKACT = 0x1
 415     // .. ==> 0XF800012C[10:10] = 0x00000001U
 416     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
 417     // .. SDI1_CPU_1XCLKACT = 0x0
 418     // .. ==> 0XF800012C[11:11] = 0x00000000U
 419     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
 420     // .. SPI0_CPU_1XCLKACT = 0x0
 421     // .. ==> 0XF800012C[14:14] = 0x00000000U
 422     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 423     // .. SPI1_CPU_1XCLKACT = 0x0
 424     // .. ==> 0XF800012C[15:15] = 0x00000000U
 425     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 426     // .. CAN0_CPU_1XCLKACT = 0x0
 427     // .. ==> 0XF800012C[16:16] = 0x00000000U
 428     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 429     // .. CAN1_CPU_1XCLKACT = 0x0
 430     // .. ==> 0XF800012C[17:17] = 0x00000000U
 431     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 432     // .. I2C0_CPU_1XCLKACT = 0x1
 433     // .. ==> 0XF800012C[18:18] = 0x00000001U
 434     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
 435     // .. I2C1_CPU_1XCLKACT = 0x1
 436     // .. ==> 0XF800012C[19:19] = 0x00000001U
 437     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
 438     // .. UART0_CPU_1XCLKACT = 0x0
 439     // .. ==> 0XF800012C[20:20] = 0x00000000U
 440     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
 441     // .. UART1_CPU_1XCLKACT = 0x1
 442     // .. ==> 0XF800012C[21:21] = 0x00000001U
 443     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
 444     // .. GPIO_CPU_1XCLKACT = 0x1
 445     // .. ==> 0XF800012C[22:22] = 0x00000001U
 446     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
 447     // .. LQSPI_CPU_1XCLKACT = 0x1
 448     // .. ==> 0XF800012C[23:23] = 0x00000001U
 449     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
 450     // .. SMC_CPU_1XCLKACT = 0x1
 451     // .. ==> 0XF800012C[24:24] = 0x00000001U
 452     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
 453     // ..
 454     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
 455     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
 456     // .. START: THIS SHOULD BE BLANK
 457     // .. FINISH: THIS SHOULD BE BLANK
 458     // .. START: LOCK IT BACK
 459     // .. LOCK_KEY = 0X767B
 460     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 461     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 462     // ..
 463     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 464     // .. FINISH: LOCK IT BACK
 465     // FINISH: top
 466     //
 467     EMIT_EXIT(),
 468
 469     //
 470 };
 471
 472 unsigned long ps7_ddr_init_data_3_0[] = {
 473     // START: top
 474     // .. START: DDR INITIALIZATION
 475     // .. .. START: LOCK DDR
 476     // .. .. reg_ddrc_soft_rstb = 0
 477     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
 478     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 479     // .. .. reg_ddrc_powerdown_en = 0x0
 480     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
 481     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 482     // .. .. reg_ddrc_data_bus_width = 0x0
 483     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
 484     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
 485     // .. .. reg_ddrc_burst8_refresh = 0x0
 486     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
 487     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 488     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
 489     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
 490     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
 491     // .. .. reg_ddrc_dis_rd_bypass = 0x0
 492     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
 493     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 494     // .. .. reg_ddrc_dis_act_bypass = 0x0
 495     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
 496     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 497     // .. .. reg_ddrc_dis_auto_refresh = 0x0
 498     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
 499     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 500     // .. ..
 501     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
 502     // .. .. FINISH: LOCK DDR
 503     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
 504     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
 505     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
 506     // .. .. reserved_reg_ddrc_active_ranks = 0x1
 507     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
 508     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
 509     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
 510     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
 511     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
 512     // .. ..
 513     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
 514     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
 515     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
 516     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
 517     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
 518     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
 519     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
 520     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
 521     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
 522     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
 523     // .. ..
 524     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
 525     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
 526     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
 527     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 528     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
 529     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
 530     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
 531     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
 532     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
 533     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
 534     // .. ..
 535     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
 536     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
 537     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
 538     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 539     // .. .. reg_ddrc_w_xact_run_length = 0x8
 540     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
 541     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
 542     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
 543     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
 544     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
 545     // .. ..
 546     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
 547     // .. .. reg_ddrc_t_rc = 0x1b
 548     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
 549     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
 550     // .. .. reg_ddrc_t_rfc_min = 0x56
 551     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
 552     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
 553     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
 554     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
 555     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
 556     // .. ..
 557     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
 558     // .. .. reg_ddrc_wr2pre = 0x12
 559     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
 560     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
 561     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
 562     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
 563     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
 564     // .. .. reg_ddrc_t_faw = 0x10
 565     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
 566     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
 567     // .. .. reg_ddrc_t_ras_max = 0x24
 568     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
 569     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
 570     // .. .. reg_ddrc_t_ras_min = 0x14
 571     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
 572     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
 573     // .. .. reg_ddrc_t_cke = 0x4
 574     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
 575     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
 576     // .. ..
 577     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
 578     // .. .. reg_ddrc_write_latency = 0x5
 579     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
 580     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
 581     // .. .. reg_ddrc_rd2wr = 0x7
 582     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
 583     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
 584     // .. .. reg_ddrc_wr2rd = 0xe
 585     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
 586     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
 587     // .. .. reg_ddrc_t_xp = 0x4
 588     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
 589     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
 590     // .. .. reg_ddrc_pad_pd = 0x0
 591     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
 592     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
 593     // .. .. reg_ddrc_rd2pre = 0x4
 594     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
 595     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
 596     // .. .. reg_ddrc_t_rcd = 0x7
 597     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
 598     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 599     // .. ..
 600     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
 601     // .. .. reg_ddrc_t_ccd = 0x4
 602     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
 603     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
 604     // .. .. reg_ddrc_t_rrd = 0x4
 605     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
 606     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
 607     // .. .. reg_ddrc_refresh_margin = 0x2
 608     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
 609     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 610     // .. .. reg_ddrc_t_rp = 0x7
 611     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
 612     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
 613     // .. .. reg_ddrc_refresh_to_x32 = 0x8
 614     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
 615     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
 616     // .. .. reg_ddrc_mobile = 0x0
 617     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
 618     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
 619     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
 620     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
 621     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
 622     // .. .. reg_ddrc_read_latency = 0x7
 623     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
 624     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
 625     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
 626     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
 627     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
 628     // .. .. reg_ddrc_dis_pad_pd = 0x0
 629     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
 630     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
 631     // .. ..
 632     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
 633     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
 634     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
 635     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 636     // .. .. reg_ddrc_prefer_write = 0x0
 637     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
 638     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 639     // .. .. reg_ddrc_mr_wr = 0x0
 640     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
 641     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
 642     // .. .. reg_ddrc_mr_addr = 0x0
 643     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
 644     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
 645     // .. .. reg_ddrc_mr_data = 0x0
 646     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
 647     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
 648     // .. .. ddrc_reg_mr_wr_busy = 0x0
 649     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
 650     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
 651     // .. .. reg_ddrc_mr_type = 0x0
 652     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
 653     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
 654     // .. .. reg_ddrc_mr_rdata_valid = 0x0
 655     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
 656     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
 657     // .. ..
 658     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
 659     // .. .. reg_ddrc_final_wait_x32 = 0x7
 660     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
 661     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
 662     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
 663     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
 664     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
 665     // .. .. reg_ddrc_t_mrd = 0x4
 666     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
 667     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
 668     // .. ..
 669     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
 670     // .. .. reg_ddrc_emr2 = 0x8
 671     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
 672     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
 673     // .. .. reg_ddrc_emr3 = 0x0
 674     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
 675     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
 676     // .. ..
 677     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
 678     // .. .. reg_ddrc_mr = 0x930
 679     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
 680     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
 681     // .. .. reg_ddrc_emr = 0x4
 682     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
 683     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
 684     // .. ..
 685     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
 686     // .. .. reg_ddrc_burst_rdwr = 0x4
 687     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
 688     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
 689     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
 690     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
 691     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
 692     // .. .. reg_ddrc_post_cke_x1024 = 0x1
 693     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
 694     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
 695     // .. .. reg_ddrc_burstchop = 0x0
 696     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
 697     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
 698     // .. ..
 699     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
 700     // .. .. reg_ddrc_force_low_pri_n = 0x0
 701     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
 702     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 703     // .. .. reg_ddrc_dis_dq = 0x0
 704     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
 705     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 706     // .. ..
 707     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
 708     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
 709     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
 710     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
 711     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
 712     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
 713     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
 714     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
 715     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
 716     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
 717     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
 718     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
 719     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 720     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
 721     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
 722     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 723     // .. ..
 724     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
 725     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
 726     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
 727     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 728     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
 729     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
 730     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 731     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
 732     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
 733     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 734     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
 735     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
 736     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 737     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
 738     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
 739     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 740     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
 741     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
 742     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
 743     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
 744     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
 745     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 746     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
 747     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
 748     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
 749     // .. ..
 750     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
 751     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
 752     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
 753     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
 754     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
 755     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
 756     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
 757     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
 758     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
 759     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
 760     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
 761     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
 762     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 763     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
 764     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
 765     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 766     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
 767     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
 768     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
 769     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
 770     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
 771     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 772     // .. ..
 773     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
 774     // .. .. reg_phy_rd_local_odt = 0x0
 775     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
 776     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
 777     // .. .. reg_phy_wr_local_odt = 0x3
 778     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
 779     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
 780     // .. .. reg_phy_idle_local_odt = 0x3
 781     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
 782     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
 783     // .. ..
 784     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
 785     // .. .. reg_phy_rd_cmd_to_data = 0x0
 786     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
 787     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 788     // .. .. reg_phy_wr_cmd_to_data = 0x0
 789     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
 790     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 791     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
 792     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
 793     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
 794     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
 795     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
 796     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 797     // .. .. reg_phy_use_fixed_re = 0x1
 798     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
 799     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
 800     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
 801     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
 802     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 803     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
 804     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
 805     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
 806     // .. .. reg_phy_clk_stall_level = 0x0
 807     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
 808     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
 809     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
 810     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
 811     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
 812     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
 813     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
 814     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 815     // .. ..
 816     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
 817     // .. .. reg_ddrc_dis_dll_calib = 0x0
 818     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
 819     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 820     // .. ..
 821     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
 822     // .. .. reg_ddrc_rd_odt_delay = 0x3
 823     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
 824     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
 825     // .. .. reg_ddrc_wr_odt_delay = 0x0
 826     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
 827     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 828     // .. .. reg_ddrc_rd_odt_hold = 0x0
 829     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
 830     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 831     // .. .. reg_ddrc_wr_odt_hold = 0x5
 832     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
 833     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
 834     // .. ..
 835     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
 836     // .. .. reg_ddrc_pageclose = 0x0
 837     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
 838     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 839     // .. .. reg_ddrc_lpr_num_entries = 0x1f
 840     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
 841     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
 842     // .. .. reg_ddrc_auto_pre_en = 0x0
 843     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
 844     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 845     // .. .. reg_ddrc_refresh_update_level = 0x0
 846     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
 847     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
 848     // .. .. reg_ddrc_dis_wc = 0x0
 849     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
 850     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
 851     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
 852     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
 853     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
 854     // .. .. reg_ddrc_selfref_en = 0x0
 855     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
 856     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
 857     // .. ..
 858     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
 859     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
 860     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
 861     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
 862     // .. .. reg_arb_go2critical_en = 0x1
 863     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
 864     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
 865     // .. ..
 866     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
 867     // .. .. reg_ddrc_wrlvl_ww = 0x41
 868     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
 869     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
 870     // .. .. reg_ddrc_rdlvl_rr = 0x41
 871     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
 872     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
 873     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
 874     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
 875     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
 876     // .. ..
 877     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
 878     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
 879     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
 880     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
 881     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
 882     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
 883     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
 884     // .. ..
 885     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
 886     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
 887     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
 888     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
 889     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
 890     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
 891     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
 892     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
 893     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
 894     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
 895     // .. .. reg_ddrc_t_cksre = 0x6
 896     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
 897     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 898     // .. .. reg_ddrc_t_cksrx = 0x6
 899     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
 900     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 901     // .. .. reg_ddrc_t_ckesr = 0x4
 902     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
 903     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
 904     // .. ..
 905     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
 906     // .. .. reg_ddrc_t_ckpde = 0x2
 907     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
 908     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
 909     // .. .. reg_ddrc_t_ckpdx = 0x2
 910     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
 911     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 912     // .. .. reg_ddrc_t_ckdpde = 0x2
 913     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
 914     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 915     // .. .. reg_ddrc_t_ckdpdx = 0x2
 916     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
 917     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
 918     // .. .. reg_ddrc_t_ckcsx = 0x3
 919     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
 920     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
 921     // .. ..
 922     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
 923     // .. .. reg_ddrc_dis_auto_zq = 0x0
 924     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
 925     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 926     // .. .. reg_ddrc_ddr3 = 0x1
 927     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
 928     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 929     // .. .. reg_ddrc_t_mod = 0x200
 930     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
 931     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
 932     // .. .. reg_ddrc_t_zq_long_nop = 0x200
 933     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
 934     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
 935     // .. .. reg_ddrc_t_zq_short_nop = 0x40
 936     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
 937     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
 938     // .. ..
 939     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
 940     // .. .. t_zq_short_interval_x1024 = 0xcb73
 941     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
 942     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
 943     // .. .. dram_rstn_x1024 = 0x69
 944     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
 945     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
 946     // .. ..
 947     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
 948     // .. .. deeppowerdown_en = 0x0
 949     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
 950     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 951     // .. .. deeppowerdown_to_x1024 = 0xff
 952     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
 953     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
 954     // .. ..
 955     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
 956     // .. .. dfi_wrlvl_max_x1024 = 0xfff
 957     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
 958     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
 959     // .. .. dfi_rdlvl_max_x1024 = 0xfff
 960     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
 961     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
 962     // .. .. ddrc_reg_twrlvl_max_error = 0x0
 963     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
 964     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
 965     // .. .. ddrc_reg_trdlvl_max_error = 0x0
 966     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
 967     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
 968     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
 969     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
 970     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
 971     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
 972     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
 973     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
 974     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
 975     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
 976     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
 977     // .. ..
 978     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
 979     // .. .. reg_ddrc_skip_ocd = 0x1
 980     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
 981     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
 982     // .. ..
 983     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
 984     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
 985     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
 986     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
 987     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
 988     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
 989     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
 990     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
 991     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
 992     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
 993     // .. ..
 994     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
 995     // .. .. START: RESET ECC ERROR
 996     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
 997     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
 998     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 999     // .. .. Clear_Correctable_DRAM_ECC_error = 1
1000     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
1001     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1002     // .. ..
1003     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
1004     // .. .. FINISH: RESET ECC ERROR
1005     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
1006     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
1007     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1008     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
1009     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
1010     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1011     // .. ..
1012     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1013     // .. .. CORR_ECC_LOG_VALID = 0x0
1014     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1015     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1016     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1017     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1018     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1019     // .. ..
1020     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1021     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1022     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1023     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1024     // .. ..
1025     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1026     // .. .. STAT_NUM_CORR_ERR = 0x0
1027     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1028     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1029     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1030     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1031     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1032     // .. ..
1033     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1034     // .. .. reg_ddrc_ecc_mode = 0x0
1035     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1036     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1037     // .. .. reg_ddrc_dis_scrub = 0x1
1038     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1039     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1040     // .. ..
1041     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1042     // .. .. reg_phy_dif_on = 0x0
1043     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1044     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1045     // .. .. reg_phy_dif_off = 0x0
1046     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1047     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1048     // .. ..
1049     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1050     // .. .. reg_phy_data_slice_in_use = 0x1
1051     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1052     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1053     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1054     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1055     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1056     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1057     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1058     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1059     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1060     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1061     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1062     // .. .. reg_phy_bist_shift_dq = 0x0
1063     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1064     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1065     // .. .. reg_phy_bist_err_clr = 0x0
1066     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1067     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1068     // .. .. reg_phy_dq_offset = 0x40
1069     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1070     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1071     // .. ..
1072     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1073     // .. .. reg_phy_data_slice_in_use = 0x1
1074     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1075     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1076     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1077     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1078     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1079     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1080     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1081     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1082     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1083     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1084     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1085     // .. .. reg_phy_bist_shift_dq = 0x0
1086     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1087     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1088     // .. .. reg_phy_bist_err_clr = 0x0
1089     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1090     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1091     // .. .. reg_phy_dq_offset = 0x40
1092     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1093     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1094     // .. ..
1095     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1096     // .. .. reg_phy_data_slice_in_use = 0x1
1097     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1098     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1099     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1100     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1101     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1102     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1103     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1104     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1105     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1106     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1107     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1108     // .. .. reg_phy_bist_shift_dq = 0x0
1109     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1110     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1111     // .. .. reg_phy_bist_err_clr = 0x0
1112     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1113     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1114     // .. .. reg_phy_dq_offset = 0x40
1115     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1116     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1117     // .. ..
1118     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1119     // .. .. reg_phy_data_slice_in_use = 0x1
1120     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1121     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1122     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1123     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1124     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1125     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1126     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1127     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1128     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1129     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1130     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1131     // .. .. reg_phy_bist_shift_dq = 0x0
1132     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1133     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1134     // .. .. reg_phy_bist_err_clr = 0x0
1135     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1136     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1137     // .. .. reg_phy_dq_offset = 0x40
1138     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1139     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1140     // .. ..
1141     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1142     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
1143     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
1144     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
1145     // .. .. reg_phy_gatelvl_init_ratio = 0xee
1146     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
1147     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
1148     // .. ..
1149     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
1150     // .. .. reg_phy_wrlvl_init_ratio = 0x25
1151     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
1152     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
1153     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
1154     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
1155     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
1156     // .. ..
1157     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
1158     // .. .. reg_phy_wrlvl_init_ratio = 0x19
1159     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
1160     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
1161     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
1162     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
1163     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
1164     // .. ..
1165     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
1166     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
1167     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
1168     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
1169     // .. .. reg_phy_gatelvl_init_ratio = 0x109
1170     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
1171     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
1172     // .. ..
1173     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
1174     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1175     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1176     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1177     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1178     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1179     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1180     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1181     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1182     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1183     // .. ..
1184     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1185     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1186     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1187     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1188     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1189     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1190     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1191     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1192     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1193     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1194     // .. ..
1195     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1196     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1197     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1198     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1199     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1200     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1201     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1202     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1203     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1204     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1205     // .. ..
1206     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1207     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1208     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1209     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1210     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1211     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1212     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1213     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1214     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1215     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1216     // .. ..
1217     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1218     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
1219     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
1220     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
1221     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1222     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1223     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1224     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1225     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1226     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1227     // .. ..
1228     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
1229     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
1230     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
1231     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
1232     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1233     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1234     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1235     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1236     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1237     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1238     // .. ..
1239     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
1240     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
1241     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
1242     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
1243     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1244     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1245     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1246     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1247     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1248     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1249     // .. ..
1250     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
1251     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
1252     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
1253     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
1254     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1255     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1256     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1257     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1258     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1259     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1260     // .. ..
1261     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
1262     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1263     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
1264     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
1265     // .. .. reg_phy_fifo_we_in_force = 0x0
1266     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1267     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1268     // .. .. reg_phy_fifo_we_in_delay = 0x0
1269     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1270     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1271     // .. ..
1272     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
1273     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
1274     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
1275     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
1276     // .. .. reg_phy_fifo_we_in_force = 0x0
1277     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1278     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1279     // .. .. reg_phy_fifo_we_in_delay = 0x0
1280     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1281     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1282     // .. ..
1283     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
1284     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
1285     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
1286     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
1287     // .. .. reg_phy_fifo_we_in_force = 0x0
1288     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1289     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1290     // .. .. reg_phy_fifo_we_in_delay = 0x0
1291     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1292     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1293     // .. ..
1294     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
1295     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
1296     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
1297     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
1298     // .. .. reg_phy_fifo_we_in_force = 0x0
1299     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1300     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1301     // .. .. reg_phy_fifo_we_in_delay = 0x0
1302     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1303     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1304     // .. ..
1305     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
1306     // .. .. reg_phy_wr_data_slave_ratio = 0xde
1307     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
1308     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
1309     // .. .. reg_phy_wr_data_slave_force = 0x0
1310     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1311     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1312     // .. .. reg_phy_wr_data_slave_delay = 0x0
1313     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1314     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1315     // .. ..
1316     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
1317     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
1318     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
1319     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
1320     // .. .. reg_phy_wr_data_slave_force = 0x0
1321     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1322     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1323     // .. .. reg_phy_wr_data_slave_delay = 0x0
1324     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1325     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1326     // .. ..
1327     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
1328     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
1329     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
1330     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
1331     // .. .. reg_phy_wr_data_slave_force = 0x0
1332     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1333     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1334     // .. .. reg_phy_wr_data_slave_delay = 0x0
1335     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1336     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1337     // .. ..
1338     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
1339     // .. .. reg_phy_wr_data_slave_ratio = 0xea
1340     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
1341     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
1342     // .. .. reg_phy_wr_data_slave_force = 0x0
1343     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1344     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1345     // .. .. reg_phy_wr_data_slave_delay = 0x0
1346     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1347     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1348     // .. ..
1349     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
1350     // .. .. reg_phy_bl2 = 0x0
1351     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1352     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1353     // .. .. reg_phy_at_spd_atpg = 0x0
1354     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1355     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1356     // .. .. reg_phy_bist_enable = 0x0
1357     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1358     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1359     // .. .. reg_phy_bist_force_err = 0x0
1360     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1361     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1362     // .. .. reg_phy_bist_mode = 0x0
1363     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1364     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1365     // .. .. reg_phy_invert_clkout = 0x1
1366     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1367     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1368     // .. .. reg_phy_sel_logic = 0x0
1369     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1370     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1371     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1372     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1373     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1374     // .. .. reg_phy_ctrl_slave_force = 0x0
1375     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1376     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1377     // .. .. reg_phy_ctrl_slave_delay = 0x0
1378     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1379     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1380     // .. .. reg_phy_lpddr = 0x0
1381     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1382     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1383     // .. .. reg_phy_cmd_latency = 0x0
1384     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1385     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1386     // .. ..
1387     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1388     // .. .. reg_phy_wr_rl_delay = 0x2
1389     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1390     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1391     // .. .. reg_phy_rd_rl_delay = 0x4
1392     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1393     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1394     // .. .. reg_phy_dll_lock_diff = 0xf
1395     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1396     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1397     // .. .. reg_phy_use_wr_level = 0x1
1398     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1399     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1400     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1401     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1402     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1403     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1404     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1405     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1406     // .. .. reg_phy_dis_calib_rst = 0x0
1407     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1408     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1409     // .. .. reg_phy_ctrl_slave_delay = 0x0
1410     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1411     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1412     // .. ..
1413     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1414     // .. .. reg_arb_page_addr_mask = 0x0
1415     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1416     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1417     // .. ..
1418     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1419     // .. .. reg_arb_pri_wr_portn = 0x3ff
1420     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1421     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1422     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1423     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1424     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1425     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1426     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1427     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1428     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1429     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1430     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1431     // .. ..
1432     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1433     // .. .. reg_arb_pri_wr_portn = 0x3ff
1434     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1435     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1436     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1437     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1438     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1439     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1440     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1441     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1442     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1443     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1444     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1445     // .. ..
1446     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1447     // .. .. reg_arb_pri_wr_portn = 0x3ff
1448     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1449     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1450     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1451     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1452     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1453     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1454     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1455     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1456     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1457     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1458     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1459     // .. ..
1460     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1461     // .. .. reg_arb_pri_wr_portn = 0x3ff
1462     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1463     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1464     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1465     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1466     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1467     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1468     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1469     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1470     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1471     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1472     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1473     // .. ..
1474     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1475     // .. .. reg_arb_pri_rd_portn = 0x3ff
1476     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1477     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1478     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1479     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1480     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1481     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1482     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1483     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1484     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1485     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1486     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1487     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1488     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1489     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1490     // .. ..
1491     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1492     // .. .. reg_arb_pri_rd_portn = 0x3ff
1493     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1494     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1495     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1496     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1497     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1498     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1499     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1500     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1501     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1502     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1503     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1504     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1505     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1506     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1507     // .. ..
1508     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1509     // .. .. reg_arb_pri_rd_portn = 0x3ff
1510     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1511     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1512     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1513     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1514     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1515     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1516     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1517     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1518     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1519     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1520     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1521     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1522     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1523     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1524     // .. ..
1525     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1526     // .. .. reg_arb_pri_rd_portn = 0x3ff
1527     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1528     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1529     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1530     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1531     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1532     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1533     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1534     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1535     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1536     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1537     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1538     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1539     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1540     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1541     // .. ..
1542     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1543     // .. .. reg_ddrc_lpddr2 = 0x0
1544     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1545     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1546     // .. .. reg_ddrc_derate_enable = 0x0
1547     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1548     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1549     // .. .. reg_ddrc_mr4_margin = 0x0
1550     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1551     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1552     // .. ..
1553     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1554     // .. .. reg_ddrc_mr4_read_interval = 0x0
1555     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1556     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1557     // .. ..
1558     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1559     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1560     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1561     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1562     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1563     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1564     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1565     // .. .. reg_ddrc_t_mrw = 0x5
1566     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1567     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1568     // .. ..
1569     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1570     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1571     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1572     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1573     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1574     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1575     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1576     // .. ..
1577     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1578     // .. .. START: POLL ON DCI STATUS
1579     // .. .. DONE = 1
1580     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1581     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1582     // .. ..
1583     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1584     // .. .. FINISH: POLL ON DCI STATUS
1585     // .. .. START: UNLOCK DDR
1586     // .. .. reg_ddrc_soft_rstb = 0x1
1587     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1588     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1589     // .. .. reg_ddrc_powerdown_en = 0x0
1590     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1591     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1592     // .. .. reg_ddrc_data_bus_width = 0x0
1593     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1594     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1595     // .. .. reg_ddrc_burst8_refresh = 0x0
1596     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1597     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1598     // .. .. reg_ddrc_rdwr_idle_gap = 1
1599     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1600     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1601     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1602     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1603     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1604     // .. .. reg_ddrc_dis_act_bypass = 0x0
1605     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1606     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1607     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1608     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1609     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1610     // .. ..
1611     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1612     // .. .. FINISH: UNLOCK DDR
1613     // .. .. START: CHECK DDR STATUS
1614     // .. .. ddrc_reg_operating_mode = 1
1615     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1616     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1617     // .. ..
1618     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1619     // .. .. FINISH: CHECK DDR STATUS
1620     // .. FINISH: DDR INITIALIZATION
1621     // FINISH: top
1622     //
1623     EMIT_EXIT(),
1624
1625     //
1626 };
1627
1628 unsigned long ps7_mio_init_data_3_0[] = {
1629     // START: top
1630     // .. START: SLCR SETTINGS
1631     // .. UNLOCK_KEY = 0XDF0D
1632     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1633     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1634     // ..
1635     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1636     // .. FINISH: SLCR SETTINGS
1637     // .. START: OCM REMAPPING
1638     // .. VREF_EN = 0x1
1639     // .. ==> 0XF8000B00[0:0] = 0x00000001U
1640     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1641     // .. VREF_SEL = 0x0
1642     // .. ==> 0XF8000B00[6:4] = 0x00000000U
1643     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1644     // ..
1645     EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1646     // .. FINISH: OCM REMAPPING
1647     // .. START: DDRIOB SETTINGS
1648     // .. reserved_INP_POWER = 0x0
1649     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1650     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1651     // .. INP_TYPE = 0x0
1652     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1653     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1654     // .. DCI_UPDATE_B = 0x0
1655     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1656     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1657     // .. TERM_EN = 0x0
1658     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1659     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1660     // .. DCI_TYPE = 0x0
1661     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1662     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1663     // .. IBUF_DISABLE_MODE = 0x0
1664     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1665     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1666     // .. TERM_DISABLE_MODE = 0x0
1667     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1668     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1669     // .. OUTPUT_EN = 0x3
1670     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1671     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1672     // .. PULLUP_EN = 0x0
1673     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1674     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1675     // ..
1676     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1677     // .. reserved_INP_POWER = 0x0
1678     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1679     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1680     // .. INP_TYPE = 0x0
1681     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1682     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1683     // .. DCI_UPDATE_B = 0x0
1684     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1685     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1686     // .. TERM_EN = 0x0
1687     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1688     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1689     // .. DCI_TYPE = 0x0
1690     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1691     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1692     // .. IBUF_DISABLE_MODE = 0x0
1693     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1694     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1695     // .. TERM_DISABLE_MODE = 0x0
1696     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1697     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1698     // .. OUTPUT_EN = 0x3
1699     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1700     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1701     // .. PULLUP_EN = 0x0
1702     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1703     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1704     // ..
1705     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1706     // .. reserved_INP_POWER = 0x0
1707     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1708     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1709     // .. INP_TYPE = 0x1
1710     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1711     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1712     // .. DCI_UPDATE_B = 0x0
1713     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1714     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1715     // .. TERM_EN = 0x1
1716     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1717     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1718     // .. DCI_TYPE = 0x3
1719     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1720     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1721     // .. IBUF_DISABLE_MODE = 0
1722     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1723     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1724     // .. TERM_DISABLE_MODE = 0
1725     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1726     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1727     // .. OUTPUT_EN = 0x3
1728     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1729     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1730     // .. PULLUP_EN = 0x0
1731     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1732     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1733     // ..
1734     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1735     // .. reserved_INP_POWER = 0x0
1736     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1737     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1738     // .. INP_TYPE = 0x1
1739     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1740     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1741     // .. DCI_UPDATE_B = 0x0
1742     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1743     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1744     // .. TERM_EN = 0x1
1745     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1746     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1747     // .. DCI_TYPE = 0x3
1748     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1749     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1750     // .. IBUF_DISABLE_MODE = 0
1751     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1752     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1753     // .. TERM_DISABLE_MODE = 0
1754     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1755     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1756     // .. OUTPUT_EN = 0x3
1757     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1758     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1759     // .. PULLUP_EN = 0x0
1760     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1761     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1762     // ..
1763     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1764     // .. reserved_INP_POWER = 0x0
1765     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1766     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1767     // .. INP_TYPE = 0x2
1768     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1769     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1770     // .. DCI_UPDATE_B = 0x0
1771     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1772     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1773     // .. TERM_EN = 0x1
1774     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1775     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1776     // .. DCI_TYPE = 0x3
1777     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1778     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1779     // .. IBUF_DISABLE_MODE = 0
1780     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1781     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1782     // .. TERM_DISABLE_MODE = 0
1783     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1784     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1785     // .. OUTPUT_EN = 0x3
1786     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1787     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1788     // .. PULLUP_EN = 0x0
1789     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1790     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1791     // ..
1792     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1793     // .. reserved_INP_POWER = 0x0
1794     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1795     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1796     // .. INP_TYPE = 0x2
1797     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1798     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1799     // .. DCI_UPDATE_B = 0x0
1800     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1801     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1802     // .. TERM_EN = 0x1
1803     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1804     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1805     // .. DCI_TYPE = 0x3
1806     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1807     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1808     // .. IBUF_DISABLE_MODE = 0
1809     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1810     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1811     // .. TERM_DISABLE_MODE = 0
1812     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1813     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1814     // .. OUTPUT_EN = 0x3
1815     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1816     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1817     // .. PULLUP_EN = 0x0
1818     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1819     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1820     // ..
1821     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1822     // .. reserved_INP_POWER = 0x0
1823     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1824     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1825     // .. INP_TYPE = 0x0
1826     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1827     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1828     // .. DCI_UPDATE_B = 0x0
1829     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1830     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1831     // .. TERM_EN = 0x0
1832     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1833     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1834     // .. DCI_TYPE = 0x0
1835     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1836     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1837     // .. IBUF_DISABLE_MODE = 0x0
1838     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1839     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1840     // .. TERM_DISABLE_MODE = 0x0
1841     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1842     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1843     // .. OUTPUT_EN = 0x3
1844     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1845     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1846     // .. PULLUP_EN = 0x0
1847     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1848     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1849     // ..
1850     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1851     // .. reserved_DRIVE_P = 0x1c
1852     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1853     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1854     // .. reserved_DRIVE_N = 0xc
1855     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1856     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1857     // .. reserved_SLEW_P = 0x3
1858     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1859     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1860     // .. reserved_SLEW_N = 0x3
1861     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1862     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1863     // .. reserved_GTL = 0x0
1864     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1865     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1866     // .. reserved_RTERM = 0x0
1867     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1868     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1869     // ..
1870     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1871     // .. reserved_DRIVE_P = 0x1c
1872     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1873     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1874     // .. reserved_DRIVE_N = 0xc
1875     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1876     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1877     // .. reserved_SLEW_P = 0x6
1878     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1879     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1880     // .. reserved_SLEW_N = 0x1f
1881     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1882     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1883     // .. reserved_GTL = 0x0
1884     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1885     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1886     // .. reserved_RTERM = 0x0
1887     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1888     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1889     // ..
1890     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1891     // .. reserved_DRIVE_P = 0x1c
1892     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1893     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1894     // .. reserved_DRIVE_N = 0xc
1895     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1896     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1897     // .. reserved_SLEW_P = 0x6
1898     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1899     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1900     // .. reserved_SLEW_N = 0x1f
1901     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1902     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1903     // .. reserved_GTL = 0x0
1904     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1905     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1906     // .. reserved_RTERM = 0x0
1907     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1908     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1909     // ..
1910     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1911     // .. reserved_DRIVE_P = 0x1c
1912     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1913     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1914     // .. reserved_DRIVE_N = 0xc
1915     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1916     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1917     // .. reserved_SLEW_P = 0x6
1918     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1919     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1920     // .. reserved_SLEW_N = 0x1f
1921     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1922     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1923     // .. reserved_GTL = 0x0
1924     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1925     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1926     // .. reserved_RTERM = 0x0
1927     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1928     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1929     // ..
1930     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1931     // .. VREF_INT_EN = 0x1
1932     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1933     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1934     // .. VREF_SEL = 0x4
1935     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1936     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1937     // .. VREF_EXT_EN = 0x0
1938     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1939     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1940     // .. reserved_VREF_PULLUP_EN = 0x0
1941     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1942     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1943     // .. REFIO_EN = 0x1
1944     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1945     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1946     // .. reserved_REFIO_TEST = 0x3
1947     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1948     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
1949     // .. reserved_REFIO_PULLUP_EN = 0x0
1950     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1951     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
1952     // .. reserved_DRST_B_PULLUP_EN = 0x0
1953     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1954     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
1955     // .. reserved_CKE_PULLUP_EN = 0x0
1956     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1957     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1958     // ..
1959     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1960     // .. .. START: ASSERT RESET
1961     // .. .. RESET = 1
1962     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1963     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1964     // .. ..
1965     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1966     // .. .. FINISH: ASSERT RESET
1967     // .. .. START: DEASSERT RESET
1968     // .. .. RESET = 0
1969     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1970     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1971     // .. .. reserved_VRN_OUT = 0x1
1972     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1973     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1974     // .. ..
1975     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1976     // .. .. FINISH: DEASSERT RESET
1977     // .. .. RESET = 0x1
1978     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1979     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1980     // .. .. ENABLE = 0x1
1981     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1982     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1983     // .. .. reserved_VRP_TRI = 0x0
1984     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1985     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1986     // .. .. reserved_VRN_TRI = 0x0
1987     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1988     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1989     // .. .. reserved_VRP_OUT = 0x0
1990     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1991     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1992     // .. .. reserved_VRN_OUT = 0x1
1993     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1994     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1995     // .. .. NREF_OPT1 = 0x0
1996     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1997     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
1998     // .. .. NREF_OPT2 = 0x0
1999     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
2000     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
2001     // .. .. NREF_OPT4 = 0x1
2002     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
2003     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
2004     // .. .. PREF_OPT1 = 0x0
2005     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
2006     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
2007     // .. .. PREF_OPT2 = 0x0
2008     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
2009     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
2010     // .. .. UPDATE_CONTROL = 0x0
2011     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2012     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
2013     // .. .. reserved_INIT_COMPLETE = 0x0
2014     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2015     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
2016     // .. .. reserved_TST_CLK = 0x0
2017     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2018     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
2019     // .. .. reserved_TST_HLN = 0x0
2020     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2021     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2022     // .. .. reserved_TST_HLP = 0x0
2023     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2024     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2025     // .. .. reserved_TST_RST = 0x0
2026     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2027     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2028     // .. .. reserved_INT_DCI_EN = 0x0
2029     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2030     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2031     // .. ..
2032     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2033     // .. FINISH: DDRIOB SETTINGS
2034     // .. START: MIO PROGRAMMING
2035     // .. TRI_ENABLE = 0
2036     // .. ==> 0XF8000700[0:0] = 0x00000000U
2037     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2038     // .. L0_SEL = 1
2039     // .. ==> 0XF8000700[1:1] = 0x00000001U
2040     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2041     // .. L1_SEL = 0
2042     // .. ==> 0XF8000700[2:2] = 0x00000000U
2043     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2044     // .. L2_SEL = 0
2045     // .. ==> 0XF8000700[4:3] = 0x00000000U
2046     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2047     // .. L3_SEL = 0
2048     // .. ==> 0XF8000700[7:5] = 0x00000000U
2049     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2050     // .. Speed = 0
2051     // .. ==> 0XF8000700[8:8] = 0x00000000U
2052     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2053     // .. IO_Type = 1
2054     // .. ==> 0XF8000700[11:9] = 0x00000001U
2055     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2056     // .. PULLUP = 1
2057     // .. ==> 0XF8000700[12:12] = 0x00000001U
2058     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2059     // .. DisableRcvr = 0
2060     // .. ==> 0XF8000700[13:13] = 0x00000000U
2061     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2062     // ..
2063     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
2064     // .. TRI_ENABLE = 0
2065     // .. ==> 0XF8000704[0:0] = 0x00000000U
2066     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2067     // .. L0_SEL = 1
2068     // .. ==> 0XF8000704[1:1] = 0x00000001U
2069     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2070     // .. L1_SEL = 0
2071     // .. ==> 0XF8000704[2:2] = 0x00000000U
2072     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2073     // .. L2_SEL = 0
2074     // .. ==> 0XF8000704[4:3] = 0x00000000U
2075     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2076     // .. L3_SEL = 0
2077     // .. ==> 0XF8000704[7:5] = 0x00000000U
2078     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2079     // .. Speed = 0
2080     // .. ==> 0XF8000704[8:8] = 0x00000000U
2081     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2082     // .. IO_Type = 1
2083     // .. ==> 0XF8000704[11:9] = 0x00000001U
2084     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2085     // .. PULLUP = 1
2086     // .. ==> 0XF8000704[12:12] = 0x00000001U
2087     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2088     // .. DisableRcvr = 0
2089     // .. ==> 0XF8000704[13:13] = 0x00000000U
2090     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2091     // ..
2092     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2093     // .. TRI_ENABLE = 0
2094     // .. ==> 0XF8000708[0:0] = 0x00000000U
2095     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2096     // .. L0_SEL = 1
2097     // .. ==> 0XF8000708[1:1] = 0x00000001U
2098     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2099     // .. L1_SEL = 0
2100     // .. ==> 0XF8000708[2:2] = 0x00000000U
2101     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2102     // .. L2_SEL = 0
2103     // .. ==> 0XF8000708[4:3] = 0x00000000U
2104     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2105     // .. L3_SEL = 0
2106     // .. ==> 0XF8000708[7:5] = 0x00000000U
2107     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2108     // .. Speed = 0
2109     // .. ==> 0XF8000708[8:8] = 0x00000000U
2110     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2111     // .. IO_Type = 1
2112     // .. ==> 0XF8000708[11:9] = 0x00000001U
2113     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2114     // .. PULLUP = 0
2115     // .. ==> 0XF8000708[12:12] = 0x00000000U
2116     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2117     // .. DisableRcvr = 0
2118     // .. ==> 0XF8000708[13:13] = 0x00000000U
2119     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2120     // ..
2121     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2122     // .. TRI_ENABLE = 0
2123     // .. ==> 0XF800070C[0:0] = 0x00000000U
2124     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2125     // .. L0_SEL = 1
2126     // .. ==> 0XF800070C[1:1] = 0x00000001U
2127     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2128     // .. L1_SEL = 0
2129     // .. ==> 0XF800070C[2:2] = 0x00000000U
2130     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2131     // .. L2_SEL = 0
2132     // .. ==> 0XF800070C[4:3] = 0x00000000U
2133     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2134     // .. L3_SEL = 0
2135     // .. ==> 0XF800070C[7:5] = 0x00000000U
2136     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2137     // .. Speed = 0
2138     // .. ==> 0XF800070C[8:8] = 0x00000000U
2139     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2140     // .. IO_Type = 1
2141     // .. ==> 0XF800070C[11:9] = 0x00000001U
2142     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2143     // .. PULLUP = 0
2144     // .. ==> 0XF800070C[12:12] = 0x00000000U
2145     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2146     // .. DisableRcvr = 0
2147     // .. ==> 0XF800070C[13:13] = 0x00000000U
2148     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2149     // ..
2150     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2151     // .. TRI_ENABLE = 0
2152     // .. ==> 0XF8000710[0:0] = 0x00000000U
2153     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2154     // .. L0_SEL = 1
2155     // .. ==> 0XF8000710[1:1] = 0x00000001U
2156     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2157     // .. L1_SEL = 0
2158     // .. ==> 0XF8000710[2:2] = 0x00000000U
2159     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2160     // .. L2_SEL = 0
2161     // .. ==> 0XF8000710[4:3] = 0x00000000U
2162     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2163     // .. L3_SEL = 0
2164     // .. ==> 0XF8000710[7:5] = 0x00000000U
2165     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2166     // .. Speed = 0
2167     // .. ==> 0XF8000710[8:8] = 0x00000000U
2168     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2169     // .. IO_Type = 1
2170     // .. ==> 0XF8000710[11:9] = 0x00000001U
2171     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2172     // .. PULLUP = 0
2173     // .. ==> 0XF8000710[12:12] = 0x00000000U
2174     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2175     // .. DisableRcvr = 0
2176     // .. ==> 0XF8000710[13:13] = 0x00000000U
2177     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2178     // ..
2179     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2180     // .. TRI_ENABLE = 0
2181     // .. ==> 0XF8000714[0:0] = 0x00000000U
2182     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2183     // .. L0_SEL = 1
2184     // .. ==> 0XF8000714[1:1] = 0x00000001U
2185     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2186     // .. L1_SEL = 0
2187     // .. ==> 0XF8000714[2:2] = 0x00000000U
2188     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2189     // .. L2_SEL = 0
2190     // .. ==> 0XF8000714[4:3] = 0x00000000U
2191     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2192     // .. L3_SEL = 0
2193     // .. ==> 0XF8000714[7:5] = 0x00000000U
2194     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2195     // .. Speed = 0
2196     // .. ==> 0XF8000714[8:8] = 0x00000000U
2197     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2198     // .. IO_Type = 1
2199     // .. ==> 0XF8000714[11:9] = 0x00000001U
2200     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2201     // .. PULLUP = 0
2202     // .. ==> 0XF8000714[12:12] = 0x00000000U
2203     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2204     // .. DisableRcvr = 0
2205     // .. ==> 0XF8000714[13:13] = 0x00000000U
2206     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2207     // ..
2208     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2209     // .. TRI_ENABLE = 0
2210     // .. ==> 0XF8000718[0:0] = 0x00000000U
2211     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2212     // .. L0_SEL = 1
2213     // .. ==> 0XF8000718[1:1] = 0x00000001U
2214     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2215     // .. L1_SEL = 0
2216     // .. ==> 0XF8000718[2:2] = 0x00000000U
2217     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2218     // .. L2_SEL = 0
2219     // .. ==> 0XF8000718[4:3] = 0x00000000U
2220     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2221     // .. L3_SEL = 0
2222     // .. ==> 0XF8000718[7:5] = 0x00000000U
2223     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2224     // .. Speed = 0
2225     // .. ==> 0XF8000718[8:8] = 0x00000000U
2226     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2227     // .. IO_Type = 1
2228     // .. ==> 0XF8000718[11:9] = 0x00000001U
2229     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2230     // .. PULLUP = 0
2231     // .. ==> 0XF8000718[12:12] = 0x00000000U
2232     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2233     // .. DisableRcvr = 0
2234     // .. ==> 0XF8000718[13:13] = 0x00000000U
2235     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2236     // ..
2237     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2238     // .. TRI_ENABLE = 0
2239     // .. ==> 0XF800071C[0:0] = 0x00000000U
2240     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2241     // .. L0_SEL = 0
2242     // .. ==> 0XF800071C[1:1] = 0x00000000U
2243     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2244     // .. L1_SEL = 0
2245     // .. ==> 0XF800071C[2:2] = 0x00000000U
2246     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2247     // .. L2_SEL = 0
2248     // .. ==> 0XF800071C[4:3] = 0x00000000U
2249     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2250     // .. L3_SEL = 0
2251     // .. ==> 0XF800071C[7:5] = 0x00000000U
2252     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2253     // .. Speed = 0
2254     // .. ==> 0XF800071C[8:8] = 0x00000000U
2255     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2256     // .. IO_Type = 1
2257     // .. ==> 0XF800071C[11:9] = 0x00000001U
2258     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2259     // .. PULLUP = 0
2260     // .. ==> 0XF800071C[12:12] = 0x00000000U
2261     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2262     // .. DisableRcvr = 0
2263     // .. ==> 0XF800071C[13:13] = 0x00000000U
2264     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2265     // ..
2266     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2267     // .. TRI_ENABLE = 0
2268     // .. ==> 0XF8000720[0:0] = 0x00000000U
2269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2270     // .. L0_SEL = 1
2271     // .. ==> 0XF8000720[1:1] = 0x00000001U
2272     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2273     // .. L1_SEL = 0
2274     // .. ==> 0XF8000720[2:2] = 0x00000000U
2275     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2276     // .. L2_SEL = 0
2277     // .. ==> 0XF8000720[4:3] = 0x00000000U
2278     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2279     // .. L3_SEL = 0
2280     // .. ==> 0XF8000720[7:5] = 0x00000000U
2281     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2282     // .. Speed = 0
2283     // .. ==> 0XF8000720[8:8] = 0x00000000U
2284     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2285     // .. IO_Type = 1
2286     // .. ==> 0XF8000720[11:9] = 0x00000001U
2287     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2288     // .. PULLUP = 0
2289     // .. ==> 0XF8000720[12:12] = 0x00000000U
2290     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2291     // .. DisableRcvr = 0
2292     // .. ==> 0XF8000720[13:13] = 0x00000000U
2293     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2294     // ..
2295     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2296     // .. TRI_ENABLE = 0
2297     // .. ==> 0XF8000724[0:0] = 0x00000000U
2298     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2299     // .. L0_SEL = 1
2300     // .. ==> 0XF8000724[1:1] = 0x00000001U
2301     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2302     // .. L1_SEL = 0
2303     // .. ==> 0XF8000724[2:2] = 0x00000000U
2304     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2305     // .. L2_SEL = 0
2306     // .. ==> 0XF8000724[4:3] = 0x00000000U
2307     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2308     // .. L3_SEL = 0
2309     // .. ==> 0XF8000724[7:5] = 0x00000000U
2310     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2311     // .. Speed = 0
2312     // .. ==> 0XF8000724[8:8] = 0x00000000U
2313     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2314     // .. IO_Type = 1
2315     // .. ==> 0XF8000724[11:9] = 0x00000001U
2316     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2317     // .. PULLUP = 1
2318     // .. ==> 0XF8000724[12:12] = 0x00000001U
2319     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2320     // .. DisableRcvr = 0
2321     // .. ==> 0XF8000724[13:13] = 0x00000000U
2322     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2323     // ..
2324     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
2325     // .. TRI_ENABLE = 0
2326     // .. ==> 0XF8000728[0:0] = 0x00000000U
2327     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2328     // .. L0_SEL = 1
2329     // .. ==> 0XF8000728[1:1] = 0x00000001U
2330     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2331     // .. L1_SEL = 0
2332     // .. ==> 0XF8000728[2:2] = 0x00000000U
2333     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2334     // .. L2_SEL = 0
2335     // .. ==> 0XF8000728[4:3] = 0x00000000U
2336     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2337     // .. L3_SEL = 0
2338     // .. ==> 0XF8000728[7:5] = 0x00000000U
2339     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2340     // .. Speed = 0
2341     // .. ==> 0XF8000728[8:8] = 0x00000000U
2342     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2343     // .. IO_Type = 1
2344     // .. ==> 0XF8000728[11:9] = 0x00000001U
2345     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2346     // .. PULLUP = 1
2347     // .. ==> 0XF8000728[12:12] = 0x00000001U
2348     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2349     // .. DisableRcvr = 0
2350     // .. ==> 0XF8000728[13:13] = 0x00000000U
2351     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2352     // ..
2353     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
2354     // .. TRI_ENABLE = 0
2355     // .. ==> 0XF800072C[0:0] = 0x00000000U
2356     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2357     // .. L0_SEL = 1
2358     // .. ==> 0XF800072C[1:1] = 0x00000001U
2359     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2360     // .. L1_SEL = 0
2361     // .. ==> 0XF800072C[2:2] = 0x00000000U
2362     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2363     // .. L2_SEL = 0
2364     // .. ==> 0XF800072C[4:3] = 0x00000000U
2365     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2366     // .. L3_SEL = 0
2367     // .. ==> 0XF800072C[7:5] = 0x00000000U
2368     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2369     // .. Speed = 0
2370     // .. ==> 0XF800072C[8:8] = 0x00000000U
2371     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2372     // .. IO_Type = 1
2373     // .. ==> 0XF800072C[11:9] = 0x00000001U
2374     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2375     // .. PULLUP = 1
2376     // .. ==> 0XF800072C[12:12] = 0x00000001U
2377     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2378     // .. DisableRcvr = 0
2379     // .. ==> 0XF800072C[13:13] = 0x00000000U
2380     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2381     // ..
2382     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
2383     // .. TRI_ENABLE = 0
2384     // .. ==> 0XF8000730[0:0] = 0x00000000U
2385     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2386     // .. L0_SEL = 1
2387     // .. ==> 0XF8000730[1:1] = 0x00000001U
2388     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2389     // .. L1_SEL = 0
2390     // .. ==> 0XF8000730[2:2] = 0x00000000U
2391     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2392     // .. L2_SEL = 0
2393     // .. ==> 0XF8000730[4:3] = 0x00000000U
2394     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2395     // .. L3_SEL = 0
2396     // .. ==> 0XF8000730[7:5] = 0x00000000U
2397     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2398     // .. Speed = 0
2399     // .. ==> 0XF8000730[8:8] = 0x00000000U
2400     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2401     // .. IO_Type = 1
2402     // .. ==> 0XF8000730[11:9] = 0x00000001U
2403     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2404     // .. PULLUP = 1
2405     // .. ==> 0XF8000730[12:12] = 0x00000001U
2406     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2407     // .. DisableRcvr = 0
2408     // .. ==> 0XF8000730[13:13] = 0x00000000U
2409     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2410     // ..
2411     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
2412     // .. TRI_ENABLE = 0
2413     // .. ==> 0XF8000734[0:0] = 0x00000000U
2414     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2415     // .. L0_SEL = 1
2416     // .. ==> 0XF8000734[1:1] = 0x00000001U
2417     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2418     // .. L1_SEL = 0
2419     // .. ==> 0XF8000734[2:2] = 0x00000000U
2420     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2421     // .. L2_SEL = 0
2422     // .. ==> 0XF8000734[4:3] = 0x00000000U
2423     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2424     // .. L3_SEL = 0
2425     // .. ==> 0XF8000734[7:5] = 0x00000000U
2426     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2427     // .. Speed = 0
2428     // .. ==> 0XF8000734[8:8] = 0x00000000U
2429     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2430     // .. IO_Type = 1
2431     // .. ==> 0XF8000734[11:9] = 0x00000001U
2432     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2433     // .. PULLUP = 1
2434     // .. ==> 0XF8000734[12:12] = 0x00000001U
2435     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2436     // .. DisableRcvr = 0
2437     // .. ==> 0XF8000734[13:13] = 0x00000000U
2438     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2439     // ..
2440     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
2441     // .. TRI_ENABLE = 1
2442     // .. ==> 0XF8000738[0:0] = 0x00000001U
2443     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2444     // .. Speed = 0
2445     // .. ==> 0XF8000738[8:8] = 0x00000000U
2446     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2447     // .. IO_Type = 1
2448     // .. ==> 0XF8000738[11:9] = 0x00000001U
2449     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2450     // .. PULLUP = 1
2451     // .. ==> 0XF8000738[12:12] = 0x00000001U
2452     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2453     // .. DisableRcvr = 0
2454     // .. ==> 0XF8000738[13:13] = 0x00000000U
2455     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2456     // ..
2457     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
2458     // .. TRI_ENABLE = 1
2459     // .. ==> 0XF800073C[0:0] = 0x00000001U
2460     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2461     // .. Speed = 0
2462     // .. ==> 0XF800073C[8:8] = 0x00000000U
2463     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2464     // .. IO_Type = 1
2465     // .. ==> 0XF800073C[11:9] = 0x00000001U
2466     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2467     // .. PULLUP = 1
2468     // .. ==> 0XF800073C[12:12] = 0x00000001U
2469     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2470     // .. DisableRcvr = 0
2471     // .. ==> 0XF800073C[13:13] = 0x00000000U
2472     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2473     // ..
2474     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2475     // .. TRI_ENABLE = 0
2476     // .. ==> 0XF8000740[0:0] = 0x00000000U
2477     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2478     // .. L0_SEL = 1
2479     // .. ==> 0XF8000740[1:1] = 0x00000001U
2480     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2481     // .. L1_SEL = 0
2482     // .. ==> 0XF8000740[2:2] = 0x00000000U
2483     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2484     // .. L2_SEL = 0
2485     // .. ==> 0XF8000740[4:3] = 0x00000000U
2486     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2487     // .. L3_SEL = 0
2488     // .. ==> 0XF8000740[7:5] = 0x00000000U
2489     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2490     // .. Speed = 0
2491     // .. ==> 0XF8000740[8:8] = 0x00000000U
2492     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2493     // .. IO_Type = 4
2494     // .. ==> 0XF8000740[11:9] = 0x00000004U
2495     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2496     // .. PULLUP = 0
2497     // .. ==> 0XF8000740[12:12] = 0x00000000U
2498     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2499     // .. DisableRcvr = 1
2500     // .. ==> 0XF8000740[13:13] = 0x00000001U
2501     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2502     // ..
2503     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2504     // .. TRI_ENABLE = 0
2505     // .. ==> 0XF8000744[0:0] = 0x00000000U
2506     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2507     // .. L0_SEL = 1
2508     // .. ==> 0XF8000744[1:1] = 0x00000001U
2509     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2510     // .. L1_SEL = 0
2511     // .. ==> 0XF8000744[2:2] = 0x00000000U
2512     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2513     // .. L2_SEL = 0
2514     // .. ==> 0XF8000744[4:3] = 0x00000000U
2515     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2516     // .. L3_SEL = 0
2517     // .. ==> 0XF8000744[7:5] = 0x00000000U
2518     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2519     // .. Speed = 0
2520     // .. ==> 0XF8000744[8:8] = 0x00000000U
2521     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2522     // .. IO_Type = 4
2523     // .. ==> 0XF8000744[11:9] = 0x00000004U
2524     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2525     // .. PULLUP = 0
2526     // .. ==> 0XF8000744[12:12] = 0x00000000U
2527     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2528     // .. DisableRcvr = 1
2529     // .. ==> 0XF8000744[13:13] = 0x00000001U
2530     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2531     // ..
2532     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2533     // .. TRI_ENABLE = 0
2534     // .. ==> 0XF8000748[0:0] = 0x00000000U
2535     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2536     // .. L0_SEL = 1
2537     // .. ==> 0XF8000748[1:1] = 0x00000001U
2538     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2539     // .. L1_SEL = 0
2540     // .. ==> 0XF8000748[2:2] = 0x00000000U
2541     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2542     // .. L2_SEL = 0
2543     // .. ==> 0XF8000748[4:3] = 0x00000000U
2544     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2545     // .. L3_SEL = 0
2546     // .. ==> 0XF8000748[7:5] = 0x00000000U
2547     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2548     // .. Speed = 0
2549     // .. ==> 0XF8000748[8:8] = 0x00000000U
2550     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2551     // .. IO_Type = 4
2552     // .. ==> 0XF8000748[11:9] = 0x00000004U
2553     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2554     // .. PULLUP = 0
2555     // .. ==> 0XF8000748[12:12] = 0x00000000U
2556     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2557     // .. DisableRcvr = 1
2558     // .. ==> 0XF8000748[13:13] = 0x00000001U
2559     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2560     // ..
2561     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2562     // .. TRI_ENABLE = 0
2563     // .. ==> 0XF800074C[0:0] = 0x00000000U
2564     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2565     // .. L0_SEL = 1
2566     // .. ==> 0XF800074C[1:1] = 0x00000001U
2567     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2568     // .. L1_SEL = 0
2569     // .. ==> 0XF800074C[2:2] = 0x00000000U
2570     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2571     // .. L2_SEL = 0
2572     // .. ==> 0XF800074C[4:3] = 0x00000000U
2573     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2574     // .. L3_SEL = 0
2575     // .. ==> 0XF800074C[7:5] = 0x00000000U
2576     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2577     // .. Speed = 0
2578     // .. ==> 0XF800074C[8:8] = 0x00000000U
2579     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2580     // .. IO_Type = 4
2581     // .. ==> 0XF800074C[11:9] = 0x00000004U
2582     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2583     // .. PULLUP = 0
2584     // .. ==> 0XF800074C[12:12] = 0x00000000U
2585     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2586     // .. DisableRcvr = 1
2587     // .. ==> 0XF800074C[13:13] = 0x00000001U
2588     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2589     // ..
2590     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2591     // .. TRI_ENABLE = 0
2592     // .. ==> 0XF8000750[0:0] = 0x00000000U
2593     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2594     // .. L0_SEL = 1
2595     // .. ==> 0XF8000750[1:1] = 0x00000001U
2596     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2597     // .. L1_SEL = 0
2598     // .. ==> 0XF8000750[2:2] = 0x00000000U
2599     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2600     // .. L2_SEL = 0
2601     // .. ==> 0XF8000750[4:3] = 0x00000000U
2602     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2603     // .. L3_SEL = 0
2604     // .. ==> 0XF8000750[7:5] = 0x00000000U
2605     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2606     // .. Speed = 0
2607     // .. ==> 0XF8000750[8:8] = 0x00000000U
2608     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2609     // .. IO_Type = 4
2610     // .. ==> 0XF8000750[11:9] = 0x00000004U
2611     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2612     // .. PULLUP = 0
2613     // .. ==> 0XF8000750[12:12] = 0x00000000U
2614     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2615     // .. DisableRcvr = 1
2616     // .. ==> 0XF8000750[13:13] = 0x00000001U
2617     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2618     // ..
2619     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2620     // .. TRI_ENABLE = 0
2621     // .. ==> 0XF8000754[0:0] = 0x00000000U
2622     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2623     // .. L0_SEL = 1
2624     // .. ==> 0XF8000754[1:1] = 0x00000001U
2625     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2626     // .. L1_SEL = 0
2627     // .. ==> 0XF8000754[2:2] = 0x00000000U
2628     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2629     // .. L2_SEL = 0
2630     // .. ==> 0XF8000754[4:3] = 0x00000000U
2631     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2632     // .. L3_SEL = 0
2633     // .. ==> 0XF8000754[7:5] = 0x00000000U
2634     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2635     // .. Speed = 0
2636     // .. ==> 0XF8000754[8:8] = 0x00000000U
2637     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2638     // .. IO_Type = 4
2639     // .. ==> 0XF8000754[11:9] = 0x00000004U
2640     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2641     // .. PULLUP = 0
2642     // .. ==> 0XF8000754[12:12] = 0x00000000U
2643     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2644     // .. DisableRcvr = 1
2645     // .. ==> 0XF8000754[13:13] = 0x00000001U
2646     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2647     // ..
2648     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2649     // .. TRI_ENABLE = 1
2650     // .. ==> 0XF8000758[0:0] = 0x00000001U
2651     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2652     // .. L0_SEL = 1
2653     // .. ==> 0XF8000758[1:1] = 0x00000001U
2654     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2655     // .. L1_SEL = 0
2656     // .. ==> 0XF8000758[2:2] = 0x00000000U
2657     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2658     // .. L2_SEL = 0
2659     // .. ==> 0XF8000758[4:3] = 0x00000000U
2660     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2661     // .. L3_SEL = 0
2662     // .. ==> 0XF8000758[7:5] = 0x00000000U
2663     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2664     // .. Speed = 0
2665     // .. ==> 0XF8000758[8:8] = 0x00000000U
2666     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2667     // .. IO_Type = 4
2668     // .. ==> 0XF8000758[11:9] = 0x00000004U
2669     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2670     // .. PULLUP = 0
2671     // .. ==> 0XF8000758[12:12] = 0x00000000U
2672     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2673     // .. DisableRcvr = 0
2674     // .. ==> 0XF8000758[13:13] = 0x00000000U
2675     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2676     // ..
2677     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2678     // .. TRI_ENABLE = 1
2679     // .. ==> 0XF800075C[0:0] = 0x00000001U
2680     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2681     // .. L0_SEL = 1
2682     // .. ==> 0XF800075C[1:1] = 0x00000001U
2683     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2684     // .. L1_SEL = 0
2685     // .. ==> 0XF800075C[2:2] = 0x00000000U
2686     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2687     // .. L2_SEL = 0
2688     // .. ==> 0XF800075C[4:3] = 0x00000000U
2689     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2690     // .. L3_SEL = 0
2691     // .. ==> 0XF800075C[7:5] = 0x00000000U
2692     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2693     // .. Speed = 0
2694     // .. ==> 0XF800075C[8:8] = 0x00000000U
2695     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2696     // .. IO_Type = 4
2697     // .. ==> 0XF800075C[11:9] = 0x00000004U
2698     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2699     // .. PULLUP = 0
2700     // .. ==> 0XF800075C[12:12] = 0x00000000U
2701     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2702     // .. DisableRcvr = 0
2703     // .. ==> 0XF800075C[13:13] = 0x00000000U
2704     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2705     // ..
2706     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2707     // .. TRI_ENABLE = 1
2708     // .. ==> 0XF8000760[0:0] = 0x00000001U
2709     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2710     // .. L0_SEL = 1
2711     // .. ==> 0XF8000760[1:1] = 0x00000001U
2712     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2713     // .. L1_SEL = 0
2714     // .. ==> 0XF8000760[2:2] = 0x00000000U
2715     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2716     // .. L2_SEL = 0
2717     // .. ==> 0XF8000760[4:3] = 0x00000000U
2718     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2719     // .. L3_SEL = 0
2720     // .. ==> 0XF8000760[7:5] = 0x00000000U
2721     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2722     // .. Speed = 0
2723     // .. ==> 0XF8000760[8:8] = 0x00000000U
2724     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2725     // .. IO_Type = 4
2726     // .. ==> 0XF8000760[11:9] = 0x00000004U
2727     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2728     // .. PULLUP = 0
2729     // .. ==> 0XF8000760[12:12] = 0x00000000U
2730     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2731     // .. DisableRcvr = 0
2732     // .. ==> 0XF8000760[13:13] = 0x00000000U
2733     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2734     // ..
2735     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2736     // .. TRI_ENABLE = 1
2737     // .. ==> 0XF8000764[0:0] = 0x00000001U
2738     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2739     // .. L0_SEL = 1
2740     // .. ==> 0XF8000764[1:1] = 0x00000001U
2741     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2742     // .. L1_SEL = 0
2743     // .. ==> 0XF8000764[2:2] = 0x00000000U
2744     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2745     // .. L2_SEL = 0
2746     // .. ==> 0XF8000764[4:3] = 0x00000000U
2747     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2748     // .. L3_SEL = 0
2749     // .. ==> 0XF8000764[7:5] = 0x00000000U
2750     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2751     // .. Speed = 0
2752     // .. ==> 0XF8000764[8:8] = 0x00000000U
2753     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2754     // .. IO_Type = 4
2755     // .. ==> 0XF8000764[11:9] = 0x00000004U
2756     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2757     // .. PULLUP = 0
2758     // .. ==> 0XF8000764[12:12] = 0x00000000U
2759     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2760     // .. DisableRcvr = 0
2761     // .. ==> 0XF8000764[13:13] = 0x00000000U
2762     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2763     // ..
2764     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2765     // .. TRI_ENABLE = 1
2766     // .. ==> 0XF8000768[0:0] = 0x00000001U
2767     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2768     // .. L0_SEL = 1
2769     // .. ==> 0XF8000768[1:1] = 0x00000001U
2770     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2771     // .. L1_SEL = 0
2772     // .. ==> 0XF8000768[2:2] = 0x00000000U
2773     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2774     // .. L2_SEL = 0
2775     // .. ==> 0XF8000768[4:3] = 0x00000000U
2776     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2777     // .. L3_SEL = 0
2778     // .. ==> 0XF8000768[7:5] = 0x00000000U
2779     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2780     // .. Speed = 0
2781     // .. ==> 0XF8000768[8:8] = 0x00000000U
2782     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2783     // .. IO_Type = 4
2784     // .. ==> 0XF8000768[11:9] = 0x00000004U
2785     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2786     // .. PULLUP = 0
2787     // .. ==> 0XF8000768[12:12] = 0x00000000U
2788     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2789     // .. DisableRcvr = 0
2790     // .. ==> 0XF8000768[13:13] = 0x00000000U
2791     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2792     // ..
2793     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2794     // .. TRI_ENABLE = 1
2795     // .. ==> 0XF800076C[0:0] = 0x00000001U
2796     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2797     // .. L0_SEL = 1
2798     // .. ==> 0XF800076C[1:1] = 0x00000001U
2799     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2800     // .. L1_SEL = 0
2801     // .. ==> 0XF800076C[2:2] = 0x00000000U
2802     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2803     // .. L2_SEL = 0
2804     // .. ==> 0XF800076C[4:3] = 0x00000000U
2805     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2806     // .. L3_SEL = 0
2807     // .. ==> 0XF800076C[7:5] = 0x00000000U
2808     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2809     // .. Speed = 0
2810     // .. ==> 0XF800076C[8:8] = 0x00000000U
2811     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2812     // .. IO_Type = 4
2813     // .. ==> 0XF800076C[11:9] = 0x00000004U
2814     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2815     // .. PULLUP = 0
2816     // .. ==> 0XF800076C[12:12] = 0x00000000U
2817     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2818     // .. DisableRcvr = 0
2819     // .. ==> 0XF800076C[13:13] = 0x00000000U
2820     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2821     // ..
2822     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2823     // .. TRI_ENABLE = 0
2824     // .. ==> 0XF8000770[0:0] = 0x00000000U
2825     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2826     // .. L0_SEL = 0
2827     // .. ==> 0XF8000770[1:1] = 0x00000000U
2828     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2829     // .. L1_SEL = 1
2830     // .. ==> 0XF8000770[2:2] = 0x00000001U
2831     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2832     // .. L2_SEL = 0
2833     // .. ==> 0XF8000770[4:3] = 0x00000000U
2834     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2835     // .. L3_SEL = 0
2836     // .. ==> 0XF8000770[7:5] = 0x00000000U
2837     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2838     // .. Speed = 0
2839     // .. ==> 0XF8000770[8:8] = 0x00000000U
2840     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2841     // .. IO_Type = 1
2842     // .. ==> 0XF8000770[11:9] = 0x00000001U
2843     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2844     // .. PULLUP = 0
2845     // .. ==> 0XF8000770[12:12] = 0x00000000U
2846     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2847     // .. DisableRcvr = 0
2848     // .. ==> 0XF8000770[13:13] = 0x00000000U
2849     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2850     // ..
2851     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2852     // .. TRI_ENABLE = 1
2853     // .. ==> 0XF8000774[0:0] = 0x00000001U
2854     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2855     // .. L0_SEL = 0
2856     // .. ==> 0XF8000774[1:1] = 0x00000000U
2857     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2858     // .. L1_SEL = 1
2859     // .. ==> 0XF8000774[2:2] = 0x00000001U
2860     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2861     // .. L2_SEL = 0
2862     // .. ==> 0XF8000774[4:3] = 0x00000000U
2863     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2864     // .. L3_SEL = 0
2865     // .. ==> 0XF8000774[7:5] = 0x00000000U
2866     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2867     // .. Speed = 0
2868     // .. ==> 0XF8000774[8:8] = 0x00000000U
2869     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2870     // .. IO_Type = 1
2871     // .. ==> 0XF8000774[11:9] = 0x00000001U
2872     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2873     // .. PULLUP = 0
2874     // .. ==> 0XF8000774[12:12] = 0x00000000U
2875     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2876     // .. DisableRcvr = 0
2877     // .. ==> 0XF8000774[13:13] = 0x00000000U
2878     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2879     // ..
2880     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2881     // .. TRI_ENABLE = 0
2882     // .. ==> 0XF8000778[0:0] = 0x00000000U
2883     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2884     // .. L0_SEL = 0
2885     // .. ==> 0XF8000778[1:1] = 0x00000000U
2886     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2887     // .. L1_SEL = 1
2888     // .. ==> 0XF8000778[2:2] = 0x00000001U
2889     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2890     // .. L2_SEL = 0
2891     // .. ==> 0XF8000778[4:3] = 0x00000000U
2892     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2893     // .. L3_SEL = 0
2894     // .. ==> 0XF8000778[7:5] = 0x00000000U
2895     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2896     // .. Speed = 0
2897     // .. ==> 0XF8000778[8:8] = 0x00000000U
2898     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2899     // .. IO_Type = 1
2900     // .. ==> 0XF8000778[11:9] = 0x00000001U
2901     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2902     // .. PULLUP = 0
2903     // .. ==> 0XF8000778[12:12] = 0x00000000U
2904     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2905     // .. DisableRcvr = 0
2906     // .. ==> 0XF8000778[13:13] = 0x00000000U
2907     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2908     // ..
2909     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2910     // .. TRI_ENABLE = 1
2911     // .. ==> 0XF800077C[0:0] = 0x00000001U
2912     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2913     // .. L0_SEL = 0
2914     // .. ==> 0XF800077C[1:1] = 0x00000000U
2915     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2916     // .. L1_SEL = 1
2917     // .. ==> 0XF800077C[2:2] = 0x00000001U
2918     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2919     // .. L2_SEL = 0
2920     // .. ==> 0XF800077C[4:3] = 0x00000000U
2921     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2922     // .. L3_SEL = 0
2923     // .. ==> 0XF800077C[7:5] = 0x00000000U
2924     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2925     // .. Speed = 0
2926     // .. ==> 0XF800077C[8:8] = 0x00000000U
2927     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2928     // .. IO_Type = 1
2929     // .. ==> 0XF800077C[11:9] = 0x00000001U
2930     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2931     // .. PULLUP = 0
2932     // .. ==> 0XF800077C[12:12] = 0x00000000U
2933     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2934     // .. DisableRcvr = 0
2935     // .. ==> 0XF800077C[13:13] = 0x00000000U
2936     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2937     // ..
2938     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2939     // .. TRI_ENABLE = 0
2940     // .. ==> 0XF8000780[0:0] = 0x00000000U
2941     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2942     // .. L0_SEL = 0
2943     // .. ==> 0XF8000780[1:1] = 0x00000000U
2944     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2945     // .. L1_SEL = 1
2946     // .. ==> 0XF8000780[2:2] = 0x00000001U
2947     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2948     // .. L2_SEL = 0
2949     // .. ==> 0XF8000780[4:3] = 0x00000000U
2950     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2951     // .. L3_SEL = 0
2952     // .. ==> 0XF8000780[7:5] = 0x00000000U
2953     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2954     // .. Speed = 0
2955     // .. ==> 0XF8000780[8:8] = 0x00000000U
2956     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2957     // .. IO_Type = 1
2958     // .. ==> 0XF8000780[11:9] = 0x00000001U
2959     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2960     // .. PULLUP = 0
2961     // .. ==> 0XF8000780[12:12] = 0x00000000U
2962     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2963     // .. DisableRcvr = 0
2964     // .. ==> 0XF8000780[13:13] = 0x00000000U
2965     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2966     // ..
2967     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2968     // .. TRI_ENABLE = 0
2969     // .. ==> 0XF8000784[0:0] = 0x00000000U
2970     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2971     // .. L0_SEL = 0
2972     // .. ==> 0XF8000784[1:1] = 0x00000000U
2973     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2974     // .. L1_SEL = 1
2975     // .. ==> 0XF8000784[2:2] = 0x00000001U
2976     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2977     // .. L2_SEL = 0
2978     // .. ==> 0XF8000784[4:3] = 0x00000000U
2979     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2980     // .. L3_SEL = 0
2981     // .. ==> 0XF8000784[7:5] = 0x00000000U
2982     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2983     // .. Speed = 0
2984     // .. ==> 0XF8000784[8:8] = 0x00000000U
2985     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2986     // .. IO_Type = 1
2987     // .. ==> 0XF8000784[11:9] = 0x00000001U
2988     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2989     // .. PULLUP = 0
2990     // .. ==> 0XF8000784[12:12] = 0x00000000U
2991     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2992     // .. DisableRcvr = 0
2993     // .. ==> 0XF8000784[13:13] = 0x00000000U
2994     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2995     // ..
2996     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
2997     // .. TRI_ENABLE = 0
2998     // .. ==> 0XF8000788[0:0] = 0x00000000U
2999     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3000     // .. L0_SEL = 0
3001     // .. ==> 0XF8000788[1:1] = 0x00000000U
3002     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3003     // .. L1_SEL = 1
3004     // .. ==> 0XF8000788[2:2] = 0x00000001U
3005     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3006     // .. L2_SEL = 0
3007     // .. ==> 0XF8000788[4:3] = 0x00000000U
3008     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3009     // .. L3_SEL = 0
3010     // .. ==> 0XF8000788[7:5] = 0x00000000U
3011     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3012     // .. Speed = 0
3013     // .. ==> 0XF8000788[8:8] = 0x00000000U
3014     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3015     // .. IO_Type = 1
3016     // .. ==> 0XF8000788[11:9] = 0x00000001U
3017     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3018     // .. PULLUP = 0
3019     // .. ==> 0XF8000788[12:12] = 0x00000000U
3020     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3021     // .. DisableRcvr = 0
3022     // .. ==> 0XF8000788[13:13] = 0x00000000U
3023     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3024     // ..
3025     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3026     // .. TRI_ENABLE = 0
3027     // .. ==> 0XF800078C[0:0] = 0x00000000U
3028     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3029     // .. L0_SEL = 0
3030     // .. ==> 0XF800078C[1:1] = 0x00000000U
3031     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3032     // .. L1_SEL = 1
3033     // .. ==> 0XF800078C[2:2] = 0x00000001U
3034     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3035     // .. L2_SEL = 0
3036     // .. ==> 0XF800078C[4:3] = 0x00000000U
3037     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3038     // .. L3_SEL = 0
3039     // .. ==> 0XF800078C[7:5] = 0x00000000U
3040     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3041     // .. Speed = 0
3042     // .. ==> 0XF800078C[8:8] = 0x00000000U
3043     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3044     // .. IO_Type = 1
3045     // .. ==> 0XF800078C[11:9] = 0x00000001U
3046     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3047     // .. PULLUP = 0
3048     // .. ==> 0XF800078C[12:12] = 0x00000000U
3049     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3050     // .. DisableRcvr = 0
3051     // .. ==> 0XF800078C[13:13] = 0x00000000U
3052     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3053     // ..
3054     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3055     // .. TRI_ENABLE = 1
3056     // .. ==> 0XF8000790[0:0] = 0x00000001U
3057     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3058     // .. L0_SEL = 0
3059     // .. ==> 0XF8000790[1:1] = 0x00000000U
3060     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3061     // .. L1_SEL = 1
3062     // .. ==> 0XF8000790[2:2] = 0x00000001U
3063     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3064     // .. L2_SEL = 0
3065     // .. ==> 0XF8000790[4:3] = 0x00000000U
3066     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3067     // .. L3_SEL = 0
3068     // .. ==> 0XF8000790[7:5] = 0x00000000U
3069     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3070     // .. Speed = 0
3071     // .. ==> 0XF8000790[8:8] = 0x00000000U
3072     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3073     // .. IO_Type = 1
3074     // .. ==> 0XF8000790[11:9] = 0x00000001U
3075     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3076     // .. PULLUP = 0
3077     // .. ==> 0XF8000790[12:12] = 0x00000000U
3078     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3079     // .. DisableRcvr = 0
3080     // .. ==> 0XF8000790[13:13] = 0x00000000U
3081     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3082     // ..
3083     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3084     // .. TRI_ENABLE = 0
3085     // .. ==> 0XF8000794[0:0] = 0x00000000U
3086     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3087     // .. L0_SEL = 0
3088     // .. ==> 0XF8000794[1:1] = 0x00000000U
3089     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3090     // .. L1_SEL = 1
3091     // .. ==> 0XF8000794[2:2] = 0x00000001U
3092     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3093     // .. L2_SEL = 0
3094     // .. ==> 0XF8000794[4:3] = 0x00000000U
3095     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3096     // .. L3_SEL = 0
3097     // .. ==> 0XF8000794[7:5] = 0x00000000U
3098     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3099     // .. Speed = 0
3100     // .. ==> 0XF8000794[8:8] = 0x00000000U
3101     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3102     // .. IO_Type = 1
3103     // .. ==> 0XF8000794[11:9] = 0x00000001U
3104     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3105     // .. PULLUP = 0
3106     // .. ==> 0XF8000794[12:12] = 0x00000000U
3107     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3108     // .. DisableRcvr = 0
3109     // .. ==> 0XF8000794[13:13] = 0x00000000U
3110     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3111     // ..
3112     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3113     // .. TRI_ENABLE = 0
3114     // .. ==> 0XF8000798[0:0] = 0x00000000U
3115     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3116     // .. L0_SEL = 0
3117     // .. ==> 0XF8000798[1:1] = 0x00000000U
3118     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3119     // .. L1_SEL = 1
3120     // .. ==> 0XF8000798[2:2] = 0x00000001U
3121     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3122     // .. L2_SEL = 0
3123     // .. ==> 0XF8000798[4:3] = 0x00000000U
3124     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3125     // .. L3_SEL = 0
3126     // .. ==> 0XF8000798[7:5] = 0x00000000U
3127     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3128     // .. Speed = 0
3129     // .. ==> 0XF8000798[8:8] = 0x00000000U
3130     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3131     // .. IO_Type = 1
3132     // .. ==> 0XF8000798[11:9] = 0x00000001U
3133     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3134     // .. PULLUP = 0
3135     // .. ==> 0XF8000798[12:12] = 0x00000000U
3136     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3137     // .. DisableRcvr = 0
3138     // .. ==> 0XF8000798[13:13] = 0x00000000U
3139     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3140     // ..
3141     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3142     // .. TRI_ENABLE = 0
3143     // .. ==> 0XF800079C[0:0] = 0x00000000U
3144     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3145     // .. L0_SEL = 0
3146     // .. ==> 0XF800079C[1:1] = 0x00000000U
3147     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3148     // .. L1_SEL = 1
3149     // .. ==> 0XF800079C[2:2] = 0x00000001U
3150     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3151     // .. L2_SEL = 0
3152     // .. ==> 0XF800079C[4:3] = 0x00000000U
3153     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3154     // .. L3_SEL = 0
3155     // .. ==> 0XF800079C[7:5] = 0x00000000U
3156     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3157     // .. Speed = 0
3158     // .. ==> 0XF800079C[8:8] = 0x00000000U
3159     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3160     // .. IO_Type = 1
3161     // .. ==> 0XF800079C[11:9] = 0x00000001U
3162     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3163     // .. PULLUP = 0
3164     // .. ==> 0XF800079C[12:12] = 0x00000000U
3165     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3166     // .. DisableRcvr = 0
3167     // .. ==> 0XF800079C[13:13] = 0x00000000U
3168     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3169     // ..
3170     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3171     // .. TRI_ENABLE = 0
3172     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3173     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3174     // .. L0_SEL = 0
3175     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3176     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3177     // .. L1_SEL = 0
3178     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3179     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3180     // .. L2_SEL = 0
3181     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3182     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3183     // .. L3_SEL = 4
3184     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3185     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3186     // .. Speed = 0
3187     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3188     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3189     // .. IO_Type = 1
3190     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3191     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3192     // .. PULLUP = 0
3193     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3194     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3195     // .. DisableRcvr = 0
3196     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3197     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3198     // ..
3199     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3200     // .. TRI_ENABLE = 0
3201     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3202     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3203     // .. L0_SEL = 0
3204     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3205     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3206     // .. L1_SEL = 0
3207     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3208     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3209     // .. L2_SEL = 0
3210     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3211     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3212     // .. L3_SEL = 4
3213     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3214     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3215     // .. Speed = 0
3216     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3217     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3218     // .. IO_Type = 1
3219     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3220     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3221     // .. PULLUP = 0
3222     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3223     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3224     // .. DisableRcvr = 0
3225     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3226     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3227     // ..
3228     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3229     // .. TRI_ENABLE = 0
3230     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3231     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3232     // .. L0_SEL = 0
3233     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3234     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3235     // .. L1_SEL = 0
3236     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3237     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3238     // .. L2_SEL = 0
3239     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3240     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3241     // .. L3_SEL = 4
3242     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3243     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3244     // .. Speed = 0
3245     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3246     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3247     // .. IO_Type = 1
3248     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3249     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3250     // .. PULLUP = 0
3251     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3252     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3253     // .. DisableRcvr = 0
3254     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3255     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3256     // ..
3257     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3258     // .. TRI_ENABLE = 0
3259     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3260     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3261     // .. L0_SEL = 0
3262     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3263     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3264     // .. L1_SEL = 0
3265     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3266     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3267     // .. L2_SEL = 0
3268     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3269     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3270     // .. L3_SEL = 4
3271     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3272     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3273     // .. Speed = 0
3274     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3275     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3276     // .. IO_Type = 1
3277     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3278     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3279     // .. PULLUP = 0
3280     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3281     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3282     // .. DisableRcvr = 0
3283     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3284     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3285     // ..
3286     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3287     // .. TRI_ENABLE = 0
3288     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3289     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3290     // .. L0_SEL = 0
3291     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3292     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3293     // .. L1_SEL = 0
3294     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3295     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3296     // .. L2_SEL = 0
3297     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3298     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3299     // .. L3_SEL = 4
3300     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3301     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3302     // .. Speed = 0
3303     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3304     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3305     // .. IO_Type = 1
3306     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3307     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3308     // .. PULLUP = 0
3309     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3310     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3311     // .. DisableRcvr = 0
3312     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3313     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3314     // ..
3315     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3316     // .. TRI_ENABLE = 0
3317     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3318     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3319     // .. L0_SEL = 0
3320     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3321     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3322     // .. L1_SEL = 0
3323     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3324     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3325     // .. L2_SEL = 0
3326     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3327     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3328     // .. L3_SEL = 4
3329     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3330     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3331     // .. Speed = 0
3332     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3333     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3334     // .. IO_Type = 1
3335     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3336     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3337     // .. PULLUP = 0
3338     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3339     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3340     // .. DisableRcvr = 0
3341     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3342     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3343     // ..
3344     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3345     // .. TRI_ENABLE = 0
3346     // .. ==> 0XF80007B8[0:0] = 0x00000000U
3347     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3348     // .. L0_SEL = 0
3349     // .. ==> 0XF80007B8[1:1] = 0x00000000U
3350     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3351     // .. L1_SEL = 0
3352     // .. ==> 0XF80007B8[2:2] = 0x00000000U
3353     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3354     // .. L2_SEL = 0
3355     // .. ==> 0XF80007B8[4:3] = 0x00000000U
3356     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3357     // .. L3_SEL = 0
3358     // .. ==> 0XF80007B8[7:5] = 0x00000000U
3359     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3360     // .. Speed = 0
3361     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3362     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3363     // .. IO_Type = 1
3364     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3365     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3366     // .. PULLUP = 1
3367     // .. ==> 0XF80007B8[12:12] = 0x00000001U
3368     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3369     // .. DisableRcvr = 0
3370     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3371     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3372     // ..
3373     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
3374     // .. TRI_ENABLE = 0
3375     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3376     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3377     // .. L0_SEL = 0
3378     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3379     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3380     // .. L1_SEL = 0
3381     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3382     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3383     // .. L2_SEL = 0
3384     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3385     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3386     // .. L3_SEL = 0
3387     // .. ==> 0XF80007BC[7:5] = 0x00000000U
3388     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3389     // .. Speed = 0
3390     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3391     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3392     // .. IO_Type = 1
3393     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3394     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3395     // .. PULLUP = 1
3396     // .. ==> 0XF80007BC[12:12] = 0x00000001U
3397     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3398     // .. DisableRcvr = 0
3399     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3400     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3401     // ..
3402     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
3403     // .. TRI_ENABLE = 0
3404     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3405     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3406     // .. L0_SEL = 0
3407     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3408     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3409     // .. L1_SEL = 0
3410     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3411     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3412     // .. L2_SEL = 0
3413     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3414     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3415     // .. L3_SEL = 7
3416     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3417     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3418     // .. Speed = 0
3419     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3420     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3421     // .. IO_Type = 1
3422     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3423     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3424     // .. PULLUP = 0
3425     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3426     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3427     // .. DisableRcvr = 0
3428     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3429     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3430     // ..
3431     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3432     // .. TRI_ENABLE = 1
3433     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3434     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3435     // .. L0_SEL = 0
3436     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3437     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3438     // .. L1_SEL = 0
3439     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3440     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3441     // .. L2_SEL = 0
3442     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3443     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3444     // .. L3_SEL = 7
3445     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3446     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3447     // .. Speed = 0
3448     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3449     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3450     // .. IO_Type = 1
3451     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3452     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3453     // .. PULLUP = 0
3454     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3455     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3456     // .. DisableRcvr = 0
3457     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3458     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3459     // ..
3460     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3461     // .. TRI_ENABLE = 0
3462     // .. ==> 0XF80007C8[0:0] = 0x00000000U
3463     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3464     // .. L0_SEL = 0
3465     // .. ==> 0XF80007C8[1:1] = 0x00000000U
3466     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3467     // .. L1_SEL = 0
3468     // .. ==> 0XF80007C8[2:2] = 0x00000000U
3469     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3470     // .. L2_SEL = 0
3471     // .. ==> 0XF80007C8[4:3] = 0x00000000U
3472     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3473     // .. L3_SEL = 2
3474     // .. ==> 0XF80007C8[7:5] = 0x00000002U
3475     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3476     // .. Speed = 0
3477     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3478     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3479     // .. IO_Type = 1
3480     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3481     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3482     // .. PULLUP = 1
3483     // .. ==> 0XF80007C8[12:12] = 0x00000001U
3484     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3485     // .. DisableRcvr = 0
3486     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3487     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3488     // ..
3489     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3490     // .. TRI_ENABLE = 0
3491     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3492     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3493     // .. L0_SEL = 0
3494     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3495     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3496     // .. L1_SEL = 0
3497     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3498     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3499     // .. L2_SEL = 0
3500     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3501     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3502     // .. L3_SEL = 2
3503     // .. ==> 0XF80007CC[7:5] = 0x00000002U
3504     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3505     // .. Speed = 0
3506     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3507     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3508     // .. IO_Type = 1
3509     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3510     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3511     // .. PULLUP = 1
3512     // .. ==> 0XF80007CC[12:12] = 0x00000001U
3513     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3514     // .. DisableRcvr = 0
3515     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3516     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3517     // ..
3518     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3519     // .. TRI_ENABLE = 0
3520     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3521     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3522     // .. L0_SEL = 0
3523     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3524     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3525     // .. L1_SEL = 0
3526     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3527     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3528     // .. L2_SEL = 0
3529     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3530     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3531     // .. L3_SEL = 4
3532     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3533     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3534     // .. Speed = 0
3535     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3536     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3537     // .. IO_Type = 1
3538     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3539     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3540     // .. PULLUP = 0
3541     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3542     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3543     // .. DisableRcvr = 0
3544     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3545     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3546     // ..
3547     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3548     // .. TRI_ENABLE = 0
3549     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3550     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3551     // .. L0_SEL = 0
3552     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3553     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3554     // .. L1_SEL = 0
3555     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3556     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3557     // .. L2_SEL = 0
3558     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3559     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3560     // .. L3_SEL = 4
3561     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3562     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3563     // .. Speed = 0
3564     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3565     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3566     // .. IO_Type = 1
3567     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3568     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3569     // .. PULLUP = 0
3570     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3571     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3572     // .. DisableRcvr = 0
3573     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3574     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3575     // ..
3576     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3577     // .. SDIO0_WP_SEL = 15
3578     // .. ==> 0XF8000830[5:0] = 0x0000000FU
3579     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
3580     // .. SDIO0_CD_SEL = 14
3581     // .. ==> 0XF8000830[21:16] = 0x0000000EU
3582     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
3583     // ..
3584     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
3585     // .. FINISH: MIO PROGRAMMING
3586     // .. START: LOCK IT BACK
3587     // .. LOCK_KEY = 0X767B
3588     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3589     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3590     // ..
3591     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3592     // .. FINISH: LOCK IT BACK
3593     // FINISH: top
3594     //
3595     EMIT_EXIT(),
3596
3597     //
3598 };
3599
3600 unsigned long ps7_peripherals_init_data_3_0[] = {
3601     // START: top
3602     // .. START: SLCR SETTINGS
3603     // .. UNLOCK_KEY = 0XDF0D
3604     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3605     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3606     // ..
3607     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3608     // .. FINISH: SLCR SETTINGS
3609     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3610     // .. IBUF_DISABLE_MODE = 0x1
3611     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3612     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3613     // .. TERM_DISABLE_MODE = 0x1
3614     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3615     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3616     // ..
3617     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3618     // .. IBUF_DISABLE_MODE = 0x1
3619     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3620     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3621     // .. TERM_DISABLE_MODE = 0x1
3622     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3623     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3624     // ..
3625     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3626     // .. IBUF_DISABLE_MODE = 0x1
3627     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3628     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3629     // .. TERM_DISABLE_MODE = 0x1
3630     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3631     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3632     // ..
3633     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3634     // .. IBUF_DISABLE_MODE = 0x1
3635     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3636     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3637     // .. TERM_DISABLE_MODE = 0x1
3638     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3639     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3640     // ..
3641     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3642     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3643     // .. START: LOCK IT BACK
3644     // .. LOCK_KEY = 0X767B
3645     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3646     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3647     // ..
3648     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3649     // .. FINISH: LOCK IT BACK
3650     // .. START: SRAM/NOR SET OPMODE
3651     // .. FINISH: SRAM/NOR SET OPMODE
3652     // .. START: UART REGISTERS
3653     // .. BDIV = 0x6
3654     // .. ==> 0XE0001034[7:0] = 0x00000006U
3655     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
3656     // ..
3657     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3658     // .. CD = 0x3e
3659     // .. ==> 0XE0001018[15:0] = 0x0000003EU
3660     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
3661     // ..
3662     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3663     // .. STPBRK = 0x0
3664     // .. ==> 0XE0001000[8:8] = 0x00000000U
3665     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3666     // .. STTBRK = 0x0
3667     // .. ==> 0XE0001000[7:7] = 0x00000000U
3668     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
3669     // .. RSTTO = 0x0
3670     // .. ==> 0XE0001000[6:6] = 0x00000000U
3671     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
3672     // .. TXDIS = 0x0
3673     // .. ==> 0XE0001000[5:5] = 0x00000000U
3674     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
3675     // .. TXEN = 0x1
3676     // .. ==> 0XE0001000[4:4] = 0x00000001U
3677     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
3678     // .. RXDIS = 0x0
3679     // .. ==> 0XE0001000[3:3] = 0x00000000U
3680     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
3681     // .. RXEN = 0x1
3682     // .. ==> 0XE0001000[2:2] = 0x00000001U
3683     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3684     // .. TXRES = 0x1
3685     // .. ==> 0XE0001000[1:1] = 0x00000001U
3686     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
3687     // .. RXRES = 0x1
3688     // .. ==> 0XE0001000[0:0] = 0x00000001U
3689     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3690     // ..
3691     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3692     // .. CHMODE = 0x0
3693     // .. ==> 0XE0001004[9:8] = 0x00000000U
3694     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
3695     // .. NBSTOP = 0x0
3696     // .. ==> 0XE0001004[7:6] = 0x00000000U
3697     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
3698     // .. PAR = 0x4
3699     // .. ==> 0XE0001004[5:3] = 0x00000004U
3700     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
3701     // .. CHRL = 0x0
3702     // .. ==> 0XE0001004[2:1] = 0x00000000U
3703     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
3704     // .. CLKS = 0x0
3705     // .. ==> 0XE0001004[0:0] = 0x00000000U
3706     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3707     // ..
3708     EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3709     // .. FINISH: UART REGISTERS
3710     // .. START: QSPI REGISTERS
3711     // .. Holdb_dr = 1
3712     // .. ==> 0XE000D000[19:19] = 0x00000001U
3713     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3714     // ..
3715     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3716     // .. FINISH: QSPI REGISTERS
3717     // .. START: PL POWER ON RESET REGISTERS
3718     // .. PCFG_POR_CNT_4K = 0
3719     // .. ==> 0XF8007000[29:29] = 0x00000000U
3720     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3721     // ..
3722     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3723     // .. FINISH: PL POWER ON RESET REGISTERS
3724     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3725     // .. .. START: NAND SET CYCLE
3726     // .. .. FINISH: NAND SET CYCLE
3727     // .. .. START: OPMODE
3728     // .. .. FINISH: OPMODE
3729     // .. .. START: DIRECT COMMAND
3730     // .. .. FINISH: DIRECT COMMAND
3731     // .. .. START: SRAM/NOR CS0 SET CYCLE
3732     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3733     // .. .. START: DIRECT COMMAND
3734     // .. .. FINISH: DIRECT COMMAND
3735     // .. .. START: NOR CS0 BASE ADDRESS
3736     // .. .. FINISH: NOR CS0 BASE ADDRESS
3737     // .. .. START: SRAM/NOR CS1 SET CYCLE
3738     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3739     // .. .. START: DIRECT COMMAND
3740     // .. .. FINISH: DIRECT COMMAND
3741     // .. .. START: NOR CS1 BASE ADDRESS
3742     // .. .. FINISH: NOR CS1 BASE ADDRESS
3743     // .. .. START: USB RESET
3744     // .. .. .. START: USB0 RESET
3745     // .. .. .. .. START: DIR MODE BANK 0
3746     // .. .. .. .. DIRECTION_0 = 0x80
3747     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3748     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3749     // .. .. .. ..
3750     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3751     // .. .. .. .. FINISH: DIR MODE BANK 0
3752     // .. .. .. .. START: DIR MODE BANK 1
3753     // .. .. .. .. FINISH: DIR MODE BANK 1
3754     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3755     // .. .. .. .. MASK_0_LSW = 0xff7f
3756     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3757     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3758     // .. .. .. .. DATA_0_LSW = 0x80
3759     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3760     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3761     // .. .. .. ..
3762     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3763     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3764     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3765     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3766     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3767     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3768     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3769     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3770     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3771     // .. .. .. .. OP_ENABLE_0 = 0x80
3772     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3773     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3774     // .. .. .. ..
3775     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3776     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3777     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3778     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3779     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3780     // .. .. .. .. MASK_0_LSW = 0xff7f
3781     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3782     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3783     // .. .. .. .. DATA_0_LSW = 0x0
3784     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3785     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3786     // .. .. .. ..
3787     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3788     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3789     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3790     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3791     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3792     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3793     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3794     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3795     // .. .. .. .. START: ADD 1 MS DELAY
3796     // .. .. .. ..
3797     EMIT_MASKDELAY(0XF8F00200, 1),
3798     // .. .. .. .. FINISH: ADD 1 MS DELAY
3799     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3800     // .. .. .. .. MASK_0_LSW = 0xff7f
3801     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3802     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3803     // .. .. .. .. DATA_0_LSW = 0x80
3804     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3805     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3806     // .. .. .. ..
3807     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3808     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3809     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3810     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3811     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3812     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3813     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3814     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3815     // .. .. .. FINISH: USB0 RESET
3816     // .. .. .. START: USB1 RESET
3817     // .. .. .. .. START: DIR MODE BANK 0
3818     // .. .. .. .. FINISH: DIR MODE BANK 0
3819     // .. .. .. .. START: DIR MODE BANK 1
3820     // .. .. .. .. FINISH: DIR MODE BANK 1
3821     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3822     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3823     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3824     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3825     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3826     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3827     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3828     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3829     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3830     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3831     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3832     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3833     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3834     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3835     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3836     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3837     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3838     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3839     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3840     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3841     // .. .. .. .. START: ADD 1 MS DELAY
3842     // .. .. .. ..
3843     EMIT_MASKDELAY(0XF8F00200, 1),
3844     // .. .. .. .. FINISH: ADD 1 MS DELAY
3845     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3846     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3847     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3848     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3849     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3850     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3851     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3852     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3853     // .. .. .. FINISH: USB1 RESET
3854     // .. .. FINISH: USB RESET
3855     // .. .. START: ENET RESET
3856     // .. .. .. START: ENET0 RESET
3857     // .. .. .. .. START: DIR MODE BANK 0
3858     // .. .. .. .. FINISH: DIR MODE BANK 0
3859     // .. .. .. .. START: DIR MODE BANK 1
3860     // .. .. .. .. DIRECTION_1 = 0x8000
3861     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
3862     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
3863     // .. .. .. ..
3864     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
3865     // .. .. .. .. FINISH: DIR MODE BANK 1
3866     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3867     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3868     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3869     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3870     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3871     // .. .. .. .. MASK_1_LSW = 0x7fff
3872     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3873     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3874     // .. .. .. .. DATA_1_LSW = 0x8000
3875     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3876     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
3877     // .. .. .. ..
3878     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
3879     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3880     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3881     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3882     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3883     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3884     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3885     // .. .. .. .. OP_ENABLE_1 = 0x8000
3886     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
3887     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
3888     // .. .. .. ..
3889     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
3890     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3891     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3892     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3893     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3894     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3895     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3896     // .. .. .. .. MASK_1_LSW = 0x7fff
3897     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3898     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3899     // .. .. .. .. DATA_1_LSW = 0x0
3900     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
3901     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3902     // .. .. .. ..
3903     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
3904     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3905     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3906     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3907     // .. .. .. .. START: ADD 1 MS DELAY
3908     // .. .. .. ..
3909     EMIT_MASKDELAY(0XF8F00200, 1),
3910     // .. .. .. .. FINISH: ADD 1 MS DELAY
3911     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3912     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3913     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3914     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3915     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3916     // .. .. .. .. MASK_1_LSW = 0x7fff
3917     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3918     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3919     // .. .. .. .. DATA_1_LSW = 0x8000
3920     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3921     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
3922     // .. .. .. ..
3923     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
3924     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3925     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3926     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3927     // .. .. .. FINISH: ENET0 RESET
3928     // .. .. .. START: ENET1 RESET
3929     // .. .. .. .. START: DIR MODE BANK 0
3930     // .. .. .. .. FINISH: DIR MODE BANK 0
3931     // .. .. .. .. START: DIR MODE BANK 1
3932     // .. .. .. .. FINISH: DIR MODE BANK 1
3933     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3934     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3935     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3936     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3937     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3938     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3939     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3940     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3941     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3942     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3943     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3944     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3945     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3946     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3947     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3948     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3949     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3950     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3951     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3952     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3953     // .. .. .. .. START: ADD 1 MS DELAY
3954     // .. .. .. ..
3955     EMIT_MASKDELAY(0XF8F00200, 1),
3956     // .. .. .. .. FINISH: ADD 1 MS DELAY
3957     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3958     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3959     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3960     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3961     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3962     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3963     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3964     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3965     // .. .. .. FINISH: ENET1 RESET
3966     // .. .. FINISH: ENET RESET
3967     // .. .. START: I2C RESET
3968     // .. .. .. START: I2C0 RESET
3969     // .. .. .. .. START: DIR MODE GPIO BANK0
3970     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3971     // .. .. .. .. START: DIR MODE GPIO BANK1
3972     // .. .. .. .. DIRECTION_1 = 0x4000
3973     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
3974     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
3975     // .. .. .. ..
3976     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
3977     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3978     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3979     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3980     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3981     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3982     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3983     // .. .. .. .. MASK_1_LSW = 0xbfff
3984     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
3985     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
3986     // .. .. .. .. DATA_1_LSW = 0x4000
3987     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
3988     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
3989     // .. .. .. ..
3990     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
3991     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3992     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3993     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3994     // .. .. .. .. START: OUTPUT ENABLE
3995     // .. .. .. .. FINISH: OUTPUT ENABLE
3996     // .. .. .. .. START: OUTPUT ENABLE
3997     // .. .. .. .. OP_ENABLE_1 = 0x4000
3998     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
3999     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
4000     // .. .. .. ..
4001     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
4002     // .. .. .. .. FINISH: OUTPUT ENABLE
4003     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4004     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4005     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4006     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4007     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4008     // .. .. .. .. MASK_1_LSW = 0xbfff
4009     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
4010     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
4011     // .. .. .. .. DATA_1_LSW = 0x0
4012     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
4013     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
4014     // .. .. .. ..
4015     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
4016     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4017     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4018     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4019     // .. .. .. .. START: ADD 1 MS DELAY
4020     // .. .. .. ..
4021     EMIT_MASKDELAY(0XF8F00200, 1),
4022     // .. .. .. .. FINISH: ADD 1 MS DELAY
4023     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4024     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4025     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4026     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4027     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4028     // .. .. .. .. MASK_1_LSW = 0xbfff
4029     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
4030     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
4031     // .. .. .. .. DATA_1_LSW = 0x4000
4032     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
4033     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
4034     // .. .. .. ..
4035     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
4036     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4037     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4038     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4039     // .. .. .. FINISH: I2C0 RESET
4040     // .. .. .. START: I2C1 RESET
4041     // .. .. .. .. START: DIR MODE GPIO BANK0
4042     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4043     // .. .. .. .. START: DIR MODE GPIO BANK1
4044     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4045     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4046     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4047     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4048     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4049     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4050     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4051     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4052     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4053     // .. .. .. .. START: OUTPUT ENABLE
4054     // .. .. .. .. FINISH: OUTPUT ENABLE
4055     // .. .. .. .. START: OUTPUT ENABLE
4056     // .. .. .. .. FINISH: OUTPUT ENABLE
4057     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4058     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4059     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4060     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4061     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4062     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4063     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4064     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4065     // .. .. .. .. START: ADD 1 MS DELAY
4066     // .. .. .. ..
4067     EMIT_MASKDELAY(0XF8F00200, 1),
4068     // .. .. .. .. FINISH: ADD 1 MS DELAY
4069     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4070     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4071     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4072     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4073     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4074     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4075     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4076     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4077     // .. .. .. FINISH: I2C1 RESET
4078     // .. .. FINISH: I2C RESET
4079     // .. .. START: NOR CHIP SELECT
4080     // .. .. .. START: DIR MODE BANK 0
4081     // .. .. .. FINISH: DIR MODE BANK 0
4082     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4083     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4084     // .. .. .. START: OUTPUT ENABLE BANK 0
4085     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4086     // .. .. FINISH: NOR CHIP SELECT
4087     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4088     // FINISH: top
4089     //
4090     EMIT_EXIT(),
4091
4092     //
4093 };
4094
4095 unsigned long ps7_post_config_3_0[] = {
4096     // START: top
4097     // .. START: SLCR SETTINGS
4098     // .. UNLOCK_KEY = 0XDF0D
4099     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4100     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4101     // ..
4102     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4103     // .. FINISH: SLCR SETTINGS
4104     // .. START: ENABLING LEVEL SHIFTER
4105     // .. USER_LVL_INP_EN_0 = 1
4106     // .. ==> 0XF8000900[3:3] = 0x00000001U
4107     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4108     // .. USER_LVL_OUT_EN_0 = 1
4109     // .. ==> 0XF8000900[2:2] = 0x00000001U
4110     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4111     // .. USER_LVL_INP_EN_1 = 1
4112     // .. ==> 0XF8000900[1:1] = 0x00000001U
4113     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4114     // .. USER_LVL_OUT_EN_1 = 1
4115     // .. ==> 0XF8000900[0:0] = 0x00000001U
4116     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4117     // ..
4118     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4119     // .. FINISH: ENABLING LEVEL SHIFTER
4120     // .. START: FPGA RESETS TO 0
4121     // .. reserved_3 = 0
4122     // .. ==> 0XF8000240[31:25] = 0x00000000U
4123     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4124     // .. reserved_FPGA_ACP_RST = 0
4125     // .. ==> 0XF8000240[24:24] = 0x00000000U
4126     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4127     // .. reserved_FPGA_AXDS3_RST = 0
4128     // .. ==> 0XF8000240[23:23] = 0x00000000U
4129     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4130     // .. reserved_FPGA_AXDS2_RST = 0
4131     // .. ==> 0XF8000240[22:22] = 0x00000000U
4132     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4133     // .. reserved_FPGA_AXDS1_RST = 0
4134     // .. ==> 0XF8000240[21:21] = 0x00000000U
4135     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4136     // .. reserved_FPGA_AXDS0_RST = 0
4137     // .. ==> 0XF8000240[20:20] = 0x00000000U
4138     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4139     // .. reserved_2 = 0
4140     // .. ==> 0XF8000240[19:18] = 0x00000000U
4141     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4142     // .. reserved_FSSW1_FPGA_RST = 0
4143     // .. ==> 0XF8000240[17:17] = 0x00000000U
4144     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4145     // .. reserved_FSSW0_FPGA_RST = 0
4146     // .. ==> 0XF8000240[16:16] = 0x00000000U
4147     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4148     // .. reserved_1 = 0
4149     // .. ==> 0XF8000240[15:14] = 0x00000000U
4150     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4151     // .. reserved_FPGA_FMSW1_RST = 0
4152     // .. ==> 0XF8000240[13:13] = 0x00000000U
4153     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4154     // .. reserved_FPGA_FMSW0_RST = 0
4155     // .. ==> 0XF8000240[12:12] = 0x00000000U
4156     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4157     // .. reserved_FPGA_DMA3_RST = 0
4158     // .. ==> 0XF8000240[11:11] = 0x00000000U
4159     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4160     // .. reserved_FPGA_DMA2_RST = 0
4161     // .. ==> 0XF8000240[10:10] = 0x00000000U
4162     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4163     // .. reserved_FPGA_DMA1_RST = 0
4164     // .. ==> 0XF8000240[9:9] = 0x00000000U
4165     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4166     // .. reserved_FPGA_DMA0_RST = 0
4167     // .. ==> 0XF8000240[8:8] = 0x00000000U
4168     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4169     // .. reserved = 0
4170     // .. ==> 0XF8000240[7:4] = 0x00000000U
4171     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4172     // .. FPGA3_OUT_RST = 0
4173     // .. ==> 0XF8000240[3:3] = 0x00000000U
4174     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4175     // .. FPGA2_OUT_RST = 0
4176     // .. ==> 0XF8000240[2:2] = 0x00000000U
4177     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4178     // .. FPGA1_OUT_RST = 0
4179     // .. ==> 0XF8000240[1:1] = 0x00000000U
4180     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4181     // .. FPGA0_OUT_RST = 0
4182     // .. ==> 0XF8000240[0:0] = 0x00000000U
4183     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4184     // ..
4185     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4186     // .. FINISH: FPGA RESETS TO 0
4187     // .. START: AFI REGISTERS
4188     // .. .. START: AFI0 REGISTERS
4189     // .. .. FINISH: AFI0 REGISTERS
4190     // .. .. START: AFI1 REGISTERS
4191     // .. .. FINISH: AFI1 REGISTERS
4192     // .. .. START: AFI2 REGISTERS
4193     // .. .. FINISH: AFI2 REGISTERS
4194     // .. .. START: AFI3 REGISTERS
4195     // .. .. FINISH: AFI3 REGISTERS
4196     // .. FINISH: AFI REGISTERS
4197     // .. START: LOCK IT BACK
4198     // .. LOCK_KEY = 0X767B
4199     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4200     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4201     // ..
4202     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4203     // .. FINISH: LOCK IT BACK
4204     // FINISH: top
4205     //
4206     EMIT_EXIT(),
4207
4208     //
4209 };
4210
4211 unsigned long ps7_debug_3_0[] = {
4212     // START: top
4213     // .. START: CROSS TRIGGER CONFIGURATIONS
4214     // .. .. START: UNLOCKING CTI REGISTERS
4215     // .. .. KEY = 0XC5ACCE55
4216     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4217     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4218     // .. ..
4219     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4220     // .. .. KEY = 0XC5ACCE55
4221     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4222     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4223     // .. ..
4224     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4225     // .. .. KEY = 0XC5ACCE55
4226     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4227     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4228     // .. ..
4229     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4230     // .. .. FINISH: UNLOCKING CTI REGISTERS
4231     // .. .. START: ENABLING CTI MODULES AND CHANNELS
4232     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4233     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4234     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4235     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4236     // FINISH: top
4237     //
4238     EMIT_EXIT(),
4239
4240     //
4241 };
4242
4243 unsigned long ps7_pll_init_data_2_0[] = {
4244     // START: top
4245     // .. START: SLCR SETTINGS
4246     // .. UNLOCK_KEY = 0XDF0D
4247     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4248     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4249     // ..
4250     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4251     // .. FINISH: SLCR SETTINGS
4252     // .. START: PLL SLCR REGISTERS
4253     // .. .. START: ARM PLL INIT
4254     // .. .. PLL_RES = 0x2
4255     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4256     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4257     // .. .. PLL_CP = 0x2
4258     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4259     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4260     // .. .. LOCK_CNT = 0xfa
4261     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4262     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4263     // .. ..
4264     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4265     // .. .. .. START: UPDATE FB_DIV
4266     // .. .. .. PLL_FDIV = 0x28
4267     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4268     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4269     // .. .. ..
4270     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4271     // .. .. .. FINISH: UPDATE FB_DIV
4272     // .. .. .. START: BY PASS PLL
4273     // .. .. .. PLL_BYPASS_FORCE = 1
4274     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4275     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4276     // .. .. ..
4277     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4278     // .. .. .. FINISH: BY PASS PLL
4279     // .. .. .. START: ASSERT RESET
4280     // .. .. .. PLL_RESET = 1
4281     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4282     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4283     // .. .. ..
4284     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4285     // .. .. .. FINISH: ASSERT RESET
4286     // .. .. .. START: DEASSERT RESET
4287     // .. .. .. PLL_RESET = 0
4288     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4289     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4290     // .. .. ..
4291     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4292     // .. .. .. FINISH: DEASSERT RESET
4293     // .. .. .. START: CHECK PLL STATUS
4294     // .. .. .. ARM_PLL_LOCK = 1
4295     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4296     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4297     // .. .. ..
4298     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4299     // .. .. .. FINISH: CHECK PLL STATUS
4300     // .. .. .. START: REMOVE PLL BY PASS
4301     // .. .. .. PLL_BYPASS_FORCE = 0
4302     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4303     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4304     // .. .. ..
4305     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4306     // .. .. .. FINISH: REMOVE PLL BY PASS
4307     // .. .. .. SRCSEL = 0x0
4308     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4309     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4310     // .. .. .. DIVISOR = 0x2
4311     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4312     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4313     // .. .. .. CPU_6OR4XCLKACT = 0x1
4314     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4315     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4316     // .. .. .. CPU_3OR2XCLKACT = 0x1
4317     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4318     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4319     // .. .. .. CPU_2XCLKACT = 0x1
4320     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4321     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4322     // .. .. .. CPU_1XCLKACT = 0x1
4323     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4324     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4325     // .. .. .. CPU_PERI_CLKACT = 0x1
4326     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4327     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4328     // .. .. ..
4329     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4330     // .. .. FINISH: ARM PLL INIT
4331     // .. .. START: DDR PLL INIT
4332     // .. .. PLL_RES = 0x2
4333     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4334     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4335     // .. .. PLL_CP = 0x2
4336     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4337     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4338     // .. .. LOCK_CNT = 0x12c
4339     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4340     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4341     // .. ..
4342     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4343     // .. .. .. START: UPDATE FB_DIV
4344     // .. .. .. PLL_FDIV = 0x20
4345     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4346     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4347     // .. .. ..
4348     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4349     // .. .. .. FINISH: UPDATE FB_DIV
4350     // .. .. .. START: BY PASS PLL
4351     // .. .. .. PLL_BYPASS_FORCE = 1
4352     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4353     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4354     // .. .. ..
4355     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4356     // .. .. .. FINISH: BY PASS PLL
4357     // .. .. .. START: ASSERT RESET
4358     // .. .. .. PLL_RESET = 1
4359     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4360     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4361     // .. .. ..
4362     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4363     // .. .. .. FINISH: ASSERT RESET
4364     // .. .. .. START: DEASSERT RESET
4365     // .. .. .. PLL_RESET = 0
4366     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4367     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4368     // .. .. ..
4369     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4370     // .. .. .. FINISH: DEASSERT RESET
4371     // .. .. .. START: CHECK PLL STATUS
4372     // .. .. .. DDR_PLL_LOCK = 1
4373     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4374     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4375     // .. .. ..
4376     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4377     // .. .. .. FINISH: CHECK PLL STATUS
4378     // .. .. .. START: REMOVE PLL BY PASS
4379     // .. .. .. PLL_BYPASS_FORCE = 0
4380     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4381     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4382     // .. .. ..
4383     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4384     // .. .. .. FINISH: REMOVE PLL BY PASS
4385     // .. .. .. DDR_3XCLKACT = 0x1
4386     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4387     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4388     // .. .. .. DDR_2XCLKACT = 0x1
4389     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4390     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4391     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4392     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4393     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4394     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4395     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4396     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4397     // .. .. ..
4398     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4399     // .. .. FINISH: DDR PLL INIT
4400     // .. .. START: IO PLL INIT
4401     // .. .. PLL_RES = 0xc
4402     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4403     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4404     // .. .. PLL_CP = 0x2
4405     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4406     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4407     // .. .. LOCK_CNT = 0x145
4408     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4409     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4410     // .. ..
4411     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4412     // .. .. .. START: UPDATE FB_DIV
4413     // .. .. .. PLL_FDIV = 0x1e
4414     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4415     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4416     // .. .. ..
4417     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4418     // .. .. .. FINISH: UPDATE FB_DIV
4419     // .. .. .. START: BY PASS PLL
4420     // .. .. .. PLL_BYPASS_FORCE = 1
4421     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4422     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4423     // .. .. ..
4424     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4425     // .. .. .. FINISH: BY PASS PLL
4426     // .. .. .. START: ASSERT RESET
4427     // .. .. .. PLL_RESET = 1
4428     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4429     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4430     // .. .. ..
4431     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4432     // .. .. .. FINISH: ASSERT RESET
4433     // .. .. .. START: DEASSERT RESET
4434     // .. .. .. PLL_RESET = 0
4435     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4436     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4437     // .. .. ..
4438     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4439     // .. .. .. FINISH: DEASSERT RESET
4440     // .. .. .. START: CHECK PLL STATUS
4441     // .. .. .. IO_PLL_LOCK = 1
4442     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4443     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4444     // .. .. ..
4445     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4446     // .. .. .. FINISH: CHECK PLL STATUS
4447     // .. .. .. START: REMOVE PLL BY PASS
4448     // .. .. .. PLL_BYPASS_FORCE = 0
4449     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4450     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4451     // .. .. ..
4452     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4453     // .. .. .. FINISH: REMOVE PLL BY PASS
4454     // .. .. FINISH: IO PLL INIT
4455     // .. FINISH: PLL SLCR REGISTERS
4456     // .. START: LOCK IT BACK
4457     // .. LOCK_KEY = 0X767B
4458     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4459     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4460     // ..
4461     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4462     // .. FINISH: LOCK IT BACK
4463     // FINISH: top
4464     //
4465     EMIT_EXIT(),
4466
4467     //
4468 };
4469
4470 unsigned long ps7_clock_init_data_2_0[] = {
4471     // START: top
4472     // .. START: SLCR SETTINGS
4473     // .. UNLOCK_KEY = 0XDF0D
4474     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4475     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4476     // ..
4477     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4478     // .. FINISH: SLCR SETTINGS
4479     // .. START: CLOCK CONTROL SLCR REGISTERS
4480     // .. CLKACT = 0x1
4481     // .. ==> 0XF8000128[0:0] = 0x00000001U
4482     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4483     // .. DIVISOR0 = 0x23
4484     // .. ==> 0XF8000128[13:8] = 0x00000023U
4485     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4486     // .. DIVISOR1 = 0x3
4487     // .. ==> 0XF8000128[25:20] = 0x00000003U
4488     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4489     // ..
4490     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4491     // .. CLKACT = 0x1
4492     // .. ==> 0XF8000138[0:0] = 0x00000001U
4493     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4494     // .. SRCSEL = 0x0
4495     // .. ==> 0XF8000138[4:4] = 0x00000000U
4496     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4497     // ..
4498     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4499     // .. CLKACT = 0x1
4500     // .. ==> 0XF8000140[0:0] = 0x00000001U
4501     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4502     // .. SRCSEL = 0x0
4503     // .. ==> 0XF8000140[6:4] = 0x00000000U
4504     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4505     // .. DIVISOR = 0x8
4506     // .. ==> 0XF8000140[13:8] = 0x00000008U
4507     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4508     // .. DIVISOR1 = 0x5
4509     // .. ==> 0XF8000140[25:20] = 0x00000005U
4510     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
4511     // ..
4512     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4513     // .. CLKACT = 0x1
4514     // .. ==> 0XF800014C[0:0] = 0x00000001U
4515     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4516     // .. SRCSEL = 0x0
4517     // .. ==> 0XF800014C[5:4] = 0x00000000U
4518     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4519     // .. DIVISOR = 0x5
4520     // .. ==> 0XF800014C[13:8] = 0x00000005U
4521     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4522     // ..
4523     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4524     // .. CLKACT0 = 0x1
4525     // .. ==> 0XF8000150[0:0] = 0x00000001U
4526     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4527     // .. CLKACT1 = 0x0
4528     // .. ==> 0XF8000150[1:1] = 0x00000000U
4529     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4530     // .. SRCSEL = 0x0
4531     // .. ==> 0XF8000150[5:4] = 0x00000000U
4532     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4533     // .. DIVISOR = 0x14
4534     // .. ==> 0XF8000150[13:8] = 0x00000014U
4535     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4536     // ..
4537     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4538     // .. CLKACT0 = 0x0
4539     // .. ==> 0XF8000154[0:0] = 0x00000000U
4540     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4541     // .. CLKACT1 = 0x1
4542     // .. ==> 0XF8000154[1:1] = 0x00000001U
4543     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4544     // .. SRCSEL = 0x0
4545     // .. ==> 0XF8000154[5:4] = 0x00000000U
4546     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4547     // .. DIVISOR = 0x14
4548     // .. ==> 0XF8000154[13:8] = 0x00000014U
4549     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4550     // ..
4551     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4552     // .. CLKACT = 0x1
4553     // .. ==> 0XF8000168[0:0] = 0x00000001U
4554     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4555     // .. SRCSEL = 0x0
4556     // .. ==> 0XF8000168[5:4] = 0x00000000U
4557     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4558     // .. DIVISOR = 0x5
4559     // .. ==> 0XF8000168[13:8] = 0x00000005U
4560     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4561     // ..
4562     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4563     // .. SRCSEL = 0x0
4564     // .. ==> 0XF8000170[5:4] = 0x00000000U
4565     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4566     // .. DIVISOR0 = 0x14
4567     // .. ==> 0XF8000170[13:8] = 0x00000014U
4568     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4569     // .. DIVISOR1 = 0x1
4570     // .. ==> 0XF8000170[25:20] = 0x00000001U
4571     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4572     // ..
4573     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
4574     // .. SRCSEL = 0x0
4575     // .. ==> 0XF8000180[5:4] = 0x00000000U
4576     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4577     // .. DIVISOR0 = 0x14
4578     // .. ==> 0XF8000180[13:8] = 0x00000014U
4579     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4580     // .. DIVISOR1 = 0x1
4581     // .. ==> 0XF8000180[25:20] = 0x00000001U
4582     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4583     // ..
4584     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
4585     // .. SRCSEL = 0x0
4586     // .. ==> 0XF8000190[5:4] = 0x00000000U
4587     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4588     // .. DIVISOR0 = 0x14
4589     // .. ==> 0XF8000190[13:8] = 0x00000014U
4590     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4591     // .. DIVISOR1 = 0x1
4592     // .. ==> 0XF8000190[25:20] = 0x00000001U
4593     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4594     // ..
4595     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
4596     // .. SRCSEL = 0x0
4597     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4598     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4599     // .. DIVISOR0 = 0x14
4600     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4601     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4602     // .. DIVISOR1 = 0x1
4603     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4604     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4605     // ..
4606     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4607     // .. CLK_621_TRUE = 0x1
4608     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4609     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4610     // ..
4611     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4612     // .. DMA_CPU_2XCLKACT = 0x1
4613     // .. ==> 0XF800012C[0:0] = 0x00000001U
4614     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4615     // .. USB0_CPU_1XCLKACT = 0x1
4616     // .. ==> 0XF800012C[2:2] = 0x00000001U
4617     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4618     // .. USB1_CPU_1XCLKACT = 0x1
4619     // .. ==> 0XF800012C[3:3] = 0x00000001U
4620     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4621     // .. GEM0_CPU_1XCLKACT = 0x1
4622     // .. ==> 0XF800012C[6:6] = 0x00000001U
4623     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4624     // .. GEM1_CPU_1XCLKACT = 0x0
4625     // .. ==> 0XF800012C[7:7] = 0x00000000U
4626     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4627     // .. SDI0_CPU_1XCLKACT = 0x1
4628     // .. ==> 0XF800012C[10:10] = 0x00000001U
4629     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4630     // .. SDI1_CPU_1XCLKACT = 0x0
4631     // .. ==> 0XF800012C[11:11] = 0x00000000U
4632     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4633     // .. SPI0_CPU_1XCLKACT = 0x0
4634     // .. ==> 0XF800012C[14:14] = 0x00000000U
4635     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4636     // .. SPI1_CPU_1XCLKACT = 0x0
4637     // .. ==> 0XF800012C[15:15] = 0x00000000U
4638     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4639     // .. CAN0_CPU_1XCLKACT = 0x0
4640     // .. ==> 0XF800012C[16:16] = 0x00000000U
4641     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4642     // .. CAN1_CPU_1XCLKACT = 0x0
4643     // .. ==> 0XF800012C[17:17] = 0x00000000U
4644     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4645     // .. I2C0_CPU_1XCLKACT = 0x1
4646     // .. ==> 0XF800012C[18:18] = 0x00000001U
4647     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4648     // .. I2C1_CPU_1XCLKACT = 0x1
4649     // .. ==> 0XF800012C[19:19] = 0x00000001U
4650     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4651     // .. UART0_CPU_1XCLKACT = 0x0
4652     // .. ==> 0XF800012C[20:20] = 0x00000000U
4653     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4654     // .. UART1_CPU_1XCLKACT = 0x1
4655     // .. ==> 0XF800012C[21:21] = 0x00000001U
4656     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4657     // .. GPIO_CPU_1XCLKACT = 0x1
4658     // .. ==> 0XF800012C[22:22] = 0x00000001U
4659     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4660     // .. LQSPI_CPU_1XCLKACT = 0x1
4661     // .. ==> 0XF800012C[23:23] = 0x00000001U
4662     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4663     // .. SMC_CPU_1XCLKACT = 0x1
4664     // .. ==> 0XF800012C[24:24] = 0x00000001U
4665     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4666     // ..
4667     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
4668     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4669     // .. START: THIS SHOULD BE BLANK
4670     // .. FINISH: THIS SHOULD BE BLANK
4671     // .. START: LOCK IT BACK
4672     // .. LOCK_KEY = 0X767B
4673     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4674     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4675     // ..
4676     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4677     // .. FINISH: LOCK IT BACK
4678     // FINISH: top
4679     //
4680     EMIT_EXIT(),
4681
4682     //
4683 };
4684
4685 unsigned long ps7_ddr_init_data_2_0[] = {
4686     // START: top
4687     // .. START: DDR INITIALIZATION
4688     // .. .. START: LOCK DDR
4689     // .. .. reg_ddrc_soft_rstb = 0
4690     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4691     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4692     // .. .. reg_ddrc_powerdown_en = 0x0
4693     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4694     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4695     // .. .. reg_ddrc_data_bus_width = 0x0
4696     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4697     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4698     // .. .. reg_ddrc_burst8_refresh = 0x0
4699     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4700     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4701     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4702     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4703     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4704     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4705     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4706     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4707     // .. .. reg_ddrc_dis_act_bypass = 0x0
4708     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4709     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4710     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4711     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4712     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4713     // .. ..
4714     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4715     // .. .. FINISH: LOCK DDR
4716     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4717     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4718     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4719     // .. .. reg_ddrc_active_ranks = 0x1
4720     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4721     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4722     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4723     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4724     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4725     // .. .. reg_ddrc_wr_odt_block = 0x1
4726     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4727     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4728     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4729     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4730     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4731     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4732     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4733     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4734     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4735     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4736     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4737     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4738     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4739     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4740     // .. ..
4741     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4742     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4743     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4744     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4745     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4746     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4747     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4748     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4749     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4750     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4751     // .. ..
4752     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4753     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4754     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4755     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4756     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4757     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4758     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4759     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4760     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4761     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4762     // .. ..
4763     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4764     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4765     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4766     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4767     // .. .. reg_ddrc_w_xact_run_length = 0x8
4768     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4769     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4770     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4771     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4772     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4773     // .. ..
4774     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4775     // .. .. reg_ddrc_t_rc = 0x1b
4776     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4777     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
4778     // .. .. reg_ddrc_t_rfc_min = 0x56
4779     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4780     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
4781     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4782     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4783     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4784     // .. ..
4785     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4786     // .. .. reg_ddrc_wr2pre = 0x12
4787     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4788     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4789     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4790     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4791     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4792     // .. .. reg_ddrc_t_faw = 0x10
4793     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4794     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
4795     // .. .. reg_ddrc_t_ras_max = 0x24
4796     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4797     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4798     // .. .. reg_ddrc_t_ras_min = 0x14
4799     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4800     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
4801     // .. .. reg_ddrc_t_cke = 0x4
4802     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4803     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4804     // .. ..
4805     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4806     // .. .. reg_ddrc_write_latency = 0x5
4807     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4808     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4809     // .. .. reg_ddrc_rd2wr = 0x7
4810     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4811     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4812     // .. .. reg_ddrc_wr2rd = 0xe
4813     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4814     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4815     // .. .. reg_ddrc_t_xp = 0x4
4816     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4817     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4818     // .. .. reg_ddrc_pad_pd = 0x0
4819     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4820     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4821     // .. .. reg_ddrc_rd2pre = 0x4
4822     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4823     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4824     // .. .. reg_ddrc_t_rcd = 0x7
4825     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4826     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4827     // .. ..
4828     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4829     // .. .. reg_ddrc_t_ccd = 0x4
4830     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4831     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4832     // .. .. reg_ddrc_t_rrd = 0x4
4833     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4834     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
4835     // .. .. reg_ddrc_refresh_margin = 0x2
4836     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4837     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4838     // .. .. reg_ddrc_t_rp = 0x7
4839     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4840     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4841     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4842     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4843     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4844     // .. .. reg_ddrc_sdram = 0x1
4845     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4846     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4847     // .. .. reg_ddrc_mobile = 0x0
4848     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4849     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4850     // .. .. reg_ddrc_clock_stop_en = 0x0
4851     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4852     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4853     // .. .. reg_ddrc_read_latency = 0x7
4854     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4855     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4856     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4857     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4858     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4859     // .. .. reg_ddrc_dis_pad_pd = 0x0
4860     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4861     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4862     // .. .. reg_ddrc_loopback = 0x0
4863     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4864     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4865     // .. ..
4866     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4867     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4868     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4869     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4870     // .. .. reg_ddrc_prefer_write = 0x0
4871     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4872     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4873     // .. .. reg_ddrc_max_rank_rd = 0xf
4874     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4875     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4876     // .. .. reg_ddrc_mr_wr = 0x0
4877     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4878     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4879     // .. .. reg_ddrc_mr_addr = 0x0
4880     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4881     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4882     // .. .. reg_ddrc_mr_data = 0x0
4883     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4884     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4885     // .. .. ddrc_reg_mr_wr_busy = 0x0
4886     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4887     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4888     // .. .. reg_ddrc_mr_type = 0x0
4889     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4890     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4891     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4892     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4893     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4894     // .. ..
4895     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4896     // .. .. reg_ddrc_final_wait_x32 = 0x7
4897     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4898     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4899     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4900     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4901     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4902     // .. .. reg_ddrc_t_mrd = 0x4
4903     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4904     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4905     // .. ..
4906     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4907     // .. .. reg_ddrc_emr2 = 0x8
4908     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4909     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4910     // .. .. reg_ddrc_emr3 = 0x0
4911     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4912     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4913     // .. ..
4914     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4915     // .. .. reg_ddrc_mr = 0x930
4916     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4917     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4918     // .. .. reg_ddrc_emr = 0x4
4919     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4920     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4921     // .. ..
4922     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4923     // .. .. reg_ddrc_burst_rdwr = 0x4
4924     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4925     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4926     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4927     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4928     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4929     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4930     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4931     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4932     // .. .. reg_ddrc_burstchop = 0x0
4933     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4934     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4935     // .. ..
4936     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4937     // .. .. reg_ddrc_force_low_pri_n = 0x0
4938     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4939     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4940     // .. .. reg_ddrc_dis_dq = 0x0
4941     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4942     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4943     // .. .. reg_phy_debug_mode = 0x0
4944     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4945     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4946     // .. .. reg_phy_wr_level_start = 0x0
4947     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4948     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4949     // .. .. reg_phy_rd_level_start = 0x0
4950     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4951     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4952     // .. .. reg_phy_dq0_wait_t = 0x0
4953     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4954     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
4955     // .. ..
4956     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4957     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4958     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4959     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
4960     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4961     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4962     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
4963     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4964     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4965     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
4966     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4967     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4968     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4969     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4970     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4971     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4972     // .. ..
4973     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4974     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4975     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4976     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4977     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4978     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4979     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4980     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4981     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4982     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4983     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4984     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4985     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4986     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4987     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4988     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4989     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4990     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4991     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
4992     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4993     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4994     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4995     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4996     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4997     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
4998     // .. ..
4999     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
5000     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
5001     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
5002     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
5003     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
5004     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
5005     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
5006     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
5007     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
5008     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
5009     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
5010     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
5011     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5012     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
5013     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
5014     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5015     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
5016     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
5017     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
5018     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
5019     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
5020     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
5021     // .. ..
5022     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
5023     // .. .. reg_ddrc_rank0_rd_odt = 0x0
5024     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
5025     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5026     // .. .. reg_ddrc_rank0_wr_odt = 0x1
5027     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
5028     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
5029     // .. .. reg_ddrc_rank1_rd_odt = 0x1
5030     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
5031     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
5032     // .. .. reg_ddrc_rank1_wr_odt = 0x1
5033     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
5034     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
5035     // .. .. reg_phy_rd_local_odt = 0x0
5036     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
5037     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
5038     // .. .. reg_phy_wr_local_odt = 0x3
5039     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
5040     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
5041     // .. .. reg_phy_idle_local_odt = 0x3
5042     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5043     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
5044     // .. .. reg_ddrc_rank2_rd_odt = 0x0
5045     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5046     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
5047     // .. .. reg_ddrc_rank2_wr_odt = 0x0
5048     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5049     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
5050     // .. .. reg_ddrc_rank3_rd_odt = 0x0
5051     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5052     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
5053     // .. .. reg_ddrc_rank3_wr_odt = 0x0
5054     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5055     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
5056     // .. ..
5057     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5058     // .. .. reg_phy_rd_cmd_to_data = 0x0
5059     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5060     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5061     // .. .. reg_phy_wr_cmd_to_data = 0x0
5062     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5063     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5064     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5065     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5066     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
5067     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5068     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5069     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5070     // .. .. reg_phy_use_fixed_re = 0x1
5071     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5072     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5073     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5074     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5075     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5076     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5077     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5078     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5079     // .. .. reg_phy_clk_stall_level = 0x0
5080     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5081     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5082     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5083     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5084     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
5085     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5086     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5087     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
5088     // .. ..
5089     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5090     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5091     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5092     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
5093     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5094     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5095     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
5096     // .. .. reg_ddrc_dis_dll_calib = 0x0
5097     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5098     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5099     // .. ..
5100     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5101     // .. .. reg_ddrc_rd_odt_delay = 0x3
5102     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5103     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
5104     // .. .. reg_ddrc_wr_odt_delay = 0x0
5105     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5106     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5107     // .. .. reg_ddrc_rd_odt_hold = 0x0
5108     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5109     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5110     // .. .. reg_ddrc_wr_odt_hold = 0x5
5111     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5112     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
5113     // .. ..
5114     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5115     // .. .. reg_ddrc_pageclose = 0x0
5116     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5117     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5118     // .. .. reg_ddrc_lpr_num_entries = 0x1f
5119     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5120     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5121     // .. .. reg_ddrc_auto_pre_en = 0x0
5122     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5123     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5124     // .. .. reg_ddrc_refresh_update_level = 0x0
5125     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5126     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5127     // .. .. reg_ddrc_dis_wc = 0x0
5128     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5129     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5130     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5131     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5132     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5133     // .. .. reg_ddrc_selfref_en = 0x0
5134     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5135     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5136     // .. ..
5137     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5138     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5139     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5140     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5141     // .. .. reg_arb_go2critical_en = 0x1
5142     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5143     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5144     // .. ..
5145     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5146     // .. .. reg_ddrc_wrlvl_ww = 0x41
5147     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5148     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5149     // .. .. reg_ddrc_rdlvl_rr = 0x41
5150     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5151     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5152     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5153     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5154     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5155     // .. ..
5156     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5157     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5158     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5159     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5160     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5161     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5162     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5163     // .. ..
5164     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5165     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5166     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5167     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5168     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5169     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5170     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5171     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5172     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5173     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5174     // .. .. reg_ddrc_t_cksre = 0x6
5175     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5176     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5177     // .. .. reg_ddrc_t_cksrx = 0x6
5178     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5179     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5180     // .. .. reg_ddrc_t_ckesr = 0x4
5181     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5182     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5183     // .. ..
5184     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5185     // .. .. reg_ddrc_t_ckpde = 0x2
5186     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5187     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5188     // .. .. reg_ddrc_t_ckpdx = 0x2
5189     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5190     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5191     // .. .. reg_ddrc_t_ckdpde = 0x2
5192     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5193     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5194     // .. .. reg_ddrc_t_ckdpdx = 0x2
5195     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5196     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5197     // .. .. reg_ddrc_t_ckcsx = 0x3
5198     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5199     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5200     // .. ..
5201     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5202     // .. .. refresh_timer0_start_value_x32 = 0x0
5203     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5204     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5205     // .. .. refresh_timer1_start_value_x32 = 0x8
5206     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5207     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5208     // .. ..
5209     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5210     // .. .. reg_ddrc_dis_auto_zq = 0x0
5211     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5212     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5213     // .. .. reg_ddrc_ddr3 = 0x1
5214     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5215     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5216     // .. .. reg_ddrc_t_mod = 0x200
5217     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5218     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5219     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5220     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5221     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5222     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5223     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5224     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5225     // .. ..
5226     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5227     // .. .. t_zq_short_interval_x1024 = 0xcb73
5228     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5229     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5230     // .. .. dram_rstn_x1024 = 0x69
5231     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5232     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5233     // .. ..
5234     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5235     // .. .. deeppowerdown_en = 0x0
5236     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5237     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5238     // .. .. deeppowerdown_to_x1024 = 0xff
5239     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5240     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5241     // .. ..
5242     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5243     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5244     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5245     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5246     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5247     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5248     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5249     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5250     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5251     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5252     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5253     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5254     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5255     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5256     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5257     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5258     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5259     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5260     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5261     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5262     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5263     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5264     // .. ..
5265     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5266     // .. .. reg_ddrc_2t_delay = 0x0
5267     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5268     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5269     // .. .. reg_ddrc_skip_ocd = 0x1
5270     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5271     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5272     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5273     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5274     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5275     // .. ..
5276     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5277     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5278     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5279     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5280     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5281     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5282     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5283     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5284     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5285     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5286     // .. ..
5287     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5288     // .. .. START: RESET ECC ERROR
5289     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5290     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5291     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5292     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5293     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5294     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5295     // .. ..
5296     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5297     // .. .. FINISH: RESET ECC ERROR
5298     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5299     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5300     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5301     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5302     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5303     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5304     // .. ..
5305     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5306     // .. .. CORR_ECC_LOG_VALID = 0x0
5307     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5308     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5309     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5310     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5311     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5312     // .. ..
5313     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5314     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5315     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5316     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5317     // .. ..
5318     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5319     // .. .. STAT_NUM_CORR_ERR = 0x0
5320     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5321     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5322     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5323     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5324     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5325     // .. ..
5326     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5327     // .. .. reg_ddrc_ecc_mode = 0x0
5328     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5329     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5330     // .. .. reg_ddrc_dis_scrub = 0x1
5331     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5332     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5333     // .. ..
5334     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5335     // .. .. reg_phy_dif_on = 0x0
5336     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5337     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5338     // .. .. reg_phy_dif_off = 0x0
5339     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5340     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5341     // .. ..
5342     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5343     // .. .. reg_phy_data_slice_in_use = 0x1
5344     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5345     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5346     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5347     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5348     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5349     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5350     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5351     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5352     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5353     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5354     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5355     // .. .. reg_phy_board_lpbk_tx = 0x0
5356     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5357     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5358     // .. .. reg_phy_board_lpbk_rx = 0x0
5359     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5360     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5361     // .. .. reg_phy_bist_shift_dq = 0x0
5362     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5363     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5364     // .. .. reg_phy_bist_err_clr = 0x0
5365     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5366     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5367     // .. .. reg_phy_dq_offset = 0x40
5368     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5369     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5370     // .. ..
5371     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5372     // .. .. reg_phy_data_slice_in_use = 0x1
5373     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5374     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5375     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5376     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5377     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5378     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5379     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5380     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5381     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5382     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5383     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5384     // .. .. reg_phy_board_lpbk_tx = 0x0
5385     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5386     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5387     // .. .. reg_phy_board_lpbk_rx = 0x0
5388     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5389     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5390     // .. .. reg_phy_bist_shift_dq = 0x0
5391     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5392     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5393     // .. .. reg_phy_bist_err_clr = 0x0
5394     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5395     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5396     // .. .. reg_phy_dq_offset = 0x40
5397     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5398     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5399     // .. ..
5400     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5401     // .. .. reg_phy_data_slice_in_use = 0x1
5402     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5403     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5404     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5405     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5406     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5407     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5408     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5409     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5410     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5411     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5412     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5413     // .. .. reg_phy_board_lpbk_tx = 0x0
5414     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5415     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5416     // .. .. reg_phy_board_lpbk_rx = 0x0
5417     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5418     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5419     // .. .. reg_phy_bist_shift_dq = 0x0
5420     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5421     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5422     // .. .. reg_phy_bist_err_clr = 0x0
5423     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5424     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5425     // .. .. reg_phy_dq_offset = 0x40
5426     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5427     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5428     // .. .. reg_phy_data_slice_in_use = 0x1
5429     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5430     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5431     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5432     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5433     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5434     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5435     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5436     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5437     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5438     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5439     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5440     // .. .. reg_phy_board_lpbk_tx = 0x0
5441     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5442     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5443     // .. .. reg_phy_board_lpbk_rx = 0x0
5444     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5445     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5446     // .. .. reg_phy_bist_shift_dq = 0x0
5447     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5448     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5449     // .. .. reg_phy_bist_err_clr = 0x0
5450     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5451     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5452     // .. .. reg_phy_dq_offset = 0x40
5453     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5454     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5455     // .. ..
5456     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5457     // .. .. reg_phy_data_slice_in_use = 0x1
5458     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5459     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5460     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5461     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5462     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5463     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5464     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5465     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5466     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5467     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5468     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5469     // .. .. reg_phy_board_lpbk_tx = 0x0
5470     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5471     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5472     // .. .. reg_phy_board_lpbk_rx = 0x0
5473     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5474     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5475     // .. .. reg_phy_bist_shift_dq = 0x0
5476     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5477     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5478     // .. .. reg_phy_bist_err_clr = 0x0
5479     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5480     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5481     // .. .. reg_phy_dq_offset = 0x40
5482     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5483     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5484     // .. ..
5485     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5486     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
5487     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
5488     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
5489     // .. .. reg_phy_gatelvl_init_ratio = 0xee
5490     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
5491     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
5492     // .. ..
5493     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
5494     // .. .. reg_phy_wrlvl_init_ratio = 0x25
5495     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
5496     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
5497     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
5498     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
5499     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
5500     // .. ..
5501     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
5502     // .. .. reg_phy_wrlvl_init_ratio = 0x19
5503     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
5504     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
5505     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
5506     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
5507     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
5508     // .. ..
5509     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
5510     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
5511     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
5512     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
5513     // .. .. reg_phy_gatelvl_init_ratio = 0x109
5514     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
5515     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
5516     // .. ..
5517     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
5518     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5519     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5520     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5521     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5522     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5523     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5524     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5525     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5526     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5527     // .. ..
5528     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5529     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5530     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5531     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5532     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5533     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5534     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5535     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5536     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5537     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5538     // .. ..
5539     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5540     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5541     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5542     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5543     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5544     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5545     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5546     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5547     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5548     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5549     // .. ..
5550     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5551     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5552     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5553     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5554     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5555     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5556     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5557     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5558     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5559     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5560     // .. ..
5561     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5562     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
5563     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
5564     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
5565     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5566     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5567     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5568     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5569     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5570     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5571     // .. ..
5572     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
5573     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
5574     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
5575     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
5576     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5577     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5578     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5579     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5580     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5581     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5582     // .. ..
5583     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
5584     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
5585     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
5586     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
5587     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5588     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5589     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5590     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5591     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5592     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5593     // .. ..
5594     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
5595     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
5596     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
5597     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
5598     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5599     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5600     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5601     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5602     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5603     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5604     // .. ..
5605     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
5606     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5607     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
5608     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
5609     // .. .. reg_phy_fifo_we_in_force = 0x0
5610     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5611     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5612     // .. .. reg_phy_fifo_we_in_delay = 0x0
5613     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5614     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5615     // .. ..
5616     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
5617     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
5618     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
5619     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
5620     // .. .. reg_phy_fifo_we_in_force = 0x0
5621     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5622     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5623     // .. .. reg_phy_fifo_we_in_delay = 0x0
5624     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5625     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5626     // .. ..
5627     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
5628     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
5629     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
5630     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
5631     // .. .. reg_phy_fifo_we_in_force = 0x0
5632     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5633     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5634     // .. .. reg_phy_fifo_we_in_delay = 0x0
5635     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5636     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5637     // .. ..
5638     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
5639     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
5640     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
5641     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
5642     // .. .. reg_phy_fifo_we_in_force = 0x0
5643     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5644     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5645     // .. .. reg_phy_fifo_we_in_delay = 0x0
5646     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5647     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5648     // .. ..
5649     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
5650     // .. .. reg_phy_wr_data_slave_ratio = 0xde
5651     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
5652     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
5653     // .. .. reg_phy_wr_data_slave_force = 0x0
5654     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5655     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5656     // .. .. reg_phy_wr_data_slave_delay = 0x0
5657     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5658     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5659     // .. ..
5660     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
5661     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
5662     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
5663     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
5664     // .. .. reg_phy_wr_data_slave_force = 0x0
5665     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5666     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5667     // .. .. reg_phy_wr_data_slave_delay = 0x0
5668     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5669     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5670     // .. ..
5671     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
5672     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
5673     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
5674     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
5675     // .. .. reg_phy_wr_data_slave_force = 0x0
5676     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5677     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5678     // .. .. reg_phy_wr_data_slave_delay = 0x0
5679     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5680     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5681     // .. ..
5682     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
5683     // .. .. reg_phy_wr_data_slave_ratio = 0xea
5684     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
5685     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
5686     // .. .. reg_phy_wr_data_slave_force = 0x0
5687     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5688     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5689     // .. .. reg_phy_wr_data_slave_delay = 0x0
5690     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5691     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5692     // .. ..
5693     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
5694     // .. .. reg_phy_loopback = 0x0
5695     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5696     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5697     // .. .. reg_phy_bl2 = 0x0
5698     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5699     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5700     // .. .. reg_phy_at_spd_atpg = 0x0
5701     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5702     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5703     // .. .. reg_phy_bist_enable = 0x0
5704     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5705     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5706     // .. .. reg_phy_bist_force_err = 0x0
5707     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5708     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5709     // .. .. reg_phy_bist_mode = 0x0
5710     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5711     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5712     // .. .. reg_phy_invert_clkout = 0x1
5713     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5714     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5715     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5716     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5717     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5718     // .. .. reg_phy_sel_logic = 0x0
5719     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5720     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5721     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5722     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5723     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5724     // .. .. reg_phy_ctrl_slave_force = 0x0
5725     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5726     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5727     // .. .. reg_phy_ctrl_slave_delay = 0x0
5728     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5729     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5730     // .. .. reg_phy_use_rank0_delays = 0x1
5731     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5732     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5733     // .. .. reg_phy_lpddr = 0x0
5734     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5735     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5736     // .. .. reg_phy_cmd_latency = 0x0
5737     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5738     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5739     // .. .. reg_phy_int_lpbk = 0x0
5740     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5741     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5742     // .. ..
5743     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5744     // .. .. reg_phy_wr_rl_delay = 0x2
5745     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5746     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5747     // .. .. reg_phy_rd_rl_delay = 0x4
5748     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5749     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5750     // .. .. reg_phy_dll_lock_diff = 0xf
5751     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5752     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5753     // .. .. reg_phy_use_wr_level = 0x1
5754     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5755     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5756     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5757     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5758     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5759     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5760     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5761     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5762     // .. .. reg_phy_dis_calib_rst = 0x0
5763     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5764     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5765     // .. .. reg_phy_ctrl_slave_delay = 0x0
5766     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5767     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5768     // .. ..
5769     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5770     // .. .. reg_arb_page_addr_mask = 0x0
5771     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5772     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5773     // .. ..
5774     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5775     // .. .. reg_arb_pri_wr_portn = 0x3ff
5776     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5777     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5778     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5779     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5780     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5781     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5782     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5783     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5784     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5785     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5786     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5787     // .. .. reg_arb_dis_rmw_portn = 0x1
5788     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5789     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5790     // .. ..
5791     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5792     // .. .. reg_arb_pri_wr_portn = 0x3ff
5793     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5794     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5795     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5796     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5797     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5798     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5799     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5800     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5801     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5802     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5803     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5804     // .. .. reg_arb_dis_rmw_portn = 0x1
5805     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5806     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5807     // .. ..
5808     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5809     // .. .. reg_arb_pri_wr_portn = 0x3ff
5810     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5811     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5812     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5813     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5814     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5815     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5816     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5817     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5818     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5819     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5820     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5821     // .. .. reg_arb_dis_rmw_portn = 0x1
5822     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5823     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5824     // .. ..
5825     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5826     // .. .. reg_arb_pri_wr_portn = 0x3ff
5827     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5828     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5829     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5830     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5831     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5832     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5833     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5834     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5835     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5836     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5837     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5838     // .. .. reg_arb_dis_rmw_portn = 0x1
5839     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5840     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5841     // .. ..
5842     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5843     // .. .. reg_arb_pri_rd_portn = 0x3ff
5844     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5845     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5846     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5847     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5848     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5849     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5850     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5851     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5852     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5853     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5854     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5855     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5856     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5857     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5858     // .. ..
5859     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5860     // .. .. reg_arb_pri_rd_portn = 0x3ff
5861     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5862     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5863     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5864     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5865     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5866     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5867     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5868     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5869     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5870     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5871     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5872     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5873     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5874     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5875     // .. ..
5876     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5877     // .. .. reg_arb_pri_rd_portn = 0x3ff
5878     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5879     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5880     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5881     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5882     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5883     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5884     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5885     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5886     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5887     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5888     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5889     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5890     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5891     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5892     // .. ..
5893     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5894     // .. .. reg_arb_pri_rd_portn = 0x3ff
5895     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5896     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5897     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5898     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5899     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5900     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5901     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5902     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5903     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5904     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5905     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5906     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5907     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5908     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5909     // .. ..
5910     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5911     // .. .. reg_ddrc_lpddr2 = 0x0
5912     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5913     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5914     // .. .. reg_ddrc_per_bank_refresh = 0x0
5915     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5916     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5917     // .. .. reg_ddrc_derate_enable = 0x0
5918     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5919     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5920     // .. .. reg_ddrc_mr4_margin = 0x0
5921     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5922     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5923     // .. ..
5924     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5925     // .. .. reg_ddrc_mr4_read_interval = 0x0
5926     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5927     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5928     // .. ..
5929     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5930     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5931     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5932     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5933     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5934     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5935     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5936     // .. .. reg_ddrc_t_mrw = 0x5
5937     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5938     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5939     // .. ..
5940     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5941     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5942     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5943     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5944     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5945     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5946     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5947     // .. ..
5948     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5949     // .. .. START: POLL ON DCI STATUS
5950     // .. .. DONE = 1
5951     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5952     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
5953     // .. ..
5954     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5955     // .. .. FINISH: POLL ON DCI STATUS
5956     // .. .. START: UNLOCK DDR
5957     // .. .. reg_ddrc_soft_rstb = 0x1
5958     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5959     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5960     // .. .. reg_ddrc_powerdown_en = 0x0
5961     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5962     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5963     // .. .. reg_ddrc_data_bus_width = 0x0
5964     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5965     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
5966     // .. .. reg_ddrc_burst8_refresh = 0x0
5967     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5968     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
5969     // .. .. reg_ddrc_rdwr_idle_gap = 1
5970     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5971     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
5972     // .. .. reg_ddrc_dis_rd_bypass = 0x0
5973     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5974     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
5975     // .. .. reg_ddrc_dis_act_bypass = 0x0
5976     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5977     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5978     // .. .. reg_ddrc_dis_auto_refresh = 0x0
5979     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5980     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5981     // .. ..
5982     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5983     // .. .. FINISH: UNLOCK DDR
5984     // .. .. START: CHECK DDR STATUS
5985     // .. .. ddrc_reg_operating_mode = 1
5986     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5987     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
5988     // .. ..
5989     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5990     // .. .. FINISH: CHECK DDR STATUS
5991     // .. FINISH: DDR INITIALIZATION
5992     // FINISH: top
5993     //
5994     EMIT_EXIT(),
5995
5996     //
5997 };
5998
5999 unsigned long ps7_mio_init_data_2_0[] = {
6000     // START: top
6001     // .. START: SLCR SETTINGS
6002     // .. UNLOCK_KEY = 0XDF0D
6003     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
6004     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
6005     // ..
6006     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
6007     // .. FINISH: SLCR SETTINGS
6008     // .. START: OCM REMAPPING
6009     // .. VREF_EN = 0x1
6010     // .. ==> 0XF8000B00[0:0] = 0x00000001U
6011     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6012     // .. VREF_PULLUP_EN = 0x0
6013     // .. ==> 0XF8000B00[1:1] = 0x00000000U
6014     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6015     // .. CLK_PULLUP_EN = 0x0
6016     // .. ==> 0XF8000B00[8:8] = 0x00000000U
6017     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6018     // .. SRSTN_PULLUP_EN = 0x0
6019     // .. ==> 0XF8000B00[9:9] = 0x00000000U
6020     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
6021     // ..
6022     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
6023     // .. FINISH: OCM REMAPPING
6024     // .. START: DDRIOB SETTINGS
6025     // .. INP_POWER = 0x0
6026     // .. ==> 0XF8000B40[0:0] = 0x00000000U
6027     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6028     // .. INP_TYPE = 0x0
6029     // .. ==> 0XF8000B40[2:1] = 0x00000000U
6030     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6031     // .. DCI_UPDATE = 0x0
6032     // .. ==> 0XF8000B40[3:3] = 0x00000000U
6033     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6034     // .. TERM_EN = 0x0
6035     // .. ==> 0XF8000B40[4:4] = 0x00000000U
6036     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6037     // .. DCR_TYPE = 0x0
6038     // .. ==> 0XF8000B40[6:5] = 0x00000000U
6039     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6040     // .. IBUF_DISABLE_MODE = 0x0
6041     // .. ==> 0XF8000B40[7:7] = 0x00000000U
6042     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6043     // .. TERM_DISABLE_MODE = 0x0
6044     // .. ==> 0XF8000B40[8:8] = 0x00000000U
6045     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6046     // .. OUTPUT_EN = 0x3
6047     // .. ==> 0XF8000B40[10:9] = 0x00000003U
6048     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6049     // .. PULLUP_EN = 0x0
6050     // .. ==> 0XF8000B40[11:11] = 0x00000000U
6051     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6052     // ..
6053     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6054     // .. INP_POWER = 0x0
6055     // .. ==> 0XF8000B44[0:0] = 0x00000000U
6056     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6057     // .. INP_TYPE = 0x0
6058     // .. ==> 0XF8000B44[2:1] = 0x00000000U
6059     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6060     // .. DCI_UPDATE = 0x0
6061     // .. ==> 0XF8000B44[3:3] = 0x00000000U
6062     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6063     // .. TERM_EN = 0x0
6064     // .. ==> 0XF8000B44[4:4] = 0x00000000U
6065     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6066     // .. DCR_TYPE = 0x0
6067     // .. ==> 0XF8000B44[6:5] = 0x00000000U
6068     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6069     // .. IBUF_DISABLE_MODE = 0x0
6070     // .. ==> 0XF8000B44[7:7] = 0x00000000U
6071     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6072     // .. TERM_DISABLE_MODE = 0x0
6073     // .. ==> 0XF8000B44[8:8] = 0x00000000U
6074     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6075     // .. OUTPUT_EN = 0x3
6076     // .. ==> 0XF8000B44[10:9] = 0x00000003U
6077     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6078     // .. PULLUP_EN = 0x0
6079     // .. ==> 0XF8000B44[11:11] = 0x00000000U
6080     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6081     // ..
6082     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6083     // .. INP_POWER = 0x0
6084     // .. ==> 0XF8000B48[0:0] = 0x00000000U
6085     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6086     // .. INP_TYPE = 0x1
6087     // .. ==> 0XF8000B48[2:1] = 0x00000001U
6088     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6089     // .. DCI_UPDATE = 0x0
6090     // .. ==> 0XF8000B48[3:3] = 0x00000000U
6091     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6092     // .. TERM_EN = 0x1
6093     // .. ==> 0XF8000B48[4:4] = 0x00000001U
6094     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6095     // .. DCR_TYPE = 0x3
6096     // .. ==> 0XF8000B48[6:5] = 0x00000003U
6097     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6098     // .. IBUF_DISABLE_MODE = 0
6099     // .. ==> 0XF8000B48[7:7] = 0x00000000U
6100     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6101     // .. TERM_DISABLE_MODE = 0
6102     // .. ==> 0XF8000B48[8:8] = 0x00000000U
6103     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6104     // .. OUTPUT_EN = 0x3
6105     // .. ==> 0XF8000B48[10:9] = 0x00000003U
6106     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6107     // .. PULLUP_EN = 0x0
6108     // .. ==> 0XF8000B48[11:11] = 0x00000000U
6109     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6110     // ..
6111     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6112     // .. INP_POWER = 0x0
6113     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6114     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6115     // .. INP_TYPE = 0x1
6116     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6117     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6118     // .. DCI_UPDATE = 0x0
6119     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6120     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6121     // .. TERM_EN = 0x1
6122     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6123     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6124     // .. DCR_TYPE = 0x3
6125     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6126     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6127     // .. IBUF_DISABLE_MODE = 0
6128     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6129     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6130     // .. TERM_DISABLE_MODE = 0
6131     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6132     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6133     // .. OUTPUT_EN = 0x3
6134     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6135     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6136     // .. PULLUP_EN = 0x0
6137     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6138     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6139     // ..
6140     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6141     // .. INP_POWER = 0x0
6142     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6143     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6144     // .. INP_TYPE = 0x2
6145     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6146     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6147     // .. DCI_UPDATE = 0x0
6148     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6149     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6150     // .. TERM_EN = 0x1
6151     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6152     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6153     // .. DCR_TYPE = 0x3
6154     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6155     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6156     // .. IBUF_DISABLE_MODE = 0
6157     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6158     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6159     // .. TERM_DISABLE_MODE = 0
6160     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6161     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6162     // .. OUTPUT_EN = 0x3
6163     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6164     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6165     // .. PULLUP_EN = 0x0
6166     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6167     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6168     // ..
6169     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6170     // .. INP_POWER = 0x0
6171     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6172     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6173     // .. INP_TYPE = 0x2
6174     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6175     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6176     // .. DCI_UPDATE = 0x0
6177     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6178     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6179     // .. TERM_EN = 0x1
6180     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6181     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6182     // .. DCR_TYPE = 0x3
6183     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6184     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6185     // .. IBUF_DISABLE_MODE = 0
6186     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6187     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6188     // .. TERM_DISABLE_MODE = 0
6189     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6190     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6191     // .. OUTPUT_EN = 0x3
6192     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6193     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6194     // .. PULLUP_EN = 0x0
6195     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6196     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6197     // ..
6198     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6199     // .. INP_POWER = 0x0
6200     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6201     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6202     // .. INP_TYPE = 0x0
6203     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6204     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6205     // .. DCI_UPDATE = 0x0
6206     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6207     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6208     // .. TERM_EN = 0x0
6209     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6210     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6211     // .. DCR_TYPE = 0x0
6212     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6213     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6214     // .. IBUF_DISABLE_MODE = 0x0
6215     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6216     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6217     // .. TERM_DISABLE_MODE = 0x0
6218     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6219     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6220     // .. OUTPUT_EN = 0x3
6221     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6222     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6223     // .. PULLUP_EN = 0x0
6224     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6225     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6226     // ..
6227     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6228     // .. DRIVE_P = 0x1c
6229     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6230     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6231     // .. DRIVE_N = 0xc
6232     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6233     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6234     // .. SLEW_P = 0x3
6235     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6236     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6237     // .. SLEW_N = 0x3
6238     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6239     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6240     // .. GTL = 0x0
6241     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6242     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6243     // .. RTERM = 0x0
6244     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6245     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6246     // ..
6247     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6248     // .. DRIVE_P = 0x1c
6249     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6250     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6251     // .. DRIVE_N = 0xc
6252     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6253     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6254     // .. SLEW_P = 0x6
6255     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6256     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6257     // .. SLEW_N = 0x1f
6258     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6259     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6260     // .. GTL = 0x0
6261     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6262     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6263     // .. RTERM = 0x0
6264     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6265     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6266     // ..
6267     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6268     // .. DRIVE_P = 0x1c
6269     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6270     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6271     // .. DRIVE_N = 0xc
6272     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6273     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6274     // .. SLEW_P = 0x6
6275     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6276     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6277     // .. SLEW_N = 0x1f
6278     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6279     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6280     // .. GTL = 0x0
6281     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6282     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6283     // .. RTERM = 0x0
6284     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6285     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6286     // ..
6287     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6288     // .. DRIVE_P = 0x1c
6289     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6290     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6291     // .. DRIVE_N = 0xc
6292     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6293     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6294     // .. SLEW_P = 0x6
6295     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6296     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6297     // .. SLEW_N = 0x1f
6298     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6299     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6300     // .. GTL = 0x0
6301     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6302     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6303     // .. RTERM = 0x0
6304     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6305     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6306     // ..
6307     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6308     // .. VREF_INT_EN = 0x1
6309     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6310     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6311     // .. VREF_SEL = 0x4
6312     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6313     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6314     // .. VREF_EXT_EN = 0x0
6315     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6316     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6317     // .. VREF_PULLUP_EN = 0x0
6318     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6319     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6320     // .. REFIO_EN = 0x1
6321     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6322     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6323     // .. REFIO_TEST = 0x3
6324     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6325     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6326     // .. REFIO_PULLUP_EN = 0x0
6327     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6328     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6329     // .. DRST_B_PULLUP_EN = 0x0
6330     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6331     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6332     // .. CKE_PULLUP_EN = 0x0
6333     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6334     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6335     // ..
6336     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6337     // .. .. START: ASSERT RESET
6338     // .. .. RESET = 1
6339     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6340     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6341     // .. .. VRN_OUT = 0x1
6342     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6343     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6344     // .. ..
6345     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6346     // .. .. FINISH: ASSERT RESET
6347     // .. .. START: DEASSERT RESET
6348     // .. .. RESET = 0
6349     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6350     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6351     // .. .. VRN_OUT = 0x1
6352     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6353     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6354     // .. ..
6355     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6356     // .. .. FINISH: DEASSERT RESET
6357     // .. .. RESET = 0x1
6358     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6359     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6360     // .. .. ENABLE = 0x1
6361     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6362     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6363     // .. .. VRP_TRI = 0x0
6364     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6365     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6366     // .. .. VRN_TRI = 0x0
6367     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6368     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6369     // .. .. VRP_OUT = 0x0
6370     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6371     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6372     // .. .. VRN_OUT = 0x1
6373     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6374     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6375     // .. .. NREF_OPT1 = 0x0
6376     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6377     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6378     // .. .. NREF_OPT2 = 0x0
6379     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6380     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6381     // .. .. NREF_OPT4 = 0x1
6382     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6383     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6384     // .. .. PREF_OPT1 = 0x0
6385     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6386     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6387     // .. .. PREF_OPT2 = 0x0
6388     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6389     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6390     // .. .. UPDATE_CONTROL = 0x0
6391     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6392     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6393     // .. .. INIT_COMPLETE = 0x0
6394     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6395     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6396     // .. .. TST_CLK = 0x0
6397     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6398     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6399     // .. .. TST_HLN = 0x0
6400     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6401     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6402     // .. .. TST_HLP = 0x0
6403     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6404     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6405     // .. .. TST_RST = 0x0
6406     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6407     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6408     // .. .. INT_DCI_EN = 0x0
6409     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6410     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6411     // .. ..
6412     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6413     // .. FINISH: DDRIOB SETTINGS
6414     // .. START: MIO PROGRAMMING
6415     // .. TRI_ENABLE = 0
6416     // .. ==> 0XF8000700[0:0] = 0x00000000U
6417     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6418     // .. L0_SEL = 1
6419     // .. ==> 0XF8000700[1:1] = 0x00000001U
6420     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6421     // .. L1_SEL = 0
6422     // .. ==> 0XF8000700[2:2] = 0x00000000U
6423     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6424     // .. L2_SEL = 0
6425     // .. ==> 0XF8000700[4:3] = 0x00000000U
6426     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6427     // .. L3_SEL = 0
6428     // .. ==> 0XF8000700[7:5] = 0x00000000U
6429     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6430     // .. Speed = 0
6431     // .. ==> 0XF8000700[8:8] = 0x00000000U
6432     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6433     // .. IO_Type = 1
6434     // .. ==> 0XF8000700[11:9] = 0x00000001U
6435     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6436     // .. PULLUP = 1
6437     // .. ==> 0XF8000700[12:12] = 0x00000001U
6438     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6439     // .. DisableRcvr = 0
6440     // .. ==> 0XF8000700[13:13] = 0x00000000U
6441     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6442     // ..
6443     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
6444     // .. TRI_ENABLE = 0
6445     // .. ==> 0XF8000704[0:0] = 0x00000000U
6446     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6447     // .. L0_SEL = 1
6448     // .. ==> 0XF8000704[1:1] = 0x00000001U
6449     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6450     // .. L1_SEL = 0
6451     // .. ==> 0XF8000704[2:2] = 0x00000000U
6452     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6453     // .. L2_SEL = 0
6454     // .. ==> 0XF8000704[4:3] = 0x00000000U
6455     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6456     // .. L3_SEL = 0
6457     // .. ==> 0XF8000704[7:5] = 0x00000000U
6458     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6459     // .. Speed = 0
6460     // .. ==> 0XF8000704[8:8] = 0x00000000U
6461     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6462     // .. IO_Type = 1
6463     // .. ==> 0XF8000704[11:9] = 0x00000001U
6464     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6465     // .. PULLUP = 1
6466     // .. ==> 0XF8000704[12:12] = 0x00000001U
6467     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6468     // .. DisableRcvr = 0
6469     // .. ==> 0XF8000704[13:13] = 0x00000000U
6470     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6471     // ..
6472     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6473     // .. TRI_ENABLE = 0
6474     // .. ==> 0XF8000708[0:0] = 0x00000000U
6475     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6476     // .. L0_SEL = 1
6477     // .. ==> 0XF8000708[1:1] = 0x00000001U
6478     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6479     // .. L1_SEL = 0
6480     // .. ==> 0XF8000708[2:2] = 0x00000000U
6481     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6482     // .. L2_SEL = 0
6483     // .. ==> 0XF8000708[4:3] = 0x00000000U
6484     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6485     // .. L3_SEL = 0
6486     // .. ==> 0XF8000708[7:5] = 0x00000000U
6487     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6488     // .. Speed = 0
6489     // .. ==> 0XF8000708[8:8] = 0x00000000U
6490     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6491     // .. IO_Type = 1
6492     // .. ==> 0XF8000708[11:9] = 0x00000001U
6493     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6494     // .. PULLUP = 0
6495     // .. ==> 0XF8000708[12:12] = 0x00000000U
6496     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6497     // .. DisableRcvr = 0
6498     // .. ==> 0XF8000708[13:13] = 0x00000000U
6499     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6500     // ..
6501     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6502     // .. TRI_ENABLE = 0
6503     // .. ==> 0XF800070C[0:0] = 0x00000000U
6504     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6505     // .. L0_SEL = 1
6506     // .. ==> 0XF800070C[1:1] = 0x00000001U
6507     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6508     // .. L1_SEL = 0
6509     // .. ==> 0XF800070C[2:2] = 0x00000000U
6510     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6511     // .. L2_SEL = 0
6512     // .. ==> 0XF800070C[4:3] = 0x00000000U
6513     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6514     // .. L3_SEL = 0
6515     // .. ==> 0XF800070C[7:5] = 0x00000000U
6516     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6517     // .. Speed = 0
6518     // .. ==> 0XF800070C[8:8] = 0x00000000U
6519     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6520     // .. IO_Type = 1
6521     // .. ==> 0XF800070C[11:9] = 0x00000001U
6522     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6523     // .. PULLUP = 0
6524     // .. ==> 0XF800070C[12:12] = 0x00000000U
6525     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6526     // .. DisableRcvr = 0
6527     // .. ==> 0XF800070C[13:13] = 0x00000000U
6528     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6529     // ..
6530     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6531     // .. TRI_ENABLE = 0
6532     // .. ==> 0XF8000710[0:0] = 0x00000000U
6533     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6534     // .. L0_SEL = 1
6535     // .. ==> 0XF8000710[1:1] = 0x00000001U
6536     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6537     // .. L1_SEL = 0
6538     // .. ==> 0XF8000710[2:2] = 0x00000000U
6539     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6540     // .. L2_SEL = 0
6541     // .. ==> 0XF8000710[4:3] = 0x00000000U
6542     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6543     // .. L3_SEL = 0
6544     // .. ==> 0XF8000710[7:5] = 0x00000000U
6545     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6546     // .. Speed = 0
6547     // .. ==> 0XF8000710[8:8] = 0x00000000U
6548     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6549     // .. IO_Type = 1
6550     // .. ==> 0XF8000710[11:9] = 0x00000001U
6551     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6552     // .. PULLUP = 0
6553     // .. ==> 0XF8000710[12:12] = 0x00000000U
6554     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6555     // .. DisableRcvr = 0
6556     // .. ==> 0XF8000710[13:13] = 0x00000000U
6557     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6558     // ..
6559     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6560     // .. TRI_ENABLE = 0
6561     // .. ==> 0XF8000714[0:0] = 0x00000000U
6562     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6563     // .. L0_SEL = 1
6564     // .. ==> 0XF8000714[1:1] = 0x00000001U
6565     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6566     // .. L1_SEL = 0
6567     // .. ==> 0XF8000714[2:2] = 0x00000000U
6568     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6569     // .. L2_SEL = 0
6570     // .. ==> 0XF8000714[4:3] = 0x00000000U
6571     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6572     // .. L3_SEL = 0
6573     // .. ==> 0XF8000714[7:5] = 0x00000000U
6574     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6575     // .. Speed = 0
6576     // .. ==> 0XF8000714[8:8] = 0x00000000U
6577     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6578     // .. IO_Type = 1
6579     // .. ==> 0XF8000714[11:9] = 0x00000001U
6580     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6581     // .. PULLUP = 0
6582     // .. ==> 0XF8000714[12:12] = 0x00000000U
6583     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6584     // .. DisableRcvr = 0
6585     // .. ==> 0XF8000714[13:13] = 0x00000000U
6586     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6587     // ..
6588     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6589     // .. TRI_ENABLE = 0
6590     // .. ==> 0XF8000718[0:0] = 0x00000000U
6591     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6592     // .. L0_SEL = 1
6593     // .. ==> 0XF8000718[1:1] = 0x00000001U
6594     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6595     // .. L1_SEL = 0
6596     // .. ==> 0XF8000718[2:2] = 0x00000000U
6597     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6598     // .. L2_SEL = 0
6599     // .. ==> 0XF8000718[4:3] = 0x00000000U
6600     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6601     // .. L3_SEL = 0
6602     // .. ==> 0XF8000718[7:5] = 0x00000000U
6603     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6604     // .. Speed = 0
6605     // .. ==> 0XF8000718[8:8] = 0x00000000U
6606     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6607     // .. IO_Type = 1
6608     // .. ==> 0XF8000718[11:9] = 0x00000001U
6609     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6610     // .. PULLUP = 0
6611     // .. ==> 0XF8000718[12:12] = 0x00000000U
6612     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6613     // .. DisableRcvr = 0
6614     // .. ==> 0XF8000718[13:13] = 0x00000000U
6615     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6616     // ..
6617     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6618     // .. TRI_ENABLE = 0
6619     // .. ==> 0XF800071C[0:0] = 0x00000000U
6620     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6621     // .. L0_SEL = 0
6622     // .. ==> 0XF800071C[1:1] = 0x00000000U
6623     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6624     // .. L1_SEL = 0
6625     // .. ==> 0XF800071C[2:2] = 0x00000000U
6626     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6627     // .. L2_SEL = 0
6628     // .. ==> 0XF800071C[4:3] = 0x00000000U
6629     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6630     // .. L3_SEL = 0
6631     // .. ==> 0XF800071C[7:5] = 0x00000000U
6632     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6633     // .. Speed = 0
6634     // .. ==> 0XF800071C[8:8] = 0x00000000U
6635     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6636     // .. IO_Type = 1
6637     // .. ==> 0XF800071C[11:9] = 0x00000001U
6638     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6639     // .. PULLUP = 0
6640     // .. ==> 0XF800071C[12:12] = 0x00000000U
6641     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6642     // .. DisableRcvr = 0
6643     // .. ==> 0XF800071C[13:13] = 0x00000000U
6644     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6645     // ..
6646     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6647     // .. TRI_ENABLE = 0
6648     // .. ==> 0XF8000720[0:0] = 0x00000000U
6649     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6650     // .. L0_SEL = 1
6651     // .. ==> 0XF8000720[1:1] = 0x00000001U
6652     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6653     // .. L1_SEL = 0
6654     // .. ==> 0XF8000720[2:2] = 0x00000000U
6655     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6656     // .. L2_SEL = 0
6657     // .. ==> 0XF8000720[4:3] = 0x00000000U
6658     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6659     // .. L3_SEL = 0
6660     // .. ==> 0XF8000720[7:5] = 0x00000000U
6661     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6662     // .. Speed = 0
6663     // .. ==> 0XF8000720[8:8] = 0x00000000U
6664     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6665     // .. IO_Type = 1
6666     // .. ==> 0XF8000720[11:9] = 0x00000001U
6667     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6668     // .. PULLUP = 0
6669     // .. ==> 0XF8000720[12:12] = 0x00000000U
6670     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6671     // .. DisableRcvr = 0
6672     // .. ==> 0XF8000720[13:13] = 0x00000000U
6673     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6674     // ..
6675     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6676     // .. TRI_ENABLE = 0
6677     // .. ==> 0XF8000724[0:0] = 0x00000000U
6678     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6679     // .. L0_SEL = 1
6680     // .. ==> 0XF8000724[1:1] = 0x00000001U
6681     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6682     // .. L1_SEL = 0
6683     // .. ==> 0XF8000724[2:2] = 0x00000000U
6684     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6685     // .. L2_SEL = 0
6686     // .. ==> 0XF8000724[4:3] = 0x00000000U
6687     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6688     // .. L3_SEL = 0
6689     // .. ==> 0XF8000724[7:5] = 0x00000000U
6690     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6691     // .. Speed = 0
6692     // .. ==> 0XF8000724[8:8] = 0x00000000U
6693     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6694     // .. IO_Type = 1
6695     // .. ==> 0XF8000724[11:9] = 0x00000001U
6696     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6697     // .. PULLUP = 1
6698     // .. ==> 0XF8000724[12:12] = 0x00000001U
6699     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6700     // .. DisableRcvr = 0
6701     // .. ==> 0XF8000724[13:13] = 0x00000000U
6702     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6703     // ..
6704     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
6705     // .. TRI_ENABLE = 0
6706     // .. ==> 0XF8000728[0:0] = 0x00000000U
6707     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6708     // .. L0_SEL = 1
6709     // .. ==> 0XF8000728[1:1] = 0x00000001U
6710     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6711     // .. L1_SEL = 0
6712     // .. ==> 0XF8000728[2:2] = 0x00000000U
6713     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6714     // .. L2_SEL = 0
6715     // .. ==> 0XF8000728[4:3] = 0x00000000U
6716     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6717     // .. L3_SEL = 0
6718     // .. ==> 0XF8000728[7:5] = 0x00000000U
6719     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6720     // .. Speed = 0
6721     // .. ==> 0XF8000728[8:8] = 0x00000000U
6722     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6723     // .. IO_Type = 1
6724     // .. ==> 0XF8000728[11:9] = 0x00000001U
6725     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6726     // .. PULLUP = 1
6727     // .. ==> 0XF8000728[12:12] = 0x00000001U
6728     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6729     // .. DisableRcvr = 0
6730     // .. ==> 0XF8000728[13:13] = 0x00000000U
6731     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6732     // ..
6733     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
6734     // .. TRI_ENABLE = 0
6735     // .. ==> 0XF800072C[0:0] = 0x00000000U
6736     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6737     // .. L0_SEL = 1
6738     // .. ==> 0XF800072C[1:1] = 0x00000001U
6739     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6740     // .. L1_SEL = 0
6741     // .. ==> 0XF800072C[2:2] = 0x00000000U
6742     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6743     // .. L2_SEL = 0
6744     // .. ==> 0XF800072C[4:3] = 0x00000000U
6745     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6746     // .. L3_SEL = 0
6747     // .. ==> 0XF800072C[7:5] = 0x00000000U
6748     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6749     // .. Speed = 0
6750     // .. ==> 0XF800072C[8:8] = 0x00000000U
6751     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6752     // .. IO_Type = 1
6753     // .. ==> 0XF800072C[11:9] = 0x00000001U
6754     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6755     // .. PULLUP = 1
6756     // .. ==> 0XF800072C[12:12] = 0x00000001U
6757     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6758     // .. DisableRcvr = 0
6759     // .. ==> 0XF800072C[13:13] = 0x00000000U
6760     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6761     // ..
6762     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
6763     // .. TRI_ENABLE = 0
6764     // .. ==> 0XF8000730[0:0] = 0x00000000U
6765     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6766     // .. L0_SEL = 1
6767     // .. ==> 0XF8000730[1:1] = 0x00000001U
6768     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6769     // .. L1_SEL = 0
6770     // .. ==> 0XF8000730[2:2] = 0x00000000U
6771     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6772     // .. L2_SEL = 0
6773     // .. ==> 0XF8000730[4:3] = 0x00000000U
6774     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6775     // .. L3_SEL = 0
6776     // .. ==> 0XF8000730[7:5] = 0x00000000U
6777     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6778     // .. Speed = 0
6779     // .. ==> 0XF8000730[8:8] = 0x00000000U
6780     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6781     // .. IO_Type = 1
6782     // .. ==> 0XF8000730[11:9] = 0x00000001U
6783     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6784     // .. PULLUP = 1
6785     // .. ==> 0XF8000730[12:12] = 0x00000001U
6786     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6787     // .. DisableRcvr = 0
6788     // .. ==> 0XF8000730[13:13] = 0x00000000U
6789     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6790     // ..
6791     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
6792     // .. TRI_ENABLE = 0
6793     // .. ==> 0XF8000734[0:0] = 0x00000000U
6794     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6795     // .. L0_SEL = 1
6796     // .. ==> 0XF8000734[1:1] = 0x00000001U
6797     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6798     // .. L1_SEL = 0
6799     // .. ==> 0XF8000734[2:2] = 0x00000000U
6800     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6801     // .. L2_SEL = 0
6802     // .. ==> 0XF8000734[4:3] = 0x00000000U
6803     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6804     // .. L3_SEL = 0
6805     // .. ==> 0XF8000734[7:5] = 0x00000000U
6806     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6807     // .. Speed = 0
6808     // .. ==> 0XF8000734[8:8] = 0x00000000U
6809     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6810     // .. IO_Type = 1
6811     // .. ==> 0XF8000734[11:9] = 0x00000001U
6812     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6813     // .. PULLUP = 1
6814     // .. ==> 0XF8000734[12:12] = 0x00000001U
6815     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6816     // .. DisableRcvr = 0
6817     // .. ==> 0XF8000734[13:13] = 0x00000000U
6818     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6819     // ..
6820     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
6821     // .. TRI_ENABLE = 1
6822     // .. ==> 0XF8000738[0:0] = 0x00000001U
6823     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6824     // .. Speed = 0
6825     // .. ==> 0XF8000738[8:8] = 0x00000000U
6826     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6827     // .. IO_Type = 1
6828     // .. ==> 0XF8000738[11:9] = 0x00000001U
6829     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6830     // .. PULLUP = 1
6831     // .. ==> 0XF8000738[12:12] = 0x00000001U
6832     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6833     // .. DisableRcvr = 0
6834     // .. ==> 0XF8000738[13:13] = 0x00000000U
6835     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6836     // ..
6837     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
6838     // .. TRI_ENABLE = 1
6839     // .. ==> 0XF800073C[0:0] = 0x00000001U
6840     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6841     // .. Speed = 0
6842     // .. ==> 0XF800073C[8:8] = 0x00000000U
6843     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6844     // .. IO_Type = 1
6845     // .. ==> 0XF800073C[11:9] = 0x00000001U
6846     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6847     // .. PULLUP = 1
6848     // .. ==> 0XF800073C[12:12] = 0x00000001U
6849     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6850     // .. DisableRcvr = 0
6851     // .. ==> 0XF800073C[13:13] = 0x00000000U
6852     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6853     // ..
6854     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6855     // .. TRI_ENABLE = 0
6856     // .. ==> 0XF8000740[0:0] = 0x00000000U
6857     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6858     // .. L0_SEL = 1
6859     // .. ==> 0XF8000740[1:1] = 0x00000001U
6860     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6861     // .. L1_SEL = 0
6862     // .. ==> 0XF8000740[2:2] = 0x00000000U
6863     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6864     // .. L2_SEL = 0
6865     // .. ==> 0XF8000740[4:3] = 0x00000000U
6866     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6867     // .. L3_SEL = 0
6868     // .. ==> 0XF8000740[7:5] = 0x00000000U
6869     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6870     // .. Speed = 0
6871     // .. ==> 0XF8000740[8:8] = 0x00000000U
6872     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6873     // .. IO_Type = 4
6874     // .. ==> 0XF8000740[11:9] = 0x00000004U
6875     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6876     // .. PULLUP = 0
6877     // .. ==> 0XF8000740[12:12] = 0x00000000U
6878     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6879     // .. DisableRcvr = 1
6880     // .. ==> 0XF8000740[13:13] = 0x00000001U
6881     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6882     // ..
6883     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6884     // .. TRI_ENABLE = 0
6885     // .. ==> 0XF8000744[0:0] = 0x00000000U
6886     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6887     // .. L0_SEL = 1
6888     // .. ==> 0XF8000744[1:1] = 0x00000001U
6889     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6890     // .. L1_SEL = 0
6891     // .. ==> 0XF8000744[2:2] = 0x00000000U
6892     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6893     // .. L2_SEL = 0
6894     // .. ==> 0XF8000744[4:3] = 0x00000000U
6895     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6896     // .. L3_SEL = 0
6897     // .. ==> 0XF8000744[7:5] = 0x00000000U
6898     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6899     // .. Speed = 0
6900     // .. ==> 0XF8000744[8:8] = 0x00000000U
6901     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6902     // .. IO_Type = 4
6903     // .. ==> 0XF8000744[11:9] = 0x00000004U
6904     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6905     // .. PULLUP = 0
6906     // .. ==> 0XF8000744[12:12] = 0x00000000U
6907     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6908     // .. DisableRcvr = 1
6909     // .. ==> 0XF8000744[13:13] = 0x00000001U
6910     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6911     // ..
6912     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6913     // .. TRI_ENABLE = 0
6914     // .. ==> 0XF8000748[0:0] = 0x00000000U
6915     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6916     // .. L0_SEL = 1
6917     // .. ==> 0XF8000748[1:1] = 0x00000001U
6918     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6919     // .. L1_SEL = 0
6920     // .. ==> 0XF8000748[2:2] = 0x00000000U
6921     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6922     // .. L2_SEL = 0
6923     // .. ==> 0XF8000748[4:3] = 0x00000000U
6924     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6925     // .. L3_SEL = 0
6926     // .. ==> 0XF8000748[7:5] = 0x00000000U
6927     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6928     // .. Speed = 0
6929     // .. ==> 0XF8000748[8:8] = 0x00000000U
6930     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6931     // .. IO_Type = 4
6932     // .. ==> 0XF8000748[11:9] = 0x00000004U
6933     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6934     // .. PULLUP = 0
6935     // .. ==> 0XF8000748[12:12] = 0x00000000U
6936     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6937     // .. DisableRcvr = 1
6938     // .. ==> 0XF8000748[13:13] = 0x00000001U
6939     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6940     // ..
6941     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6942     // .. TRI_ENABLE = 0
6943     // .. ==> 0XF800074C[0:0] = 0x00000000U
6944     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6945     // .. L0_SEL = 1
6946     // .. ==> 0XF800074C[1:1] = 0x00000001U
6947     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6948     // .. L1_SEL = 0
6949     // .. ==> 0XF800074C[2:2] = 0x00000000U
6950     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6951     // .. L2_SEL = 0
6952     // .. ==> 0XF800074C[4:3] = 0x00000000U
6953     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6954     // .. L3_SEL = 0
6955     // .. ==> 0XF800074C[7:5] = 0x00000000U
6956     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6957     // .. Speed = 0
6958     // .. ==> 0XF800074C[8:8] = 0x00000000U
6959     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6960     // .. IO_Type = 4
6961     // .. ==> 0XF800074C[11:9] = 0x00000004U
6962     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6963     // .. PULLUP = 0
6964     // .. ==> 0XF800074C[12:12] = 0x00000000U
6965     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6966     // .. DisableRcvr = 1
6967     // .. ==> 0XF800074C[13:13] = 0x00000001U
6968     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6969     // ..
6970     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
6971     // .. TRI_ENABLE = 0
6972     // .. ==> 0XF8000750[0:0] = 0x00000000U
6973     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6974     // .. L0_SEL = 1
6975     // .. ==> 0XF8000750[1:1] = 0x00000001U
6976     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6977     // .. L1_SEL = 0
6978     // .. ==> 0XF8000750[2:2] = 0x00000000U
6979     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6980     // .. L2_SEL = 0
6981     // .. ==> 0XF8000750[4:3] = 0x00000000U
6982     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6983     // .. L3_SEL = 0
6984     // .. ==> 0XF8000750[7:5] = 0x00000000U
6985     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6986     // .. Speed = 0
6987     // .. ==> 0XF8000750[8:8] = 0x00000000U
6988     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6989     // .. IO_Type = 4
6990     // .. ==> 0XF8000750[11:9] = 0x00000004U
6991     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6992     // .. PULLUP = 0
6993     // .. ==> 0XF8000750[12:12] = 0x00000000U
6994     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6995     // .. DisableRcvr = 1
6996     // .. ==> 0XF8000750[13:13] = 0x00000001U
6997     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6998     // ..
6999     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
7000     // .. TRI_ENABLE = 0
7001     // .. ==> 0XF8000754[0:0] = 0x00000000U
7002     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7003     // .. L0_SEL = 1
7004     // .. ==> 0XF8000754[1:1] = 0x00000001U
7005     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7006     // .. L1_SEL = 0
7007     // .. ==> 0XF8000754[2:2] = 0x00000000U
7008     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7009     // .. L2_SEL = 0
7010     // .. ==> 0XF8000754[4:3] = 0x00000000U
7011     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7012     // .. L3_SEL = 0
7013     // .. ==> 0XF8000754[7:5] = 0x00000000U
7014     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7015     // .. Speed = 0
7016     // .. ==> 0XF8000754[8:8] = 0x00000000U
7017     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7018     // .. IO_Type = 4
7019     // .. ==> 0XF8000754[11:9] = 0x00000004U
7020     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7021     // .. PULLUP = 0
7022     // .. ==> 0XF8000754[12:12] = 0x00000000U
7023     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7024     // .. DisableRcvr = 1
7025     // .. ==> 0XF8000754[13:13] = 0x00000001U
7026     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
7027     // ..
7028     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
7029     // .. TRI_ENABLE = 1
7030     // .. ==> 0XF8000758[0:0] = 0x00000001U
7031     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7032     // .. L0_SEL = 1
7033     // .. ==> 0XF8000758[1:1] = 0x00000001U
7034     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7035     // .. L1_SEL = 0
7036     // .. ==> 0XF8000758[2:2] = 0x00000000U
7037     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7038     // .. L2_SEL = 0
7039     // .. ==> 0XF8000758[4:3] = 0x00000000U
7040     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7041     // .. L3_SEL = 0
7042     // .. ==> 0XF8000758[7:5] = 0x00000000U
7043     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7044     // .. Speed = 0
7045     // .. ==> 0XF8000758[8:8] = 0x00000000U
7046     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7047     // .. IO_Type = 4
7048     // .. ==> 0XF8000758[11:9] = 0x00000004U
7049     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7050     // .. PULLUP = 0
7051     // .. ==> 0XF8000758[12:12] = 0x00000000U
7052     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7053     // .. DisableRcvr = 0
7054     // .. ==> 0XF8000758[13:13] = 0x00000000U
7055     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7056     // ..
7057     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7058     // .. TRI_ENABLE = 1
7059     // .. ==> 0XF800075C[0:0] = 0x00000001U
7060     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7061     // .. L0_SEL = 1
7062     // .. ==> 0XF800075C[1:1] = 0x00000001U
7063     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7064     // .. L1_SEL = 0
7065     // .. ==> 0XF800075C[2:2] = 0x00000000U
7066     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7067     // .. L2_SEL = 0
7068     // .. ==> 0XF800075C[4:3] = 0x00000000U
7069     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7070     // .. L3_SEL = 0
7071     // .. ==> 0XF800075C[7:5] = 0x00000000U
7072     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7073     // .. Speed = 0
7074     // .. ==> 0XF800075C[8:8] = 0x00000000U
7075     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7076     // .. IO_Type = 4
7077     // .. ==> 0XF800075C[11:9] = 0x00000004U
7078     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7079     // .. PULLUP = 0
7080     // .. ==> 0XF800075C[12:12] = 0x00000000U
7081     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7082     // .. DisableRcvr = 0
7083     // .. ==> 0XF800075C[13:13] = 0x00000000U
7084     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7085     // ..
7086     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7087     // .. TRI_ENABLE = 1
7088     // .. ==> 0XF8000760[0:0] = 0x00000001U
7089     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7090     // .. L0_SEL = 1
7091     // .. ==> 0XF8000760[1:1] = 0x00000001U
7092     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7093     // .. L1_SEL = 0
7094     // .. ==> 0XF8000760[2:2] = 0x00000000U
7095     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7096     // .. L2_SEL = 0
7097     // .. ==> 0XF8000760[4:3] = 0x00000000U
7098     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7099     // .. L3_SEL = 0
7100     // .. ==> 0XF8000760[7:5] = 0x00000000U
7101     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7102     // .. Speed = 0
7103     // .. ==> 0XF8000760[8:8] = 0x00000000U
7104     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7105     // .. IO_Type = 4
7106     // .. ==> 0XF8000760[11:9] = 0x00000004U
7107     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7108     // .. PULLUP = 0
7109     // .. ==> 0XF8000760[12:12] = 0x00000000U
7110     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7111     // .. DisableRcvr = 0
7112     // .. ==> 0XF8000760[13:13] = 0x00000000U
7113     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7114     // ..
7115     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7116     // .. TRI_ENABLE = 1
7117     // .. ==> 0XF8000764[0:0] = 0x00000001U
7118     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7119     // .. L0_SEL = 1
7120     // .. ==> 0XF8000764[1:1] = 0x00000001U
7121     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7122     // .. L1_SEL = 0
7123     // .. ==> 0XF8000764[2:2] = 0x00000000U
7124     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7125     // .. L2_SEL = 0
7126     // .. ==> 0XF8000764[4:3] = 0x00000000U
7127     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7128     // .. L3_SEL = 0
7129     // .. ==> 0XF8000764[7:5] = 0x00000000U
7130     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7131     // .. Speed = 0
7132     // .. ==> 0XF8000764[8:8] = 0x00000000U
7133     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7134     // .. IO_Type = 4
7135     // .. ==> 0XF8000764[11:9] = 0x00000004U
7136     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7137     // .. PULLUP = 0
7138     // .. ==> 0XF8000764[12:12] = 0x00000000U
7139     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7140     // .. DisableRcvr = 0
7141     // .. ==> 0XF8000764[13:13] = 0x00000000U
7142     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7143     // ..
7144     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7145     // .. TRI_ENABLE = 1
7146     // .. ==> 0XF8000768[0:0] = 0x00000001U
7147     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7148     // .. L0_SEL = 1
7149     // .. ==> 0XF8000768[1:1] = 0x00000001U
7150     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7151     // .. L1_SEL = 0
7152     // .. ==> 0XF8000768[2:2] = 0x00000000U
7153     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7154     // .. L2_SEL = 0
7155     // .. ==> 0XF8000768[4:3] = 0x00000000U
7156     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7157     // .. L3_SEL = 0
7158     // .. ==> 0XF8000768[7:5] = 0x00000000U
7159     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7160     // .. Speed = 0
7161     // .. ==> 0XF8000768[8:8] = 0x00000000U
7162     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7163     // .. IO_Type = 4
7164     // .. ==> 0XF8000768[11:9] = 0x00000004U
7165     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7166     // .. PULLUP = 0
7167     // .. ==> 0XF8000768[12:12] = 0x00000000U
7168     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7169     // .. DisableRcvr = 0
7170     // .. ==> 0XF8000768[13:13] = 0x00000000U
7171     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7172     // ..
7173     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7174     // .. TRI_ENABLE = 1
7175     // .. ==> 0XF800076C[0:0] = 0x00000001U
7176     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7177     // .. L0_SEL = 1
7178     // .. ==> 0XF800076C[1:1] = 0x00000001U
7179     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7180     // .. L1_SEL = 0
7181     // .. ==> 0XF800076C[2:2] = 0x00000000U
7182     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7183     // .. L2_SEL = 0
7184     // .. ==> 0XF800076C[4:3] = 0x00000000U
7185     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7186     // .. L3_SEL = 0
7187     // .. ==> 0XF800076C[7:5] = 0x00000000U
7188     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7189     // .. Speed = 0
7190     // .. ==> 0XF800076C[8:8] = 0x00000000U
7191     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7192     // .. IO_Type = 4
7193     // .. ==> 0XF800076C[11:9] = 0x00000004U
7194     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7195     // .. PULLUP = 0
7196     // .. ==> 0XF800076C[12:12] = 0x00000000U
7197     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7198     // .. DisableRcvr = 0
7199     // .. ==> 0XF800076C[13:13] = 0x00000000U
7200     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7201     // ..
7202     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7203     // .. TRI_ENABLE = 0
7204     // .. ==> 0XF8000770[0:0] = 0x00000000U
7205     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7206     // .. L0_SEL = 0
7207     // .. ==> 0XF8000770[1:1] = 0x00000000U
7208     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7209     // .. L1_SEL = 1
7210     // .. ==> 0XF8000770[2:2] = 0x00000001U
7211     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7212     // .. L2_SEL = 0
7213     // .. ==> 0XF8000770[4:3] = 0x00000000U
7214     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7215     // .. L3_SEL = 0
7216     // .. ==> 0XF8000770[7:5] = 0x00000000U
7217     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7218     // .. Speed = 0
7219     // .. ==> 0XF8000770[8:8] = 0x00000000U
7220     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7221     // .. IO_Type = 1
7222     // .. ==> 0XF8000770[11:9] = 0x00000001U
7223     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7224     // .. PULLUP = 0
7225     // .. ==> 0XF8000770[12:12] = 0x00000000U
7226     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7227     // .. DisableRcvr = 0
7228     // .. ==> 0XF8000770[13:13] = 0x00000000U
7229     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7230     // ..
7231     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7232     // .. TRI_ENABLE = 1
7233     // .. ==> 0XF8000774[0:0] = 0x00000001U
7234     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7235     // .. L0_SEL = 0
7236     // .. ==> 0XF8000774[1:1] = 0x00000000U
7237     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7238     // .. L1_SEL = 1
7239     // .. ==> 0XF8000774[2:2] = 0x00000001U
7240     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7241     // .. L2_SEL = 0
7242     // .. ==> 0XF8000774[4:3] = 0x00000000U
7243     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7244     // .. L3_SEL = 0
7245     // .. ==> 0XF8000774[7:5] = 0x00000000U
7246     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7247     // .. Speed = 0
7248     // .. ==> 0XF8000774[8:8] = 0x00000000U
7249     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7250     // .. IO_Type = 1
7251     // .. ==> 0XF8000774[11:9] = 0x00000001U
7252     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7253     // .. PULLUP = 0
7254     // .. ==> 0XF8000774[12:12] = 0x00000000U
7255     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7256     // .. DisableRcvr = 0
7257     // .. ==> 0XF8000774[13:13] = 0x00000000U
7258     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7259     // ..
7260     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7261     // .. TRI_ENABLE = 0
7262     // .. ==> 0XF8000778[0:0] = 0x00000000U
7263     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7264     // .. L0_SEL = 0
7265     // .. ==> 0XF8000778[1:1] = 0x00000000U
7266     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7267     // .. L1_SEL = 1
7268     // .. ==> 0XF8000778[2:2] = 0x00000001U
7269     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7270     // .. L2_SEL = 0
7271     // .. ==> 0XF8000778[4:3] = 0x00000000U
7272     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7273     // .. L3_SEL = 0
7274     // .. ==> 0XF8000778[7:5] = 0x00000000U
7275     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7276     // .. Speed = 0
7277     // .. ==> 0XF8000778[8:8] = 0x00000000U
7278     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7279     // .. IO_Type = 1
7280     // .. ==> 0XF8000778[11:9] = 0x00000001U
7281     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7282     // .. PULLUP = 0
7283     // .. ==> 0XF8000778[12:12] = 0x00000000U
7284     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7285     // .. DisableRcvr = 0
7286     // .. ==> 0XF8000778[13:13] = 0x00000000U
7287     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7288     // ..
7289     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7290     // .. TRI_ENABLE = 1
7291     // .. ==> 0XF800077C[0:0] = 0x00000001U
7292     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7293     // .. L0_SEL = 0
7294     // .. ==> 0XF800077C[1:1] = 0x00000000U
7295     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7296     // .. L1_SEL = 1
7297     // .. ==> 0XF800077C[2:2] = 0x00000001U
7298     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7299     // .. L2_SEL = 0
7300     // .. ==> 0XF800077C[4:3] = 0x00000000U
7301     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7302     // .. L3_SEL = 0
7303     // .. ==> 0XF800077C[7:5] = 0x00000000U
7304     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7305     // .. Speed = 0
7306     // .. ==> 0XF800077C[8:8] = 0x00000000U
7307     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7308     // .. IO_Type = 1
7309     // .. ==> 0XF800077C[11:9] = 0x00000001U
7310     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7311     // .. PULLUP = 0
7312     // .. ==> 0XF800077C[12:12] = 0x00000000U
7313     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7314     // .. DisableRcvr = 0
7315     // .. ==> 0XF800077C[13:13] = 0x00000000U
7316     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7317     // ..
7318     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7319     // .. TRI_ENABLE = 0
7320     // .. ==> 0XF8000780[0:0] = 0x00000000U
7321     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7322     // .. L0_SEL = 0
7323     // .. ==> 0XF8000780[1:1] = 0x00000000U
7324     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7325     // .. L1_SEL = 1
7326     // .. ==> 0XF8000780[2:2] = 0x00000001U
7327     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7328     // .. L2_SEL = 0
7329     // .. ==> 0XF8000780[4:3] = 0x00000000U
7330     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7331     // .. L3_SEL = 0
7332     // .. ==> 0XF8000780[7:5] = 0x00000000U
7333     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7334     // .. Speed = 0
7335     // .. ==> 0XF8000780[8:8] = 0x00000000U
7336     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7337     // .. IO_Type = 1
7338     // .. ==> 0XF8000780[11:9] = 0x00000001U
7339     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7340     // .. PULLUP = 0
7341     // .. ==> 0XF8000780[12:12] = 0x00000000U
7342     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7343     // .. DisableRcvr = 0
7344     // .. ==> 0XF8000780[13:13] = 0x00000000U
7345     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7346     // ..
7347     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7348     // .. TRI_ENABLE = 0
7349     // .. ==> 0XF8000784[0:0] = 0x00000000U
7350     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7351     // .. L0_SEL = 0
7352     // .. ==> 0XF8000784[1:1] = 0x00000000U
7353     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7354     // .. L1_SEL = 1
7355     // .. ==> 0XF8000784[2:2] = 0x00000001U
7356     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7357     // .. L2_SEL = 0
7358     // .. ==> 0XF8000784[4:3] = 0x00000000U
7359     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7360     // .. L3_SEL = 0
7361     // .. ==> 0XF8000784[7:5] = 0x00000000U
7362     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7363     // .. Speed = 0
7364     // .. ==> 0XF8000784[8:8] = 0x00000000U
7365     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7366     // .. IO_Type = 1
7367     // .. ==> 0XF8000784[11:9] = 0x00000001U
7368     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7369     // .. PULLUP = 0
7370     // .. ==> 0XF8000784[12:12] = 0x00000000U
7371     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7372     // .. DisableRcvr = 0
7373     // .. ==> 0XF8000784[13:13] = 0x00000000U
7374     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7375     // ..
7376     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7377     // .. TRI_ENABLE = 0
7378     // .. ==> 0XF8000788[0:0] = 0x00000000U
7379     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7380     // .. L0_SEL = 0
7381     // .. ==> 0XF8000788[1:1] = 0x00000000U
7382     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7383     // .. L1_SEL = 1
7384     // .. ==> 0XF8000788[2:2] = 0x00000001U
7385     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7386     // .. L2_SEL = 0
7387     // .. ==> 0XF8000788[4:3] = 0x00000000U
7388     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7389     // .. L3_SEL = 0
7390     // .. ==> 0XF8000788[7:5] = 0x00000000U
7391     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7392     // .. Speed = 0
7393     // .. ==> 0XF8000788[8:8] = 0x00000000U
7394     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7395     // .. IO_Type = 1
7396     // .. ==> 0XF8000788[11:9] = 0x00000001U
7397     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7398     // .. PULLUP = 0
7399     // .. ==> 0XF8000788[12:12] = 0x00000000U
7400     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7401     // .. DisableRcvr = 0
7402     // .. ==> 0XF8000788[13:13] = 0x00000000U
7403     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7404     // ..
7405     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7406     // .. TRI_ENABLE = 0
7407     // .. ==> 0XF800078C[0:0] = 0x00000000U
7408     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7409     // .. L0_SEL = 0
7410     // .. ==> 0XF800078C[1:1] = 0x00000000U
7411     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7412     // .. L1_SEL = 1
7413     // .. ==> 0XF800078C[2:2] = 0x00000001U
7414     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7415     // .. L2_SEL = 0
7416     // .. ==> 0XF800078C[4:3] = 0x00000000U
7417     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7418     // .. L3_SEL = 0
7419     // .. ==> 0XF800078C[7:5] = 0x00000000U
7420     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7421     // .. Speed = 0
7422     // .. ==> 0XF800078C[8:8] = 0x00000000U
7423     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7424     // .. IO_Type = 1
7425     // .. ==> 0XF800078C[11:9] = 0x00000001U
7426     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7427     // .. PULLUP = 0
7428     // .. ==> 0XF800078C[12:12] = 0x00000000U
7429     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7430     // .. DisableRcvr = 0
7431     // .. ==> 0XF800078C[13:13] = 0x00000000U
7432     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7433     // ..
7434     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7435     // .. TRI_ENABLE = 1
7436     // .. ==> 0XF8000790[0:0] = 0x00000001U
7437     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7438     // .. L0_SEL = 0
7439     // .. ==> 0XF8000790[1:1] = 0x00000000U
7440     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7441     // .. L1_SEL = 1
7442     // .. ==> 0XF8000790[2:2] = 0x00000001U
7443     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7444     // .. L2_SEL = 0
7445     // .. ==> 0XF8000790[4:3] = 0x00000000U
7446     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7447     // .. L3_SEL = 0
7448     // .. ==> 0XF8000790[7:5] = 0x00000000U
7449     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7450     // .. Speed = 0
7451     // .. ==> 0XF8000790[8:8] = 0x00000000U
7452     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7453     // .. IO_Type = 1
7454     // .. ==> 0XF8000790[11:9] = 0x00000001U
7455     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7456     // .. PULLUP = 0
7457     // .. ==> 0XF8000790[12:12] = 0x00000000U
7458     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7459     // .. DisableRcvr = 0
7460     // .. ==> 0XF8000790[13:13] = 0x00000000U
7461     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7462     // ..
7463     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7464     // .. TRI_ENABLE = 0
7465     // .. ==> 0XF8000794[0:0] = 0x00000000U
7466     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7467     // .. L0_SEL = 0
7468     // .. ==> 0XF8000794[1:1] = 0x00000000U
7469     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7470     // .. L1_SEL = 1
7471     // .. ==> 0XF8000794[2:2] = 0x00000001U
7472     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7473     // .. L2_SEL = 0
7474     // .. ==> 0XF8000794[4:3] = 0x00000000U
7475     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7476     // .. L3_SEL = 0
7477     // .. ==> 0XF8000794[7:5] = 0x00000000U
7478     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7479     // .. Speed = 0
7480     // .. ==> 0XF8000794[8:8] = 0x00000000U
7481     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7482     // .. IO_Type = 1
7483     // .. ==> 0XF8000794[11:9] = 0x00000001U
7484     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7485     // .. PULLUP = 0
7486     // .. ==> 0XF8000794[12:12] = 0x00000000U
7487     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7488     // .. DisableRcvr = 0
7489     // .. ==> 0XF8000794[13:13] = 0x00000000U
7490     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7491     // ..
7492     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7493     // .. TRI_ENABLE = 0
7494     // .. ==> 0XF8000798[0:0] = 0x00000000U
7495     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7496     // .. L0_SEL = 0
7497     // .. ==> 0XF8000798[1:1] = 0x00000000U
7498     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7499     // .. L1_SEL = 1
7500     // .. ==> 0XF8000798[2:2] = 0x00000001U
7501     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7502     // .. L2_SEL = 0
7503     // .. ==> 0XF8000798[4:3] = 0x00000000U
7504     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7505     // .. L3_SEL = 0
7506     // .. ==> 0XF8000798[7:5] = 0x00000000U
7507     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7508     // .. Speed = 0
7509     // .. ==> 0XF8000798[8:8] = 0x00000000U
7510     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7511     // .. IO_Type = 1
7512     // .. ==> 0XF8000798[11:9] = 0x00000001U
7513     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7514     // .. PULLUP = 0
7515     // .. ==> 0XF8000798[12:12] = 0x00000000U
7516     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7517     // .. DisableRcvr = 0
7518     // .. ==> 0XF8000798[13:13] = 0x00000000U
7519     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7520     // ..
7521     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7522     // .. TRI_ENABLE = 0
7523     // .. ==> 0XF800079C[0:0] = 0x00000000U
7524     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7525     // .. L0_SEL = 0
7526     // .. ==> 0XF800079C[1:1] = 0x00000000U
7527     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7528     // .. L1_SEL = 1
7529     // .. ==> 0XF800079C[2:2] = 0x00000001U
7530     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7531     // .. L2_SEL = 0
7532     // .. ==> 0XF800079C[4:3] = 0x00000000U
7533     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7534     // .. L3_SEL = 0
7535     // .. ==> 0XF800079C[7:5] = 0x00000000U
7536     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7537     // .. Speed = 0
7538     // .. ==> 0XF800079C[8:8] = 0x00000000U
7539     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7540     // .. IO_Type = 1
7541     // .. ==> 0XF800079C[11:9] = 0x00000001U
7542     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7543     // .. PULLUP = 0
7544     // .. ==> 0XF800079C[12:12] = 0x00000000U
7545     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7546     // .. DisableRcvr = 0
7547     // .. ==> 0XF800079C[13:13] = 0x00000000U
7548     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7549     // ..
7550     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7551     // .. TRI_ENABLE = 0
7552     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7553     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7554     // .. L0_SEL = 0
7555     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7556     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7557     // .. L1_SEL = 0
7558     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7559     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7560     // .. L2_SEL = 0
7561     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7562     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7563     // .. L3_SEL = 4
7564     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7565     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7566     // .. Speed = 0
7567     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7568     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7569     // .. IO_Type = 1
7570     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7571     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7572     // .. PULLUP = 0
7573     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7574     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7575     // .. DisableRcvr = 0
7576     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7577     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7578     // ..
7579     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7580     // .. TRI_ENABLE = 0
7581     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7582     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7583     // .. L0_SEL = 0
7584     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7585     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7586     // .. L1_SEL = 0
7587     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7588     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7589     // .. L2_SEL = 0
7590     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7591     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7592     // .. L3_SEL = 4
7593     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7594     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7595     // .. Speed = 0
7596     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7597     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7598     // .. IO_Type = 1
7599     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7600     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7601     // .. PULLUP = 0
7602     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7603     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7604     // .. DisableRcvr = 0
7605     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7606     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7607     // ..
7608     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7609     // .. TRI_ENABLE = 0
7610     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7611     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7612     // .. L0_SEL = 0
7613     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7614     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7615     // .. L1_SEL = 0
7616     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7617     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7618     // .. L2_SEL = 0
7619     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7620     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7621     // .. L3_SEL = 4
7622     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7623     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7624     // .. Speed = 0
7625     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7626     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7627     // .. IO_Type = 1
7628     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7629     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7630     // .. PULLUP = 0
7631     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7632     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7633     // .. DisableRcvr = 0
7634     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7635     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7636     // ..
7637     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7638     // .. TRI_ENABLE = 0
7639     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7640     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7641     // .. L0_SEL = 0
7642     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7643     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7644     // .. L1_SEL = 0
7645     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7646     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7647     // .. L2_SEL = 0
7648     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7649     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7650     // .. L3_SEL = 4
7651     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7652     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7653     // .. Speed = 0
7654     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7655     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7656     // .. IO_Type = 1
7657     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7658     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7659     // .. PULLUP = 0
7660     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7661     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7662     // .. DisableRcvr = 0
7663     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7664     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7665     // ..
7666     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7667     // .. TRI_ENABLE = 0
7668     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7669     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7670     // .. L0_SEL = 0
7671     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7672     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7673     // .. L1_SEL = 0
7674     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7675     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7676     // .. L2_SEL = 0
7677     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7678     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7679     // .. L3_SEL = 4
7680     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7681     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7682     // .. Speed = 0
7683     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7684     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7685     // .. IO_Type = 1
7686     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7687     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7688     // .. PULLUP = 0
7689     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7690     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7691     // .. DisableRcvr = 0
7692     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7693     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7694     // ..
7695     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7696     // .. TRI_ENABLE = 0
7697     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7698     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7699     // .. L0_SEL = 0
7700     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7701     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7702     // .. L1_SEL = 0
7703     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7704     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7705     // .. L2_SEL = 0
7706     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7707     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7708     // .. L3_SEL = 4
7709     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7710     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7711     // .. Speed = 0
7712     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7713     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7714     // .. IO_Type = 1
7715     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7716     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7717     // .. PULLUP = 0
7718     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7719     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7720     // .. DisableRcvr = 0
7721     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7722     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7723     // ..
7724     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7725     // .. TRI_ENABLE = 0
7726     // .. ==> 0XF80007B8[0:0] = 0x00000000U
7727     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7728     // .. L0_SEL = 0
7729     // .. ==> 0XF80007B8[1:1] = 0x00000000U
7730     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7731     // .. L1_SEL = 0
7732     // .. ==> 0XF80007B8[2:2] = 0x00000000U
7733     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7734     // .. L2_SEL = 0
7735     // .. ==> 0XF80007B8[4:3] = 0x00000000U
7736     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7737     // .. L3_SEL = 0
7738     // .. ==> 0XF80007B8[7:5] = 0x00000000U
7739     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7740     // .. Speed = 0
7741     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7742     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7743     // .. IO_Type = 1
7744     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7745     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7746     // .. PULLUP = 1
7747     // .. ==> 0XF80007B8[12:12] = 0x00000001U
7748     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7749     // .. DisableRcvr = 0
7750     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7751     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7752     // ..
7753     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
7754     // .. TRI_ENABLE = 0
7755     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7756     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7757     // .. L0_SEL = 0
7758     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7759     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7760     // .. L1_SEL = 0
7761     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7762     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7763     // .. L2_SEL = 0
7764     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7765     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7766     // .. L3_SEL = 0
7767     // .. ==> 0XF80007BC[7:5] = 0x00000000U
7768     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7769     // .. Speed = 0
7770     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7771     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7772     // .. IO_Type = 1
7773     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7774     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7775     // .. PULLUP = 1
7776     // .. ==> 0XF80007BC[12:12] = 0x00000001U
7777     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7778     // .. DisableRcvr = 0
7779     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7780     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7781     // ..
7782     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
7783     // .. TRI_ENABLE = 0
7784     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7785     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7786     // .. L0_SEL = 0
7787     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7788     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7789     // .. L1_SEL = 0
7790     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7791     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7792     // .. L2_SEL = 0
7793     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7794     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7795     // .. L3_SEL = 7
7796     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7797     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7798     // .. Speed = 0
7799     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7800     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7801     // .. IO_Type = 1
7802     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7803     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7804     // .. PULLUP = 0
7805     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7806     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7807     // .. DisableRcvr = 0
7808     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7809     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7810     // ..
7811     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7812     // .. TRI_ENABLE = 1
7813     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7814     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7815     // .. L0_SEL = 0
7816     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7817     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7818     // .. L1_SEL = 0
7819     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7820     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7821     // .. L2_SEL = 0
7822     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7823     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7824     // .. L3_SEL = 7
7825     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7826     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7827     // .. Speed = 0
7828     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7829     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7830     // .. IO_Type = 1
7831     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7832     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7833     // .. PULLUP = 0
7834     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7835     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7836     // .. DisableRcvr = 0
7837     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7838     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7839     // ..
7840     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7841     // .. TRI_ENABLE = 0
7842     // .. ==> 0XF80007C8[0:0] = 0x00000000U
7843     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7844     // .. L0_SEL = 0
7845     // .. ==> 0XF80007C8[1:1] = 0x00000000U
7846     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7847     // .. L1_SEL = 0
7848     // .. ==> 0XF80007C8[2:2] = 0x00000000U
7849     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7850     // .. L2_SEL = 0
7851     // .. ==> 0XF80007C8[4:3] = 0x00000000U
7852     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7853     // .. L3_SEL = 2
7854     // .. ==> 0XF80007C8[7:5] = 0x00000002U
7855     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7856     // .. Speed = 0
7857     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7858     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7859     // .. IO_Type = 1
7860     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7861     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7862     // .. PULLUP = 1
7863     // .. ==> 0XF80007C8[12:12] = 0x00000001U
7864     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7865     // .. DisableRcvr = 0
7866     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7867     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7868     // ..
7869     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7870     // .. TRI_ENABLE = 0
7871     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7872     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7873     // .. L0_SEL = 0
7874     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7875     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7876     // .. L1_SEL = 0
7877     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7878     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7879     // .. L2_SEL = 0
7880     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7881     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7882     // .. L3_SEL = 2
7883     // .. ==> 0XF80007CC[7:5] = 0x00000002U
7884     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7885     // .. Speed = 0
7886     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7887     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7888     // .. IO_Type = 1
7889     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7890     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7891     // .. PULLUP = 1
7892     // .. ==> 0XF80007CC[12:12] = 0x00000001U
7893     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7894     // .. DisableRcvr = 0
7895     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7896     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7897     // ..
7898     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7899     // .. TRI_ENABLE = 0
7900     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7901     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7902     // .. L0_SEL = 0
7903     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7904     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7905     // .. L1_SEL = 0
7906     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7907     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7908     // .. L2_SEL = 0
7909     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7910     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7911     // .. L3_SEL = 4
7912     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7913     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7914     // .. Speed = 0
7915     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7916     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7917     // .. IO_Type = 1
7918     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7919     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7920     // .. PULLUP = 0
7921     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7922     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7923     // .. DisableRcvr = 0
7924     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7925     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7926     // ..
7927     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7928     // .. TRI_ENABLE = 0
7929     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7930     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7931     // .. L0_SEL = 0
7932     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7933     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7934     // .. L1_SEL = 0
7935     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7936     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7937     // .. L2_SEL = 0
7938     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7939     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7940     // .. L3_SEL = 4
7941     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7942     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7943     // .. Speed = 0
7944     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7945     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7946     // .. IO_Type = 1
7947     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7948     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7949     // .. PULLUP = 0
7950     // .. ==> 0XF80007D4[12:12] = 0x00000000U
7951     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7952     // .. DisableRcvr = 0
7953     // .. ==> 0XF80007D4[13:13] = 0x00000000U
7954     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7955     // ..
7956     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7957     // .. SDIO0_WP_SEL = 15
7958     // .. ==> 0XF8000830[5:0] = 0x0000000FU
7959     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
7960     // .. SDIO0_CD_SEL = 14
7961     // .. ==> 0XF8000830[21:16] = 0x0000000EU
7962     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
7963     // ..
7964     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
7965     // .. FINISH: MIO PROGRAMMING
7966     // .. START: LOCK IT BACK
7967     // .. LOCK_KEY = 0X767B
7968     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7969     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7970     // ..
7971     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7972     // .. FINISH: LOCK IT BACK
7973     // FINISH: top
7974     //
7975     EMIT_EXIT(),
7976
7977     //
7978 };
7979
7980 unsigned long ps7_peripherals_init_data_2_0[] = {
7981     // START: top
7982     // .. START: SLCR SETTINGS
7983     // .. UNLOCK_KEY = 0XDF0D
7984     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7985     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
7986     // ..
7987     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7988     // .. FINISH: SLCR SETTINGS
7989     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7990     // .. IBUF_DISABLE_MODE = 0x1
7991     // .. ==> 0XF8000B48[7:7] = 0x00000001U
7992     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7993     // .. TERM_DISABLE_MODE = 0x1
7994     // .. ==> 0XF8000B48[8:8] = 0x00000001U
7995     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7996     // ..
7997     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7998     // .. IBUF_DISABLE_MODE = 0x1
7999     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
8000     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8001     // .. TERM_DISABLE_MODE = 0x1
8002     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
8003     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8004     // ..
8005     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
8006     // .. IBUF_DISABLE_MODE = 0x1
8007     // .. ==> 0XF8000B50[7:7] = 0x00000001U
8008     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8009     // .. TERM_DISABLE_MODE = 0x1
8010     // .. ==> 0XF8000B50[8:8] = 0x00000001U
8011     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8012     // ..
8013     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
8014     // .. IBUF_DISABLE_MODE = 0x1
8015     // .. ==> 0XF8000B54[7:7] = 0x00000001U
8016     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8017     // .. TERM_DISABLE_MODE = 0x1
8018     // .. ==> 0XF8000B54[8:8] = 0x00000001U
8019     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8020     // ..
8021     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
8022     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
8023     // .. START: LOCK IT BACK
8024     // .. LOCK_KEY = 0X767B
8025     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8026     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8027     // ..
8028     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8029     // .. FINISH: LOCK IT BACK
8030     // .. START: SRAM/NOR SET OPMODE
8031     // .. FINISH: SRAM/NOR SET OPMODE
8032     // .. START: UART REGISTERS
8033     // .. BDIV = 0x6
8034     // .. ==> 0XE0001034[7:0] = 0x00000006U
8035     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
8036     // ..
8037     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
8038     // .. CD = 0x3e
8039     // .. ==> 0XE0001018[15:0] = 0x0000003EU
8040     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
8041     // ..
8042     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
8043     // .. STPBRK = 0x0
8044     // .. ==> 0XE0001000[8:8] = 0x00000000U
8045     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8046     // .. STTBRK = 0x0
8047     // .. ==> 0XE0001000[7:7] = 0x00000000U
8048     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8049     // .. RSTTO = 0x0
8050     // .. ==> 0XE0001000[6:6] = 0x00000000U
8051     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8052     // .. TXDIS = 0x0
8053     // .. ==> 0XE0001000[5:5] = 0x00000000U
8054     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
8055     // .. TXEN = 0x1
8056     // .. ==> 0XE0001000[4:4] = 0x00000001U
8057     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8058     // .. RXDIS = 0x0
8059     // .. ==> 0XE0001000[3:3] = 0x00000000U
8060     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8061     // .. RXEN = 0x1
8062     // .. ==> 0XE0001000[2:2] = 0x00000001U
8063     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8064     // .. TXRES = 0x1
8065     // .. ==> 0XE0001000[1:1] = 0x00000001U
8066     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8067     // .. RXRES = 0x1
8068     // .. ==> 0XE0001000[0:0] = 0x00000001U
8069     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8070     // ..
8071     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
8072     // .. IRMODE = 0x0
8073     // .. ==> 0XE0001004[11:11] = 0x00000000U
8074     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8075     // .. UCLKEN = 0x0
8076     // .. ==> 0XE0001004[10:10] = 0x00000000U
8077     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8078     // .. CHMODE = 0x0
8079     // .. ==> 0XE0001004[9:8] = 0x00000000U
8080     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
8081     // .. NBSTOP = 0x0
8082     // .. ==> 0XE0001004[7:6] = 0x00000000U
8083     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
8084     // .. PAR = 0x4
8085     // .. ==> 0XE0001004[5:3] = 0x00000004U
8086     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
8087     // .. CHRL = 0x0
8088     // .. ==> 0XE0001004[2:1] = 0x00000000U
8089     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
8090     // .. CLKS = 0x0
8091     // .. ==> 0XE0001004[0:0] = 0x00000000U
8092     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8093     // ..
8094     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
8095     // .. FINISH: UART REGISTERS
8096     // .. START: QSPI REGISTERS
8097     // .. Holdb_dr = 1
8098     // .. ==> 0XE000D000[19:19] = 0x00000001U
8099     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8100     // ..
8101     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
8102     // .. FINISH: QSPI REGISTERS
8103     // .. START: PL POWER ON RESET REGISTERS
8104     // .. PCFG_POR_CNT_4K = 0
8105     // .. ==> 0XF8007000[29:29] = 0x00000000U
8106     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
8107     // ..
8108     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8109     // .. FINISH: PL POWER ON RESET REGISTERS
8110     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8111     // .. .. START: NAND SET CYCLE
8112     // .. .. FINISH: NAND SET CYCLE
8113     // .. .. START: OPMODE
8114     // .. .. FINISH: OPMODE
8115     // .. .. START: DIRECT COMMAND
8116     // .. .. FINISH: DIRECT COMMAND
8117     // .. .. START: SRAM/NOR CS0 SET CYCLE
8118     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8119     // .. .. START: DIRECT COMMAND
8120     // .. .. FINISH: DIRECT COMMAND
8121     // .. .. START: NOR CS0 BASE ADDRESS
8122     // .. .. FINISH: NOR CS0 BASE ADDRESS
8123     // .. .. START: SRAM/NOR CS1 SET CYCLE
8124     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8125     // .. .. START: DIRECT COMMAND
8126     // .. .. FINISH: DIRECT COMMAND
8127     // .. .. START: NOR CS1 BASE ADDRESS
8128     // .. .. FINISH: NOR CS1 BASE ADDRESS
8129     // .. .. START: USB RESET
8130     // .. .. .. START: USB0 RESET
8131     // .. .. .. .. START: DIR MODE BANK 0
8132     // .. .. .. .. DIRECTION_0 = 0x80
8133     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8134     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8135     // .. .. .. ..
8136     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
8137     // .. .. .. .. FINISH: DIR MODE BANK 0
8138     // .. .. .. .. START: DIR MODE BANK 1
8139     // .. .. .. .. FINISH: DIR MODE BANK 1
8140     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8141     // .. .. .. .. MASK_0_LSW = 0xff7f
8142     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8143     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8144     // .. .. .. .. DATA_0_LSW = 0x80
8145     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8146     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8147     // .. .. .. ..
8148     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8149     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8150     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8151     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8152     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8153     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8154     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8155     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8156     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8157     // .. .. .. .. OP_ENABLE_0 = 0x80
8158     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8159     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8160     // .. .. .. ..
8161     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
8162     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8163     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8164     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8165     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8166     // .. .. .. .. MASK_0_LSW = 0xff7f
8167     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8168     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8169     // .. .. .. .. DATA_0_LSW = 0x0
8170     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8171     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8172     // .. .. .. ..
8173     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8174     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8175     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8176     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8177     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8178     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8179     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8180     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8181     // .. .. .. .. START: ADD 1 MS DELAY
8182     // .. .. .. ..
8183     EMIT_MASKDELAY(0XF8F00200, 1),
8184     // .. .. .. .. FINISH: ADD 1 MS DELAY
8185     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8186     // .. .. .. .. MASK_0_LSW = 0xff7f
8187     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8188     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8189     // .. .. .. .. DATA_0_LSW = 0x80
8190     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8191     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8192     // .. .. .. ..
8193     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8194     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8195     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8196     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8197     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8198     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8199     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8200     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8201     // .. .. .. FINISH: USB0 RESET
8202     // .. .. .. START: USB1 RESET
8203     // .. .. .. .. START: DIR MODE BANK 0
8204     // .. .. .. .. FINISH: DIR MODE BANK 0
8205     // .. .. .. .. START: DIR MODE BANK 1
8206     // .. .. .. .. FINISH: DIR MODE BANK 1
8207     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8208     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8209     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8210     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8211     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8212     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8213     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8214     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8215     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8216     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8217     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8218     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8219     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8220     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8221     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8222     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8223     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8224     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8225     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8226     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8227     // .. .. .. .. START: ADD 1 MS DELAY
8228     // .. .. .. ..
8229     EMIT_MASKDELAY(0XF8F00200, 1),
8230     // .. .. .. .. FINISH: ADD 1 MS DELAY
8231     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8232     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8233     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8234     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8235     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8236     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8237     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8238     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8239     // .. .. .. FINISH: USB1 RESET
8240     // .. .. FINISH: USB RESET
8241     // .. .. START: ENET RESET
8242     // .. .. .. START: ENET0 RESET
8243     // .. .. .. .. START: DIR MODE BANK 0
8244     // .. .. .. .. FINISH: DIR MODE BANK 0
8245     // .. .. .. .. START: DIR MODE BANK 1
8246     // .. .. .. .. DIRECTION_1 = 0x8000
8247     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
8248     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
8249     // .. .. .. ..
8250     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
8251     // .. .. .. .. FINISH: DIR MODE BANK 1
8252     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8253     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8254     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8255     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8256     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8257     // .. .. .. .. MASK_1_LSW = 0x7fff
8258     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8259     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8260     // .. .. .. .. DATA_1_LSW = 0x8000
8261     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8262     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
8263     // .. .. .. ..
8264     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
8265     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8266     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8267     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8268     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8269     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8270     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8271     // .. .. .. .. OP_ENABLE_1 = 0x8000
8272     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
8273     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
8274     // .. .. .. ..
8275     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
8276     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8277     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8278     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8279     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8280     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8281     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8282     // .. .. .. .. MASK_1_LSW = 0x7fff
8283     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8284     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8285     // .. .. .. .. DATA_1_LSW = 0x0
8286     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8287     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8288     // .. .. .. ..
8289     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
8290     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8291     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8292     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8293     // .. .. .. .. START: ADD 1 MS DELAY
8294     // .. .. .. ..
8295     EMIT_MASKDELAY(0XF8F00200, 1),
8296     // .. .. .. .. FINISH: ADD 1 MS DELAY
8297     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8298     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8299     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8300     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8301     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8302     // .. .. .. .. MASK_1_LSW = 0x7fff
8303     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8304     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8305     // .. .. .. .. DATA_1_LSW = 0x8000
8306     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8307     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
8308     // .. .. .. ..
8309     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
8310     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8311     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8312     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8313     // .. .. .. FINISH: ENET0 RESET
8314     // .. .. .. START: ENET1 RESET
8315     // .. .. .. .. START: DIR MODE BANK 0
8316     // .. .. .. .. FINISH: DIR MODE BANK 0
8317     // .. .. .. .. START: DIR MODE BANK 1
8318     // .. .. .. .. FINISH: DIR MODE BANK 1
8319     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8320     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8321     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8322     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8323     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8324     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8325     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8326     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8327     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8328     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8329     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8330     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8331     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8332     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8333     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8334     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8335     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8336     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8337     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8338     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8339     // .. .. .. .. START: ADD 1 MS DELAY
8340     // .. .. .. ..
8341     EMIT_MASKDELAY(0XF8F00200, 1),
8342     // .. .. .. .. FINISH: ADD 1 MS DELAY
8343     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8344     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8345     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8346     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8347     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8348     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8349     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8350     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8351     // .. .. .. FINISH: ENET1 RESET
8352     // .. .. FINISH: ENET RESET
8353     // .. .. START: I2C RESET
8354     // .. .. .. START: I2C0 RESET
8355     // .. .. .. .. START: DIR MODE GPIO BANK0
8356     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8357     // .. .. .. .. START: DIR MODE GPIO BANK1
8358     // .. .. .. .. DIRECTION_1 = 0x4000
8359     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
8360     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
8361     // .. .. .. ..
8362     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
8363     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8364     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8365     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8366     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8367     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8368     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8369     // .. .. .. .. MASK_1_LSW = 0xbfff
8370     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8371     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8372     // .. .. .. .. DATA_1_LSW = 0x4000
8373     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8374     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
8375     // .. .. .. ..
8376     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
8377     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8378     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8379     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8380     // .. .. .. .. START: OUTPUT ENABLE
8381     // .. .. .. .. FINISH: OUTPUT ENABLE
8382     // .. .. .. .. START: OUTPUT ENABLE
8383     // .. .. .. .. OP_ENABLE_1 = 0x4000
8384     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
8385     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
8386     // .. .. .. ..
8387     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
8388     // .. .. .. .. FINISH: OUTPUT ENABLE
8389     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8390     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8391     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8392     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8393     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8394     // .. .. .. .. MASK_1_LSW = 0xbfff
8395     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8396     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8397     // .. .. .. .. DATA_1_LSW = 0x0
8398     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8399     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8400     // .. .. .. ..
8401     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
8402     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8403     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8404     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8405     // .. .. .. .. START: ADD 1 MS DELAY
8406     // .. .. .. ..
8407     EMIT_MASKDELAY(0XF8F00200, 1),
8408     // .. .. .. .. FINISH: ADD 1 MS DELAY
8409     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8410     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8411     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8412     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8413     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8414     // .. .. .. .. MASK_1_LSW = 0xbfff
8415     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8416     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8417     // .. .. .. .. DATA_1_LSW = 0x4000
8418     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8419     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
8420     // .. .. .. ..
8421     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
8422     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8423     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8424     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8425     // .. .. .. FINISH: I2C0 RESET
8426     // .. .. .. START: I2C1 RESET
8427     // .. .. .. .. START: DIR MODE GPIO BANK0
8428     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8429     // .. .. .. .. START: DIR MODE GPIO BANK1
8430     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8431     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8432     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8433     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8434     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8435     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8436     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8437     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8438     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8439     // .. .. .. .. START: OUTPUT ENABLE
8440     // .. .. .. .. FINISH: OUTPUT ENABLE
8441     // .. .. .. .. START: OUTPUT ENABLE
8442     // .. .. .. .. FINISH: OUTPUT ENABLE
8443     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8444     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8445     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8446     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8447     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8448     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8449     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8450     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8451     // .. .. .. .. START: ADD 1 MS DELAY
8452     // .. .. .. ..
8453     EMIT_MASKDELAY(0XF8F00200, 1),
8454     // .. .. .. .. FINISH: ADD 1 MS DELAY
8455     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8456     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8457     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8458     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8459     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8460     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8461     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8462     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8463     // .. .. .. FINISH: I2C1 RESET
8464     // .. .. FINISH: I2C RESET
8465     // .. .. START: NOR CHIP SELECT
8466     // .. .. .. START: DIR MODE BANK 0
8467     // .. .. .. FINISH: DIR MODE BANK 0
8468     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8469     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8470     // .. .. .. START: OUTPUT ENABLE BANK 0
8471     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8472     // .. .. FINISH: NOR CHIP SELECT
8473     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8474     // FINISH: top
8475     //
8476     EMIT_EXIT(),
8477
8478     //
8479 };
8480
8481 unsigned long ps7_post_config_2_0[] = {
8482     // START: top
8483     // .. START: SLCR SETTINGS
8484     // .. UNLOCK_KEY = 0XDF0D
8485     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8486     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8487     // ..
8488     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8489     // .. FINISH: SLCR SETTINGS
8490     // .. START: ENABLING LEVEL SHIFTER
8491     // .. USER_INP_ICT_EN_0 = 3
8492     // .. ==> 0XF8000900[1:0] = 0x00000003U
8493     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8494     // .. USER_INP_ICT_EN_1 = 3
8495     // .. ==> 0XF8000900[3:2] = 0x00000003U
8496     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8497     // ..
8498     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8499     // .. FINISH: ENABLING LEVEL SHIFTER
8500     // .. START: FPGA RESETS TO 0
8501     // .. reserved_3 = 0
8502     // .. ==> 0XF8000240[31:25] = 0x00000000U
8503     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8504     // .. FPGA_ACP_RST = 0
8505     // .. ==> 0XF8000240[24:24] = 0x00000000U
8506     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8507     // .. FPGA_AXDS3_RST = 0
8508     // .. ==> 0XF8000240[23:23] = 0x00000000U
8509     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8510     // .. FPGA_AXDS2_RST = 0
8511     // .. ==> 0XF8000240[22:22] = 0x00000000U
8512     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8513     // .. FPGA_AXDS1_RST = 0
8514     // .. ==> 0XF8000240[21:21] = 0x00000000U
8515     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8516     // .. FPGA_AXDS0_RST = 0
8517     // .. ==> 0XF8000240[20:20] = 0x00000000U
8518     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8519     // .. reserved_2 = 0
8520     // .. ==> 0XF8000240[19:18] = 0x00000000U
8521     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8522     // .. FSSW1_FPGA_RST = 0
8523     // .. ==> 0XF8000240[17:17] = 0x00000000U
8524     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8525     // .. FSSW0_FPGA_RST = 0
8526     // .. ==> 0XF8000240[16:16] = 0x00000000U
8527     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8528     // .. reserved_1 = 0
8529     // .. ==> 0XF8000240[15:14] = 0x00000000U
8530     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8531     // .. FPGA_FMSW1_RST = 0
8532     // .. ==> 0XF8000240[13:13] = 0x00000000U
8533     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8534     // .. FPGA_FMSW0_RST = 0
8535     // .. ==> 0XF8000240[12:12] = 0x00000000U
8536     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8537     // .. FPGA_DMA3_RST = 0
8538     // .. ==> 0XF8000240[11:11] = 0x00000000U
8539     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8540     // .. FPGA_DMA2_RST = 0
8541     // .. ==> 0XF8000240[10:10] = 0x00000000U
8542     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8543     // .. FPGA_DMA1_RST = 0
8544     // .. ==> 0XF8000240[9:9] = 0x00000000U
8545     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8546     // .. FPGA_DMA0_RST = 0
8547     // .. ==> 0XF8000240[8:8] = 0x00000000U
8548     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8549     // .. reserved = 0
8550     // .. ==> 0XF8000240[7:4] = 0x00000000U
8551     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8552     // .. FPGA3_OUT_RST = 0
8553     // .. ==> 0XF8000240[3:3] = 0x00000000U
8554     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8555     // .. FPGA2_OUT_RST = 0
8556     // .. ==> 0XF8000240[2:2] = 0x00000000U
8557     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8558     // .. FPGA1_OUT_RST = 0
8559     // .. ==> 0XF8000240[1:1] = 0x00000000U
8560     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8561     // .. FPGA0_OUT_RST = 0
8562     // .. ==> 0XF8000240[0:0] = 0x00000000U
8563     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8564     // ..
8565     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8566     // .. FINISH: FPGA RESETS TO 0
8567     // .. START: AFI REGISTERS
8568     // .. .. START: AFI0 REGISTERS
8569     // .. .. FINISH: AFI0 REGISTERS
8570     // .. .. START: AFI1 REGISTERS
8571     // .. .. FINISH: AFI1 REGISTERS
8572     // .. .. START: AFI2 REGISTERS
8573     // .. .. FINISH: AFI2 REGISTERS
8574     // .. .. START: AFI3 REGISTERS
8575     // .. .. FINISH: AFI3 REGISTERS
8576     // .. FINISH: AFI REGISTERS
8577     // .. START: LOCK IT BACK
8578     // .. LOCK_KEY = 0X767B
8579     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8580     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8581     // ..
8582     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8583     // .. FINISH: LOCK IT BACK
8584     // FINISH: top
8585     //
8586     EMIT_EXIT(),
8587
8588     //
8589 };
8590
8591 unsigned long ps7_debug_2_0[] = {
8592     // START: top
8593     // .. START: CROSS TRIGGER CONFIGURATIONS
8594     // .. .. START: UNLOCKING CTI REGISTERS
8595     // .. .. KEY = 0XC5ACCE55
8596     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8597     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8598     // .. ..
8599     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8600     // .. .. KEY = 0XC5ACCE55
8601     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8602     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8603     // .. ..
8604     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8605     // .. .. KEY = 0XC5ACCE55
8606     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8607     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8608     // .. ..
8609     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8610     // .. .. FINISH: UNLOCKING CTI REGISTERS
8611     // .. .. START: ENABLING CTI MODULES AND CHANNELS
8612     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8613     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8614     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8615     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8616     // FINISH: top
8617     //
8618     EMIT_EXIT(),
8619
8620     //
8621 };
8622
8623 unsigned long ps7_pll_init_data_1_0[] = {
8624     // START: top
8625     // .. START: SLCR SETTINGS
8626     // .. UNLOCK_KEY = 0XDF0D
8627     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8628     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8629     // ..
8630     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8631     // .. FINISH: SLCR SETTINGS
8632     // .. START: PLL SLCR REGISTERS
8633     // .. .. START: ARM PLL INIT
8634     // .. .. PLL_RES = 0x2
8635     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8636     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8637     // .. .. PLL_CP = 0x2
8638     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8639     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8640     // .. .. LOCK_CNT = 0xfa
8641     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8642     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8643     // .. ..
8644     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8645     // .. .. .. START: UPDATE FB_DIV
8646     // .. .. .. PLL_FDIV = 0x28
8647     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8648     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8649     // .. .. ..
8650     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8651     // .. .. .. FINISH: UPDATE FB_DIV
8652     // .. .. .. START: BY PASS PLL
8653     // .. .. .. PLL_BYPASS_FORCE = 1
8654     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8655     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8656     // .. .. ..
8657     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8658     // .. .. .. FINISH: BY PASS PLL
8659     // .. .. .. START: ASSERT RESET
8660     // .. .. .. PLL_RESET = 1
8661     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8662     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8663     // .. .. ..
8664     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8665     // .. .. .. FINISH: ASSERT RESET
8666     // .. .. .. START: DEASSERT RESET
8667     // .. .. .. PLL_RESET = 0
8668     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8669     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8670     // .. .. ..
8671     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8672     // .. .. .. FINISH: DEASSERT RESET
8673     // .. .. .. START: CHECK PLL STATUS
8674     // .. .. .. ARM_PLL_LOCK = 1
8675     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8676     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8677     // .. .. ..
8678     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8679     // .. .. .. FINISH: CHECK PLL STATUS
8680     // .. .. .. START: REMOVE PLL BY PASS
8681     // .. .. .. PLL_BYPASS_FORCE = 0
8682     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8683     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8684     // .. .. ..
8685     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8686     // .. .. .. FINISH: REMOVE PLL BY PASS
8687     // .. .. .. SRCSEL = 0x0
8688     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8689     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8690     // .. .. .. DIVISOR = 0x2
8691     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8692     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8693     // .. .. .. CPU_6OR4XCLKACT = 0x1
8694     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8695     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8696     // .. .. .. CPU_3OR2XCLKACT = 0x1
8697     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8698     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8699     // .. .. .. CPU_2XCLKACT = 0x1
8700     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8701     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8702     // .. .. .. CPU_1XCLKACT = 0x1
8703     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8704     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8705     // .. .. .. CPU_PERI_CLKACT = 0x1
8706     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8707     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8708     // .. .. ..
8709     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8710     // .. .. FINISH: ARM PLL INIT
8711     // .. .. START: DDR PLL INIT
8712     // .. .. PLL_RES = 0x2
8713     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8714     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8715     // .. .. PLL_CP = 0x2
8716     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8717     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8718     // .. .. LOCK_CNT = 0x12c
8719     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8720     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8721     // .. ..
8722     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8723     // .. .. .. START: UPDATE FB_DIV
8724     // .. .. .. PLL_FDIV = 0x20
8725     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8726     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8727     // .. .. ..
8728     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8729     // .. .. .. FINISH: UPDATE FB_DIV
8730     // .. .. .. START: BY PASS PLL
8731     // .. .. .. PLL_BYPASS_FORCE = 1
8732     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8733     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8734     // .. .. ..
8735     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8736     // .. .. .. FINISH: BY PASS PLL
8737     // .. .. .. START: ASSERT RESET
8738     // .. .. .. PLL_RESET = 1
8739     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8740     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8741     // .. .. ..
8742     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8743     // .. .. .. FINISH: ASSERT RESET
8744     // .. .. .. START: DEASSERT RESET
8745     // .. .. .. PLL_RESET = 0
8746     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8747     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8748     // .. .. ..
8749     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8750     // .. .. .. FINISH: DEASSERT RESET
8751     // .. .. .. START: CHECK PLL STATUS
8752     // .. .. .. DDR_PLL_LOCK = 1
8753     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8754     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8755     // .. .. ..
8756     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8757     // .. .. .. FINISH: CHECK PLL STATUS
8758     // .. .. .. START: REMOVE PLL BY PASS
8759     // .. .. .. PLL_BYPASS_FORCE = 0
8760     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8761     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8762     // .. .. ..
8763     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8764     // .. .. .. FINISH: REMOVE PLL BY PASS
8765     // .. .. .. DDR_3XCLKACT = 0x1
8766     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8767     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8768     // .. .. .. DDR_2XCLKACT = 0x1
8769     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8770     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8771     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8772     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8773     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8774     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8775     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8776     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8777     // .. .. ..
8778     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8779     // .. .. FINISH: DDR PLL INIT
8780     // .. .. START: IO PLL INIT
8781     // .. .. PLL_RES = 0xc
8782     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8783     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8784     // .. .. PLL_CP = 0x2
8785     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8786     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8787     // .. .. LOCK_CNT = 0x145
8788     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8789     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8790     // .. ..
8791     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8792     // .. .. .. START: UPDATE FB_DIV
8793     // .. .. .. PLL_FDIV = 0x1e
8794     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8795     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8796     // .. .. ..
8797     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8798     // .. .. .. FINISH: UPDATE FB_DIV
8799     // .. .. .. START: BY PASS PLL
8800     // .. .. .. PLL_BYPASS_FORCE = 1
8801     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8802     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8803     // .. .. ..
8804     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8805     // .. .. .. FINISH: BY PASS PLL
8806     // .. .. .. START: ASSERT RESET
8807     // .. .. .. PLL_RESET = 1
8808     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8809     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8810     // .. .. ..
8811     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8812     // .. .. .. FINISH: ASSERT RESET
8813     // .. .. .. START: DEASSERT RESET
8814     // .. .. .. PLL_RESET = 0
8815     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8816     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8817     // .. .. ..
8818     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8819     // .. .. .. FINISH: DEASSERT RESET
8820     // .. .. .. START: CHECK PLL STATUS
8821     // .. .. .. IO_PLL_LOCK = 1
8822     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8823     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8824     // .. .. ..
8825     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8826     // .. .. .. FINISH: CHECK PLL STATUS
8827     // .. .. .. START: REMOVE PLL BY PASS
8828     // .. .. .. PLL_BYPASS_FORCE = 0
8829     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8830     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8831     // .. .. ..
8832     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8833     // .. .. .. FINISH: REMOVE PLL BY PASS
8834     // .. .. FINISH: IO PLL INIT
8835     // .. FINISH: PLL SLCR REGISTERS
8836     // .. START: LOCK IT BACK
8837     // .. LOCK_KEY = 0X767B
8838     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8839     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8840     // ..
8841     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8842     // .. FINISH: LOCK IT BACK
8843     // FINISH: top
8844     //
8845     EMIT_EXIT(),
8846
8847     //
8848 };
8849
8850 unsigned long ps7_clock_init_data_1_0[] = {
8851     // START: top
8852     // .. START: SLCR SETTINGS
8853     // .. UNLOCK_KEY = 0XDF0D
8854     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8855     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8856     // ..
8857     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8858     // .. FINISH: SLCR SETTINGS
8859     // .. START: CLOCK CONTROL SLCR REGISTERS
8860     // .. CLKACT = 0x1
8861     // .. ==> 0XF8000128[0:0] = 0x00000001U
8862     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8863     // .. DIVISOR0 = 0x23
8864     // .. ==> 0XF8000128[13:8] = 0x00000023U
8865     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8866     // .. DIVISOR1 = 0x3
8867     // .. ==> 0XF8000128[25:20] = 0x00000003U
8868     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8869     // ..
8870     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8871     // .. CLKACT = 0x1
8872     // .. ==> 0XF8000138[0:0] = 0x00000001U
8873     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8874     // .. SRCSEL = 0x0
8875     // .. ==> 0XF8000138[4:4] = 0x00000000U
8876     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8877     // ..
8878     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8879     // .. CLKACT = 0x1
8880     // .. ==> 0XF8000140[0:0] = 0x00000001U
8881     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8882     // .. SRCSEL = 0x0
8883     // .. ==> 0XF8000140[6:4] = 0x00000000U
8884     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8885     // .. DIVISOR = 0x8
8886     // .. ==> 0XF8000140[13:8] = 0x00000008U
8887     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8888     // .. DIVISOR1 = 0x5
8889     // .. ==> 0XF8000140[25:20] = 0x00000005U
8890     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
8891     // ..
8892     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8893     // .. CLKACT = 0x1
8894     // .. ==> 0XF800014C[0:0] = 0x00000001U
8895     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8896     // .. SRCSEL = 0x0
8897     // .. ==> 0XF800014C[5:4] = 0x00000000U
8898     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8899     // .. DIVISOR = 0x5
8900     // .. ==> 0XF800014C[13:8] = 0x00000005U
8901     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8902     // ..
8903     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8904     // .. CLKACT0 = 0x1
8905     // .. ==> 0XF8000150[0:0] = 0x00000001U
8906     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8907     // .. CLKACT1 = 0x0
8908     // .. ==> 0XF8000150[1:1] = 0x00000000U
8909     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8910     // .. SRCSEL = 0x0
8911     // .. ==> 0XF8000150[5:4] = 0x00000000U
8912     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8913     // .. DIVISOR = 0x14
8914     // .. ==> 0XF8000150[13:8] = 0x00000014U
8915     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8916     // ..
8917     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8918     // .. CLKACT0 = 0x0
8919     // .. ==> 0XF8000154[0:0] = 0x00000000U
8920     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8921     // .. CLKACT1 = 0x1
8922     // .. ==> 0XF8000154[1:1] = 0x00000001U
8923     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8924     // .. SRCSEL = 0x0
8925     // .. ==> 0XF8000154[5:4] = 0x00000000U
8926     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8927     // .. DIVISOR = 0x14
8928     // .. ==> 0XF8000154[13:8] = 0x00000014U
8929     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8930     // ..
8931     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8932     // .. CLKACT = 0x1
8933     // .. ==> 0XF8000168[0:0] = 0x00000001U
8934     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8935     // .. SRCSEL = 0x0
8936     // .. ==> 0XF8000168[5:4] = 0x00000000U
8937     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8938     // .. DIVISOR = 0x5
8939     // .. ==> 0XF8000168[13:8] = 0x00000005U
8940     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8941     // ..
8942     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8943     // .. SRCSEL = 0x0
8944     // .. ==> 0XF8000170[5:4] = 0x00000000U
8945     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8946     // .. DIVISOR0 = 0x14
8947     // .. ==> 0XF8000170[13:8] = 0x00000014U
8948     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8949     // .. DIVISOR1 = 0x1
8950     // .. ==> 0XF8000170[25:20] = 0x00000001U
8951     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8952     // ..
8953     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
8954     // .. SRCSEL = 0x0
8955     // .. ==> 0XF8000180[5:4] = 0x00000000U
8956     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8957     // .. DIVISOR0 = 0x14
8958     // .. ==> 0XF8000180[13:8] = 0x00000014U
8959     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8960     // .. DIVISOR1 = 0x1
8961     // .. ==> 0XF8000180[25:20] = 0x00000001U
8962     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8963     // ..
8964     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
8965     // .. SRCSEL = 0x0
8966     // .. ==> 0XF8000190[5:4] = 0x00000000U
8967     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8968     // .. DIVISOR0 = 0x14
8969     // .. ==> 0XF8000190[13:8] = 0x00000014U
8970     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8971     // .. DIVISOR1 = 0x1
8972     // .. ==> 0XF8000190[25:20] = 0x00000001U
8973     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8974     // ..
8975     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
8976     // .. SRCSEL = 0x0
8977     // .. ==> 0XF80001A0[5:4] = 0x00000000U
8978     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8979     // .. DIVISOR0 = 0x14
8980     // .. ==> 0XF80001A0[13:8] = 0x00000014U
8981     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8982     // .. DIVISOR1 = 0x1
8983     // .. ==> 0XF80001A0[25:20] = 0x00000001U
8984     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8985     // ..
8986     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8987     // .. CLK_621_TRUE = 0x1
8988     // .. ==> 0XF80001C4[0:0] = 0x00000001U
8989     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8990     // ..
8991     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8992     // .. DMA_CPU_2XCLKACT = 0x1
8993     // .. ==> 0XF800012C[0:0] = 0x00000001U
8994     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8995     // .. USB0_CPU_1XCLKACT = 0x1
8996     // .. ==> 0XF800012C[2:2] = 0x00000001U
8997     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8998     // .. USB1_CPU_1XCLKACT = 0x1
8999     // .. ==> 0XF800012C[3:3] = 0x00000001U
9000     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9001     // .. GEM0_CPU_1XCLKACT = 0x1
9002     // .. ==> 0XF800012C[6:6] = 0x00000001U
9003     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
9004     // .. GEM1_CPU_1XCLKACT = 0x0
9005     // .. ==> 0XF800012C[7:7] = 0x00000000U
9006     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9007     // .. SDI0_CPU_1XCLKACT = 0x1
9008     // .. ==> 0XF800012C[10:10] = 0x00000001U
9009     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
9010     // .. SDI1_CPU_1XCLKACT = 0x0
9011     // .. ==> 0XF800012C[11:11] = 0x00000000U
9012     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9013     // .. SPI0_CPU_1XCLKACT = 0x0
9014     // .. ==> 0XF800012C[14:14] = 0x00000000U
9015     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9016     // .. SPI1_CPU_1XCLKACT = 0x0
9017     // .. ==> 0XF800012C[15:15] = 0x00000000U
9018     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9019     // .. CAN0_CPU_1XCLKACT = 0x0
9020     // .. ==> 0XF800012C[16:16] = 0x00000000U
9021     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9022     // .. CAN1_CPU_1XCLKACT = 0x0
9023     // .. ==> 0XF800012C[17:17] = 0x00000000U
9024     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9025     // .. I2C0_CPU_1XCLKACT = 0x1
9026     // .. ==> 0XF800012C[18:18] = 0x00000001U
9027     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
9028     // .. I2C1_CPU_1XCLKACT = 0x1
9029     // .. ==> 0XF800012C[19:19] = 0x00000001U
9030     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9031     // .. UART0_CPU_1XCLKACT = 0x0
9032     // .. ==> 0XF800012C[20:20] = 0x00000000U
9033     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9034     // .. UART1_CPU_1XCLKACT = 0x1
9035     // .. ==> 0XF800012C[21:21] = 0x00000001U
9036     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9037     // .. GPIO_CPU_1XCLKACT = 0x1
9038     // .. ==> 0XF800012C[22:22] = 0x00000001U
9039     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
9040     // .. LQSPI_CPU_1XCLKACT = 0x1
9041     // .. ==> 0XF800012C[23:23] = 0x00000001U
9042     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
9043     // .. SMC_CPU_1XCLKACT = 0x1
9044     // .. ==> 0XF800012C[24:24] = 0x00000001U
9045     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
9046     // ..
9047     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
9048     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
9049     // .. START: THIS SHOULD BE BLANK
9050     // .. FINISH: THIS SHOULD BE BLANK
9051     // .. START: LOCK IT BACK
9052     // .. LOCK_KEY = 0X767B
9053     // .. ==> 0XF8000004[15:0] = 0x0000767BU
9054     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
9055     // ..
9056     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
9057     // .. FINISH: LOCK IT BACK
9058     // FINISH: top
9059     //
9060     EMIT_EXIT(),
9061
9062     //
9063 };
9064
9065 unsigned long ps7_ddr_init_data_1_0[] = {
9066     // START: top
9067     // .. START: DDR INITIALIZATION
9068     // .. .. START: LOCK DDR
9069     // .. .. reg_ddrc_soft_rstb = 0
9070     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
9071     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9072     // .. .. reg_ddrc_powerdown_en = 0x0
9073     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9074     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9075     // .. .. reg_ddrc_data_bus_width = 0x0
9076     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9077     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
9078     // .. .. reg_ddrc_burst8_refresh = 0x0
9079     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9080     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
9081     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
9082     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9083     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
9084     // .. .. reg_ddrc_dis_rd_bypass = 0x0
9085     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9086     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9087     // .. .. reg_ddrc_dis_act_bypass = 0x0
9088     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9089     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9090     // .. .. reg_ddrc_dis_auto_refresh = 0x0
9091     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9092     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9093     // .. ..
9094     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
9095     // .. .. FINISH: LOCK DDR
9096     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
9097     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
9098     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
9099     // .. .. reg_ddrc_active_ranks = 0x1
9100     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
9101     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
9102     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
9103     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
9104     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
9105     // .. .. reg_ddrc_wr_odt_block = 0x1
9106     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9107     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
9108     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9109     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9110     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
9111     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9112     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9113     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
9114     // .. .. reg_ddrc_addrmap_open_bank = 0x0
9115     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9116     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9117     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9118     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9119     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9120     // .. ..
9121     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
9122     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9123     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9124     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
9125     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9126     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9127     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
9128     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9129     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9130     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
9131     // .. ..
9132     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
9133     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9134     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9135     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9136     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9137     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9138     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
9139     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9140     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9141     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
9142     // .. ..
9143     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9144     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9145     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9146     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9147     // .. .. reg_ddrc_w_xact_run_length = 0x8
9148     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9149     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
9150     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9151     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9152     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
9153     // .. ..
9154     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9155     // .. .. reg_ddrc_t_rc = 0x1b
9156     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9157     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
9158     // .. .. reg_ddrc_t_rfc_min = 0x56
9159     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9160     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
9161     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9162     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9163     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
9164     // .. ..
9165     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9166     // .. .. reg_ddrc_wr2pre = 0x12
9167     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9168     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
9169     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9170     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9171     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
9172     // .. .. reg_ddrc_t_faw = 0x10
9173     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9174     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
9175     // .. .. reg_ddrc_t_ras_max = 0x24
9176     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9177     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
9178     // .. .. reg_ddrc_t_ras_min = 0x14
9179     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9180     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
9181     // .. .. reg_ddrc_t_cke = 0x4
9182     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9183     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
9184     // .. ..
9185     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9186     // .. .. reg_ddrc_write_latency = 0x5
9187     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9188     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
9189     // .. .. reg_ddrc_rd2wr = 0x7
9190     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9191     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
9192     // .. .. reg_ddrc_wr2rd = 0xe
9193     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9194     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
9195     // .. .. reg_ddrc_t_xp = 0x4
9196     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9197     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
9198     // .. .. reg_ddrc_pad_pd = 0x0
9199     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9200     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
9201     // .. .. reg_ddrc_rd2pre = 0x4
9202     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9203     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
9204     // .. .. reg_ddrc_t_rcd = 0x7
9205     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9206     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9207     // .. ..
9208     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9209     // .. .. reg_ddrc_t_ccd = 0x4
9210     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9211     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
9212     // .. .. reg_ddrc_t_rrd = 0x4
9213     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9214     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
9215     // .. .. reg_ddrc_refresh_margin = 0x2
9216     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9217     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
9218     // .. .. reg_ddrc_t_rp = 0x7
9219     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9220     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
9221     // .. .. reg_ddrc_refresh_to_x32 = 0x8
9222     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9223     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
9224     // .. .. reg_ddrc_sdram = 0x1
9225     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9226     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9227     // .. .. reg_ddrc_mobile = 0x0
9228     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9229     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9230     // .. .. reg_ddrc_clock_stop_en = 0x0
9231     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9232     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
9233     // .. .. reg_ddrc_read_latency = 0x7
9234     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9235     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9236     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9237     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9238     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9239     // .. .. reg_ddrc_dis_pad_pd = 0x0
9240     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9241     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9242     // .. .. reg_ddrc_loopback = 0x0
9243     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9244     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9245     // .. ..
9246     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9247     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9248     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9249     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9250     // .. .. reg_ddrc_prefer_write = 0x0
9251     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9252     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9253     // .. .. reg_ddrc_max_rank_rd = 0xf
9254     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9255     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9256     // .. .. reg_ddrc_mr_wr = 0x0
9257     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9258     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9259     // .. .. reg_ddrc_mr_addr = 0x0
9260     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9261     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9262     // .. .. reg_ddrc_mr_data = 0x0
9263     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9264     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9265     // .. .. ddrc_reg_mr_wr_busy = 0x0
9266     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9267     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9268     // .. .. reg_ddrc_mr_type = 0x0
9269     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9270     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9271     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9272     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9273     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9274     // .. ..
9275     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9276     // .. .. reg_ddrc_final_wait_x32 = 0x7
9277     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9278     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9279     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9280     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9281     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9282     // .. .. reg_ddrc_t_mrd = 0x4
9283     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9284     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9285     // .. ..
9286     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9287     // .. .. reg_ddrc_emr2 = 0x8
9288     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9289     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9290     // .. .. reg_ddrc_emr3 = 0x0
9291     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9292     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9293     // .. ..
9294     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9295     // .. .. reg_ddrc_mr = 0x930
9296     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9297     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9298     // .. .. reg_ddrc_emr = 0x4
9299     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9300     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9301     // .. ..
9302     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9303     // .. .. reg_ddrc_burst_rdwr = 0x4
9304     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9305     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9306     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9307     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9308     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9309     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9310     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9311     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9312     // .. .. reg_ddrc_burstchop = 0x0
9313     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9314     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9315     // .. ..
9316     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9317     // .. .. reg_ddrc_force_low_pri_n = 0x0
9318     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9319     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9320     // .. .. reg_ddrc_dis_dq = 0x0
9321     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9322     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9323     // .. .. reg_phy_debug_mode = 0x0
9324     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9325     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9326     // .. .. reg_phy_wr_level_start = 0x0
9327     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9328     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9329     // .. .. reg_phy_rd_level_start = 0x0
9330     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9331     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9332     // .. .. reg_phy_dq0_wait_t = 0x0
9333     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9334     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9335     // .. ..
9336     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9337     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9338     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9339     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9340     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9341     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9342     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9343     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9344     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9345     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9346     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9347     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9348     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9349     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9350     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9351     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9352     // .. ..
9353     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9354     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9355     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9356     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9357     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9358     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9359     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9360     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9361     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9362     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9363     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9364     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9365     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9366     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9367     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9368     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9369     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9370     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9371     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9372     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9373     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9374     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9375     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9376     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9377     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9378     // .. ..
9379     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9380     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9381     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9382     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9383     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9384     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9385     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9386     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9387     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9388     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9389     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9390     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9391     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9392     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9393     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9394     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9395     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9396     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9397     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9398     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9399     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9400     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9401     // .. ..
9402     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9403     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9404     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9405     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9406     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9407     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9408     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9409     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9410     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9411     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9412     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9413     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9414     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9415     // .. .. reg_phy_rd_local_odt = 0x0
9416     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9417     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9418     // .. .. reg_phy_wr_local_odt = 0x3
9419     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9420     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9421     // .. .. reg_phy_idle_local_odt = 0x3
9422     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9423     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9424     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9425     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9426     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9427     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9428     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9429     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9430     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9431     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9432     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9433     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9434     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9435     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9436     // .. ..
9437     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9438     // .. .. reg_phy_rd_cmd_to_data = 0x0
9439     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9440     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9441     // .. .. reg_phy_wr_cmd_to_data = 0x0
9442     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9443     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9444     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9445     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9446     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9447     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9448     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9449     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9450     // .. .. reg_phy_use_fixed_re = 0x1
9451     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9452     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9453     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9454     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9455     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9456     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9457     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9458     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9459     // .. .. reg_phy_clk_stall_level = 0x0
9460     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9461     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9462     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9463     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9464     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9465     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9466     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9467     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9468     // .. ..
9469     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9470     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9471     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9472     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9473     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9474     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9475     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9476     // .. .. reg_ddrc_dis_dll_calib = 0x0
9477     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9478     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9479     // .. ..
9480     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9481     // .. .. reg_ddrc_rd_odt_delay = 0x3
9482     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9483     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9484     // .. .. reg_ddrc_wr_odt_delay = 0x0
9485     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9486     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9487     // .. .. reg_ddrc_rd_odt_hold = 0x0
9488     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9489     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9490     // .. .. reg_ddrc_wr_odt_hold = 0x5
9491     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9492     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9493     // .. ..
9494     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9495     // .. .. reg_ddrc_pageclose = 0x0
9496     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9497     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9498     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9499     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9500     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9501     // .. .. reg_ddrc_auto_pre_en = 0x0
9502     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9503     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9504     // .. .. reg_ddrc_refresh_update_level = 0x0
9505     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9506     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9507     // .. .. reg_ddrc_dis_wc = 0x0
9508     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9509     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9510     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9511     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9512     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9513     // .. .. reg_ddrc_selfref_en = 0x0
9514     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9515     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9516     // .. ..
9517     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9518     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9519     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9520     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9521     // .. .. reg_arb_go2critical_en = 0x1
9522     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9523     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9524     // .. ..
9525     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9526     // .. .. reg_ddrc_wrlvl_ww = 0x41
9527     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9528     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9529     // .. .. reg_ddrc_rdlvl_rr = 0x41
9530     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9531     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9532     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9533     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9534     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9535     // .. ..
9536     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9537     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9538     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9539     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9540     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9541     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9542     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9543     // .. ..
9544     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9545     // .. .. refresh_timer0_start_value_x32 = 0x0
9546     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9547     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9548     // .. .. refresh_timer1_start_value_x32 = 0x8
9549     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9550     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9551     // .. ..
9552     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9553     // .. .. reg_ddrc_dis_auto_zq = 0x0
9554     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9555     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9556     // .. .. reg_ddrc_ddr3 = 0x1
9557     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9558     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9559     // .. .. reg_ddrc_t_mod = 0x200
9560     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9561     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9562     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9563     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9564     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9565     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9566     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9567     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9568     // .. ..
9569     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9570     // .. .. t_zq_short_interval_x1024 = 0xcb73
9571     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9572     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9573     // .. .. dram_rstn_x1024 = 0x69
9574     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9575     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9576     // .. ..
9577     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9578     // .. .. deeppowerdown_en = 0x0
9579     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9580     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9581     // .. .. deeppowerdown_to_x1024 = 0xff
9582     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9583     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9584     // .. ..
9585     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9586     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9587     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9588     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9589     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9590     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9591     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9592     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9593     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9594     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9595     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9596     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9597     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9598     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9599     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9600     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9601     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9602     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9603     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9604     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9605     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9606     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9607     // .. ..
9608     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9609     // .. .. reg_ddrc_2t_delay = 0x0
9610     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9611     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9612     // .. .. reg_ddrc_skip_ocd = 0x1
9613     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9614     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9615     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9616     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9617     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9618     // .. ..
9619     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9620     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9621     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9622     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9623     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9624     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9625     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9626     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9627     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9628     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9629     // .. ..
9630     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9631     // .. .. START: RESET ECC ERROR
9632     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9633     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9634     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9635     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9636     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9637     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9638     // .. ..
9639     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9640     // .. .. FINISH: RESET ECC ERROR
9641     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9642     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9643     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9644     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9645     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9646     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9647     // .. ..
9648     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9649     // .. .. CORR_ECC_LOG_VALID = 0x0
9650     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9651     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9652     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9653     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9654     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9655     // .. ..
9656     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9657     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9658     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9659     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9660     // .. ..
9661     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9662     // .. .. STAT_NUM_CORR_ERR = 0x0
9663     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9664     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9665     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9666     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9667     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9668     // .. ..
9669     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9670     // .. .. reg_ddrc_ecc_mode = 0x0
9671     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9672     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9673     // .. .. reg_ddrc_dis_scrub = 0x1
9674     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9675     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9676     // .. ..
9677     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9678     // .. .. reg_phy_dif_on = 0x0
9679     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9680     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9681     // .. .. reg_phy_dif_off = 0x0
9682     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9683     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9684     // .. ..
9685     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9686     // .. .. reg_phy_data_slice_in_use = 0x1
9687     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9688     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9689     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9690     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9691     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9692     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9693     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9694     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9695     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9696     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9697     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9698     // .. .. reg_phy_board_lpbk_tx = 0x0
9699     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9700     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9701     // .. .. reg_phy_board_lpbk_rx = 0x0
9702     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9703     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9704     // .. .. reg_phy_bist_shift_dq = 0x0
9705     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9706     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9707     // .. .. reg_phy_bist_err_clr = 0x0
9708     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9709     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9710     // .. .. reg_phy_dq_offset = 0x40
9711     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9712     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9713     // .. ..
9714     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9715     // .. .. reg_phy_data_slice_in_use = 0x1
9716     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9717     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9718     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9719     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9720     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9721     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9722     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9723     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9724     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9725     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9726     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9727     // .. .. reg_phy_board_lpbk_tx = 0x0
9728     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9729     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9730     // .. .. reg_phy_board_lpbk_rx = 0x0
9731     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9732     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9733     // .. .. reg_phy_bist_shift_dq = 0x0
9734     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9735     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9736     // .. .. reg_phy_bist_err_clr = 0x0
9737     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9738     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9739     // .. .. reg_phy_dq_offset = 0x40
9740     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9741     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9742     // .. ..
9743     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9744     // .. .. reg_phy_data_slice_in_use = 0x1
9745     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9746     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9747     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9748     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9749     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9750     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9751     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9752     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9753     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9754     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9755     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9756     // .. .. reg_phy_board_lpbk_tx = 0x0
9757     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9758     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9759     // .. .. reg_phy_board_lpbk_rx = 0x0
9760     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9761     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9762     // .. .. reg_phy_bist_shift_dq = 0x0
9763     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9764     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9765     // .. .. reg_phy_bist_err_clr = 0x0
9766     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9767     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9768     // .. .. reg_phy_dq_offset = 0x40
9769     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9770     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9771     // .. ..
9772     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9773     // .. .. reg_phy_data_slice_in_use = 0x1
9774     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9775     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9776     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9777     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9778     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9779     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9780     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9781     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9782     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9783     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9784     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9785     // .. .. reg_phy_board_lpbk_tx = 0x0
9786     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9787     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9788     // .. .. reg_phy_board_lpbk_rx = 0x0
9789     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9790     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9791     // .. .. reg_phy_bist_shift_dq = 0x0
9792     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9793     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9794     // .. .. reg_phy_bist_err_clr = 0x0
9795     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9796     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9797     // .. .. reg_phy_dq_offset = 0x40
9798     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9799     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9800     // .. ..
9801     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9802     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
9803     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
9804     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
9805     // .. .. reg_phy_gatelvl_init_ratio = 0xee
9806     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
9807     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
9808     // .. ..
9809     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
9810     // .. .. reg_phy_wrlvl_init_ratio = 0x25
9811     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
9812     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
9813     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
9814     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
9815     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
9816     // .. ..
9817     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
9818     // .. .. reg_phy_wrlvl_init_ratio = 0x19
9819     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
9820     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
9821     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
9822     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
9823     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
9824     // .. ..
9825     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
9826     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
9827     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
9828     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
9829     // .. .. reg_phy_gatelvl_init_ratio = 0x109
9830     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
9831     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
9832     // .. ..
9833     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
9834     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9835     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9836     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9837     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9838     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9839     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9840     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9841     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9842     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9843     // .. ..
9844     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9845     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9846     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9847     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9848     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9849     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9850     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9851     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9852     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9853     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9854     // .. ..
9855     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9856     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9857     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9858     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9859     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9860     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9861     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9862     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9863     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9864     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9865     // .. ..
9866     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9867     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9868     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9869     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9870     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9871     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9872     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9873     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9874     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9875     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9876     // .. ..
9877     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9878     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
9879     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
9880     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
9881     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9882     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9883     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9884     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9885     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9886     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9887     // .. ..
9888     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
9889     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
9890     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
9891     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
9892     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9893     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9894     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9895     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9896     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9897     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9898     // .. ..
9899     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
9900     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
9901     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
9902     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
9903     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9904     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9905     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9906     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9907     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9908     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9909     // .. ..
9910     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
9911     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
9912     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
9913     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
9914     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9915     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9916     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9917     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9918     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9919     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9920     // .. ..
9921     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
9922     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9923     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
9924     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
9925     // .. .. reg_phy_fifo_we_in_force = 0x0
9926     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9927     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9928     // .. .. reg_phy_fifo_we_in_delay = 0x0
9929     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9930     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9931     // .. ..
9932     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
9933     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
9934     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
9935     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
9936     // .. .. reg_phy_fifo_we_in_force = 0x0
9937     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9938     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9939     // .. .. reg_phy_fifo_we_in_delay = 0x0
9940     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9941     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9942     // .. ..
9943     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
9944     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
9945     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
9946     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
9947     // .. .. reg_phy_fifo_we_in_force = 0x0
9948     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9949     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9950     // .. .. reg_phy_fifo_we_in_delay = 0x0
9951     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9952     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9953     // .. ..
9954     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
9955     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
9956     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
9957     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
9958     // .. .. reg_phy_fifo_we_in_force = 0x0
9959     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9960     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9961     // .. .. reg_phy_fifo_we_in_delay = 0x0
9962     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9963     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9964     // .. ..
9965     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
9966     // .. .. reg_phy_wr_data_slave_ratio = 0xde
9967     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
9968     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
9969     // .. .. reg_phy_wr_data_slave_force = 0x0
9970     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9971     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9972     // .. .. reg_phy_wr_data_slave_delay = 0x0
9973     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9974     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9975     // .. ..
9976     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
9977     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
9978     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
9979     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
9980     // .. .. reg_phy_wr_data_slave_force = 0x0
9981     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9982     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9983     // .. .. reg_phy_wr_data_slave_delay = 0x0
9984     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9985     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9986     // .. ..
9987     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
9988     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
9989     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
9990     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
9991     // .. .. reg_phy_wr_data_slave_force = 0x0
9992     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9993     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9994     // .. .. reg_phy_wr_data_slave_delay = 0x0
9995     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9996     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9997     // .. ..
9998     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
9999     // .. .. reg_phy_wr_data_slave_ratio = 0xea
10000     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
10001     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
10002     // .. .. reg_phy_wr_data_slave_force = 0x0
10003     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
10004     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
10005     // .. .. reg_phy_wr_data_slave_delay = 0x0
10006     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
10007     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10008     // .. ..
10009     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
10010     // .. .. reg_phy_loopback = 0x0
10011     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
10012     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10013     // .. .. reg_phy_bl2 = 0x0
10014     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
10015     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10016     // .. .. reg_phy_at_spd_atpg = 0x0
10017     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
10018     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10019     // .. .. reg_phy_bist_enable = 0x0
10020     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
10021     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10022     // .. .. reg_phy_bist_force_err = 0x0
10023     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
10024     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10025     // .. .. reg_phy_bist_mode = 0x0
10026     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
10027     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10028     // .. .. reg_phy_invert_clkout = 0x1
10029     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
10030     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
10031     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
10032     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
10033     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10034     // .. .. reg_phy_sel_logic = 0x0
10035     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
10036     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10037     // .. .. reg_phy_ctrl_slave_ratio = 0x100
10038     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
10039     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
10040     // .. .. reg_phy_ctrl_slave_force = 0x0
10041     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
10042     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10043     // .. .. reg_phy_ctrl_slave_delay = 0x0
10044     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
10045     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
10046     // .. .. reg_phy_use_rank0_delays = 0x1
10047     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
10048     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
10049     // .. .. reg_phy_lpddr = 0x0
10050     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
10051     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
10052     // .. .. reg_phy_cmd_latency = 0x0
10053     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
10054     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
10055     // .. .. reg_phy_int_lpbk = 0x0
10056     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
10057     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
10058     // .. ..
10059     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
10060     // .. .. reg_phy_wr_rl_delay = 0x2
10061     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
10062     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
10063     // .. .. reg_phy_rd_rl_delay = 0x4
10064     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
10065     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
10066     // .. .. reg_phy_dll_lock_diff = 0xf
10067     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
10068     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
10069     // .. .. reg_phy_use_wr_level = 0x1
10070     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
10071     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
10072     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
10073     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
10074     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
10075     // .. .. reg_phy_use_rd_data_eye_level = 0x1
10076     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
10077     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
10078     // .. .. reg_phy_dis_calib_rst = 0x0
10079     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
10080     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10081     // .. .. reg_phy_ctrl_slave_delay = 0x0
10082     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
10083     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
10084     // .. ..
10085     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
10086     // .. .. reg_arb_page_addr_mask = 0x0
10087     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
10088     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10089     // .. ..
10090     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
10091     // .. .. reg_arb_pri_wr_portn = 0x3ff
10092     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
10093     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10094     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10095     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
10096     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10097     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10098     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
10099     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10100     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10101     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
10102     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10103     // .. .. reg_arb_dis_rmw_portn = 0x1
10104     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10105     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10106     // .. ..
10107     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
10108     // .. .. reg_arb_pri_wr_portn = 0x3ff
10109     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10110     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10111     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10112     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10113     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10114     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10115     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10116     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10117     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10118     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10119     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10120     // .. .. reg_arb_dis_rmw_portn = 0x1
10121     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10122     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10123     // .. ..
10124     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
10125     // .. .. reg_arb_pri_wr_portn = 0x3ff
10126     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10127     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10128     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10129     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10130     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10131     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10132     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10133     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10134     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10135     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10136     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10137     // .. .. reg_arb_dis_rmw_portn = 0x1
10138     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10139     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10140     // .. ..
10141     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10142     // .. .. reg_arb_pri_wr_portn = 0x3ff
10143     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10144     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10145     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10146     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10147     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10148     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10149     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10150     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10151     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10152     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10153     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10154     // .. .. reg_arb_dis_rmw_portn = 0x1
10155     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10156     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10157     // .. ..
10158     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10159     // .. .. reg_arb_pri_rd_portn = 0x3ff
10160     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10161     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10162     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10163     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10164     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10165     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10166     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10167     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10168     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10169     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10170     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10171     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10172     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10173     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10174     // .. ..
10175     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10176     // .. .. reg_arb_pri_rd_portn = 0x3ff
10177     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10178     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10179     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10180     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10181     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10182     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10183     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10184     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10185     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10186     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10187     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10188     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10189     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10190     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10191     // .. ..
10192     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10193     // .. .. reg_arb_pri_rd_portn = 0x3ff
10194     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10195     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10196     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10197     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10198     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10199     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10200     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10201     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10202     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10203     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10204     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10205     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10206     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10207     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10208     // .. ..
10209     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10210     // .. .. reg_arb_pri_rd_portn = 0x3ff
10211     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10212     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10213     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10214     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10215     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10216     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10217     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10218     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10219     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10220     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10221     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10222     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10223     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10224     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10225     // .. ..
10226     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10227     // .. .. reg_ddrc_lpddr2 = 0x0
10228     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10229     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10230     // .. .. reg_ddrc_per_bank_refresh = 0x0
10231     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10232     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10233     // .. .. reg_ddrc_derate_enable = 0x0
10234     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10235     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10236     // .. .. reg_ddrc_mr4_margin = 0x0
10237     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10238     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10239     // .. ..
10240     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10241     // .. .. reg_ddrc_mr4_read_interval = 0x0
10242     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10243     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10244     // .. ..
10245     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10246     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10247     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10248     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10249     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10250     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10251     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10252     // .. .. reg_ddrc_t_mrw = 0x5
10253     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10254     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10255     // .. ..
10256     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10257     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10258     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10259     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10260     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10261     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10262     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10263     // .. ..
10264     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10265     // .. .. START: POLL ON DCI STATUS
10266     // .. .. DONE = 1
10267     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10268     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10269     // .. ..
10270     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10271     // .. .. FINISH: POLL ON DCI STATUS
10272     // .. .. START: UNLOCK DDR
10273     // .. .. reg_ddrc_soft_rstb = 0x1
10274     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10275     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10276     // .. .. reg_ddrc_powerdown_en = 0x0
10277     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10278     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10279     // .. .. reg_ddrc_data_bus_width = 0x0
10280     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10281     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10282     // .. .. reg_ddrc_burst8_refresh = 0x0
10283     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10284     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10285     // .. .. reg_ddrc_rdwr_idle_gap = 1
10286     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10287     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10288     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10289     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10290     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10291     // .. .. reg_ddrc_dis_act_bypass = 0x0
10292     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10293     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10294     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10295     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10296     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10297     // .. ..
10298     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10299     // .. .. FINISH: UNLOCK DDR
10300     // .. .. START: CHECK DDR STATUS
10301     // .. .. ddrc_reg_operating_mode = 1
10302     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10303     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10304     // .. ..
10305     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10306     // .. .. FINISH: CHECK DDR STATUS
10307     // .. FINISH: DDR INITIALIZATION
10308     // FINISH: top
10309     //
10310     EMIT_EXIT(),
10311
10312     //
10313 };
10314
10315 unsigned long ps7_mio_init_data_1_0[] = {
10316     // START: top
10317     // .. START: SLCR SETTINGS
10318     // .. UNLOCK_KEY = 0XDF0D
10319     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10320     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10321     // ..
10322     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10323     // .. FINISH: SLCR SETTINGS
10324     // .. START: OCM REMAPPING
10325     // .. VREF_EN = 0x1
10326     // .. ==> 0XF8000B00[0:0] = 0x00000001U
10327     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10328     // .. VREF_PULLUP_EN = 0x0
10329     // .. ==> 0XF8000B00[1:1] = 0x00000000U
10330     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10331     // .. CLK_PULLUP_EN = 0x0
10332     // .. ==> 0XF8000B00[8:8] = 0x00000000U
10333     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10334     // .. SRSTN_PULLUP_EN = 0x0
10335     // .. ==> 0XF8000B00[9:9] = 0x00000000U
10336     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10337     // ..
10338     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10339     // .. FINISH: OCM REMAPPING
10340     // .. START: DDRIOB SETTINGS
10341     // .. INP_POWER = 0x0
10342     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10343     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10344     // .. INP_TYPE = 0x0
10345     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10346     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10347     // .. DCI_UPDATE = 0x0
10348     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10349     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10350     // .. TERM_EN = 0x0
10351     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10352     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10353     // .. DCR_TYPE = 0x0
10354     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10355     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10356     // .. IBUF_DISABLE_MODE = 0x0
10357     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10358     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10359     // .. TERM_DISABLE_MODE = 0x0
10360     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10361     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10362     // .. OUTPUT_EN = 0x3
10363     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10364     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10365     // .. PULLUP_EN = 0x0
10366     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10367     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10368     // ..
10369     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10370     // .. INP_POWER = 0x0
10371     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10372     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10373     // .. INP_TYPE = 0x0
10374     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10375     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10376     // .. DCI_UPDATE = 0x0
10377     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10378     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10379     // .. TERM_EN = 0x0
10380     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10381     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10382     // .. DCR_TYPE = 0x0
10383     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10384     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10385     // .. IBUF_DISABLE_MODE = 0x0
10386     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10387     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10388     // .. TERM_DISABLE_MODE = 0x0
10389     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10390     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10391     // .. OUTPUT_EN = 0x3
10392     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10393     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10394     // .. PULLUP_EN = 0x0
10395     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10396     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10397     // ..
10398     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10399     // .. INP_POWER = 0x0
10400     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10401     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10402     // .. INP_TYPE = 0x1
10403     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10404     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10405     // .. DCI_UPDATE = 0x0
10406     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10407     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10408     // .. TERM_EN = 0x1
10409     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10410     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10411     // .. DCR_TYPE = 0x3
10412     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10413     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10414     // .. IBUF_DISABLE_MODE = 0
10415     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10416     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10417     // .. TERM_DISABLE_MODE = 0
10418     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10419     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10420     // .. OUTPUT_EN = 0x3
10421     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10422     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10423     // .. PULLUP_EN = 0x0
10424     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10425     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10426     // ..
10427     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10428     // .. INP_POWER = 0x0
10429     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10430     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10431     // .. INP_TYPE = 0x1
10432     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10433     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10434     // .. DCI_UPDATE = 0x0
10435     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10436     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10437     // .. TERM_EN = 0x1
10438     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10439     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10440     // .. DCR_TYPE = 0x3
10441     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10442     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10443     // .. IBUF_DISABLE_MODE = 0
10444     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10445     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10446     // .. TERM_DISABLE_MODE = 0
10447     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10448     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10449     // .. OUTPUT_EN = 0x3
10450     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10451     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10452     // .. PULLUP_EN = 0x0
10453     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10454     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10455     // ..
10456     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10457     // .. INP_POWER = 0x0
10458     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10459     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10460     // .. INP_TYPE = 0x2
10461     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10462     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10463     // .. DCI_UPDATE = 0x0
10464     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10465     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10466     // .. TERM_EN = 0x1
10467     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10468     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10469     // .. DCR_TYPE = 0x3
10470     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10471     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10472     // .. IBUF_DISABLE_MODE = 0
10473     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10474     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10475     // .. TERM_DISABLE_MODE = 0
10476     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10477     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10478     // .. OUTPUT_EN = 0x3
10479     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10480     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10481     // .. PULLUP_EN = 0x0
10482     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10483     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10484     // ..
10485     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10486     // .. INP_POWER = 0x0
10487     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10488     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10489     // .. INP_TYPE = 0x2
10490     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10491     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10492     // .. DCI_UPDATE = 0x0
10493     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10494     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10495     // .. TERM_EN = 0x1
10496     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10497     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10498     // .. DCR_TYPE = 0x3
10499     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10500     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10501     // .. IBUF_DISABLE_MODE = 0
10502     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10503     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10504     // .. TERM_DISABLE_MODE = 0
10505     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10506     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10507     // .. OUTPUT_EN = 0x3
10508     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10509     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10510     // .. PULLUP_EN = 0x0
10511     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10512     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10513     // ..
10514     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10515     // .. INP_POWER = 0x0
10516     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10517     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10518     // .. INP_TYPE = 0x0
10519     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10520     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10521     // .. DCI_UPDATE = 0x0
10522     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10523     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10524     // .. TERM_EN = 0x0
10525     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10526     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10527     // .. DCR_TYPE = 0x0
10528     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10529     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10530     // .. IBUF_DISABLE_MODE = 0x0
10531     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10532     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10533     // .. TERM_DISABLE_MODE = 0x0
10534     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10535     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10536     // .. OUTPUT_EN = 0x3
10537     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10538     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10539     // .. PULLUP_EN = 0x0
10540     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10541     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10542     // ..
10543     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10544     // .. DRIVE_P = 0x1c
10545     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10546     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10547     // .. DRIVE_N = 0xc
10548     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10549     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10550     // .. SLEW_P = 0x3
10551     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10552     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10553     // .. SLEW_N = 0x3
10554     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10555     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10556     // .. GTL = 0x0
10557     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10558     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10559     // .. RTERM = 0x0
10560     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10561     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10562     // ..
10563     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10564     // .. DRIVE_P = 0x1c
10565     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10566     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10567     // .. DRIVE_N = 0xc
10568     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10569     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10570     // .. SLEW_P = 0x6
10571     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10572     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10573     // .. SLEW_N = 0x1f
10574     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10575     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10576     // .. GTL = 0x0
10577     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10578     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10579     // .. RTERM = 0x0
10580     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10581     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10582     // ..
10583     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10584     // .. DRIVE_P = 0x1c
10585     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10586     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10587     // .. DRIVE_N = 0xc
10588     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10589     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10590     // .. SLEW_P = 0x6
10591     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10592     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10593     // .. SLEW_N = 0x1f
10594     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10595     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10596     // .. GTL = 0x0
10597     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10598     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10599     // .. RTERM = 0x0
10600     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10601     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10602     // ..
10603     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10604     // .. DRIVE_P = 0x1c
10605     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10606     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10607     // .. DRIVE_N = 0xc
10608     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10609     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10610     // .. SLEW_P = 0x6
10611     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10612     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10613     // .. SLEW_N = 0x1f
10614     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10615     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10616     // .. GTL = 0x0
10617     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10618     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10619     // .. RTERM = 0x0
10620     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10621     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10622     // ..
10623     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10624     // .. VREF_INT_EN = 0x1
10625     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10626     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10627     // .. VREF_SEL = 0x4
10628     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10629     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10630     // .. VREF_EXT_EN = 0x0
10631     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10632     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10633     // .. VREF_PULLUP_EN = 0x0
10634     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10635     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10636     // .. REFIO_EN = 0x1
10637     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10638     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10639     // .. REFIO_PULLUP_EN = 0x0
10640     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10641     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10642     // .. DRST_B_PULLUP_EN = 0x0
10643     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10644     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10645     // .. CKE_PULLUP_EN = 0x0
10646     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10647     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10648     // ..
10649     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10650     // .. .. START: ASSERT RESET
10651     // .. .. RESET = 1
10652     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10653     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10654     // .. .. VRN_OUT = 0x1
10655     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10656     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10657     // .. ..
10658     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10659     // .. .. FINISH: ASSERT RESET
10660     // .. .. START: DEASSERT RESET
10661     // .. .. RESET = 0
10662     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10663     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10664     // .. .. VRN_OUT = 0x1
10665     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10666     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10667     // .. ..
10668     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10669     // .. .. FINISH: DEASSERT RESET
10670     // .. .. RESET = 0x1
10671     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10672     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10673     // .. .. ENABLE = 0x1
10674     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10675     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10676     // .. .. VRP_TRI = 0x0
10677     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10678     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10679     // .. .. VRN_TRI = 0x0
10680     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10681     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10682     // .. .. VRP_OUT = 0x0
10683     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10684     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10685     // .. .. VRN_OUT = 0x1
10686     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10687     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10688     // .. .. NREF_OPT1 = 0x0
10689     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10690     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10691     // .. .. NREF_OPT2 = 0x0
10692     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10693     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10694     // .. .. NREF_OPT4 = 0x1
10695     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10696     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10697     // .. .. PREF_OPT1 = 0x0
10698     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10699     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10700     // .. .. PREF_OPT2 = 0x0
10701     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10702     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10703     // .. .. UPDATE_CONTROL = 0x0
10704     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10705     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10706     // .. .. INIT_COMPLETE = 0x0
10707     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10708     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10709     // .. .. TST_CLK = 0x0
10710     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10711     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10712     // .. .. TST_HLN = 0x0
10713     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10714     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10715     // .. .. TST_HLP = 0x0
10716     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10717     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10718     // .. .. TST_RST = 0x0
10719     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10720     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10721     // .. .. INT_DCI_EN = 0x0
10722     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10723     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10724     // .. ..
10725     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10726     // .. FINISH: DDRIOB SETTINGS
10727     // .. START: MIO PROGRAMMING
10728     // .. TRI_ENABLE = 0
10729     // .. ==> 0XF8000700[0:0] = 0x00000000U
10730     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10731     // .. L0_SEL = 1
10732     // .. ==> 0XF8000700[1:1] = 0x00000001U
10733     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10734     // .. L1_SEL = 0
10735     // .. ==> 0XF8000700[2:2] = 0x00000000U
10736     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10737     // .. L2_SEL = 0
10738     // .. ==> 0XF8000700[4:3] = 0x00000000U
10739     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10740     // .. L3_SEL = 0
10741     // .. ==> 0XF8000700[7:5] = 0x00000000U
10742     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10743     // .. Speed = 0
10744     // .. ==> 0XF8000700[8:8] = 0x00000000U
10745     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10746     // .. IO_Type = 1
10747     // .. ==> 0XF8000700[11:9] = 0x00000001U
10748     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10749     // .. PULLUP = 1
10750     // .. ==> 0XF8000700[12:12] = 0x00000001U
10751     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10752     // .. DisableRcvr = 0
10753     // .. ==> 0XF8000700[13:13] = 0x00000000U
10754     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10755     // ..
10756     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
10757     // .. TRI_ENABLE = 0
10758     // .. ==> 0XF8000704[0:0] = 0x00000000U
10759     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10760     // .. L0_SEL = 1
10761     // .. ==> 0XF8000704[1:1] = 0x00000001U
10762     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10763     // .. L1_SEL = 0
10764     // .. ==> 0XF8000704[2:2] = 0x00000000U
10765     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10766     // .. L2_SEL = 0
10767     // .. ==> 0XF8000704[4:3] = 0x00000000U
10768     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10769     // .. L3_SEL = 0
10770     // .. ==> 0XF8000704[7:5] = 0x00000000U
10771     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10772     // .. Speed = 0
10773     // .. ==> 0XF8000704[8:8] = 0x00000000U
10774     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10775     // .. IO_Type = 1
10776     // .. ==> 0XF8000704[11:9] = 0x00000001U
10777     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10778     // .. PULLUP = 1
10779     // .. ==> 0XF8000704[12:12] = 0x00000001U
10780     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10781     // .. DisableRcvr = 0
10782     // .. ==> 0XF8000704[13:13] = 0x00000000U
10783     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10784     // ..
10785     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10786     // .. TRI_ENABLE = 0
10787     // .. ==> 0XF8000708[0:0] = 0x00000000U
10788     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10789     // .. L0_SEL = 1
10790     // .. ==> 0XF8000708[1:1] = 0x00000001U
10791     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10792     // .. L1_SEL = 0
10793     // .. ==> 0XF8000708[2:2] = 0x00000000U
10794     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10795     // .. L2_SEL = 0
10796     // .. ==> 0XF8000708[4:3] = 0x00000000U
10797     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10798     // .. L3_SEL = 0
10799     // .. ==> 0XF8000708[7:5] = 0x00000000U
10800     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10801     // .. Speed = 0
10802     // .. ==> 0XF8000708[8:8] = 0x00000000U
10803     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10804     // .. IO_Type = 1
10805     // .. ==> 0XF8000708[11:9] = 0x00000001U
10806     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10807     // .. PULLUP = 0
10808     // .. ==> 0XF8000708[12:12] = 0x00000000U
10809     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10810     // .. DisableRcvr = 0
10811     // .. ==> 0XF8000708[13:13] = 0x00000000U
10812     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10813     // ..
10814     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10815     // .. TRI_ENABLE = 0
10816     // .. ==> 0XF800070C[0:0] = 0x00000000U
10817     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10818     // .. L0_SEL = 1
10819     // .. ==> 0XF800070C[1:1] = 0x00000001U
10820     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10821     // .. L1_SEL = 0
10822     // .. ==> 0XF800070C[2:2] = 0x00000000U
10823     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10824     // .. L2_SEL = 0
10825     // .. ==> 0XF800070C[4:3] = 0x00000000U
10826     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10827     // .. L3_SEL = 0
10828     // .. ==> 0XF800070C[7:5] = 0x00000000U
10829     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10830     // .. Speed = 0
10831     // .. ==> 0XF800070C[8:8] = 0x00000000U
10832     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10833     // .. IO_Type = 1
10834     // .. ==> 0XF800070C[11:9] = 0x00000001U
10835     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10836     // .. PULLUP = 0
10837     // .. ==> 0XF800070C[12:12] = 0x00000000U
10838     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10839     // .. DisableRcvr = 0
10840     // .. ==> 0XF800070C[13:13] = 0x00000000U
10841     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10842     // ..
10843     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10844     // .. TRI_ENABLE = 0
10845     // .. ==> 0XF8000710[0:0] = 0x00000000U
10846     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10847     // .. L0_SEL = 1
10848     // .. ==> 0XF8000710[1:1] = 0x00000001U
10849     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10850     // .. L1_SEL = 0
10851     // .. ==> 0XF8000710[2:2] = 0x00000000U
10852     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10853     // .. L2_SEL = 0
10854     // .. ==> 0XF8000710[4:3] = 0x00000000U
10855     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10856     // .. L3_SEL = 0
10857     // .. ==> 0XF8000710[7:5] = 0x00000000U
10858     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10859     // .. Speed = 0
10860     // .. ==> 0XF8000710[8:8] = 0x00000000U
10861     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10862     // .. IO_Type = 1
10863     // .. ==> 0XF8000710[11:9] = 0x00000001U
10864     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10865     // .. PULLUP = 0
10866     // .. ==> 0XF8000710[12:12] = 0x00000000U
10867     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10868     // .. DisableRcvr = 0
10869     // .. ==> 0XF8000710[13:13] = 0x00000000U
10870     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10871     // ..
10872     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10873     // .. TRI_ENABLE = 0
10874     // .. ==> 0XF8000714[0:0] = 0x00000000U
10875     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10876     // .. L0_SEL = 1
10877     // .. ==> 0XF8000714[1:1] = 0x00000001U
10878     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10879     // .. L1_SEL = 0
10880     // .. ==> 0XF8000714[2:2] = 0x00000000U
10881     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10882     // .. L2_SEL = 0
10883     // .. ==> 0XF8000714[4:3] = 0x00000000U
10884     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10885     // .. L3_SEL = 0
10886     // .. ==> 0XF8000714[7:5] = 0x00000000U
10887     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10888     // .. Speed = 0
10889     // .. ==> 0XF8000714[8:8] = 0x00000000U
10890     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10891     // .. IO_Type = 1
10892     // .. ==> 0XF8000714[11:9] = 0x00000001U
10893     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10894     // .. PULLUP = 0
10895     // .. ==> 0XF8000714[12:12] = 0x00000000U
10896     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10897     // .. DisableRcvr = 0
10898     // .. ==> 0XF8000714[13:13] = 0x00000000U
10899     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10900     // ..
10901     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10902     // .. TRI_ENABLE = 0
10903     // .. ==> 0XF8000718[0:0] = 0x00000000U
10904     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10905     // .. L0_SEL = 1
10906     // .. ==> 0XF8000718[1:1] = 0x00000001U
10907     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10908     // .. L1_SEL = 0
10909     // .. ==> 0XF8000718[2:2] = 0x00000000U
10910     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10911     // .. L2_SEL = 0
10912     // .. ==> 0XF8000718[4:3] = 0x00000000U
10913     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10914     // .. L3_SEL = 0
10915     // .. ==> 0XF8000718[7:5] = 0x00000000U
10916     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10917     // .. Speed = 0
10918     // .. ==> 0XF8000718[8:8] = 0x00000000U
10919     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10920     // .. IO_Type = 1
10921     // .. ==> 0XF8000718[11:9] = 0x00000001U
10922     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10923     // .. PULLUP = 0
10924     // .. ==> 0XF8000718[12:12] = 0x00000000U
10925     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10926     // .. DisableRcvr = 0
10927     // .. ==> 0XF8000718[13:13] = 0x00000000U
10928     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10929     // ..
10930     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
10931     // .. TRI_ENABLE = 0
10932     // .. ==> 0XF800071C[0:0] = 0x00000000U
10933     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10934     // .. L0_SEL = 0
10935     // .. ==> 0XF800071C[1:1] = 0x00000000U
10936     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10937     // .. L1_SEL = 0
10938     // .. ==> 0XF800071C[2:2] = 0x00000000U
10939     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10940     // .. L2_SEL = 0
10941     // .. ==> 0XF800071C[4:3] = 0x00000000U
10942     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10943     // .. L3_SEL = 0
10944     // .. ==> 0XF800071C[7:5] = 0x00000000U
10945     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10946     // .. Speed = 0
10947     // .. ==> 0XF800071C[8:8] = 0x00000000U
10948     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10949     // .. IO_Type = 1
10950     // .. ==> 0XF800071C[11:9] = 0x00000001U
10951     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10952     // .. PULLUP = 0
10953     // .. ==> 0XF800071C[12:12] = 0x00000000U
10954     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10955     // .. DisableRcvr = 0
10956     // .. ==> 0XF800071C[13:13] = 0x00000000U
10957     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10958     // ..
10959     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
10960     // .. TRI_ENABLE = 0
10961     // .. ==> 0XF8000720[0:0] = 0x00000000U
10962     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10963     // .. L0_SEL = 1
10964     // .. ==> 0XF8000720[1:1] = 0x00000001U
10965     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10966     // .. L1_SEL = 0
10967     // .. ==> 0XF8000720[2:2] = 0x00000000U
10968     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10969     // .. L2_SEL = 0
10970     // .. ==> 0XF8000720[4:3] = 0x00000000U
10971     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10972     // .. L3_SEL = 0
10973     // .. ==> 0XF8000720[7:5] = 0x00000000U
10974     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10975     // .. Speed = 0
10976     // .. ==> 0XF8000720[8:8] = 0x00000000U
10977     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10978     // .. IO_Type = 1
10979     // .. ==> 0XF8000720[11:9] = 0x00000001U
10980     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10981     // .. PULLUP = 0
10982     // .. ==> 0XF8000720[12:12] = 0x00000000U
10983     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10984     // .. DisableRcvr = 0
10985     // .. ==> 0XF8000720[13:13] = 0x00000000U
10986     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10987     // ..
10988     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
10989     // .. TRI_ENABLE = 0
10990     // .. ==> 0XF8000724[0:0] = 0x00000000U
10991     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10992     // .. L0_SEL = 1
10993     // .. ==> 0XF8000724[1:1] = 0x00000001U
10994     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10995     // .. L1_SEL = 0
10996     // .. ==> 0XF8000724[2:2] = 0x00000000U
10997     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10998     // .. L2_SEL = 0
10999     // .. ==> 0XF8000724[4:3] = 0x00000000U
11000     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11001     // .. L3_SEL = 0
11002     // .. ==> 0XF8000724[7:5] = 0x00000000U
11003     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11004     // .. Speed = 0
11005     // .. ==> 0XF8000724[8:8] = 0x00000000U
11006     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11007     // .. IO_Type = 1
11008     // .. ==> 0XF8000724[11:9] = 0x00000001U
11009     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11010     // .. PULLUP = 1
11011     // .. ==> 0XF8000724[12:12] = 0x00000001U
11012     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11013     // .. DisableRcvr = 0
11014     // .. ==> 0XF8000724[13:13] = 0x00000000U
11015     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11016     // ..
11017     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
11018     // .. TRI_ENABLE = 0
11019     // .. ==> 0XF8000728[0:0] = 0x00000000U
11020     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11021     // .. L0_SEL = 1
11022     // .. ==> 0XF8000728[1:1] = 0x00000001U
11023     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11024     // .. L1_SEL = 0
11025     // .. ==> 0XF8000728[2:2] = 0x00000000U
11026     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11027     // .. L2_SEL = 0
11028     // .. ==> 0XF8000728[4:3] = 0x00000000U
11029     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11030     // .. L3_SEL = 0
11031     // .. ==> 0XF8000728[7:5] = 0x00000000U
11032     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11033     // .. Speed = 0
11034     // .. ==> 0XF8000728[8:8] = 0x00000000U
11035     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11036     // .. IO_Type = 1
11037     // .. ==> 0XF8000728[11:9] = 0x00000001U
11038     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11039     // .. PULLUP = 1
11040     // .. ==> 0XF8000728[12:12] = 0x00000001U
11041     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11042     // .. DisableRcvr = 0
11043     // .. ==> 0XF8000728[13:13] = 0x00000000U
11044     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11045     // ..
11046     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
11047     // .. TRI_ENABLE = 0
11048     // .. ==> 0XF800072C[0:0] = 0x00000000U
11049     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11050     // .. L0_SEL = 1
11051     // .. ==> 0XF800072C[1:1] = 0x00000001U
11052     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11053     // .. L1_SEL = 0
11054     // .. ==> 0XF800072C[2:2] = 0x00000000U
11055     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11056     // .. L2_SEL = 0
11057     // .. ==> 0XF800072C[4:3] = 0x00000000U
11058     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11059     // .. L3_SEL = 0
11060     // .. ==> 0XF800072C[7:5] = 0x00000000U
11061     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11062     // .. Speed = 0
11063     // .. ==> 0XF800072C[8:8] = 0x00000000U
11064     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11065     // .. IO_Type = 1
11066     // .. ==> 0XF800072C[11:9] = 0x00000001U
11067     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11068     // .. PULLUP = 1
11069     // .. ==> 0XF800072C[12:12] = 0x00000001U
11070     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11071     // .. DisableRcvr = 0
11072     // .. ==> 0XF800072C[13:13] = 0x00000000U
11073     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11074     // ..
11075     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
11076     // .. TRI_ENABLE = 0
11077     // .. ==> 0XF8000730[0:0] = 0x00000000U
11078     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11079     // .. L0_SEL = 1
11080     // .. ==> 0XF8000730[1:1] = 0x00000001U
11081     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11082     // .. L1_SEL = 0
11083     // .. ==> 0XF8000730[2:2] = 0x00000000U
11084     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11085     // .. L2_SEL = 0
11086     // .. ==> 0XF8000730[4:3] = 0x00000000U
11087     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11088     // .. L3_SEL = 0
11089     // .. ==> 0XF8000730[7:5] = 0x00000000U
11090     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11091     // .. Speed = 0
11092     // .. ==> 0XF8000730[8:8] = 0x00000000U
11093     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11094     // .. IO_Type = 1
11095     // .. ==> 0XF8000730[11:9] = 0x00000001U
11096     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11097     // .. PULLUP = 1
11098     // .. ==> 0XF8000730[12:12] = 0x00000001U
11099     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11100     // .. DisableRcvr = 0
11101     // .. ==> 0XF8000730[13:13] = 0x00000000U
11102     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11103     // ..
11104     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
11105     // .. TRI_ENABLE = 0
11106     // .. ==> 0XF8000734[0:0] = 0x00000000U
11107     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11108     // .. L0_SEL = 1
11109     // .. ==> 0XF8000734[1:1] = 0x00000001U
11110     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11111     // .. L1_SEL = 0
11112     // .. ==> 0XF8000734[2:2] = 0x00000000U
11113     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11114     // .. L2_SEL = 0
11115     // .. ==> 0XF8000734[4:3] = 0x00000000U
11116     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11117     // .. L3_SEL = 0
11118     // .. ==> 0XF8000734[7:5] = 0x00000000U
11119     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11120     // .. Speed = 0
11121     // .. ==> 0XF8000734[8:8] = 0x00000000U
11122     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11123     // .. IO_Type = 1
11124     // .. ==> 0XF8000734[11:9] = 0x00000001U
11125     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11126     // .. PULLUP = 1
11127     // .. ==> 0XF8000734[12:12] = 0x00000001U
11128     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11129     // .. DisableRcvr = 0
11130     // .. ==> 0XF8000734[13:13] = 0x00000000U
11131     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11132     // ..
11133     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
11134     // .. TRI_ENABLE = 1
11135     // .. ==> 0XF8000738[0:0] = 0x00000001U
11136     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11137     // .. Speed = 0
11138     // .. ==> 0XF8000738[8:8] = 0x00000000U
11139     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11140     // .. IO_Type = 1
11141     // .. ==> 0XF8000738[11:9] = 0x00000001U
11142     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11143     // .. PULLUP = 1
11144     // .. ==> 0XF8000738[12:12] = 0x00000001U
11145     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11146     // .. DisableRcvr = 0
11147     // .. ==> 0XF8000738[13:13] = 0x00000000U
11148     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11149     // ..
11150     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
11151     // .. TRI_ENABLE = 1
11152     // .. ==> 0XF800073C[0:0] = 0x00000001U
11153     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11154     // .. Speed = 0
11155     // .. ==> 0XF800073C[8:8] = 0x00000000U
11156     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11157     // .. IO_Type = 1
11158     // .. ==> 0XF800073C[11:9] = 0x00000001U
11159     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11160     // .. PULLUP = 1
11161     // .. ==> 0XF800073C[12:12] = 0x00000001U
11162     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11163     // .. DisableRcvr = 0
11164     // .. ==> 0XF800073C[13:13] = 0x00000000U
11165     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11166     // ..
11167     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11168     // .. TRI_ENABLE = 0
11169     // .. ==> 0XF8000740[0:0] = 0x00000000U
11170     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11171     // .. L0_SEL = 1
11172     // .. ==> 0XF8000740[1:1] = 0x00000001U
11173     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11174     // .. L1_SEL = 0
11175     // .. ==> 0XF8000740[2:2] = 0x00000000U
11176     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11177     // .. L2_SEL = 0
11178     // .. ==> 0XF8000740[4:3] = 0x00000000U
11179     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11180     // .. L3_SEL = 0
11181     // .. ==> 0XF8000740[7:5] = 0x00000000U
11182     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11183     // .. Speed = 0
11184     // .. ==> 0XF8000740[8:8] = 0x00000000U
11185     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11186     // .. IO_Type = 4
11187     // .. ==> 0XF8000740[11:9] = 0x00000004U
11188     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11189     // .. PULLUP = 0
11190     // .. ==> 0XF8000740[12:12] = 0x00000000U
11191     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11192     // .. DisableRcvr = 1
11193     // .. ==> 0XF8000740[13:13] = 0x00000001U
11194     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11195     // ..
11196     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11197     // .. TRI_ENABLE = 0
11198     // .. ==> 0XF8000744[0:0] = 0x00000000U
11199     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11200     // .. L0_SEL = 1
11201     // .. ==> 0XF8000744[1:1] = 0x00000001U
11202     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11203     // .. L1_SEL = 0
11204     // .. ==> 0XF8000744[2:2] = 0x00000000U
11205     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11206     // .. L2_SEL = 0
11207     // .. ==> 0XF8000744[4:3] = 0x00000000U
11208     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11209     // .. L3_SEL = 0
11210     // .. ==> 0XF8000744[7:5] = 0x00000000U
11211     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11212     // .. Speed = 0
11213     // .. ==> 0XF8000744[8:8] = 0x00000000U
11214     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11215     // .. IO_Type = 4
11216     // .. ==> 0XF8000744[11:9] = 0x00000004U
11217     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11218     // .. PULLUP = 0
11219     // .. ==> 0XF8000744[12:12] = 0x00000000U
11220     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11221     // .. DisableRcvr = 1
11222     // .. ==> 0XF8000744[13:13] = 0x00000001U
11223     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11224     // ..
11225     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11226     // .. TRI_ENABLE = 0
11227     // .. ==> 0XF8000748[0:0] = 0x00000000U
11228     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11229     // .. L0_SEL = 1
11230     // .. ==> 0XF8000748[1:1] = 0x00000001U
11231     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11232     // .. L1_SEL = 0
11233     // .. ==> 0XF8000748[2:2] = 0x00000000U
11234     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11235     // .. L2_SEL = 0
11236     // .. ==> 0XF8000748[4:3] = 0x00000000U
11237     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11238     // .. L3_SEL = 0
11239     // .. ==> 0XF8000748[7:5] = 0x00000000U
11240     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11241     // .. Speed = 0
11242     // .. ==> 0XF8000748[8:8] = 0x00000000U
11243     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11244     // .. IO_Type = 4
11245     // .. ==> 0XF8000748[11:9] = 0x00000004U
11246     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11247     // .. PULLUP = 0
11248     // .. ==> 0XF8000748[12:12] = 0x00000000U
11249     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11250     // .. DisableRcvr = 1
11251     // .. ==> 0XF8000748[13:13] = 0x00000001U
11252     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11253     // ..
11254     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11255     // .. TRI_ENABLE = 0
11256     // .. ==> 0XF800074C[0:0] = 0x00000000U
11257     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11258     // .. L0_SEL = 1
11259     // .. ==> 0XF800074C[1:1] = 0x00000001U
11260     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11261     // .. L1_SEL = 0
11262     // .. ==> 0XF800074C[2:2] = 0x00000000U
11263     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11264     // .. L2_SEL = 0
11265     // .. ==> 0XF800074C[4:3] = 0x00000000U
11266     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11267     // .. L3_SEL = 0
11268     // .. ==> 0XF800074C[7:5] = 0x00000000U
11269     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11270     // .. Speed = 0
11271     // .. ==> 0XF800074C[8:8] = 0x00000000U
11272     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11273     // .. IO_Type = 4
11274     // .. ==> 0XF800074C[11:9] = 0x00000004U
11275     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11276     // .. PULLUP = 0
11277     // .. ==> 0XF800074C[12:12] = 0x00000000U
11278     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11279     // .. DisableRcvr = 1
11280     // .. ==> 0XF800074C[13:13] = 0x00000001U
11281     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11282     // ..
11283     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11284     // .. TRI_ENABLE = 0
11285     // .. ==> 0XF8000750[0:0] = 0x00000000U
11286     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11287     // .. L0_SEL = 1
11288     // .. ==> 0XF8000750[1:1] = 0x00000001U
11289     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11290     // .. L1_SEL = 0
11291     // .. ==> 0XF8000750[2:2] = 0x00000000U
11292     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11293     // .. L2_SEL = 0
11294     // .. ==> 0XF8000750[4:3] = 0x00000000U
11295     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11296     // .. L3_SEL = 0
11297     // .. ==> 0XF8000750[7:5] = 0x00000000U
11298     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11299     // .. Speed = 0
11300     // .. ==> 0XF8000750[8:8] = 0x00000000U
11301     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11302     // .. IO_Type = 4
11303     // .. ==> 0XF8000750[11:9] = 0x00000004U
11304     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11305     // .. PULLUP = 0
11306     // .. ==> 0XF8000750[12:12] = 0x00000000U
11307     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11308     // .. DisableRcvr = 1
11309     // .. ==> 0XF8000750[13:13] = 0x00000001U
11310     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11311     // ..
11312     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11313     // .. TRI_ENABLE = 0
11314     // .. ==> 0XF8000754[0:0] = 0x00000000U
11315     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11316     // .. L0_SEL = 1
11317     // .. ==> 0XF8000754[1:1] = 0x00000001U
11318     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11319     // .. L1_SEL = 0
11320     // .. ==> 0XF8000754[2:2] = 0x00000000U
11321     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11322     // .. L2_SEL = 0
11323     // .. ==> 0XF8000754[4:3] = 0x00000000U
11324     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11325     // .. L3_SEL = 0
11326     // .. ==> 0XF8000754[7:5] = 0x00000000U
11327     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11328     // .. Speed = 0
11329     // .. ==> 0XF8000754[8:8] = 0x00000000U
11330     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11331     // .. IO_Type = 4
11332     // .. ==> 0XF8000754[11:9] = 0x00000004U
11333     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11334     // .. PULLUP = 0
11335     // .. ==> 0XF8000754[12:12] = 0x00000000U
11336     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11337     // .. DisableRcvr = 1
11338     // .. ==> 0XF8000754[13:13] = 0x00000001U
11339     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11340     // ..
11341     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11342     // .. TRI_ENABLE = 1
11343     // .. ==> 0XF8000758[0:0] = 0x00000001U
11344     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11345     // .. L0_SEL = 1
11346     // .. ==> 0XF8000758[1:1] = 0x00000001U
11347     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11348     // .. L1_SEL = 0
11349     // .. ==> 0XF8000758[2:2] = 0x00000000U
11350     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11351     // .. L2_SEL = 0
11352     // .. ==> 0XF8000758[4:3] = 0x00000000U
11353     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11354     // .. L3_SEL = 0
11355     // .. ==> 0XF8000758[7:5] = 0x00000000U
11356     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11357     // .. Speed = 0
11358     // .. ==> 0XF8000758[8:8] = 0x00000000U
11359     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11360     // .. IO_Type = 4
11361     // .. ==> 0XF8000758[11:9] = 0x00000004U
11362     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11363     // .. PULLUP = 0
11364     // .. ==> 0XF8000758[12:12] = 0x00000000U
11365     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11366     // .. DisableRcvr = 0
11367     // .. ==> 0XF8000758[13:13] = 0x00000000U
11368     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11369     // ..
11370     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11371     // .. TRI_ENABLE = 1
11372     // .. ==> 0XF800075C[0:0] = 0x00000001U
11373     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11374     // .. L0_SEL = 1
11375     // .. ==> 0XF800075C[1:1] = 0x00000001U
11376     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11377     // .. L1_SEL = 0
11378     // .. ==> 0XF800075C[2:2] = 0x00000000U
11379     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11380     // .. L2_SEL = 0
11381     // .. ==> 0XF800075C[4:3] = 0x00000000U
11382     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11383     // .. L3_SEL = 0
11384     // .. ==> 0XF800075C[7:5] = 0x00000000U
11385     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11386     // .. Speed = 0
11387     // .. ==> 0XF800075C[8:8] = 0x00000000U
11388     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11389     // .. IO_Type = 4
11390     // .. ==> 0XF800075C[11:9] = 0x00000004U
11391     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11392     // .. PULLUP = 0
11393     // .. ==> 0XF800075C[12:12] = 0x00000000U
11394     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11395     // .. DisableRcvr = 0
11396     // .. ==> 0XF800075C[13:13] = 0x00000000U
11397     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11398     // ..
11399     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11400     // .. TRI_ENABLE = 1
11401     // .. ==> 0XF8000760[0:0] = 0x00000001U
11402     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11403     // .. L0_SEL = 1
11404     // .. ==> 0XF8000760[1:1] = 0x00000001U
11405     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11406     // .. L1_SEL = 0
11407     // .. ==> 0XF8000760[2:2] = 0x00000000U
11408     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11409     // .. L2_SEL = 0
11410     // .. ==> 0XF8000760[4:3] = 0x00000000U
11411     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11412     // .. L3_SEL = 0
11413     // .. ==> 0XF8000760[7:5] = 0x00000000U
11414     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11415     // .. Speed = 0
11416     // .. ==> 0XF8000760[8:8] = 0x00000000U
11417     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11418     // .. IO_Type = 4
11419     // .. ==> 0XF8000760[11:9] = 0x00000004U
11420     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11421     // .. PULLUP = 0
11422     // .. ==> 0XF8000760[12:12] = 0x00000000U
11423     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11424     // .. DisableRcvr = 0
11425     // .. ==> 0XF8000760[13:13] = 0x00000000U
11426     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11427     // ..
11428     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11429     // .. TRI_ENABLE = 1
11430     // .. ==> 0XF8000764[0:0] = 0x00000001U
11431     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11432     // .. L0_SEL = 1
11433     // .. ==> 0XF8000764[1:1] = 0x00000001U
11434     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11435     // .. L1_SEL = 0
11436     // .. ==> 0XF8000764[2:2] = 0x00000000U
11437     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11438     // .. L2_SEL = 0
11439     // .. ==> 0XF8000764[4:3] = 0x00000000U
11440     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11441     // .. L3_SEL = 0
11442     // .. ==> 0XF8000764[7:5] = 0x00000000U
11443     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11444     // .. Speed = 0
11445     // .. ==> 0XF8000764[8:8] = 0x00000000U
11446     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11447     // .. IO_Type = 4
11448     // .. ==> 0XF8000764[11:9] = 0x00000004U
11449     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11450     // .. PULLUP = 0
11451     // .. ==> 0XF8000764[12:12] = 0x00000000U
11452     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11453     // .. DisableRcvr = 0
11454     // .. ==> 0XF8000764[13:13] = 0x00000000U
11455     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11456     // ..
11457     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11458     // .. TRI_ENABLE = 1
11459     // .. ==> 0XF8000768[0:0] = 0x00000001U
11460     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11461     // .. L0_SEL = 1
11462     // .. ==> 0XF8000768[1:1] = 0x00000001U
11463     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11464     // .. L1_SEL = 0
11465     // .. ==> 0XF8000768[2:2] = 0x00000000U
11466     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11467     // .. L2_SEL = 0
11468     // .. ==> 0XF8000768[4:3] = 0x00000000U
11469     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11470     // .. L3_SEL = 0
11471     // .. ==> 0XF8000768[7:5] = 0x00000000U
11472     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11473     // .. Speed = 0
11474     // .. ==> 0XF8000768[8:8] = 0x00000000U
11475     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11476     // .. IO_Type = 4
11477     // .. ==> 0XF8000768[11:9] = 0x00000004U
11478     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11479     // .. PULLUP = 0
11480     // .. ==> 0XF8000768[12:12] = 0x00000000U
11481     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11482     // .. DisableRcvr = 0
11483     // .. ==> 0XF8000768[13:13] = 0x00000000U
11484     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11485     // ..
11486     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11487     // .. TRI_ENABLE = 1
11488     // .. ==> 0XF800076C[0:0] = 0x00000001U
11489     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11490     // .. L0_SEL = 1
11491     // .. ==> 0XF800076C[1:1] = 0x00000001U
11492     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11493     // .. L1_SEL = 0
11494     // .. ==> 0XF800076C[2:2] = 0x00000000U
11495     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11496     // .. L2_SEL = 0
11497     // .. ==> 0XF800076C[4:3] = 0x00000000U
11498     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11499     // .. L3_SEL = 0
11500     // .. ==> 0XF800076C[7:5] = 0x00000000U
11501     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11502     // .. Speed = 0
11503     // .. ==> 0XF800076C[8:8] = 0x00000000U
11504     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11505     // .. IO_Type = 4
11506     // .. ==> 0XF800076C[11:9] = 0x00000004U
11507     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11508     // .. PULLUP = 0
11509     // .. ==> 0XF800076C[12:12] = 0x00000000U
11510     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11511     // .. DisableRcvr = 0
11512     // .. ==> 0XF800076C[13:13] = 0x00000000U
11513     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11514     // ..
11515     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11516     // .. TRI_ENABLE = 0
11517     // .. ==> 0XF8000770[0:0] = 0x00000000U
11518     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11519     // .. L0_SEL = 0
11520     // .. ==> 0XF8000770[1:1] = 0x00000000U
11521     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11522     // .. L1_SEL = 1
11523     // .. ==> 0XF8000770[2:2] = 0x00000001U
11524     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11525     // .. L2_SEL = 0
11526     // .. ==> 0XF8000770[4:3] = 0x00000000U
11527     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11528     // .. L3_SEL = 0
11529     // .. ==> 0XF8000770[7:5] = 0x00000000U
11530     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11531     // .. Speed = 0
11532     // .. ==> 0XF8000770[8:8] = 0x00000000U
11533     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11534     // .. IO_Type = 1
11535     // .. ==> 0XF8000770[11:9] = 0x00000001U
11536     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11537     // .. PULLUP = 0
11538     // .. ==> 0XF8000770[12:12] = 0x00000000U
11539     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11540     // .. DisableRcvr = 0
11541     // .. ==> 0XF8000770[13:13] = 0x00000000U
11542     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11543     // ..
11544     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11545     // .. TRI_ENABLE = 1
11546     // .. ==> 0XF8000774[0:0] = 0x00000001U
11547     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11548     // .. L0_SEL = 0
11549     // .. ==> 0XF8000774[1:1] = 0x00000000U
11550     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11551     // .. L1_SEL = 1
11552     // .. ==> 0XF8000774[2:2] = 0x00000001U
11553     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11554     // .. L2_SEL = 0
11555     // .. ==> 0XF8000774[4:3] = 0x00000000U
11556     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11557     // .. L3_SEL = 0
11558     // .. ==> 0XF8000774[7:5] = 0x00000000U
11559     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11560     // .. Speed = 0
11561     // .. ==> 0XF8000774[8:8] = 0x00000000U
11562     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11563     // .. IO_Type = 1
11564     // .. ==> 0XF8000774[11:9] = 0x00000001U
11565     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11566     // .. PULLUP = 0
11567     // .. ==> 0XF8000774[12:12] = 0x00000000U
11568     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11569     // .. DisableRcvr = 0
11570     // .. ==> 0XF8000774[13:13] = 0x00000000U
11571     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11572     // ..
11573     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11574     // .. TRI_ENABLE = 0
11575     // .. ==> 0XF8000778[0:0] = 0x00000000U
11576     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11577     // .. L0_SEL = 0
11578     // .. ==> 0XF8000778[1:1] = 0x00000000U
11579     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11580     // .. L1_SEL = 1
11581     // .. ==> 0XF8000778[2:2] = 0x00000001U
11582     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11583     // .. L2_SEL = 0
11584     // .. ==> 0XF8000778[4:3] = 0x00000000U
11585     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11586     // .. L3_SEL = 0
11587     // .. ==> 0XF8000778[7:5] = 0x00000000U
11588     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11589     // .. Speed = 0
11590     // .. ==> 0XF8000778[8:8] = 0x00000000U
11591     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11592     // .. IO_Type = 1
11593     // .. ==> 0XF8000778[11:9] = 0x00000001U
11594     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11595     // .. PULLUP = 0
11596     // .. ==> 0XF8000778[12:12] = 0x00000000U
11597     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11598     // .. DisableRcvr = 0
11599     // .. ==> 0XF8000778[13:13] = 0x00000000U
11600     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11601     // ..
11602     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11603     // .. TRI_ENABLE = 1
11604     // .. ==> 0XF800077C[0:0] = 0x00000001U
11605     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11606     // .. L0_SEL = 0
11607     // .. ==> 0XF800077C[1:1] = 0x00000000U
11608     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11609     // .. L1_SEL = 1
11610     // .. ==> 0XF800077C[2:2] = 0x00000001U
11611     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11612     // .. L2_SEL = 0
11613     // .. ==> 0XF800077C[4:3] = 0x00000000U
11614     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11615     // .. L3_SEL = 0
11616     // .. ==> 0XF800077C[7:5] = 0x00000000U
11617     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11618     // .. Speed = 0
11619     // .. ==> 0XF800077C[8:8] = 0x00000000U
11620     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11621     // .. IO_Type = 1
11622     // .. ==> 0XF800077C[11:9] = 0x00000001U
11623     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11624     // .. PULLUP = 0
11625     // .. ==> 0XF800077C[12:12] = 0x00000000U
11626     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11627     // .. DisableRcvr = 0
11628     // .. ==> 0XF800077C[13:13] = 0x00000000U
11629     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11630     // ..
11631     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11632     // .. TRI_ENABLE = 0
11633     // .. ==> 0XF8000780[0:0] = 0x00000000U
11634     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11635     // .. L0_SEL = 0
11636     // .. ==> 0XF8000780[1:1] = 0x00000000U
11637     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11638     // .. L1_SEL = 1
11639     // .. ==> 0XF8000780[2:2] = 0x00000001U
11640     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11641     // .. L2_SEL = 0
11642     // .. ==> 0XF8000780[4:3] = 0x00000000U
11643     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11644     // .. L3_SEL = 0
11645     // .. ==> 0XF8000780[7:5] = 0x00000000U
11646     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11647     // .. Speed = 0
11648     // .. ==> 0XF8000780[8:8] = 0x00000000U
11649     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11650     // .. IO_Type = 1
11651     // .. ==> 0XF8000780[11:9] = 0x00000001U
11652     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11653     // .. PULLUP = 0
11654     // .. ==> 0XF8000780[12:12] = 0x00000000U
11655     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11656     // .. DisableRcvr = 0
11657     // .. ==> 0XF8000780[13:13] = 0x00000000U
11658     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11659     // ..
11660     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11661     // .. TRI_ENABLE = 0
11662     // .. ==> 0XF8000784[0:0] = 0x00000000U
11663     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11664     // .. L0_SEL = 0
11665     // .. ==> 0XF8000784[1:1] = 0x00000000U
11666     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11667     // .. L1_SEL = 1
11668     // .. ==> 0XF8000784[2:2] = 0x00000001U
11669     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11670     // .. L2_SEL = 0
11671     // .. ==> 0XF8000784[4:3] = 0x00000000U
11672     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11673     // .. L3_SEL = 0
11674     // .. ==> 0XF8000784[7:5] = 0x00000000U
11675     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11676     // .. Speed = 0
11677     // .. ==> 0XF8000784[8:8] = 0x00000000U
11678     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11679     // .. IO_Type = 1
11680     // .. ==> 0XF8000784[11:9] = 0x00000001U
11681     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11682     // .. PULLUP = 0
11683     // .. ==> 0XF8000784[12:12] = 0x00000000U
11684     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11685     // .. DisableRcvr = 0
11686     // .. ==> 0XF8000784[13:13] = 0x00000000U
11687     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11688     // ..
11689     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11690     // .. TRI_ENABLE = 0
11691     // .. ==> 0XF8000788[0:0] = 0x00000000U
11692     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11693     // .. L0_SEL = 0
11694     // .. ==> 0XF8000788[1:1] = 0x00000000U
11695     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11696     // .. L1_SEL = 1
11697     // .. ==> 0XF8000788[2:2] = 0x00000001U
11698     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11699     // .. L2_SEL = 0
11700     // .. ==> 0XF8000788[4:3] = 0x00000000U
11701     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11702     // .. L3_SEL = 0
11703     // .. ==> 0XF8000788[7:5] = 0x00000000U
11704     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11705     // .. Speed = 0
11706     // .. ==> 0XF8000788[8:8] = 0x00000000U
11707     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11708     // .. IO_Type = 1
11709     // .. ==> 0XF8000788[11:9] = 0x00000001U
11710     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11711     // .. PULLUP = 0
11712     // .. ==> 0XF8000788[12:12] = 0x00000000U
11713     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11714     // .. DisableRcvr = 0
11715     // .. ==> 0XF8000788[13:13] = 0x00000000U
11716     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11717     // ..
11718     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11719     // .. TRI_ENABLE = 0
11720     // .. ==> 0XF800078C[0:0] = 0x00000000U
11721     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11722     // .. L0_SEL = 0
11723     // .. ==> 0XF800078C[1:1] = 0x00000000U
11724     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11725     // .. L1_SEL = 1
11726     // .. ==> 0XF800078C[2:2] = 0x00000001U
11727     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11728     // .. L2_SEL = 0
11729     // .. ==> 0XF800078C[4:3] = 0x00000000U
11730     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11731     // .. L3_SEL = 0
11732     // .. ==> 0XF800078C[7:5] = 0x00000000U
11733     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11734     // .. Speed = 0
11735     // .. ==> 0XF800078C[8:8] = 0x00000000U
11736     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11737     // .. IO_Type = 1
11738     // .. ==> 0XF800078C[11:9] = 0x00000001U
11739     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11740     // .. PULLUP = 0
11741     // .. ==> 0XF800078C[12:12] = 0x00000000U
11742     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11743     // .. DisableRcvr = 0
11744     // .. ==> 0XF800078C[13:13] = 0x00000000U
11745     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11746     // ..
11747     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11748     // .. TRI_ENABLE = 1
11749     // .. ==> 0XF8000790[0:0] = 0x00000001U
11750     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11751     // .. L0_SEL = 0
11752     // .. ==> 0XF8000790[1:1] = 0x00000000U
11753     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11754     // .. L1_SEL = 1
11755     // .. ==> 0XF8000790[2:2] = 0x00000001U
11756     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11757     // .. L2_SEL = 0
11758     // .. ==> 0XF8000790[4:3] = 0x00000000U
11759     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11760     // .. L3_SEL = 0
11761     // .. ==> 0XF8000790[7:5] = 0x00000000U
11762     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11763     // .. Speed = 0
11764     // .. ==> 0XF8000790[8:8] = 0x00000000U
11765     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11766     // .. IO_Type = 1
11767     // .. ==> 0XF8000790[11:9] = 0x00000001U
11768     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11769     // .. PULLUP = 0
11770     // .. ==> 0XF8000790[12:12] = 0x00000000U
11771     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11772     // .. DisableRcvr = 0
11773     // .. ==> 0XF8000790[13:13] = 0x00000000U
11774     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11775     // ..
11776     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11777     // .. TRI_ENABLE = 0
11778     // .. ==> 0XF8000794[0:0] = 0x00000000U
11779     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11780     // .. L0_SEL = 0
11781     // .. ==> 0XF8000794[1:1] = 0x00000000U
11782     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11783     // .. L1_SEL = 1
11784     // .. ==> 0XF8000794[2:2] = 0x00000001U
11785     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11786     // .. L2_SEL = 0
11787     // .. ==> 0XF8000794[4:3] = 0x00000000U
11788     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11789     // .. L3_SEL = 0
11790     // .. ==> 0XF8000794[7:5] = 0x00000000U
11791     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11792     // .. Speed = 0
11793     // .. ==> 0XF8000794[8:8] = 0x00000000U
11794     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11795     // .. IO_Type = 1
11796     // .. ==> 0XF8000794[11:9] = 0x00000001U
11797     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11798     // .. PULLUP = 0
11799     // .. ==> 0XF8000794[12:12] = 0x00000000U
11800     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11801     // .. DisableRcvr = 0
11802     // .. ==> 0XF8000794[13:13] = 0x00000000U
11803     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11804     // ..
11805     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11806     // .. TRI_ENABLE = 0
11807     // .. ==> 0XF8000798[0:0] = 0x00000000U
11808     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11809     // .. L0_SEL = 0
11810     // .. ==> 0XF8000798[1:1] = 0x00000000U
11811     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11812     // .. L1_SEL = 1
11813     // .. ==> 0XF8000798[2:2] = 0x00000001U
11814     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11815     // .. L2_SEL = 0
11816     // .. ==> 0XF8000798[4:3] = 0x00000000U
11817     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11818     // .. L3_SEL = 0
11819     // .. ==> 0XF8000798[7:5] = 0x00000000U
11820     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11821     // .. Speed = 0
11822     // .. ==> 0XF8000798[8:8] = 0x00000000U
11823     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11824     // .. IO_Type = 1
11825     // .. ==> 0XF8000798[11:9] = 0x00000001U
11826     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11827     // .. PULLUP = 0
11828     // .. ==> 0XF8000798[12:12] = 0x00000000U
11829     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11830     // .. DisableRcvr = 0
11831     // .. ==> 0XF8000798[13:13] = 0x00000000U
11832     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11833     // ..
11834     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11835     // .. TRI_ENABLE = 0
11836     // .. ==> 0XF800079C[0:0] = 0x00000000U
11837     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11838     // .. L0_SEL = 0
11839     // .. ==> 0XF800079C[1:1] = 0x00000000U
11840     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11841     // .. L1_SEL = 1
11842     // .. ==> 0XF800079C[2:2] = 0x00000001U
11843     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11844     // .. L2_SEL = 0
11845     // .. ==> 0XF800079C[4:3] = 0x00000000U
11846     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11847     // .. L3_SEL = 0
11848     // .. ==> 0XF800079C[7:5] = 0x00000000U
11849     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11850     // .. Speed = 0
11851     // .. ==> 0XF800079C[8:8] = 0x00000000U
11852     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11853     // .. IO_Type = 1
11854     // .. ==> 0XF800079C[11:9] = 0x00000001U
11855     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11856     // .. PULLUP = 0
11857     // .. ==> 0XF800079C[12:12] = 0x00000000U
11858     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11859     // .. DisableRcvr = 0
11860     // .. ==> 0XF800079C[13:13] = 0x00000000U
11861     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11862     // ..
11863     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11864     // .. TRI_ENABLE = 0
11865     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11866     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11867     // .. L0_SEL = 0
11868     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11869     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11870     // .. L1_SEL = 0
11871     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11872     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11873     // .. L2_SEL = 0
11874     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11875     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11876     // .. L3_SEL = 4
11877     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11878     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11879     // .. Speed = 0
11880     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11881     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11882     // .. IO_Type = 1
11883     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11884     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11885     // .. PULLUP = 0
11886     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11887     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11888     // .. DisableRcvr = 0
11889     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11890     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11891     // ..
11892     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11893     // .. TRI_ENABLE = 0
11894     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11895     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11896     // .. L0_SEL = 0
11897     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11898     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11899     // .. L1_SEL = 0
11900     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11901     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11902     // .. L2_SEL = 0
11903     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11904     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11905     // .. L3_SEL = 4
11906     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11907     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11908     // .. Speed = 0
11909     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11910     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11911     // .. IO_Type = 1
11912     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11913     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11914     // .. PULLUP = 0
11915     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11916     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11917     // .. DisableRcvr = 0
11918     // .. ==> 0XF80007A4[13:13] = 0x00000000U
11919     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11920     // ..
11921     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11922     // .. TRI_ENABLE = 0
11923     // .. ==> 0XF80007A8[0:0] = 0x00000000U
11924     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11925     // .. L0_SEL = 0
11926     // .. ==> 0XF80007A8[1:1] = 0x00000000U
11927     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11928     // .. L1_SEL = 0
11929     // .. ==> 0XF80007A8[2:2] = 0x00000000U
11930     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11931     // .. L2_SEL = 0
11932     // .. ==> 0XF80007A8[4:3] = 0x00000000U
11933     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11934     // .. L3_SEL = 4
11935     // .. ==> 0XF80007A8[7:5] = 0x00000004U
11936     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11937     // .. Speed = 0
11938     // .. ==> 0XF80007A8[8:8] = 0x00000000U
11939     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11940     // .. IO_Type = 1
11941     // .. ==> 0XF80007A8[11:9] = 0x00000001U
11942     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11943     // .. PULLUP = 0
11944     // .. ==> 0XF80007A8[12:12] = 0x00000000U
11945     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11946     // .. DisableRcvr = 0
11947     // .. ==> 0XF80007A8[13:13] = 0x00000000U
11948     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11949     // ..
11950     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11951     // .. TRI_ENABLE = 0
11952     // .. ==> 0XF80007AC[0:0] = 0x00000000U
11953     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11954     // .. L0_SEL = 0
11955     // .. ==> 0XF80007AC[1:1] = 0x00000000U
11956     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11957     // .. L1_SEL = 0
11958     // .. ==> 0XF80007AC[2:2] = 0x00000000U
11959     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11960     // .. L2_SEL = 0
11961     // .. ==> 0XF80007AC[4:3] = 0x00000000U
11962     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11963     // .. L3_SEL = 4
11964     // .. ==> 0XF80007AC[7:5] = 0x00000004U
11965     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11966     // .. Speed = 0
11967     // .. ==> 0XF80007AC[8:8] = 0x00000000U
11968     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11969     // .. IO_Type = 1
11970     // .. ==> 0XF80007AC[11:9] = 0x00000001U
11971     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11972     // .. PULLUP = 0
11973     // .. ==> 0XF80007AC[12:12] = 0x00000000U
11974     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11975     // .. DisableRcvr = 0
11976     // .. ==> 0XF80007AC[13:13] = 0x00000000U
11977     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11978     // ..
11979     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11980     // .. TRI_ENABLE = 0
11981     // .. ==> 0XF80007B0[0:0] = 0x00000000U
11982     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11983     // .. L0_SEL = 0
11984     // .. ==> 0XF80007B0[1:1] = 0x00000000U
11985     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11986     // .. L1_SEL = 0
11987     // .. ==> 0XF80007B0[2:2] = 0x00000000U
11988     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11989     // .. L2_SEL = 0
11990     // .. ==> 0XF80007B0[4:3] = 0x00000000U
11991     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11992     // .. L3_SEL = 4
11993     // .. ==> 0XF80007B0[7:5] = 0x00000004U
11994     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11995     // .. Speed = 0
11996     // .. ==> 0XF80007B0[8:8] = 0x00000000U
11997     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11998     // .. IO_Type = 1
11999     // .. ==> 0XF80007B0[11:9] = 0x00000001U
12000     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12001     // .. PULLUP = 0
12002     // .. ==> 0XF80007B0[12:12] = 0x00000000U
12003     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12004     // .. DisableRcvr = 0
12005     // .. ==> 0XF80007B0[13:13] = 0x00000000U
12006     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12007     // ..
12008     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
12009     // .. TRI_ENABLE = 0
12010     // .. ==> 0XF80007B4[0:0] = 0x00000000U
12011     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12012     // .. L0_SEL = 0
12013     // .. ==> 0XF80007B4[1:1] = 0x00000000U
12014     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12015     // .. L1_SEL = 0
12016     // .. ==> 0XF80007B4[2:2] = 0x00000000U
12017     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12018     // .. L2_SEL = 0
12019     // .. ==> 0XF80007B4[4:3] = 0x00000000U
12020     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12021     // .. L3_SEL = 4
12022     // .. ==> 0XF80007B4[7:5] = 0x00000004U
12023     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12024     // .. Speed = 0
12025     // .. ==> 0XF80007B4[8:8] = 0x00000000U
12026     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12027     // .. IO_Type = 1
12028     // .. ==> 0XF80007B4[11:9] = 0x00000001U
12029     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12030     // .. PULLUP = 0
12031     // .. ==> 0XF80007B4[12:12] = 0x00000000U
12032     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12033     // .. DisableRcvr = 0
12034     // .. ==> 0XF80007B4[13:13] = 0x00000000U
12035     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12036     // ..
12037     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
12038     // .. TRI_ENABLE = 0
12039     // .. ==> 0XF80007B8[0:0] = 0x00000000U
12040     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12041     // .. L0_SEL = 0
12042     // .. ==> 0XF80007B8[1:1] = 0x00000000U
12043     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12044     // .. L1_SEL = 0
12045     // .. ==> 0XF80007B8[2:2] = 0x00000000U
12046     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12047     // .. L2_SEL = 0
12048     // .. ==> 0XF80007B8[4:3] = 0x00000000U
12049     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12050     // .. L3_SEL = 0
12051     // .. ==> 0XF80007B8[7:5] = 0x00000000U
12052     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
12053     // .. Speed = 0
12054     // .. ==> 0XF80007B8[8:8] = 0x00000000U
12055     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12056     // .. IO_Type = 1
12057     // .. ==> 0XF80007B8[11:9] = 0x00000001U
12058     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12059     // .. PULLUP = 1
12060     // .. ==> 0XF80007B8[12:12] = 0x00000001U
12061     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12062     // .. DisableRcvr = 0
12063     // .. ==> 0XF80007B8[13:13] = 0x00000000U
12064     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12065     // ..
12066     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
12067     // .. TRI_ENABLE = 0
12068     // .. ==> 0XF80007BC[0:0] = 0x00000000U
12069     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12070     // .. L0_SEL = 0
12071     // .. ==> 0XF80007BC[1:1] = 0x00000000U
12072     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12073     // .. L1_SEL = 0
12074     // .. ==> 0XF80007BC[2:2] = 0x00000000U
12075     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12076     // .. L2_SEL = 0
12077     // .. ==> 0XF80007BC[4:3] = 0x00000000U
12078     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12079     // .. L3_SEL = 0
12080     // .. ==> 0XF80007BC[7:5] = 0x00000000U
12081     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
12082     // .. Speed = 0
12083     // .. ==> 0XF80007BC[8:8] = 0x00000000U
12084     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12085     // .. IO_Type = 1
12086     // .. ==> 0XF80007BC[11:9] = 0x00000001U
12087     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12088     // .. PULLUP = 1
12089     // .. ==> 0XF80007BC[12:12] = 0x00000001U
12090     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12091     // .. DisableRcvr = 0
12092     // .. ==> 0XF80007BC[13:13] = 0x00000000U
12093     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12094     // ..
12095     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
12096     // .. TRI_ENABLE = 0
12097     // .. ==> 0XF80007C0[0:0] = 0x00000000U
12098     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12099     // .. L0_SEL = 0
12100     // .. ==> 0XF80007C0[1:1] = 0x00000000U
12101     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12102     // .. L1_SEL = 0
12103     // .. ==> 0XF80007C0[2:2] = 0x00000000U
12104     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12105     // .. L2_SEL = 0
12106     // .. ==> 0XF80007C0[4:3] = 0x00000000U
12107     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12108     // .. L3_SEL = 7
12109     // .. ==> 0XF80007C0[7:5] = 0x00000007U
12110     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12111     // .. Speed = 0
12112     // .. ==> 0XF80007C0[8:8] = 0x00000000U
12113     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12114     // .. IO_Type = 1
12115     // .. ==> 0XF80007C0[11:9] = 0x00000001U
12116     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12117     // .. PULLUP = 0
12118     // .. ==> 0XF80007C0[12:12] = 0x00000000U
12119     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12120     // .. DisableRcvr = 0
12121     // .. ==> 0XF80007C0[13:13] = 0x00000000U
12122     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12123     // ..
12124     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
12125     // .. TRI_ENABLE = 1
12126     // .. ==> 0XF80007C4[0:0] = 0x00000001U
12127     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12128     // .. L0_SEL = 0
12129     // .. ==> 0XF80007C4[1:1] = 0x00000000U
12130     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12131     // .. L1_SEL = 0
12132     // .. ==> 0XF80007C4[2:2] = 0x00000000U
12133     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12134     // .. L2_SEL = 0
12135     // .. ==> 0XF80007C4[4:3] = 0x00000000U
12136     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12137     // .. L3_SEL = 7
12138     // .. ==> 0XF80007C4[7:5] = 0x00000007U
12139     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12140     // .. Speed = 0
12141     // .. ==> 0XF80007C4[8:8] = 0x00000000U
12142     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12143     // .. IO_Type = 1
12144     // .. ==> 0XF80007C4[11:9] = 0x00000001U
12145     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12146     // .. PULLUP = 0
12147     // .. ==> 0XF80007C4[12:12] = 0x00000000U
12148     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12149     // .. DisableRcvr = 0
12150     // .. ==> 0XF80007C4[13:13] = 0x00000000U
12151     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12152     // ..
12153     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12154     // .. TRI_ENABLE = 0
12155     // .. ==> 0XF80007C8[0:0] = 0x00000000U
12156     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12157     // .. L0_SEL = 0
12158     // .. ==> 0XF80007C8[1:1] = 0x00000000U
12159     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12160     // .. L1_SEL = 0
12161     // .. ==> 0XF80007C8[2:2] = 0x00000000U
12162     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12163     // .. L2_SEL = 0
12164     // .. ==> 0XF80007C8[4:3] = 0x00000000U
12165     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12166     // .. L3_SEL = 2
12167     // .. ==> 0XF80007C8[7:5] = 0x00000002U
12168     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12169     // .. Speed = 0
12170     // .. ==> 0XF80007C8[8:8] = 0x00000000U
12171     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12172     // .. IO_Type = 1
12173     // .. ==> 0XF80007C8[11:9] = 0x00000001U
12174     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12175     // .. PULLUP = 1
12176     // .. ==> 0XF80007C8[12:12] = 0x00000001U
12177     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12178     // .. DisableRcvr = 0
12179     // .. ==> 0XF80007C8[13:13] = 0x00000000U
12180     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12181     // ..
12182     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12183     // .. TRI_ENABLE = 0
12184     // .. ==> 0XF80007CC[0:0] = 0x00000000U
12185     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12186     // .. L0_SEL = 0
12187     // .. ==> 0XF80007CC[1:1] = 0x00000000U
12188     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12189     // .. L1_SEL = 0
12190     // .. ==> 0XF80007CC[2:2] = 0x00000000U
12191     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12192     // .. L2_SEL = 0
12193     // .. ==> 0XF80007CC[4:3] = 0x00000000U
12194     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12195     // .. L3_SEL = 2
12196     // .. ==> 0XF80007CC[7:5] = 0x00000002U
12197     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12198     // .. Speed = 0
12199     // .. ==> 0XF80007CC[8:8] = 0x00000000U
12200     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12201     // .. IO_Type = 1
12202     // .. ==> 0XF80007CC[11:9] = 0x00000001U
12203     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12204     // .. PULLUP = 1
12205     // .. ==> 0XF80007CC[12:12] = 0x00000001U
12206     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12207     // .. DisableRcvr = 0
12208     // .. ==> 0XF80007CC[13:13] = 0x00000000U
12209     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12210     // ..
12211     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12212     // .. TRI_ENABLE = 0
12213     // .. ==> 0XF80007D0[0:0] = 0x00000000U
12214     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12215     // .. L0_SEL = 0
12216     // .. ==> 0XF80007D0[1:1] = 0x00000000U
12217     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12218     // .. L1_SEL = 0
12219     // .. ==> 0XF80007D0[2:2] = 0x00000000U
12220     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12221     // .. L2_SEL = 0
12222     // .. ==> 0XF80007D0[4:3] = 0x00000000U
12223     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12224     // .. L3_SEL = 4
12225     // .. ==> 0XF80007D0[7:5] = 0x00000004U
12226     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12227     // .. Speed = 0
12228     // .. ==> 0XF80007D0[8:8] = 0x00000000U
12229     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12230     // .. IO_Type = 1
12231     // .. ==> 0XF80007D0[11:9] = 0x00000001U
12232     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12233     // .. PULLUP = 0
12234     // .. ==> 0XF80007D0[12:12] = 0x00000000U
12235     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12236     // .. DisableRcvr = 0
12237     // .. ==> 0XF80007D0[13:13] = 0x00000000U
12238     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12239     // ..
12240     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12241     // .. TRI_ENABLE = 0
12242     // .. ==> 0XF80007D4[0:0] = 0x00000000U
12243     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12244     // .. L0_SEL = 0
12245     // .. ==> 0XF80007D4[1:1] = 0x00000000U
12246     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12247     // .. L1_SEL = 0
12248     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12249     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12250     // .. L2_SEL = 0
12251     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12252     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12253     // .. L3_SEL = 4
12254     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12255     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12256     // .. Speed = 0
12257     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12258     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12259     // .. IO_Type = 1
12260     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12261     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12262     // .. PULLUP = 0
12263     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12264     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12265     // .. DisableRcvr = 0
12266     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12267     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12268     // ..
12269     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12270     // .. SDIO0_WP_SEL = 15
12271     // .. ==> 0XF8000830[5:0] = 0x0000000FU
12272     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
12273     // .. SDIO0_CD_SEL = 14
12274     // .. ==> 0XF8000830[21:16] = 0x0000000EU
12275     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
12276     // ..
12277     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
12278     // .. FINISH: MIO PROGRAMMING
12279     // .. START: LOCK IT BACK
12280     // .. LOCK_KEY = 0X767B
12281     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12282     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12283     // ..
12284     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12285     // .. FINISH: LOCK IT BACK
12286     // FINISH: top
12287     //
12288     EMIT_EXIT(),
12289
12290     //
12291 };
12292
12293 unsigned long ps7_peripherals_init_data_1_0[] = {
12294     // START: top
12295     // .. START: SLCR SETTINGS
12296     // .. UNLOCK_KEY = 0XDF0D
12297     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12298     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12299     // ..
12300     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12301     // .. FINISH: SLCR SETTINGS
12302     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12303     // .. IBUF_DISABLE_MODE = 0x1
12304     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12305     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12306     // .. TERM_DISABLE_MODE = 0x1
12307     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12308     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12309     // ..
12310     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12311     // .. IBUF_DISABLE_MODE = 0x1
12312     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12313     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12314     // .. TERM_DISABLE_MODE = 0x1
12315     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12316     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12317     // ..
12318     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12319     // .. IBUF_DISABLE_MODE = 0x1
12320     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12321     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12322     // .. TERM_DISABLE_MODE = 0x1
12323     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12324     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12325     // ..
12326     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12327     // .. IBUF_DISABLE_MODE = 0x1
12328     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12329     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12330     // .. TERM_DISABLE_MODE = 0x1
12331     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12332     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12333     // ..
12334     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12335     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12336     // .. START: LOCK IT BACK
12337     // .. LOCK_KEY = 0X767B
12338     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12339     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12340     // ..
12341     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12342     // .. FINISH: LOCK IT BACK
12343     // .. START: SRAM/NOR SET OPMODE
12344     // .. FINISH: SRAM/NOR SET OPMODE
12345     // .. START: UART REGISTERS
12346     // .. BDIV = 0x6
12347     // .. ==> 0XE0001034[7:0] = 0x00000006U
12348     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
12349     // ..
12350     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12351     // .. CD = 0x3e
12352     // .. ==> 0XE0001018[15:0] = 0x0000003EU
12353     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
12354     // ..
12355     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12356     // .. STPBRK = 0x0
12357     // .. ==> 0XE0001000[8:8] = 0x00000000U
12358     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12359     // .. STTBRK = 0x0
12360     // .. ==> 0XE0001000[7:7] = 0x00000000U
12361     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
12362     // .. RSTTO = 0x0
12363     // .. ==> 0XE0001000[6:6] = 0x00000000U
12364     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
12365     // .. TXDIS = 0x0
12366     // .. ==> 0XE0001000[5:5] = 0x00000000U
12367     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
12368     // .. TXEN = 0x1
12369     // .. ==> 0XE0001000[4:4] = 0x00000001U
12370     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
12371     // .. RXDIS = 0x0
12372     // .. ==> 0XE0001000[3:3] = 0x00000000U
12373     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12374     // .. RXEN = 0x1
12375     // .. ==> 0XE0001000[2:2] = 0x00000001U
12376     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
12377     // .. TXRES = 0x1
12378     // .. ==> 0XE0001000[1:1] = 0x00000001U
12379     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
12380     // .. RXRES = 0x1
12381     // .. ==> 0XE0001000[0:0] = 0x00000001U
12382     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12383     // ..
12384     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12385     // .. IRMODE = 0x0
12386     // .. ==> 0XE0001004[11:11] = 0x00000000U
12387     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12388     // .. UCLKEN = 0x0
12389     // .. ==> 0XE0001004[10:10] = 0x00000000U
12390     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12391     // .. CHMODE = 0x0
12392     // .. ==> 0XE0001004[9:8] = 0x00000000U
12393     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
12394     // .. NBSTOP = 0x0
12395     // .. ==> 0XE0001004[7:6] = 0x00000000U
12396     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
12397     // .. PAR = 0x4
12398     // .. ==> 0XE0001004[5:3] = 0x00000004U
12399     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
12400     // .. CHRL = 0x0
12401     // .. ==> 0XE0001004[2:1] = 0x00000000U
12402     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
12403     // .. CLKS = 0x0
12404     // .. ==> 0XE0001004[0:0] = 0x00000000U
12405     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12406     // ..
12407     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12408     // .. FINISH: UART REGISTERS
12409     // .. START: QSPI REGISTERS
12410     // .. Holdb_dr = 1
12411     // .. ==> 0XE000D000[19:19] = 0x00000001U
12412     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12413     // ..
12414     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12415     // .. FINISH: QSPI REGISTERS
12416     // .. START: PL POWER ON RESET REGISTERS
12417     // .. PCFG_POR_CNT_4K = 0
12418     // .. ==> 0XF8007000[29:29] = 0x00000000U
12419     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12420     // ..
12421     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12422     // .. FINISH: PL POWER ON RESET REGISTERS
12423     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12424     // .. .. START: NAND SET CYCLE
12425     // .. .. FINISH: NAND SET CYCLE
12426     // .. .. START: OPMODE
12427     // .. .. FINISH: OPMODE
12428     // .. .. START: DIRECT COMMAND
12429     // .. .. FINISH: DIRECT COMMAND
12430     // .. .. START: SRAM/NOR CS0 SET CYCLE
12431     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12432     // .. .. START: DIRECT COMMAND
12433     // .. .. FINISH: DIRECT COMMAND
12434     // .. .. START: NOR CS0 BASE ADDRESS
12435     // .. .. FINISH: NOR CS0 BASE ADDRESS
12436     // .. .. START: SRAM/NOR CS1 SET CYCLE
12437     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12438     // .. .. START: DIRECT COMMAND
12439     // .. .. FINISH: DIRECT COMMAND
12440     // .. .. START: NOR CS1 BASE ADDRESS
12441     // .. .. FINISH: NOR CS1 BASE ADDRESS
12442     // .. .. START: USB RESET
12443     // .. .. .. START: USB0 RESET
12444     // .. .. .. .. START: DIR MODE BANK 0
12445     // .. .. .. .. DIRECTION_0 = 0x80
12446     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12447     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12448     // .. .. .. ..
12449     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12450     // .. .. .. .. FINISH: DIR MODE BANK 0
12451     // .. .. .. .. START: DIR MODE BANK 1
12452     // .. .. .. .. FINISH: DIR MODE BANK 1
12453     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12454     // .. .. .. .. MASK_0_LSW = 0xff7f
12455     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12456     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12457     // .. .. .. .. DATA_0_LSW = 0x80
12458     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12459     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12460     // .. .. .. ..
12461     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12462     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12463     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12464     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12465     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12466     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12467     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12468     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12469     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12470     // .. .. .. .. OP_ENABLE_0 = 0x80
12471     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12472     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12473     // .. .. .. ..
12474     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12475     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12476     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12477     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12478     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12479     // .. .. .. .. MASK_0_LSW = 0xff7f
12480     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12481     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12482     // .. .. .. .. DATA_0_LSW = 0x0
12483     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12484     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12485     // .. .. .. ..
12486     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12487     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12488     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12489     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12490     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12491     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12492     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12493     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12494     // .. .. .. .. START: ADD 1 MS DELAY
12495     // .. .. .. ..
12496     EMIT_MASKDELAY(0XF8F00200, 1),
12497     // .. .. .. .. FINISH: ADD 1 MS DELAY
12498     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12499     // .. .. .. .. MASK_0_LSW = 0xff7f
12500     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12501     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12502     // .. .. .. .. DATA_0_LSW = 0x80
12503     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12504     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12505     // .. .. .. ..
12506     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12507     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12508     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12509     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12510     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12511     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12512     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12513     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12514     // .. .. .. FINISH: USB0 RESET
12515     // .. .. .. START: USB1 RESET
12516     // .. .. .. .. START: DIR MODE BANK 0
12517     // .. .. .. .. FINISH: DIR MODE BANK 0
12518     // .. .. .. .. START: DIR MODE BANK 1
12519     // .. .. .. .. FINISH: DIR MODE BANK 1
12520     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12521     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12522     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12523     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12524     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12525     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12526     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12527     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12528     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12529     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12530     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12531     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12532     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12533     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12534     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12535     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12536     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12537     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12538     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12539     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12540     // .. .. .. .. START: ADD 1 MS DELAY
12541     // .. .. .. ..
12542     EMIT_MASKDELAY(0XF8F00200, 1),
12543     // .. .. .. .. FINISH: ADD 1 MS DELAY
12544     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12545     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12546     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12547     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12548     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12549     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12550     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12551     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12552     // .. .. .. FINISH: USB1 RESET
12553     // .. .. FINISH: USB RESET
12554     // .. .. START: ENET RESET
12555     // .. .. .. START: ENET0 RESET
12556     // .. .. .. .. START: DIR MODE BANK 0
12557     // .. .. .. .. FINISH: DIR MODE BANK 0
12558     // .. .. .. .. START: DIR MODE BANK 1
12559     // .. .. .. .. DIRECTION_1 = 0x8000
12560     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
12561     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
12562     // .. .. .. ..
12563     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
12564     // .. .. .. .. FINISH: DIR MODE BANK 1
12565     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12566     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12567     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12568     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12569     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12570     // .. .. .. .. MASK_1_LSW = 0x7fff
12571     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12572     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12573     // .. .. .. .. DATA_1_LSW = 0x8000
12574     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12575     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
12576     // .. .. .. ..
12577     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
12578     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12579     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12580     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12581     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12582     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12583     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12584     // .. .. .. .. OP_ENABLE_1 = 0x8000
12585     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
12586     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
12587     // .. .. .. ..
12588     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
12589     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12590     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12591     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12592     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12593     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12594     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12595     // .. .. .. .. MASK_1_LSW = 0x7fff
12596     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12597     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12598     // .. .. .. .. DATA_1_LSW = 0x0
12599     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12600     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12601     // .. .. .. ..
12602     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
12603     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12604     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12605     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12606     // .. .. .. .. START: ADD 1 MS DELAY
12607     // .. .. .. ..
12608     EMIT_MASKDELAY(0XF8F00200, 1),
12609     // .. .. .. .. FINISH: ADD 1 MS DELAY
12610     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12611     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12612     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12613     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12614     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12615     // .. .. .. .. MASK_1_LSW = 0x7fff
12616     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12617     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12618     // .. .. .. .. DATA_1_LSW = 0x8000
12619     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12620     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
12621     // .. .. .. ..
12622     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
12623     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12624     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12625     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12626     // .. .. .. FINISH: ENET0 RESET
12627     // .. .. .. START: ENET1 RESET
12628     // .. .. .. .. START: DIR MODE BANK 0
12629     // .. .. .. .. FINISH: DIR MODE BANK 0
12630     // .. .. .. .. START: DIR MODE BANK 1
12631     // .. .. .. .. FINISH: DIR MODE BANK 1
12632     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12633     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12634     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12635     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12636     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12637     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12638     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12639     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12640     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12641     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12642     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12643     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12644     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12645     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12646     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12647     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12648     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12649     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12650     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12651     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12652     // .. .. .. .. START: ADD 1 MS DELAY
12653     // .. .. .. ..
12654     EMIT_MASKDELAY(0XF8F00200, 1),
12655     // .. .. .. .. FINISH: ADD 1 MS DELAY
12656     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12657     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12658     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12659     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12660     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12661     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12662     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12663     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12664     // .. .. .. FINISH: ENET1 RESET
12665     // .. .. FINISH: ENET RESET
12666     // .. .. START: I2C RESET
12667     // .. .. .. START: I2C0 RESET
12668     // .. .. .. .. START: DIR MODE GPIO BANK0
12669     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12670     // .. .. .. .. START: DIR MODE GPIO BANK1
12671     // .. .. .. .. DIRECTION_1 = 0x4000
12672     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
12673     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
12674     // .. .. .. ..
12675     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
12676     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12677     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12678     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12679     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12680     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12681     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12682     // .. .. .. .. MASK_1_LSW = 0xbfff
12683     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12684     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12685     // .. .. .. .. DATA_1_LSW = 0x4000
12686     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12687     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
12688     // .. .. .. ..
12689     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
12690     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12691     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12692     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12693     // .. .. .. .. START: OUTPUT ENABLE
12694     // .. .. .. .. FINISH: OUTPUT ENABLE
12695     // .. .. .. .. START: OUTPUT ENABLE
12696     // .. .. .. .. OP_ENABLE_1 = 0x4000
12697     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
12698     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
12699     // .. .. .. ..
12700     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
12701     // .. .. .. .. FINISH: OUTPUT ENABLE
12702     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12703     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12704     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12705     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12706     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12707     // .. .. .. .. MASK_1_LSW = 0xbfff
12708     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12709     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12710     // .. .. .. .. DATA_1_LSW = 0x0
12711     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12712     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12713     // .. .. .. ..
12714     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
12715     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12716     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12717     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12718     // .. .. .. .. START: ADD 1 MS DELAY
12719     // .. .. .. ..
12720     EMIT_MASKDELAY(0XF8F00200, 1),
12721     // .. .. .. .. FINISH: ADD 1 MS DELAY
12722     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12723     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12724     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12725     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12726     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12727     // .. .. .. .. MASK_1_LSW = 0xbfff
12728     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12729     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12730     // .. .. .. .. DATA_1_LSW = 0x4000
12731     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12732     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
12733     // .. .. .. ..
12734     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
12735     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12736     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12737     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12738     // .. .. .. FINISH: I2C0 RESET
12739     // .. .. .. START: I2C1 RESET
12740     // .. .. .. .. START: DIR MODE GPIO BANK0
12741     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12742     // .. .. .. .. START: DIR MODE GPIO BANK1
12743     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12744     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12745     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12746     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12747     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12748     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12749     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12750     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12751     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12752     // .. .. .. .. START: OUTPUT ENABLE
12753     // .. .. .. .. FINISH: OUTPUT ENABLE
12754     // .. .. .. .. START: OUTPUT ENABLE
12755     // .. .. .. .. FINISH: OUTPUT ENABLE
12756     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12757     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12758     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12759     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12760     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12761     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12762     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12763     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12764     // .. .. .. .. START: ADD 1 MS DELAY
12765     // .. .. .. ..
12766     EMIT_MASKDELAY(0XF8F00200, 1),
12767     // .. .. .. .. FINISH: ADD 1 MS DELAY
12768     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12769     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12770     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12771     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12772     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12773     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12774     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12775     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12776     // .. .. .. FINISH: I2C1 RESET
12777     // .. .. FINISH: I2C RESET
12778     // .. .. START: NOR CHIP SELECT
12779     // .. .. .. START: DIR MODE BANK 0
12780     // .. .. .. FINISH: DIR MODE BANK 0
12781     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12782     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12783     // .. .. .. START: OUTPUT ENABLE BANK 0
12784     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12785     // .. .. FINISH: NOR CHIP SELECT
12786     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12787     // FINISH: top
12788     //
12789     EMIT_EXIT(),
12790
12791     //
12792 };
12793
12794 unsigned long ps7_post_config_1_0[] = {
12795     // START: top
12796     // .. START: SLCR SETTINGS
12797     // .. UNLOCK_KEY = 0XDF0D
12798     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12799     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12800     // ..
12801     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12802     // .. FINISH: SLCR SETTINGS
12803     // .. START: ENABLING LEVEL SHIFTER
12804     // .. USER_INP_ICT_EN_0 = 3
12805     // .. ==> 0XF8000900[1:0] = 0x00000003U
12806     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12807     // .. USER_INP_ICT_EN_1 = 3
12808     // .. ==> 0XF8000900[3:2] = 0x00000003U
12809     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12810     // ..
12811     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12812     // .. FINISH: ENABLING LEVEL SHIFTER
12813     // .. START: FPGA RESETS TO 0
12814     // .. reserved_3 = 0
12815     // .. ==> 0XF8000240[31:25] = 0x00000000U
12816     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12817     // .. FPGA_ACP_RST = 0
12818     // .. ==> 0XF8000240[24:24] = 0x00000000U
12819     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12820     // .. FPGA_AXDS3_RST = 0
12821     // .. ==> 0XF8000240[23:23] = 0x00000000U
12822     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12823     // .. FPGA_AXDS2_RST = 0
12824     // .. ==> 0XF8000240[22:22] = 0x00000000U
12825     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12826     // .. FPGA_AXDS1_RST = 0
12827     // .. ==> 0XF8000240[21:21] = 0x00000000U
12828     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12829     // .. FPGA_AXDS0_RST = 0
12830     // .. ==> 0XF8000240[20:20] = 0x00000000U
12831     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12832     // .. reserved_2 = 0
12833     // .. ==> 0XF8000240[19:18] = 0x00000000U
12834     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12835     // .. FSSW1_FPGA_RST = 0
12836     // .. ==> 0XF8000240[17:17] = 0x00000000U
12837     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12838     // .. FSSW0_FPGA_RST = 0
12839     // .. ==> 0XF8000240[16:16] = 0x00000000U
12840     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12841     // .. reserved_1 = 0
12842     // .. ==> 0XF8000240[15:14] = 0x00000000U
12843     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12844     // .. FPGA_FMSW1_RST = 0
12845     // .. ==> 0XF8000240[13:13] = 0x00000000U
12846     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12847     // .. FPGA_FMSW0_RST = 0
12848     // .. ==> 0XF8000240[12:12] = 0x00000000U
12849     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12850     // .. FPGA_DMA3_RST = 0
12851     // .. ==> 0XF8000240[11:11] = 0x00000000U
12852     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12853     // .. FPGA_DMA2_RST = 0
12854     // .. ==> 0XF8000240[10:10] = 0x00000000U
12855     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12856     // .. FPGA_DMA1_RST = 0
12857     // .. ==> 0XF8000240[9:9] = 0x00000000U
12858     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12859     // .. FPGA_DMA0_RST = 0
12860     // .. ==> 0XF8000240[8:8] = 0x00000000U
12861     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12862     // .. reserved = 0
12863     // .. ==> 0XF8000240[7:4] = 0x00000000U
12864     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12865     // .. FPGA3_OUT_RST = 0
12866     // .. ==> 0XF8000240[3:3] = 0x00000000U
12867     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12868     // .. FPGA2_OUT_RST = 0
12869     // .. ==> 0XF8000240[2:2] = 0x00000000U
12870     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12871     // .. FPGA1_OUT_RST = 0
12872     // .. ==> 0XF8000240[1:1] = 0x00000000U
12873     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12874     // .. FPGA0_OUT_RST = 0
12875     // .. ==> 0XF8000240[0:0] = 0x00000000U
12876     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12877     // ..
12878     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12879     // .. FINISH: FPGA RESETS TO 0
12880     // .. START: AFI REGISTERS
12881     // .. .. START: AFI0 REGISTERS
12882     // .. .. FINISH: AFI0 REGISTERS
12883     // .. .. START: AFI1 REGISTERS
12884     // .. .. FINISH: AFI1 REGISTERS
12885     // .. .. START: AFI2 REGISTERS
12886     // .. .. FINISH: AFI2 REGISTERS
12887     // .. .. START: AFI3 REGISTERS
12888     // .. .. FINISH: AFI3 REGISTERS
12889     // .. FINISH: AFI REGISTERS
12890     // .. START: LOCK IT BACK
12891     // .. LOCK_KEY = 0X767B
12892     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12893     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12894     // ..
12895     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12896     // .. FINISH: LOCK IT BACK
12897     // FINISH: top
12898     //
12899     EMIT_EXIT(),
12900
12901     //
12902 };
12903
12904 unsigned long ps7_debug_1_0[] = {
12905     // START: top
12906     // .. START: CROSS TRIGGER CONFIGURATIONS
12907     // .. .. START: UNLOCKING CTI REGISTERS
12908     // .. .. KEY = 0XC5ACCE55
12909     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12910     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12911     // .. ..
12912     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12913     // .. .. KEY = 0XC5ACCE55
12914     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12915     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12916     // .. ..
12917     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12918     // .. .. KEY = 0XC5ACCE55
12919     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
12920     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12921     // .. ..
12922     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12923     // .. .. FINISH: UNLOCKING CTI REGISTERS
12924     // .. .. START: ENABLING CTI MODULES AND CHANNELS
12925     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
12926     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12927     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12928     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
12929     // FINISH: top
12930     //
12931     EMIT_EXIT(),
12932
12933     //
12934 };
12935
12936
12937 #include "xil_io.h"
12938 #define PS7_MASK_POLL_TIME 100000000
12939
12940 char*
12941 getPS7MessageInfo(unsigned key) {
12942
12943   char* err_msg = "";
12944   switch (key) {
12945     case PS7_INIT_SUCCESS:                  err_msg = "PS7 initialization successful"; break;
12946     case PS7_INIT_CORRUPT:                  err_msg = "PS7 init Data Corrupted"; break;
12947     case PS7_INIT_TIMEOUT:                  err_msg = "PS7 init mask poll timeout"; break;
12948     case PS7_POLL_FAILED_DDR_INIT:          err_msg = "Mask Poll failed for DDR Init"; break;
12949     case PS7_POLL_FAILED_DMA:               err_msg = "Mask Poll failed for PLL Init"; break;
12950     case PS7_POLL_FAILED_PLL:               err_msg = "Mask Poll failed for DMA done bit"; break;
12951     default:                                err_msg = "Undefined error status"; break;
12952   }
12953
12954   return err_msg;
12955 }
12956
12957 unsigned long
12958 ps7GetSiliconVersion () {
12959   // Read PS version from MCTRL register [31:28]
12960   unsigned long mask = 0xF0000000;
12961   unsigned long *addr = (unsigned long*) 0XF8007080;
12962   unsigned long ps_version = (*addr & mask) >> 28;
12963   return ps_version;
12964 }
12965
12966 void mask_write (unsigned long add , unsigned long  mask, unsigned long val ) {
12967         unsigned long *addr = (unsigned long*) add;
12968         *addr = ( val & mask ) | ( *addr & ~mask);
12969         //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
12970 }
12971
12972
12973 int mask_poll(unsigned long add , unsigned long mask ) {
12974         volatile unsigned long *addr = (volatile unsigned long*) add;
12975         int i = 0;
12976         while (!(*addr & mask)) {
12977           if (i == PS7_MASK_POLL_TIME) {
12978             return -1;
12979           }
12980           i++;
12981         }
12982      return 1;
12983         //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
12984 }
12985
12986 unsigned long mask_read(unsigned long add , unsigned long mask ) {
12987         unsigned long *addr = (unsigned long*) add;
12988         unsigned long val = (*addr & mask);
12989         //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
12990         return val;
12991 }
12992
12993
12994
12995 int
12996 ps7_config(unsigned long * ps7_config_init)
12997 {
12998     unsigned long *ptr = ps7_config_init;
12999
13000     unsigned long  opcode;            // current instruction ..
13001     unsigned long  args[16];           // no opcode has so many args ...
13002     int  numargs;           // number of arguments of this instruction
13003     int  j;                 // general purpose index
13004
13005     volatile unsigned long *addr;         // some variable to make code readable
13006     unsigned long  val,mask;              // some variable to make code readable
13007
13008     int finish = -1 ;           // loop while this is negative !
13009     int i = 0;                  // Timeout variable
13010
13011     while( finish < 0 ) {
13012         numargs = ptr[0] & 0xF;
13013         opcode = ptr[0] >> 4;
13014
13015         for( j = 0 ; j < numargs ; j ++ )
13016             args[j] = ptr[j+1];
13017         ptr += numargs + 1;
13018
13019
13020         switch ( opcode ) {
13021
13022         case OPCODE_EXIT:
13023             finish = PS7_INIT_SUCCESS;
13024             break;
13025
13026         case OPCODE_CLEAR:
13027             addr = (unsigned long*) args[0];
13028             *addr = 0;
13029             break;
13030
13031         case OPCODE_WRITE:
13032             addr = (unsigned long*) args[0];
13033             val = args[1];
13034             *addr = val;
13035             break;
13036
13037         case OPCODE_MASKWRITE:
13038             addr = (unsigned long*) args[0];
13039             mask = args[1];
13040             val = args[2];
13041             *addr = ( val & mask ) | ( *addr & ~mask);
13042             break;
13043
13044         case OPCODE_MASKPOLL:
13045             addr = (unsigned long*) args[0];
13046             mask = args[1];
13047             i = 0;
13048             while (!(*addr & mask)) {
13049                 if (i == PS7_MASK_POLL_TIME) {
13050                     finish = PS7_INIT_TIMEOUT;
13051                     break;
13052                 }
13053                 i++;
13054             }
13055             break;
13056         case OPCODE_MASKDELAY:
13057             addr = (unsigned long*) args[0];
13058             mask = args[1];
13059             int delay = get_number_of_cycles_for_delay(mask);
13060             perf_reset_and_start_timer();
13061             while ((*addr < delay)) {
13062             }
13063             break;
13064         default:
13065             finish = PS7_INIT_CORRUPT;
13066             break;
13067         }
13068     }
13069     return finish;
13070 }
13071
13072 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
13073 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
13074 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
13075 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13076 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13077
13078 int
13079 ps7_post_config()
13080 {
13081   // Get the PS_VERSION on run time
13082   unsigned long si_ver = ps7GetSiliconVersion ();
13083   int ret = -1;
13084   if (si_ver == PCW_SILICON_VERSION_1) {
13085       ret = ps7_config (ps7_post_config_1_0);
13086       if (ret != PS7_INIT_SUCCESS) return ret;
13087   } else if (si_ver == PCW_SILICON_VERSION_2) {
13088       ret = ps7_config (ps7_post_config_2_0);
13089       if (ret != PS7_INIT_SUCCESS) return ret;
13090   } else {
13091       ret = ps7_config (ps7_post_config_3_0);
13092       if (ret != PS7_INIT_SUCCESS) return ret;
13093   }
13094   return PS7_INIT_SUCCESS;
13095 }
13096
13097 int
13098 ps7_debug()
13099 {
13100   // Get the PS_VERSION on run time
13101   unsigned long si_ver = ps7GetSiliconVersion ();
13102   int ret = -1;
13103   if (si_ver == PCW_SILICON_VERSION_1) {
13104       ret = ps7_config (ps7_debug_1_0);
13105       if (ret != PS7_INIT_SUCCESS) return ret;
13106   } else if (si_ver == PCW_SILICON_VERSION_2) {
13107       ret = ps7_config (ps7_debug_2_0);
13108       if (ret != PS7_INIT_SUCCESS) return ret;
13109   } else {
13110       ret = ps7_config (ps7_debug_3_0);
13111       if (ret != PS7_INIT_SUCCESS) return ret;
13112   }
13113   return PS7_INIT_SUCCESS;
13114 }
13115
13116 int
13117 ps7_init()
13118 {
13119   // Get the PS_VERSION on run time
13120   unsigned long si_ver = ps7GetSiliconVersion ();
13121   int ret;
13122   //int pcw_ver = 0;
13123
13124   if (si_ver == PCW_SILICON_VERSION_1) {
13125     ps7_mio_init_data = ps7_mio_init_data_1_0;
13126     ps7_pll_init_data = ps7_pll_init_data_1_0;
13127     ps7_clock_init_data = ps7_clock_init_data_1_0;
13128     ps7_ddr_init_data = ps7_ddr_init_data_1_0;
13129     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
13130     //pcw_ver = 1;
13131
13132   } else if (si_ver == PCW_SILICON_VERSION_2) {
13133     ps7_mio_init_data = ps7_mio_init_data_2_0;
13134     ps7_pll_init_data = ps7_pll_init_data_2_0;
13135     ps7_clock_init_data = ps7_clock_init_data_2_0;
13136     ps7_ddr_init_data = ps7_ddr_init_data_2_0;
13137     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
13138     //pcw_ver = 2;
13139
13140   } else {
13141     ps7_mio_init_data = ps7_mio_init_data_3_0;
13142     ps7_pll_init_data = ps7_pll_init_data_3_0;
13143     ps7_clock_init_data = ps7_clock_init_data_3_0;
13144     ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13145     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13146     //pcw_ver = 3;
13147   }
13148
13149   // MIO init
13150   ret = ps7_config (ps7_mio_init_data);
13151   if (ret != PS7_INIT_SUCCESS) return ret;
13152
13153   // PLL init
13154   ret = ps7_config (ps7_pll_init_data);
13155   if (ret != PS7_INIT_SUCCESS) return ret;
13156
13157   // Clock init
13158   ret = ps7_config (ps7_clock_init_data);
13159   if (ret != PS7_INIT_SUCCESS) return ret;
13160
13161   // DDR init
13162   ret = ps7_config (ps7_ddr_init_data);
13163   if (ret != PS7_INIT_SUCCESS) return ret;
13164
13165
13166
13167   // Peripherals init
13168   ret = ps7_config (ps7_peripherals_init_data);
13169   if (ret != PS7_INIT_SUCCESS) return ret;
13170   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
13171   return PS7_INIT_SUCCESS;
13172 }
13173
13174
13175
13176
13177 /* For delay calculation using global timer */
13178
13179 /* start timer */
13180  void perf_start_clock(void)
13181 {
13182         *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable
13183                                                       (1 << 3) | // Auto-increment
13184                                                       (0 << 8) // Pre-scale
13185         );
13186 }
13187
13188 /* stop timer and reset timer count regs */
13189  void perf_reset_clock(void)
13190 {
13191         perf_disable_clock();
13192         *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
13193         *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
13194 }
13195
13196 /* Compute mask for given delay in miliseconds*/
13197 int get_number_of_cycles_for_delay(unsigned int delay)
13198 {
13199   // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
13200   return (APU_FREQ*delay/(2*1000));
13201
13202 }
13203
13204 /* stop timer */
13205  void perf_disable_clock(void)
13206 {
13207         *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;
13208 }
13209
13210 void perf_reset_and_start_timer()
13211 {
13212             perf_reset_clock();
13213             perf_start_clock();
13214 }