board/sbc8349/sbc8349.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * sbc8349.c -- WindRiver SBC8349 board support.
   4  * Copyright (c) 2006-2007 Wind River Systems, Inc.
   5  *
   6  * Paul Gortmaker <paul.gortmaker@windriver.com>
   7  * Based on board/mpc8349emds/mpc8349emds.c (and previous 834x releases.)
   8  */
   9
  10 #include <common.h>
  11 #include <fdt_support.h>
  12 #include <init.h>
  13 #include <ioports.h>
  14 #include <mpc83xx.h>
  15 #include <asm/mpc8349_pci.h>
  16 #include <i2c.h>
  17 #include <spd_sdram.h>
  18 #include <miiphy.h>
  19 #if defined(CONFIG_OF_LIBFDT)
  20 #include <linux/libfdt.h>
  21 #endif
  22 #include <linux/delay.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 int fixed_sdram(void);
  27 void sdram_init(void);
  28
  29 #if defined(CONFIG_DDR_ECC) && defined(CONFIG_MPC83xx)
  30 void ddr_enable_ecc(unsigned int dram_size);
  31 #endif
  32
  33 #ifdef CONFIG_BOARD_EARLY_INIT_F
  34 int board_early_init_f (void)
  35 {
  36         return 0;
  37 }
  38 #endif
  39
  40 #define ns2clk(ns) (ns / (1000000000 / CONFIG_8349_CLKIN) + 1)
  41
  42 int dram_init(void)
  43 {
  44         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  45         u32 msize = 0;
  46
  47         if ((im->sysconf.immrbar & IMMRBAR_BASE_ADDR) != (u32)im)
  48                 return -1;
  49
  50         /* DDR SDRAM - Main SODIMM */
  51         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & LAWBAR_BAR;
  52 #if defined(CONFIG_SPD_EEPROM)
  53         msize = spd_sdram();
  54 #else
  55         msize = fixed_sdram();
  56 #endif
  57         /*
  58          * Initialize SDRAM if it is on local bus.
  59          */
  60         sdram_init();
  61
  62 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
  63         /*
  64          * Initialize and enable DDR ECC.
  65          */
  66         ddr_enable_ecc(msize * 1024 * 1024);
  67 #endif
  68         /* set total bus SDRAM size(bytes)  -- DDR */
  69         gd->ram_size = msize * 1024 * 1024;
  70
  71         return 0;
  72 }
  73
  74 #if !defined(CONFIG_SPD_EEPROM)
  75 /*************************************************************************
  76  *  fixed sdram init -- doesn't use serial presence detect.
  77  ************************************************************************/
  78 int fixed_sdram(void)
  79 {
  80         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  81         u32 msize = CONFIG_SYS_DDR_SIZE;
  82         u32 ddr_size = msize << 20;     /* DDR size in bytes */
  83         u32 ddr_size_log2 = __ilog2(msize);
  84
  85         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & 0xfffff000;
  86         im->sysconf.ddrlaw[0].ar = LAWAR_EN | ((ddr_size_log2 - 1) & LAWAR_SIZE);
  87
  88 #if (CONFIG_SYS_DDR_SIZE != 256)
  89 #warning Currently any ddr size other than 256 is not supported
  90 #endif
  91
  92 #if ((CONFIG_SYS_SDRAM_BASE & 0x00FFFFFF) != 0)
  93 #warning Chip select bounds is only configurable in 16MB increments
  94 #endif
  95         im->ddr.csbnds[2].csbnds =
  96                 ((CONFIG_SYS_SDRAM_BASE >> CSBNDS_SA_SHIFT) & CSBNDS_SA) |
  97                 (((CONFIG_SYS_SDRAM_BASE + ddr_size - 1) >>
  98                                 CSBNDS_EA_SHIFT) & CSBNDS_EA);
  99         im->ddr.cs_config[2] = CONFIG_SYS_DDR_CS2_CONFIG;
 100
 101         /* currently we use only one CS, so disable the other banks */
 102         im->ddr.cs_config[0] = 0;
 103         im->ddr.cs_config[1] = 0;
 104         im->ddr.cs_config[3] = 0;
 105
 106         im->ddr.timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 107         im->ddr.timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 108
 109         im->ddr.sdram_cfg =
 110                 SDRAM_CFG_SREN
 111 #if defined(CONFIG_DDR_2T_TIMING)
 112                 | SDRAM_CFG_2T_EN
 113 #endif
 114                 | SDRAM_CFG_SDRAM_TYPE_DDR1;
 115 #if defined (CONFIG_DDR_32BIT)
 116         /* for 32-bit mode burst length is 8 */
 117         im->ddr.sdram_cfg |= (SDRAM_CFG_32_BE | SDRAM_CFG_8_BE);
 118 #endif
 119         im->ddr.sdram_mode = CONFIG_SYS_DDR_MODE;
 120
 121         im->ddr.sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 122         udelay(200);
 123
 124         /* enable DDR controller */
 125         im->ddr.sdram_cfg |= SDRAM_CFG_MEM_EN;
 126         return msize;
 127 }
 128 #endif/*!CONFIG_SYS_SPD_EEPROM*/
 129
 130
 131 int checkboard (void)
 132 {
 133         puts("Board: Wind River SBC834x\n");
 134         return 0;
 135 }
 136
 137 /*
 138  * if board is fitted with SDRAM
 139  */
 140 #if defined(CONFIG_SYS_BR2_PRELIM)  \
 141         && defined(CONFIG_SYS_OR2_PRELIM) \
 142         && defined(CONFIG_SYS_LBLAWBAR2_PRELIM) \
 143         && defined(CONFIG_SYS_LBLAWAR2_PRELIM)
 144 /*
 145  * Initialize SDRAM memory on the Local Bus.
 146  */
 147
 148 void sdram_init(void)
 149 {
 150         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 151         volatile fsl_lbc_t *lbc = &immap->im_lbc;
 152         uint *sdram_addr = (uint *)CONFIG_SYS_LBC_SDRAM_BASE;
 153         const u32 lsdmr_common = LSDMR_RFEN | LSDMR_BSMA1516 | LSDMR_RFCR8 |
 154                                  LSDMR_PRETOACT6 | LSDMR_ACTTORW3 | LSDMR_BL8 |
 155                                  LSDMR_WRC3 | LSDMR_CL3;
 156
 157         puts("\n   SDRAM on Local Bus: ");
 158         print_size (CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
 159
 160         /*
 161          * Setup SDRAM Base and Option Registers, already done in cpu_init.c
 162          */
 163
 164         /* setup mtrpt, lsrt and lbcr for LB bus */
 165         lbc->lbcr = 0x00000000;
 166         /* LB refresh timer prescal, 266MHz/32 */
 167         lbc->mrtpr = 0x20000000;
 168         /* LB sdram refresh timer, about 6us */
 169         lbc->lsrt = 0x32000000;
 170         asm("sync");
 171
 172         /*
 173          * Configure the SDRAM controller Machine Mode Register.
 174          */
 175         /* 0x40636733; normal operation */
 176         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 177
 178         /* 0x68636733; precharge all the banks */
 179         lbc->lsdmr = lsdmr_common | LSDMR_OP_PCHALL;
 180         asm("sync");
 181         *sdram_addr = 0xff;
 182         udelay(100);
 183
 184         /* 0x48636733; auto refresh */
 185         lbc->lsdmr = lsdmr_common | LSDMR_OP_ARFRSH;
 186         asm("sync");
 187         /*1 times*/
 188         *sdram_addr = 0xff;
 189         udelay(100);
 190         /*2 times*/
 191         *sdram_addr = 0xff;
 192         udelay(100);
 193         /*3 times*/
 194         *sdram_addr = 0xff;
 195         udelay(100);
 196         /*4 times*/
 197         *sdram_addr = 0xff;
 198         udelay(100);
 199         /*5 times*/
 200         *sdram_addr = 0xff;
 201         udelay(100);
 202         /*6 times*/
 203         *sdram_addr = 0xff;
 204         udelay(100);
 205         /*7 times*/
 206         *sdram_addr = 0xff;
 207         udelay(100);
 208         /*8 times*/
 209         *sdram_addr = 0xff;
 210         udelay(100);
 211
 212         /* 0x58636733; mode register write operation */
 213         lbc->lsdmr = lsdmr_common | LSDMR_OP_MRW;
 214         asm("sync");
 215         *sdram_addr = 0xff;
 216         udelay(100);
 217
 218         /* 0x40636733; normal operation */
 219         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 220         asm("sync");
 221         *sdram_addr = 0xff;
 222         udelay(100);
 223 }
 224 #else
 225 void sdram_init(void)
 226 {
 227         puts("   SDRAM on Local Bus: Disabled in config\n");
 228 }
 229 #endif
 230
 231 #if defined(CONFIG_OF_BOARD_SETUP)
 232 int ft_board_setup(void *blob, bd_t *bd)
 233 {
 234         ft_cpu_setup(blob, bd);
 235 #ifdef CONFIG_PCI
 236         ft_pci_setup(blob, bd);
 237 #endif
 238
 239         return 0;
 240 }
 241 #endif