board/renesas/silk/silk.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * board/renesas/silk/silk.c
   4  *
   5  * Copyright (C) 2015 Renesas Electronics Corporation
   6  * Copyright (C) 2015 Cogent Embedded, Inc.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <env.h>
  12 #include <malloc.h>
  13 #include <dm.h>
  14 #include <dm/platform_data/serial_sh.h>
  15 #include <env_internal.h>
  16 #include <asm/processor.h>
  17 #include <asm/mach-types.h>
  18 #include <asm/io.h>
  19 #include <linux/errno.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include <asm/gpio.h>
  22 #include <asm/arch/rmobile.h>
  23 #include <asm/arch/rcar-mstp.h>
  24 #include <asm/arch/mmc.h>
  25 #include <asm/arch/sh_sdhi.h>
  26 #include <netdev.h>
  27 #include <miiphy.h>
  28 #include <i2c.h>
  29 #include <div64.h>
  30 #include "qos.h"
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 void s_init(void)
  35 {
  36         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  37         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  38
  39         /* Watchdog init */
  40         writel(0xA5A5A500, &rwdt->rwtcsra);
  41         writel(0xA5A5A500, &swdt->swtcsra);
  42
  43         /* QoS */
  44         qos_init();
  45 }
  46
  47 #define TMU0_MSTP125    BIT(25)
  48 #define MMC0_MSTP315    BIT(15)
  49
  50 #define SD1CKCR         0xE6150078
  51 #define SD_97500KHZ     0x7
  52
  53 int board_early_init_f(void)
  54 {
  55         /* TMU */
  56         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  57
  58         /* Set SD1 to the 97.5MHz */
  59         writel(SD_97500KHZ, SD1CKCR);
  60
  61         return 0;
  62 }
  63
  64 #define ETHERNET_PHY_RESET      56      /* GPIO 1 24 */
  65
  66 int board_init(void)
  67 {
  68         /* adress of boot parameters */
  69         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  70
  71         /* Force ethernet PHY out of reset */
  72         gpio_request(ETHERNET_PHY_RESET, "phy_reset");
  73         gpio_direction_output(ETHERNET_PHY_RESET, 0);
  74         mdelay(20);
  75         gpio_direction_output(ETHERNET_PHY_RESET, 1);
  76         udelay(1);
  77
  78         return 0;
  79 }
  80
  81 int dram_init(void)
  82 {
  83         if (fdtdec_setup_mem_size_base() != 0)
  84                 return -EINVAL;
  85
  86         return 0;
  87 }
  88
  89 int dram_init_banksize(void)
  90 {
  91         fdtdec_setup_memory_banksize();
  92
  93         return 0;
  94 }
  95
  96 /* porter has KSZ8041RNLI */
  97 #define PHY_CONTROL1            0x1E
  98 #define PHY_LED_MODE            0xC000
  99 #define PHY_LED_MODE_ACK        0x4000
 100 int board_phy_config(struct phy_device *phydev)
 101 {
 102         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 103         ret &= ~PHY_LED_MODE;
 104         ret |= PHY_LED_MODE_ACK;
 105         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 106
 107         return 0;
 108 }
 109
 110 void reset_cpu(ulong addr)
 111 {
 112         struct udevice *dev;
 113         const u8 pmic_bus = 1;
 114         const u8 pmic_addr = 0x5a;
 115         u8 data;
 116         int ret;
 117
 118         ret = i2c_get_chip_for_busnum(pmic_bus, pmic_addr, 1, &dev);
 119         if (ret)
 120                 hang();
 121
 122         ret = dm_i2c_read(dev, 0x13, &data, 1);
 123         if (ret)
 124                 hang();
 125
 126         data |= BIT(1);
 127
 128         ret = dm_i2c_write(dev, 0x13, &data, 1);
 129         if (ret)
 130                 hang();
 131 }
 132
 133 enum env_location env_get_location(enum env_operation op, int prio)
 134 {
 135         const u32 load_magic = 0xb33fc0de;
 136
 137         /* Block environment access if loaded using JTAG */
 138         if ((readl(CONFIG_SPL_TEXT_BASE + 0x24) == load_magic) &&
 139             (op != ENVOP_INIT))
 140                 return ENVL_UNKNOWN;
 141
 142         if (prio)
 143                 return ENVL_UNKNOWN;
 144
 145         return ENVL_SPI_FLASH;
 146 }