board/renesas/porter/porter.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * board/renesas/porter/porter.c
   4  *
   5  * Copyright (C) 2015 Renesas Electronics Corporation
   6  * Copyright (C) 2015 Cogent Embedded, Inc.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <env.h>
  12 #include <hang.h>
  13 #include <init.h>
  14 #include <malloc.h>
  15 #include <dm.h>
  16 #include <dm/platform_data/serial_sh.h>
  17 #include <env_internal.h>
  18 #include <asm/processor.h>
  19 #include <asm/mach-types.h>
  20 #include <asm/io.h>
  21 #include <linux/delay.h>
  22 #include <linux/errno.h>
  23 #include <asm/arch/sys_proto.h>
  24 #include <asm/gpio.h>
  25 #include <asm/arch/rmobile.h>
  26 #include <asm/arch/rcar-mstp.h>
  27 #include <asm/arch/sh_sdhi.h>
  28 #include <netdev.h>
  29 #include <miiphy.h>
  30 #include <i2c.h>
  31 #include <div64.h>
  32 #include "qos.h"
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  37 void s_init(void)
  38 {
  39         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  40         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  41         u32 stc;
  42
  43         /* Watchdog init */
  44         writel(0xA5A5A500, &rwdt->rwtcsra);
  45         writel(0xA5A5A500, &swdt->swtcsra);
  46
  47         /* CPU frequency setting. Set to 1.5GHz */
  48         stc = ((1500 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1) << PLL0_STC_BIT;
  49         clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  50
  51         /* QoS */
  52         qos_init();
  53 }
  54
  55 #define TMU0_MSTP125    BIT(25)
  56
  57 #define SD2CKCR         0xE615026C
  58 #define SD_97500KHZ     0x7
  59
  60 int board_early_init_f(void)
  61 {
  62         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  63
  64         /*
  65          * SD0 clock is set to 97.5MHz by default.
  66          * Set SD2 to the 97.5MHz as well.
  67          */
  68         writel(SD_97500KHZ, SD2CKCR);
  69
  70         return 0;
  71 }
  72
  73 #define ETHERNET_PHY_RESET      176     /* GPIO 5 22 */
  74
  75 int board_init(void)
  76 {
  77         /* adress of boot parameters */
  78         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  79
  80         /* Force ethernet PHY out of reset */
  81         gpio_request(ETHERNET_PHY_RESET, "phy_reset");
  82         gpio_direction_output(ETHERNET_PHY_RESET, 0);
  83         mdelay(10);
  84         gpio_direction_output(ETHERNET_PHY_RESET, 1);
  85
  86         return 0;
  87 }
  88
  89 int dram_init(void)
  90 {
  91         if (fdtdec_setup_mem_size_base() != 0)
  92                 return -EINVAL;
  93
  94         return 0;
  95 }
  96
  97 int dram_init_banksize(void)
  98 {
  99         fdtdec_setup_memory_banksize();
 100
 101         return 0;
 102 }
 103
 104 /* porter has KSZ8041RNLI */
 105 #define PHY_CONTROL1            0x1E
 106 #define PHY_LED_MODE            0xC000
 107 #define PHY_LED_MODE_ACK        0x4000
 108 int board_phy_config(struct phy_device *phydev)
 109 {
 110         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 111         ret &= ~PHY_LED_MODE;
 112         ret |= PHY_LED_MODE_ACK;
 113         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 114
 115         return 0;
 116 }
 117
 118 void reset_cpu(ulong addr)
 119 {
 120         struct udevice *dev;
 121         const u8 pmic_bus = 6;
 122         const u8 pmic_addr = 0x5a;
 123         u8 data;
 124         int ret;
 125
 126         ret = i2c_get_chip_for_busnum(pmic_bus, pmic_addr, 1, &dev);
 127         if (ret)
 128                 hang();
 129
 130         ret = dm_i2c_read(dev, 0x13, &data, 1);
 131         if (ret)
 132                 hang();
 133
 134         data |= BIT(1);
 135
 136         ret = dm_i2c_write(dev, 0x13, &data, 1);
 137         if (ret)
 138                 hang();
 139 }
 140
 141 enum env_location env_get_location(enum env_operation op, int prio)
 142 {
 143         const u32 load_magic = 0xb33fc0de;
 144
 145         /* Block environment access if loaded using JTAG */
 146         if ((readl(CONFIG_SPL_TEXT_BASE + 0x24) == load_magic) &&
 147             (op != ENVOP_INIT))
 148                 return ENVL_UNKNOWN;
 149
 150         if (prio)
 151                 return ENVL_UNKNOWN;
 152
 153         return ENVL_SPI_FLASH;
 154 }