board/renesas/porter/porter.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * board/renesas/porter/porter.c
   4  *
   5  * Copyright (C) 2015 Renesas Electronics Corporation
   6  * Copyright (C) 2015 Cogent Embedded, Inc.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <env.h>
  12 #include <hang.h>
  13 #include <init.h>
  14 #include <malloc.h>
  15 #include <dm.h>
  16 #include <dm/platform_data/serial_sh.h>
  17 #include <env_internal.h>
  18 #include <asm/processor.h>
  19 #include <asm/mach-types.h>
  20 #include <asm/io.h>
  21 #include <linux/errno.h>
  22 #include <asm/arch/sys_proto.h>
  23 #include <asm/gpio.h>
  24 #include <asm/arch/rmobile.h>
  25 #include <asm/arch/rcar-mstp.h>
  26 #include <asm/arch/sh_sdhi.h>
  27 #include <netdev.h>
  28 #include <miiphy.h>
  29 #include <i2c.h>
  30 #include <div64.h>
  31 #include "qos.h"
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  36 void s_init(void)
  37 {
  38         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  39         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  40         u32 stc;
  41
  42         /* Watchdog init */
  43         writel(0xA5A5A500, &rwdt->rwtcsra);
  44         writel(0xA5A5A500, &swdt->swtcsra);
  45
  46         /* CPU frequency setting. Set to 1.5GHz */
  47         stc = ((1500 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1) << PLL0_STC_BIT;
  48         clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  49
  50         /* QoS */
  51         qos_init();
  52 }
  53
  54 #define TMU0_MSTP125    BIT(25)
  55
  56 #define SD2CKCR         0xE615026C
  57 #define SD_97500KHZ     0x7
  58
  59 int board_early_init_f(void)
  60 {
  61         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  62
  63         /*
  64          * SD0 clock is set to 97.5MHz by default.
  65          * Set SD2 to the 97.5MHz as well.
  66          */
  67         writel(SD_97500KHZ, SD2CKCR);
  68
  69         return 0;
  70 }
  71
  72 #define ETHERNET_PHY_RESET      176     /* GPIO 5 22 */
  73
  74 int board_init(void)
  75 {
  76         /* adress of boot parameters */
  77         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  78
  79         /* Force ethernet PHY out of reset */
  80         gpio_request(ETHERNET_PHY_RESET, "phy_reset");
  81         gpio_direction_output(ETHERNET_PHY_RESET, 0);
  82         mdelay(10);
  83         gpio_direction_output(ETHERNET_PHY_RESET, 1);
  84
  85         return 0;
  86 }
  87
  88 int dram_init(void)
  89 {
  90         if (fdtdec_setup_mem_size_base() != 0)
  91                 return -EINVAL;
  92
  93         return 0;
  94 }
  95
  96 int dram_init_banksize(void)
  97 {
  98         fdtdec_setup_memory_banksize();
  99
 100         return 0;
 101 }
 102
 103 /* porter has KSZ8041RNLI */
 104 #define PHY_CONTROL1            0x1E
 105 #define PHY_LED_MODE            0xC000
 106 #define PHY_LED_MODE_ACK        0x4000
 107 int board_phy_config(struct phy_device *phydev)
 108 {
 109         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 110         ret &= ~PHY_LED_MODE;
 111         ret |= PHY_LED_MODE_ACK;
 112         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 113
 114         return 0;
 115 }
 116
 117 void reset_cpu(ulong addr)
 118 {
 119         struct udevice *dev;
 120         const u8 pmic_bus = 6;
 121         const u8 pmic_addr = 0x5a;
 122         u8 data;
 123         int ret;
 124
 125         ret = i2c_get_chip_for_busnum(pmic_bus, pmic_addr, 1, &dev);
 126         if (ret)
 127                 hang();
 128
 129         ret = dm_i2c_read(dev, 0x13, &data, 1);
 130         if (ret)
 131                 hang();
 132
 133         data |= BIT(1);
 134
 135         ret = dm_i2c_write(dev, 0x13, &data, 1);
 136         if (ret)
 137                 hang();
 138 }
 139
 140 enum env_location env_get_location(enum env_operation op, int prio)
 141 {
 142         const u32 load_magic = 0xb33fc0de;
 143
 144         /* Block environment access if loaded using JTAG */
 145         if ((readl(CONFIG_SPL_TEXT_BASE + 0x24) == load_magic) &&
 146             (op != ENVOP_INIT))
 147                 return ENVL_UNKNOWN;
 148
 149         if (prio)
 150                 return ENVL_UNKNOWN;
 151
 152         return ENVL_SPI_FLASH;
 153 }