board/renesas/lager/lager.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * board/renesas/lager/lager.c
   4  *     This file is lager board support.
   5  *
   6  * Copyright (C) 2013 Renesas Electronics Corporation
   7  * Copyright (C) 2013 Nobuhiro Iwamatsu <nobuhiro.iwamatsu.yj@renesas.com>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <env.h>
  13 #include <env_internal.h>
  14 #include <hang.h>
  15 #include <init.h>
  16 #include <malloc.h>
  17 #include <netdev.h>
  18 #include <dm.h>
  19 #include <dm/platform_data/serial_sh.h>
  20 #include <asm/processor.h>
  21 #include <asm/mach-types.h>
  22 #include <asm/io.h>
  23 #include <linux/errno.h>
  24 #include <asm/arch/sys_proto.h>
  25 #include <asm/gpio.h>
  26 #include <asm/arch/rmobile.h>
  27 #include <asm/arch/rcar-mstp.h>
  28 #include <asm/arch/mmc.h>
  29 #include <asm/arch/sh_sdhi.h>
  30 #include <miiphy.h>
  31 #include <i2c.h>
  32 #include <mmc.h>
  33 #include "qos.h"
  34
  35 DECLARE_GLOBAL_DATA_PTR;
  36
  37 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  38 void s_init(void)
  39 {
  40         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  41         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  42
  43         /* Watchdog init */
  44         writel(0xA5A5A500, &rwdt->rwtcsra);
  45         writel(0xA5A5A500, &swdt->swtcsra);
  46
  47         /* CPU frequency setting. Set to 1.4GHz */
  48         if (rmobile_get_cpu_rev_integer() >= R8A7790_CUT_ES2X) {
  49                 u32 stat = 0;
  50                 u32 stc = ((1400 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1)
  51                         << PLL0_STC_BIT;
  52                 clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  53
  54                 do {
  55                         stat = readl(PLLECR) & PLL0ST;
  56                 } while (stat == 0x0);
  57         }
  58
  59         /* QoS(Quality-of-Service) Init */
  60         qos_init();
  61 }
  62
  63 #define TMU0_MSTP125    BIT(25)
  64
  65 #define SD1CKCR         0xE6150078
  66 #define SD2CKCR         0xE615026C
  67 #define SD_97500KHZ     0x7
  68
  69 int board_early_init_f(void)
  70 {
  71         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  72
  73         /*
  74          * SD0 clock is set to 97.5MHz by default.
  75          * Set SD1 and SD2 to the 97.5MHz as well.
  76          */
  77         writel(SD_97500KHZ, SD1CKCR);
  78         writel(SD_97500KHZ, SD2CKCR);
  79
  80         return 0;
  81 }
  82
  83 #define ETHERNET_PHY_RESET      185     /* GPIO 5 31 */
  84
  85 int board_init(void)
  86 {
  87         /* adress of boot parameters */
  88         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  89
  90         /* Force ethernet PHY out of reset */
  91         gpio_request(ETHERNET_PHY_RESET, "phy_reset");
  92         gpio_direction_output(ETHERNET_PHY_RESET, 0);
  93         mdelay(10);
  94         gpio_direction_output(ETHERNET_PHY_RESET, 1);
  95
  96         return 0;
  97 }
  98
  99 int dram_init(void)
 100 {
 101         if (fdtdec_setup_mem_size_base() != 0)
 102                 return -EINVAL;
 103
 104         return 0;
 105 }
 106
 107 int dram_init_banksize(void)
 108 {
 109         fdtdec_setup_memory_banksize();
 110
 111         return 0;
 112 }
 113
 114 /* KSZ8041NL/RNL */
 115 #define PHY_CONTROL1            0x1E
 116 #define PHY_LED_MODE            0xC000
 117 #define PHY_LED_MODE_ACK        0x4000
 118 int board_phy_config(struct phy_device *phydev)
 119 {
 120         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 121         ret &= ~PHY_LED_MODE;
 122         ret |= PHY_LED_MODE_ACK;
 123         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 124
 125         return 0;
 126 }
 127
 128 void reset_cpu(ulong addr)
 129 {
 130         struct udevice *dev;
 131         const u8 pmic_bus = 2;
 132         const u8 pmic_addr = 0x58;
 133         u8 data;
 134         int ret;
 135
 136         ret = i2c_get_chip_for_busnum(pmic_bus, pmic_addr, 1, &dev);
 137         if (ret)
 138                 hang();
 139
 140         ret = dm_i2c_read(dev, 0x13, &data, 1);
 141         if (ret)
 142                 hang();
 143
 144         data |= BIT(1);
 145
 146         ret = dm_i2c_write(dev, 0x13, &data, 1);
 147         if (ret)
 148                 hang();
 149 }
 150
 151 enum env_location env_get_location(enum env_operation op, int prio)
 152 {
 153         const u32 load_magic = 0xb33fc0de;
 154
 155         /* Block environment access if loaded using JTAG */
 156         if ((readl(CONFIG_SPL_TEXT_BASE + 0x24) == load_magic) &&
 157             (op != ENVOP_INIT))
 158                 return ENVL_UNKNOWN;
 159
 160         if (prio)
 161                 return ENVL_UNKNOWN;
 162
 163         return ENVL_SPI_FLASH;
 164 }