board/keymile/km83xx/km83xx.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2006 Freescale Semiconductor, Inc.
   4  *                    Dave Liu <daveliu@freescale.com>
   5  *
   6  * Copyright (C) 2007 Logic Product Development, Inc.
   7  *                    Peter Barada <peterb@logicpd.com>
   8  *
   9  * Copyright (C) 2007 MontaVista Software, Inc.
  10  *                    Anton Vorontsov <avorontsov@ru.mvista.com>
  11  *
  12  * (C) Copyright 2008 - 2010
  13  * Heiko Schocher, DENX Software Engineering, hs@denx.de.
  14  */
  15
  16 #include <common.h>
  17 #include <env.h>
  18 #include <fdt_support.h>
  19 #include <init.h>
  20 #include <ioports.h>
  21 #include <log.h>
  22 #include <mpc83xx.h>
  23 #include <i2c.h>
  24 #include <miiphy.h>
  25 #include <asm/io.h>
  26 #include <asm/mmu.h>
  27 #include <asm/processor.h>
  28 #include <pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/libfdt.h>
  31 #include <post.h>
  32
  33 #include "../common/common.h"
  34
  35 DECLARE_GLOBAL_DATA_PTR;
  36
  37 static uchar ivm_content[CONFIG_SYS_IVM_EEPROM_MAX_LEN];
  38
  39 const qe_iop_conf_t qe_iop_conf_tab[] = {
  40         /* port pin dir open_drain assign */
  41 #if defined(CONFIG_ARCH_MPC8360)
  42         /* MDIO */
  43         {0,  1, 3, 0, 2}, /* MDIO */
  44         {0,  2, 1, 0, 1}, /* MDC */
  45
  46         /* UCC4 - UEC */
  47         {1, 14, 1, 0, 1}, /* TxD0 */
  48         {1, 15, 1, 0, 1}, /* TxD1 */
  49         {1, 20, 2, 0, 1}, /* RxD0 */
  50         {1, 21, 2, 0, 1}, /* RxD1 */
  51         {1, 18, 1, 0, 1}, /* TX_EN */
  52         {1, 26, 2, 0, 1}, /* RX_DV */
  53         {1, 27, 2, 0, 1}, /* RX_ER */
  54         {1, 24, 2, 0, 1}, /* COL */
  55         {1, 25, 2, 0, 1}, /* CRS */
  56         {2, 15, 2, 0, 1}, /* TX_CLK - CLK16 */
  57         {2, 16, 2, 0, 1}, /* RX_CLK - CLK17 */
  58
  59         /* DUART - UART2 */
  60         {5,  0, 1, 0, 2}, /* UART2_SOUT */
  61         {5,  2, 1, 0, 1}, /* UART2_RTS */
  62         {5,  3, 2, 0, 2}, /* UART2_SIN */
  63         {5,  1, 2, 0, 3}, /* UART2_CTS */
  64 #elif !defined(CONFIG_ARCH_MPC8309)
  65         /* Local Bus */
  66         {0, 16, 1, 0, 3}, /* LA00 */
  67         {0, 17, 1, 0, 3}, /* LA01 */
  68         {0, 18, 1, 0, 3}, /* LA02 */
  69         {0, 19, 1, 0, 3}, /* LA03 */
  70         {0, 20, 1, 0, 3}, /* LA04 */
  71         {0, 21, 1, 0, 3}, /* LA05 */
  72         {0, 22, 1, 0, 3}, /* LA06 */
  73         {0, 23, 1, 0, 3}, /* LA07 */
  74         {0, 24, 1, 0, 3}, /* LA08 */
  75         {0, 25, 1, 0, 3}, /* LA09 */
  76         {0, 26, 1, 0, 3}, /* LA10 */
  77         {0, 27, 1, 0, 3}, /* LA11 */
  78         {0, 28, 1, 0, 3}, /* LA12 */
  79         {0, 29, 1, 0, 3}, /* LA13 */
  80         {0, 30, 1, 0, 3}, /* LA14 */
  81         {0, 31, 1, 0, 3}, /* LA15 */
  82
  83         /* MDIO */
  84         {3,  4, 3, 0, 2}, /* MDIO */
  85         {3,  5, 1, 0, 2}, /* MDC */
  86
  87         /* UCC4 - UEC */
  88         {1, 18, 1, 0, 1}, /* TxD0 */
  89         {1, 19, 1, 0, 1}, /* TxD1 */
  90         {1, 22, 2, 0, 1}, /* RxD0 */
  91         {1, 23, 2, 0, 1}, /* RxD1 */
  92         {1, 26, 2, 0, 1}, /* RxER */
  93         {1, 28, 2, 0, 1}, /* Rx_DV */
  94         {1, 30, 1, 0, 1}, /* TxEN */
  95         {1, 31, 2, 0, 1}, /* CRS */
  96         {3, 10, 2, 0, 3}, /* TxCLK->CLK17 */
  97 #endif
  98
  99         /* END of table */
 100         {0,  0, 0, 0, QE_IOP_TAB_END},
 101 };
 102
 103 #if defined(CONFIG_SUVD3)
 104 const uint upma_table[] = {
 105         0x1ffedc00, 0x0ffcdc80, 0x0ffcdc80, 0x0ffcdc04, /* Words 0 to 3 */
 106         0x0ffcdc00, 0xffffcc00, 0xffffcc01, 0xfffffc01, /* Words 4 to 7 */
 107         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 8 to 11 */
 108         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 12 to 15 */
 109         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 16 to 19 */
 110         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 20 to 23 */
 111         0x9cfffc00, 0x00fffc80, 0x00fffc80, 0x00fffc00, /* Words 24 to 27 */
 112         0xffffec04, 0xffffec01, 0xfffffc01, 0xfffffc01, /* Words 28 to 31 */
 113         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 32 to 35 */
 114         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 36 to 39 */
 115         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 40 to 43 */
 116         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 44 to 47 */
 117         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 48 to 51 */
 118         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 52 to 55 */
 119         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01, /* Words 56 to 59 */
 120         0xfffffc01, 0xfffffc01, 0xfffffc01, 0xfffffc01  /* Words 60 to 63 */
 121 };
 122 #endif
 123
 124 static int piggy_present(void)
 125 {
 126         struct km_bec_fpga __iomem *base =
 127                 (struct km_bec_fpga __iomem *)CONFIG_SYS_KMBEC_FPGA_BASE;
 128
 129         return in_8(&base->bprth) & PIGGY_PRESENT;
 130 }
 131
 132 int ethernet_present(void)
 133 {
 134         return piggy_present();
 135 }
 136
 137 int board_early_init_r(void)
 138 {
 139         struct km_bec_fpga *base =
 140                 (struct km_bec_fpga *)CONFIG_SYS_KMBEC_FPGA_BASE;
 141 #if defined(CONFIG_SUVD3)
 142         immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
 143         fsl_lbc_t *lbc = &immap->im_lbc;
 144         u32 *mxmr = &lbc->mamr;
 145 #endif
 146
 147 #if defined(CONFIG_ARCH_MPC8360)
 148         unsigned short  svid;
 149         /*
 150          * Because of errata in the UCCs, we have to write to the reserved
 151          * registers to slow the clocks down.
 152          */
 153         svid =  SVR_REV(mfspr(SVR));
 154         switch (svid) {
 155         case 0x0020:
 156                 /*
 157                  * MPC8360ECE.pdf QE_ENET10 table 4:
 158                  * IMMR + 0x14A8[4:5] = 11 (clk delay for UCC 2)
 159                  * IMMR + 0x14A8[18:19] = 11 (clk delay for UCC 1)
 160                  */
 161                 setbits_be32((void *)(CONFIG_SYS_IMMR + 0x14a8), 0x0c003000);
 162                 break;
 163         case 0x0021:
 164                 /*
 165                  * MPC8360ECE.pdf QE_ENET10 table 4:
 166                  * IMMR + 0x14AC[24:27] = 1010
 167                  */
 168                 clrsetbits_be32((void *)(CONFIG_SYS_IMMR + 0x14ac),
 169                         0x00000050, 0x000000a0);
 170                 break;
 171         }
 172 #endif
 173
 174         /* enable the PHY on the PIGGY */
 175         setbits_8(&base->pgy_eth, 0x01);
 176         /* enable the Unit LED (green) */
 177         setbits_8(&base->oprth, WRL_BOOT);
 178         /* enable Application Buffer */
 179         setbits_8(&base->oprtl, OPRTL_XBUFENA);
 180
 181 #if defined(CONFIG_SUVD3)
 182         /* configure UPMA for APP1 */
 183         upmconfig(UPMA, (uint *) upma_table,
 184                 sizeof(upma_table) / sizeof(uint));
 185         out_be32(mxmr, CONFIG_SYS_MAMR);
 186 #endif
 187         return 0;
 188 }
 189
 190 int misc_init_r(void)
 191 {
 192         ivm_read_eeprom(ivm_content, CONFIG_SYS_IVM_EEPROM_MAX_LEN,
 193                         CONFIG_PIGGY_MAC_ADDRESS_OFFSET);
 194         return 0;
 195 }
 196
 197 int last_stage_init(void)
 198 {
 199 #if defined(CONFIG_TARGET_KMCOGE5NE)
 200         struct bfticu_iomap *base =
 201                 (struct bfticu_iomap *)CONFIG_SYS_BFTIC3_BASE;
 202         u8 dip_switch = in_8((u8 *)&(base->mswitch)) & BFTICU_DIPSWITCH_MASK;
 203
 204         if (dip_switch != 0) {
 205                 /* start bootloader */
 206                 puts("DIP:   Enabled\n");
 207                 env_set("actual_bank", "0");
 208         }
 209 #endif
 210         set_km_env();
 211         return 0;
 212 }
 213
 214 static int fixed_sdram(void)
 215 {
 216         immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 217         u32 msize = 0;
 218         u32 ddr_size;
 219         u32 ddr_size_log2;
 220
 221         out_be32(&im->sysconf.ddrlaw[0].ar, (LAWAR_EN | 0x1e));
 222         out_be32(&im->ddr.csbnds[0].csbnds, (CONFIG_SYS_DDR_CS0_BNDS) | 0x7f);
 223         out_be32(&im->ddr.cs_config[0], CONFIG_SYS_DDR_CS0_CONFIG);
 224         out_be32(&im->ddr.timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
 225         out_be32(&im->ddr.timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
 226         out_be32(&im->ddr.timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
 227         out_be32(&im->ddr.timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
 228         out_be32(&im->ddr.sdram_cfg, CONFIG_SYS_DDR_SDRAM_CFG);
 229         out_be32(&im->ddr.sdram_cfg2, CONFIG_SYS_DDR_SDRAM_CFG2);
 230         out_be32(&im->ddr.sdram_mode, CONFIG_SYS_DDR_MODE);
 231         out_be32(&im->ddr.sdram_mode2, CONFIG_SYS_DDR_MODE2);
 232         out_be32(&im->ddr.sdram_interval, CONFIG_SYS_DDR_INTERVAL);
 233         out_be32(&im->ddr.sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CNTL);
 234         udelay(200);
 235         setbits_be32(&im->ddr.sdram_cfg, SDRAM_CFG_MEM_EN);
 236
 237         msize = CONFIG_SYS_DDR_SIZE << 20;
 238         disable_addr_trans();
 239         msize = get_ram_size(CONFIG_SYS_SDRAM_BASE, msize);
 240         enable_addr_trans();
 241         msize /= (1024 * 1024);
 242         if (CONFIG_SYS_DDR_SIZE != msize) {
 243                 for (ddr_size = msize << 20, ddr_size_log2 = 0;
 244                         (ddr_size > 1);
 245                         ddr_size = ddr_size >> 1, ddr_size_log2++)
 246                         if (ddr_size & 1)
 247                                 return -1;
 248                 out_be32(&im->sysconf.ddrlaw[0].ar,
 249                         (LAWAR_EN | ((ddr_size_log2 - 1) & LAWAR_SIZE)));
 250                 out_be32(&im->ddr.csbnds[0].csbnds,
 251                         (((msize / 16) - 1) & 0xff));
 252         }
 253
 254         return msize;
 255 }
 256
 257 int dram_init(void)
 258 {
 259         immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 260         u32 msize = 0;
 261
 262         if ((in_be32(&im->sysconf.immrbar) & IMMRBAR_BASE_ADDR) != (u32)im)
 263                 return -ENXIO;
 264
 265         out_be32(&im->sysconf.ddrlaw[0].bar,
 266                 CONFIG_SYS_SDRAM_BASE & LAWBAR_BAR);
 267         msize = fixed_sdram();
 268
 269 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 270         /*
 271          * Initialize DDR ECC byte
 272          */
 273         ddr_enable_ecc(msize * 1024 * 1024);
 274 #endif
 275
 276         /* return total bus SDRAM size(bytes)  -- DDR */
 277         gd->ram_size = msize * 1024 * 1024;
 278
 279         return 0;
 280 }
 281
 282 int checkboard(void)
 283 {
 284         puts("Board: ABB " CONFIG_SYS_CONFIG_NAME);
 285
 286         if (piggy_present())
 287                 puts(" with PIGGY.");
 288         puts("\n");
 289         return 0;
 290 }
 291
 292 int ft_board_setup(void *blob, bd_t *bd)
 293 {
 294         ft_cpu_setup(blob, bd);
 295
 296         return 0;
 297 }
 298
 299 #if defined(CONFIG_HUSH_INIT_VAR)
 300 int hush_init_var(void)
 301 {
 302         ivm_analyze_eeprom(ivm_content, CONFIG_SYS_IVM_EEPROM_MAX_LEN);
 303         return 0;
 304 }
 305 #endif
 306
 307 #if defined(CONFIG_POST)
 308 int post_hotkeys_pressed(void)
 309 {
 310         int testpin = 0;
 311         struct km_bec_fpga *base =
 312                 (struct km_bec_fpga *)CONFIG_SYS_KMBEC_FPGA_BASE;
 313         int testpin_reg = in_8(&base->CONFIG_TESTPIN_REG);
 314         testpin = (testpin_reg & CONFIG_TESTPIN_MASK) != 0;
 315         debug("post_hotkeys_pressed: %d\n", !testpin);
 316         return testpin;
 317 }
 318
 319 ulong post_word_load(void)
 320 {
 321         void* addr = (ulong *) (CPM_POST_WORD_ADDR);
 322         debug("post_word_load 0x%08lX:  0x%08X\n", (ulong)addr, in_le32(addr));
 323         return in_le32(addr);
 324
 325 }
 326 void post_word_store(ulong value)
 327 {
 328         void* addr = (ulong *) (CPM_POST_WORD_ADDR);
 329         debug("post_word_store 0x%08lX: 0x%08lX\n", (ulong)addr, value);
 330         out_le32(addr, value);
 331 }
 332
 333 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 334 {
 335         /*
 336          * These match CONFIG_SYS_MEMTEST_START and
 337          * (CONFIG_SYS_MEMTEST_END - CONFIG_SYS_MEMTEST_START)
 338          */
 339         *vstart = 0x00100000;
 340         *size = 0xe00000;
 341         debug("arch_memory_test_prepare 0x%08X 0x%08X\n", *vstart, *size);
 342
 343         return 0;
 344 }
 345 #endif