board/freescale/p1_p2_rdb_pc/p1_p2_rdb_pc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2010-2011, 2013 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <command.h>
   9 #include <env.h>
  10 #include <hang.h>
  11 #include <hwconfig.h>
  12 #include <image.h>
  13 #include <init.h>
  14 #include <net.h>
  15 #include <pci.h>
  16 #include <i2c.h>
  17 #include <asm/processor.h>
  18 #include <asm/mmu.h>
  19 #include <asm/cache.h>
  20 #include <asm/immap_85xx.h>
  21 #include <asm/fsl_pci.h>
  22 #include <fsl_ddr_sdram.h>
  23 #include <asm/io.h>
  24 #include <asm/fsl_law.h>
  25 #include <asm/fsl_lbc.h>
  26 #include <asm/mp.h>
  27 #include <miiphy.h>
  28 #include <linux/libfdt.h>
  29 #include <fdt_support.h>
  30 #include <fsl_mdio.h>
  31 #include <tsec.h>
  32 #include <vsc7385.h>
  33 #include <ioports.h>
  34 #include <asm/fsl_serdes.h>
  35 #include <netdev.h>
  36
  37 #ifdef CONFIG_QE
  38
  39 #define GPIO_GETH_SW_PORT       1
  40 #define GPIO_GETH_SW_PIN        29
  41 #define GPIO_GETH_SW_DATA       (1 << (31 - GPIO_GETH_SW_PIN))
  42
  43 #define GPIO_SLIC_PORT          1
  44 #define GPIO_SLIC_PIN           30
  45 #define GPIO_SLIC_DATA          (1 << (31 - GPIO_SLIC_PIN))
  46
  47 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  48 #define GPIO_DDR_RST_PORT       1
  49 #define GPIO_DDR_RST_PIN        8
  50 #define GPIO_DDR_RST_DATA       (1 << (31 - GPIO_DDR_RST_PIN))
  51
  52 #define GPIO_2BIT_MASK          (0x3 << (32 - (GPIO_DDR_RST_PIN + 1) * 2))
  53 #endif
  54
  55 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
  56 #define PCA_IOPORT_I2C_ADDR             0x23
  57 #define PCA_IOPORT_OUTPUT_CMD           0x2
  58 #define PCA_IOPORT_CFG_CMD              0x6
  59 #define PCA_IOPORT_QE_PIN_ENABLE        0xf8
  60 #define PCA_IOPORT_QE_TDM_ENABLE        0xf6
  61 #endif
  62
  63 const qe_iop_conf_t qe_iop_conf_tab[] = {
  64         /* GPIO */
  65         {1,   1, 2, 0, 0}, /* GPIO7/PB1   - LOAD_DEFAULT_N */
  66 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  67         {1,   8, 1, 1, 0}, /* GPIO10/PB8  - DDR_RST */
  68 #endif
  69         {0,  15, 1, 0, 0}, /* GPIO11/A15  - WDI */
  70         {GPIO_GETH_SW_PORT, GPIO_GETH_SW_PIN, 1, 0, 0}, /* RST_GETH_SW_N */
  71         {GPIO_SLIC_PORT, GPIO_SLIC_PIN, 1, 0, 0},       /* RST_SLIC_N */
  72
  73 #ifdef CONFIG_TARGET_P1025RDB
  74         /* QE_MUX_MDC */
  75         {1,  19, 1, 0, 1}, /* QE_MUX_MDC               */
  76
  77         /* QE_MUX_MDIO */
  78         {1,  20, 3, 0, 1}, /* QE_MUX_MDIO              */
  79
  80         /* UCC_1_MII */
  81         {0, 23, 2, 0, 2}, /* CLK12 */
  82         {0, 24, 2, 0, 1}, /* CLK9 */
  83         {0,  7, 1, 0, 2}, /* ENET1_TXD0_SER1_TXD0      */
  84         {0,  9, 1, 0, 2}, /* ENET1_TXD1_SER1_TXD1      */
  85         {0, 11, 1, 0, 2}, /* ENET1_TXD2_SER1_TXD2      */
  86         {0, 12, 1, 0, 2}, /* ENET1_TXD3_SER1_TXD3      */
  87         {0,  6, 2, 0, 2}, /* ENET1_RXD0_SER1_RXD0      */
  88         {0, 10, 2, 0, 2}, /* ENET1_RXD1_SER1_RXD1      */
  89         {0, 14, 2, 0, 2}, /* ENET1_RXD2_SER1_RXD2      */
  90         {0, 15, 2, 0, 2}, /* ENET1_RXD3_SER1_RXD3      */
  91         {0,  5, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
  92         {0, 13, 1, 0, 2}, /* ENET1_TX_ER               */
  93         {0,  4, 2, 0, 2}, /* ENET1_RX_DV_SER1_CTS_B    */
  94         {0,  8, 2, 0, 2}, /* ENET1_RX_ER_SER1_CD_B    */
  95         {0, 17, 2, 0, 2}, /* ENET1_CRS    */
  96         {0, 16, 2, 0, 2}, /* ENET1_COL    */
  97
  98         /* UCC_5_RMII */
  99         {1, 11, 2, 0, 1}, /* CLK13 */
 100         {1, 7,  1, 0, 2}, /* ENET5_TXD0_SER5_TXD0      */
 101         {1, 10, 1, 0, 2}, /* ENET5_TXD1_SER5_TXD1      */
 102         {1, 6, 2, 0, 2}, /* ENET5_RXD0_SER5_RXD0      */
 103         {1, 9, 2, 0, 2}, /* ENET5_RXD1_SER5_RXD1      */
 104         {1, 5, 1, 0, 2}, /* ENET5_TX_EN_SER5_RTS_B    */
 105         {1, 4, 2, 0, 2}, /* ENET5_RX_DV_SER5_CTS_B    */
 106         {1, 8, 2, 0, 2}, /* ENET5_RX_ER_SER5_CD_B    */
 107 #endif
 108
 109         {0,  0, 0, 0, QE_IOP_TAB_END} /* END of table */
 110 };
 111 #endif
 112
 113 struct cpld_data {
 114         u8 cpld_rev_major;
 115         u8 pcba_rev;
 116         u8 wd_cfg;
 117         u8 rst_bps_sw;
 118         u8 load_default_n;
 119         u8 rst_bps_wd;
 120         u8 bypass_enable;
 121         u8 bps_led;
 122         u8 status_led;                  /* offset: 0x8 */
 123         u8 fxo_led;                     /* offset: 0x9 */
 124         u8 fxs_led;                     /* offset: 0xa */
 125         u8 rev4[2];
 126         u8 system_rst;                  /* offset: 0xd */
 127         u8 bps_out;
 128         u8 rev5[3];
 129         u8 cpld_rev_minor;
 130 };
 131
 132 #define CPLD_WD_CFG     0x03
 133 #define CPLD_RST_BSW    0x00
 134 #define CPLD_RST_BWD    0x00
 135 #define CPLD_BYPASS_EN  0x03
 136 #define CPLD_STATUS_LED 0x01
 137 #define CPLD_FXO_LED    0x01
 138 #define CPLD_FXS_LED    0x0F
 139 #define CPLD_SYS_RST    0x00
 140
 141 void board_cpld_init(void)
 142 {
 143         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 144
 145         out_8(&cpld_data->wd_cfg, CPLD_WD_CFG);
 146         out_8(&cpld_data->status_led, CPLD_STATUS_LED);
 147         out_8(&cpld_data->fxo_led, CPLD_FXO_LED);
 148         out_8(&cpld_data->fxs_led, CPLD_FXS_LED);
 149         out_8(&cpld_data->system_rst, CPLD_SYS_RST);
 150 }
 151
 152 void board_gpio_init(void)
 153 {
 154 #ifdef CONFIG_QE
 155         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 156         par_io_t *par_io = (par_io_t *) &(gur->qe_par_io);
 157
 158 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
 159         /* reset DDR3 */
 160         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 161         udelay(1000);
 162         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 163         udelay(1000);
 164         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 165         /* disable CE_PB8 */
 166         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdir1, GPIO_2BIT_MASK);
 167 #endif
 168         /* Enable VSC7385 switch */
 169         setbits_be32(&par_io[GPIO_GETH_SW_PORT].cpdat, GPIO_GETH_SW_DATA);
 170
 171         /* Enable SLIC */
 172         setbits_be32(&par_io[GPIO_SLIC_PORT].cpdat, GPIO_SLIC_DATA);
 173 #else
 174
 175         ccsr_gpio_t *pgpio = (void *)(CONFIG_SYS_MPC85xx_GPIO_ADDR);
 176
 177         /*
 178          * GPIO10 DDR Reset, open drain
 179          * GPIO7  LOAD_DEFAULT_N          Input
 180          * GPIO11  WDI (watchdog input)
 181          * GPIO12  Ethernet Switch Reset
 182          * GPIO13  SLIC Reset
 183          */
 184
 185         setbits_be32(&pgpio->gpdir, 0x02130000);
 186 #if !defined(CONFIG_SYS_RAMBOOT) && !defined(CONFIG_SPL)
 187         /* init DDR3 reset signal */
 188         setbits_be32(&pgpio->gpdir, 0x00200000);
 189         setbits_be32(&pgpio->gpodr, 0x00200000);
 190         clrbits_be32(&pgpio->gpdat, 0x00200000);
 191         udelay(1000);
 192         setbits_be32(&pgpio->gpdat, 0x00200000);
 193         udelay(1000);
 194         clrbits_be32(&pgpio->gpdir, 0x00200000);
 195 #endif
 196
 197 #ifdef CONFIG_VSC7385_ENET
 198         /* reset VSC7385 Switch */
 199         setbits_be32(&pgpio->gpdir, 0x00080000);
 200         setbits_be32(&pgpio->gpdat, 0x00080000);
 201 #endif
 202
 203 #ifdef CONFIG_SLIC
 204         /* reset SLIC */
 205         setbits_be32(&pgpio->gpdir, 0x00040000);
 206         setbits_be32(&pgpio->gpdat, 0x00040000);
 207 #endif
 208 #endif
 209 }
 210
 211 int board_early_init_f(void)
 212 {
 213         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 214
 215         setbits_be32(&gur->pmuxcr,
 216                         (MPC85xx_PMUXCR_SDHC_CD | MPC85xx_PMUXCR_SDHC_WP));
 217         clrbits_be32(&gur->sdhcdcr, SDHCDCR_CD_INV);
 218
 219         clrbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 220         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_TDM_ENA);
 221
 222         board_gpio_init();
 223         board_cpld_init();
 224
 225         return 0;
 226 }
 227
 228 int checkboard(void)
 229 {
 230         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 231         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 232         u8 in, out, io_config, val;
 233         int bus_num = CONFIG_SYS_SPD_BUS_NUM;
 234
 235         printf("Board: %s CPLD: V%d.%d PCBA: V%d.0\n", CONFIG_BOARDNAME,
 236                 in_8(&cpld_data->cpld_rev_major) & 0x0F,
 237                 in_8(&cpld_data->cpld_rev_minor) & 0x0F,
 238                 in_8(&cpld_data->pcba_rev) & 0x0F);
 239
 240         /* Initialize i2c early for rom_loc and flash bank information */
 241         #if defined(CONFIG_DM_I2C)
 242         struct udevice *dev;
 243         int ret;
 244
 245         ret = i2c_get_chip_for_busnum(bus_num, CONFIG_SYS_I2C_PCA9557_ADDR,
 246                                       1, &dev);
 247         if (ret) {
 248                 printf("%s: Cannot find udev for a bus %d\n", __func__,
 249                        bus_num);
 250                 return -ENXIO;
 251         }
 252
 253         if (dm_i2c_read(dev, 0, &in, 1) < 0 ||
 254             dm_i2c_read(dev, 1, &out, 1) < 0 ||
 255             dm_i2c_read(dev, 3, &io_config, 1) < 0) {
 256                 printf("Error reading i2c boot information!\n");
 257                 return 0; /* Don't want to hang() on this error */
 258         }
 259         #else /* Non DM I2C support - will be removed */
 260         i2c_set_bus_num(bus_num);
 261
 262         if (i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 0, 1, &in, 1) < 0 ||
 263             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 1, 1, &out, 1) < 0 ||
 264             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 3, 1, &io_config, 1) < 0) {
 265                 printf("Error reading i2c boot information!\n");
 266                 return 0; /* Don't want to hang() on this error */
 267         }
 268         #endif
 269
 270         val = (in & io_config) | (out & (~io_config));
 271
 272         puts("rom_loc: ");
 273         if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SD) {
 274                 puts("sd");
 275 #ifdef __SW_BOOT_SPI
 276         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SPI) {
 277                 puts("spi");
 278 #endif
 279 #ifdef __SW_BOOT_NAND
 280         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_NAND) {
 281                 puts("nand");
 282 #endif
 283 #ifdef __SW_BOOT_PCIE
 284         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_PCIE) {
 285                 puts("pcie");
 286 #endif
 287         } else {
 288                 if (val & 0x2)
 289                         puts("nor lower bank");
 290                 else
 291                         puts("nor upper bank");
 292         }
 293         puts("\n");
 294
 295         if (val & 0x1) {
 296                 setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 297                 puts("SD/MMC : 8-bit Mode\n");
 298                 puts("eSPI : Disabled\n");
 299         } else {
 300                 puts("SD/MMC : 4-bit Mode\n");
 301                 puts("eSPI : Enabled\n");
 302         }
 303
 304         return 0;
 305 }
 306
 307 #if defined(CONFIG_PCI) && !defined(CONFIG_DM_PCI)
 308 void pci_init_board(void)
 309 {
 310         fsl_pcie_init_board(0);
 311 }
 312 #endif
 313
 314 int board_early_init_r(void)
 315 {
 316         const unsigned int flashbase = CONFIG_SYS_FLASH_BASE;
 317         int flash_esel = find_tlb_idx((void *)flashbase, 1);
 318
 319         /*
 320          * Remap Boot flash region to caching-inhibited
 321          * so that flash can be erased properly.
 322          */
 323
 324         /* Flush d-cache and invalidate i-cache of any FLASH data */
 325         flush_dcache();
 326         invalidate_icache();
 327
 328         if (flash_esel == -1) {
 329                 /* very unlikely unless something is messed up */
 330                 puts("Error: Could not find TLB for FLASH BASE\n");
 331                 flash_esel = 2; /* give our best effort to continue */
 332         } else {
 333                 /* invalidate existing TLB entry for flash */
 334                 disable_tlb(flash_esel);
 335         }
 336
 337         set_tlb(1, flashbase, CONFIG_SYS_FLASH_BASE_PHYS, /* tlb, epn, rpn */
 338                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,/* perms, wimge */
 339                 0, flash_esel, BOOKE_PAGESZ_64M, 1);/* ts, esel, tsize, iprot */
 340         return 0;
 341 }
 342
 343 int board_eth_init(bd_t *bis)
 344 {
 345         struct fsl_pq_mdio_info mdio_info;
 346         struct tsec_info_struct tsec_info[4];
 347         ccsr_gur_t *gur __attribute__((unused)) =
 348                 (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 349         int num = 0;
 350 #ifdef CONFIG_VSC7385_ENET
 351         char *tmp;
 352         unsigned int vscfw_addr;
 353 #endif
 354
 355 #ifdef CONFIG_TSEC1
 356         SET_STD_TSEC_INFO(tsec_info[num], 1);
 357         num++;
 358 #endif
 359 #ifdef CONFIG_TSEC2
 360         SET_STD_TSEC_INFO(tsec_info[num], 2);
 361         if (is_serdes_configured(SGMII_TSEC2)) {
 362                 printf("eTSEC2 is in sgmii mode.\n");
 363                 tsec_info[num].flags |= TSEC_SGMII;
 364         }
 365         num++;
 366 #endif
 367 #ifdef CONFIG_TSEC3
 368         SET_STD_TSEC_INFO(tsec_info[num], 3);
 369         num++;
 370 #endif
 371
 372         if (!num) {
 373                 printf("No TSECs initialized\n");
 374                 return 0;
 375         }
 376
 377 #ifdef CONFIG_VSC7385_ENET
 378         /* If a VSC7385 microcode image is present, then upload it. */
 379         tmp = env_get("vscfw_addr");
 380         if (tmp) {
 381                 vscfw_addr = simple_strtoul(tmp, NULL, 16);
 382                 printf("uploading VSC7385 microcode from %x\n", vscfw_addr);
 383                 if (vsc7385_upload_firmware((void *) vscfw_addr,
 384                                         CONFIG_VSC7385_IMAGE_SIZE))
 385                         puts("Failure uploading VSC7385 microcode.\n");
 386         } else
 387                 puts("No address specified for VSC7385 microcode.\n");
 388 #endif
 389
 390         mdio_info.regs = TSEC_GET_MDIO_REGS_BASE(1);
 391         mdio_info.name = DEFAULT_MII_NAME;
 392
 393         fsl_pq_mdio_init(bis, &mdio_info);
 394
 395         tsec_eth_init(bis, tsec_info, num);
 396
 397 #if defined(CONFIG_UEC_ETH)
 398         /*  QE0 and QE3 need to be exposed for UCC1 and UCC5 Eth mode */
 399         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE0);
 400         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE3);
 401
 402         uec_standard_init(bis);
 403 #endif
 404
 405         return pci_eth_init(bis);
 406 }
 407
 408 #if defined(CONFIG_QE) && \
 409         (defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB))
 410 static void fdt_board_fixup_qe_pins(void *blob)
 411 {
 412         unsigned int oldbus;
 413         u8 val8;
 414         int node;
 415         fsl_lbc_t *lbc = LBC_BASE_ADDR;
 416
 417         if (hwconfig("qe")) {
 418                 /* For QE and eLBC pins multiplexing,
 419                  * there is a PCA9555 device on P1025RDB.
 420                  * It control the multiplex pins' functions,
 421                  * and setting the PCA9555 can switch the
 422                  * function between QE and eLBC.
 423                  */
 424                 oldbus = i2c_get_bus_num();
 425                 i2c_set_bus_num(0);
 426                 if (hwconfig("tdm"))
 427                         val8 = PCA_IOPORT_QE_TDM_ENABLE;
 428                 else
 429                         val8 = PCA_IOPORT_QE_PIN_ENABLE;
 430                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_CFG_CMD,
 431                                 1, &val8, 1);
 432                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_OUTPUT_CMD,
 433                                 1, &val8, 1);
 434                 i2c_set_bus_num(oldbus);
 435                 /* if run QE TDM, Set ABSWP to implement
 436                  * conversion of addresses in the eLBC.
 437                  */
 438                 if (hwconfig("tdm")) {
 439                         set_lbc_or(2, CONFIG_PMC_OR_PRELIM);
 440                         set_lbc_br(2, CONFIG_PMC_BR_PRELIM);
 441                         setbits_be32(&lbc->lbcr, CONFIG_SYS_LBC_LBCR);
 442                 }
 443         } else {
 444                 node = fdt_path_offset(blob, "/qe");
 445                 if (node >= 0)
 446                         fdt_del_node(blob, node);
 447         }
 448
 449         return;
 450 }
 451 #endif
 452
 453 #ifdef CONFIG_OF_BOARD_SETUP
 454 int ft_board_setup(void *blob, bd_t *bd)
 455 {
 456         phys_addr_t base;
 457         phys_size_t size;
 458 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 459         const char *soc_usb_compat = "fsl-usb2-dr";
 460         int usb_err, usb1_off, usb2_off;
 461 #endif
 462 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 463         int err;
 464 #endif
 465
 466         ft_cpu_setup(blob, bd);
 467
 468         base = env_get_bootm_low();
 469         size = env_get_bootm_size();
 470
 471         fdt_fixup_memory(blob, (u64)base, (u64)size);
 472
 473 #if !defined(CONFIG_DM_PCI)
 474         FT_FSL_PCI_SETUP;
 475 #endif
 476
 477 #ifdef CONFIG_QE
 478         do_fixup_by_compat(blob, "fsl,qe", "status", "okay",
 479                         sizeof("okay"), 0);
 480 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
 481         fdt_board_fixup_qe_pins(blob);
 482 #endif
 483 #endif
 484
 485 #if defined(CONFIG_HAS_FSL_DR_USB)
 486         fsl_fdt_fixup_dr_usb(blob, bd);
 487 #endif
 488
 489 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 490         /* Delete eLBC node as it is muxed with USB2 controller */
 491         if (hwconfig("usb2")) {
 492                 const char *soc_elbc_compat = "fsl,p1020-elbc";
 493                 int off = fdt_node_offset_by_compatible(blob, -1,
 494                                 soc_elbc_compat);
 495                 if (off < 0) {
 496                         printf("WARNING: could not find compatible node %s\n",
 497                                soc_elbc_compat);
 498                         return off;
 499                 }
 500                 err = fdt_del_node(blob, off);
 501                 if (err < 0) {
 502                         printf("WARNING: could not remove %s\n",
 503                                soc_elbc_compat);
 504                         return err;
 505                 }
 506                 return 0;
 507         }
 508 #endif
 509
 510 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 511 /* Delete USB2 node as it is muxed with eLBC */
 512         usb1_off = fdt_node_offset_by_compatible(blob, -1,
 513                 soc_usb_compat);
 514         if (usb1_off < 0) {
 515                 printf("WARNING: could not find compatible node %s\n",
 516                        soc_usb_compat);
 517                 return usb1_off;
 518         }
 519         usb2_off = fdt_node_offset_by_compatible(blob, usb1_off,
 520                         soc_usb_compat);
 521         if (usb2_off < 0) {
 522                 printf("WARNING: could not find compatible node %s\n",
 523                        soc_usb_compat);
 524                 return usb2_off;
 525         }
 526         usb_err = fdt_del_node(blob, usb2_off);
 527         if (usb_err < 0) {
 528                 printf("WARNING: could not remove %s\n", soc_usb_compat);
 529                 return usb_err;
 530         }
 531 #endif
 532
 533         return 0;
 534 }
 535 #endif