board/freescale/mx6sxsabresd/mx6sxsabresd.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  *
   5  * Author: Fabio Estevam <fabio.estevam@freescale.com>
   6  */
   7
   8 #include <init.h>
   9 #include <net.h>
  10 #include <asm/arch/clock.h>
  11 #include <asm/arch/crm_regs.h>
  12 #include <asm/arch/iomux.h>
  13 #include <asm/arch/imx-regs.h>
  14 #include <asm/arch/mx6-pins.h>
  15 #include <asm/arch/sys_proto.h>
  16 #include <asm/gpio.h>
  17 #include <asm/mach-imx/iomux-v3.h>
  18 #include <asm/io.h>
  19 #include <asm/mach-imx/mxc_i2c.h>
  20 #include <env.h>
  21 #include <linux/sizes.h>
  22 #include <common.h>
  23 #include <fsl_esdhc_imx.h>
  24 #include <mmc.h>
  25 #include <i2c.h>
  26 #include <miiphy.h>
  27 #include <netdev.h>
  28 #include <power/pmic.h>
  29 #include <power/pfuze100_pmic.h>
  30 #include "../common/pfuze.h"
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 #define UART_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |             \
  35         PAD_CTL_PUS_100K_UP | PAD_CTL_SPEED_MED |               \
  36         PAD_CTL_DSE_40ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  37
  38 #define USDHC_PAD_CTRL (PAD_CTL_PKE | PAD_CTL_PUE |             \
  39         PAD_CTL_PUS_22K_UP  | PAD_CTL_SPEED_LOW |               \
  40         PAD_CTL_DSE_80ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  41
  42 #define ENET_PAD_CTRL  (PAD_CTL_PUS_100K_UP | PAD_CTL_PUE |     \
  43         PAD_CTL_SPEED_HIGH   |                                   \
  44         PAD_CTL_DSE_48ohm   | PAD_CTL_SRE_FAST)
  45
  46 #define ENET_CLK_PAD_CTRL  (PAD_CTL_SPEED_MED | \
  47         PAD_CTL_DSE_120ohm   | PAD_CTL_SRE_FAST)
  48
  49 #define ENET_RX_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |          \
  50         PAD_CTL_SPEED_HIGH   | PAD_CTL_SRE_FAST)
  51
  52 #define LCD_PAD_CTRL    (PAD_CTL_HYS | PAD_CTL_PUS_100K_UP | PAD_CTL_PUE | \
  53         PAD_CTL_PKE | PAD_CTL_SPEED_MED | PAD_CTL_DSE_40ohm)
  54
  55 #define WDOG_PAD_CTRL (PAD_CTL_PUE | PAD_CTL_PKE | PAD_CTL_SPEED_MED |  \
  56         PAD_CTL_DSE_40ohm)
  57
  58 int dram_init(void)
  59 {
  60         gd->ram_size = imx_ddr_size();
  61
  62         return 0;
  63 }
  64
  65 static iomux_v3_cfg_t const uart1_pads[] = {
  66         MX6_PAD_GPIO1_IO04__UART1_TX | MUX_PAD_CTRL(UART_PAD_CTRL),
  67         MX6_PAD_GPIO1_IO05__UART1_RX | MUX_PAD_CTRL(UART_PAD_CTRL),
  68 };
  69
  70 static iomux_v3_cfg_t const wdog_b_pad = {
  71         MX6_PAD_GPIO1_IO13__GPIO1_IO_13 | MUX_PAD_CTRL(WDOG_PAD_CTRL),
  72 };
  73 static iomux_v3_cfg_t const fec1_pads[] = {
  74         MX6_PAD_ENET1_MDC__ENET1_MDC | MUX_PAD_CTRL(ENET_PAD_CTRL),
  75         MX6_PAD_ENET1_MDIO__ENET1_MDIO | MUX_PAD_CTRL(ENET_PAD_CTRL),
  76         MX6_PAD_RGMII1_RX_CTL__ENET1_RX_EN | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  77         MX6_PAD_RGMII1_RD0__ENET1_RX_DATA_0 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  78         MX6_PAD_RGMII1_RD1__ENET1_RX_DATA_1 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  79         MX6_PAD_RGMII1_RD2__ENET1_RX_DATA_2 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  80         MX6_PAD_RGMII1_RD3__ENET1_RX_DATA_3 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  81         MX6_PAD_RGMII1_RXC__ENET1_RX_CLK | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  82         MX6_PAD_RGMII1_TX_CTL__ENET1_TX_EN | MUX_PAD_CTRL(ENET_PAD_CTRL),
  83         MX6_PAD_RGMII1_TD0__ENET1_TX_DATA_0 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  84         MX6_PAD_RGMII1_TD1__ENET1_TX_DATA_1 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  85         MX6_PAD_RGMII1_TD2__ENET1_TX_DATA_2 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  86         MX6_PAD_RGMII1_TD3__ENET1_TX_DATA_3 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  87         MX6_PAD_RGMII1_TXC__ENET1_RGMII_TXC | MUX_PAD_CTRL(ENET_PAD_CTRL),
  88 };
  89
  90 static iomux_v3_cfg_t const peri_3v3_pads[] = {
  91         MX6_PAD_QSPI1A_DATA0__GPIO4_IO_16 | MUX_PAD_CTRL(NO_PAD_CTRL),
  92 };
  93
  94 static iomux_v3_cfg_t const phy_control_pads[] = {
  95         /* 25MHz Ethernet PHY Clock */
  96         MX6_PAD_ENET2_RX_CLK__ENET2_REF_CLK_25M | MUX_PAD_CTRL(ENET_CLK_PAD_CTRL),
  97
  98         /* ENET PHY Power */
  99         MX6_PAD_ENET2_COL__GPIO2_IO_6 | MUX_PAD_CTRL(NO_PAD_CTRL),
 100
 101         /* AR8031 PHY Reset */
 102         MX6_PAD_ENET2_CRS__GPIO2_IO_7 | MUX_PAD_CTRL(NO_PAD_CTRL),
 103 };
 104
 105 static void setup_iomux_uart(void)
 106 {
 107         imx_iomux_v3_setup_multiple_pads(uart1_pads, ARRAY_SIZE(uart1_pads));
 108 }
 109
 110 static int setup_fec(void)
 111 {
 112         struct iomuxc *iomuxc_regs = (struct iomuxc *)IOMUXC_BASE_ADDR;
 113         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 114         int reg, ret;
 115
 116         /* Use 125MHz anatop loopback REF_CLK1 for ENET1 */
 117         clrsetbits_le32(&iomuxc_regs->gpr[1], IOMUX_GPR1_FEC1_MASK, 0);
 118
 119         ret = enable_fec_anatop_clock(0, ENET_125MHZ);
 120         if (ret)
 121                 return ret;
 122
 123         imx_iomux_v3_setup_multiple_pads(phy_control_pads,
 124                                          ARRAY_SIZE(phy_control_pads));
 125
 126         /* Enable the ENET power, active low */
 127         gpio_request(IMX_GPIO_NR(2, 6), "enet_rst");
 128         gpio_direction_output(IMX_GPIO_NR(2, 6) , 0);
 129
 130         /* Reset AR8031 PHY */
 131         gpio_request(IMX_GPIO_NR(2, 7), "phy_rst");
 132         gpio_direction_output(IMX_GPIO_NR(2, 7) , 0);
 133         mdelay(10);
 134         gpio_set_value(IMX_GPIO_NR(2, 7), 1);
 135
 136         reg = readl(&anatop->pll_enet);
 137         reg |= BM_ANADIG_PLL_ENET_REF_25M_ENABLE;
 138         writel(reg, &anatop->pll_enet);
 139
 140         return 0;
 141 }
 142
 143 int board_eth_init(bd_t *bis)
 144 {
 145         imx_iomux_v3_setup_multiple_pads(fec1_pads, ARRAY_SIZE(fec1_pads));
 146         setup_fec();
 147
 148         return cpu_eth_init(bis);
 149 }
 150
 151 int power_init_board(void)
 152 {
 153         struct udevice *dev;
 154         unsigned int reg;
 155         int ret;
 156
 157         dev = pfuze_common_init();
 158         if (!dev)
 159                 return -ENODEV;
 160
 161         ret = pfuze_mode_init(dev, APS_PFM);
 162         if (ret < 0)
 163                 return ret;
 164
 165         /* Enable power of VGEN5 3V3, needed for SD3 */
 166         reg = pmic_reg_read(dev, PFUZE100_VGEN5VOL);
 167         reg &= ~LDO_VOL_MASK;
 168         reg |= (LDOB_3_30V | (1 << LDO_EN));
 169         pmic_reg_write(dev, PFUZE100_VGEN5VOL, reg);
 170
 171         return 0;
 172 }
 173
 174 int board_phy_config(struct phy_device *phydev)
 175 {
 176         /*
 177          * Enable 1.8V(SEL_1P5_1P8_POS_REG) on
 178          * Phy control debug reg 0
 179          */
 180         phy_write(phydev, MDIO_DEVAD_NONE, 0x1d, 0x1f);
 181         phy_write(phydev, MDIO_DEVAD_NONE, 0x1e, 0x8);
 182
 183         /* rgmii tx clock delay enable */
 184         phy_write(phydev, MDIO_DEVAD_NONE, 0x1d, 0x05);
 185         phy_write(phydev, MDIO_DEVAD_NONE, 0x1e, 0x100);
 186
 187         if (phydev->drv->config)
 188                 phydev->drv->config(phydev);
 189
 190         return 0;
 191 }
 192
 193 int board_early_init_f(void)
 194 {
 195         setup_iomux_uart();
 196
 197         /* Enable PERI_3V3, which is used by SD2, ENET, LVDS, BT */
 198         imx_iomux_v3_setup_multiple_pads(peri_3v3_pads,
 199                                          ARRAY_SIZE(peri_3v3_pads));
 200
 201         return 0;
 202 }
 203
 204 int board_mmc_get_env_dev(int devno)
 205 {
 206         return devno;
 207 }
 208
 209 #ifdef CONFIG_FSL_QSPI
 210
 211 int board_qspi_init(void)
 212 {
 213         /* Set the clock */
 214         enable_qspi_clk(1);
 215
 216         return 0;
 217 }
 218 #endif
 219
 220 #ifdef CONFIG_VIDEO_MXS
 221 static iomux_v3_cfg_t const lcd_pads[] = {
 222         MX6_PAD_LCD1_CLK__LCDIF1_CLK | MUX_PAD_CTRL(LCD_PAD_CTRL),
 223         MX6_PAD_LCD1_ENABLE__LCDIF1_ENABLE | MUX_PAD_CTRL(LCD_PAD_CTRL),
 224         MX6_PAD_LCD1_HSYNC__LCDIF1_HSYNC | MUX_PAD_CTRL(LCD_PAD_CTRL),
 225         MX6_PAD_LCD1_VSYNC__LCDIF1_VSYNC | MUX_PAD_CTRL(LCD_PAD_CTRL),
 226         MX6_PAD_LCD1_DATA00__LCDIF1_DATA_0 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 227         MX6_PAD_LCD1_DATA01__LCDIF1_DATA_1 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 228         MX6_PAD_LCD1_DATA02__LCDIF1_DATA_2 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 229         MX6_PAD_LCD1_DATA03__LCDIF1_DATA_3 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 230         MX6_PAD_LCD1_DATA04__LCDIF1_DATA_4 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 231         MX6_PAD_LCD1_DATA05__LCDIF1_DATA_5 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 232         MX6_PAD_LCD1_DATA06__LCDIF1_DATA_6 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 233         MX6_PAD_LCD1_DATA07__LCDIF1_DATA_7 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 234         MX6_PAD_LCD1_DATA08__LCDIF1_DATA_8 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 235         MX6_PAD_LCD1_DATA09__LCDIF1_DATA_9 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 236         MX6_PAD_LCD1_DATA10__LCDIF1_DATA_10 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 237         MX6_PAD_LCD1_DATA11__LCDIF1_DATA_11 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 238         MX6_PAD_LCD1_DATA12__LCDIF1_DATA_12 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 239         MX6_PAD_LCD1_DATA13__LCDIF1_DATA_13 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 240         MX6_PAD_LCD1_DATA14__LCDIF1_DATA_14 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 241         MX6_PAD_LCD1_DATA15__LCDIF1_DATA_15 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 242         MX6_PAD_LCD1_DATA16__LCDIF1_DATA_16 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 243         MX6_PAD_LCD1_DATA17__LCDIF1_DATA_17 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 244         MX6_PAD_LCD1_DATA18__LCDIF1_DATA_18 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 245         MX6_PAD_LCD1_DATA19__LCDIF1_DATA_19 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 246         MX6_PAD_LCD1_DATA20__LCDIF1_DATA_20 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 247         MX6_PAD_LCD1_DATA21__LCDIF1_DATA_21 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 248         MX6_PAD_LCD1_DATA22__LCDIF1_DATA_22 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 249         MX6_PAD_LCD1_DATA23__LCDIF1_DATA_23 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 250         MX6_PAD_LCD1_RESET__GPIO3_IO_27 | MUX_PAD_CTRL(NO_PAD_CTRL),
 251
 252         /* Use GPIO for Brightness adjustment, duty cycle = period */
 253         MX6_PAD_SD1_DATA2__GPIO6_IO_4 | MUX_PAD_CTRL(NO_PAD_CTRL),
 254 };
 255
 256 static int setup_lcd(void)
 257 {
 258         enable_lcdif_clock(LCDIF1_BASE_ADDR, 1);
 259
 260         imx_iomux_v3_setup_multiple_pads(lcd_pads, ARRAY_SIZE(lcd_pads));
 261
 262         /* Reset the LCD */
 263         gpio_request(IMX_GPIO_NR(3, 27), "lcd_rst");
 264         gpio_direction_output(IMX_GPIO_NR(3, 27) , 0);
 265         udelay(500);
 266         gpio_direction_output(IMX_GPIO_NR(3, 27) , 1);
 267
 268         /* Set Brightness to high */
 269         gpio_request(IMX_GPIO_NR(6, 4), "lcd_bright");
 270         gpio_direction_output(IMX_GPIO_NR(6, 4) , 1);
 271
 272         return 0;
 273 }
 274 #endif
 275
 276 int board_init(void)
 277 {
 278         /* Address of boot parameters */
 279         gd->bd->bi_boot_params = PHYS_SDRAM + 0x100;
 280
 281         /*
 282          * Because kernel set WDOG_B mux before pad with the common pinctrl
 283          * framwork now and wdog reset will be triggered once set WDOG_B mux
 284          * with default pad setting, we set pad setting here to workaround this.
 285          * Since imx_iomux_v3_setup_pad also set mux before pad setting, we set
 286          * as GPIO mux firstly here to workaround it.
 287          */
 288         imx_iomux_v3_setup_pad(wdog_b_pad);
 289
 290         /* Active high for ncp692 */
 291         gpio_request(IMX_GPIO_NR(4, 16), "ncp692_en");
 292         gpio_direction_output(IMX_GPIO_NR(4, 16), 1);
 293
 294 #ifdef CONFIG_FSL_QSPI
 295         board_qspi_init();
 296 #endif
 297
 298 #ifdef CONFIG_VIDEO_MXS
 299         setup_lcd();
 300 #endif
 301
 302         return 0;
 303 }
 304
 305 static bool is_reva(void)
 306 {
 307         return (nxp_board_rev() == 1);
 308 }
 309
 310 int board_late_init(void)
 311 {
 312 #ifdef CONFIG_ENV_VARS_UBOOT_RUNTIME_CONFIG
 313         if (is_reva())
 314                 env_set("board_rev", "REVA");
 315 #endif
 316         return 0;
 317 }
 318
 319 int checkboard(void)
 320 {
 321         printf("Board: MX6SX SABRE SDB rev%c\n", nxp_board_rev_string());
 322
 323         return 0;
 324 }