board/freescale/mpc8610hpcd/mpc8610hpcd.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007,2009-2011 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <command.h>
   8 #include <init.h>
   9 #include <log.h>
  10 #include <net.h>
  11 #include <pci.h>
  12 #include <asm/processor.h>
  13 #include <asm/immap_86xx.h>
  14 #include <asm/fsl_pci.h>
  15 #include <fsl_ddr_sdram.h>
  16 #include <asm/fsl_serdes.h>
  17 #include <i2c.h>
  18 #include <asm/io.h>
  19 #include <linux/libfdt.h>
  20 #include <fdt_support.h>
  21 #include <spd_sdram.h>
  22 #include <netdev.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 void sdram_init(void);
  27 phys_size_t fixed_sdram(void);
  28 int mpc8610hpcd_diu_init(void);
  29
  30
  31 /* called before any console output */
  32 int board_early_init_f(void)
  33 {
  34         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
  35         volatile ccsr_gur_t *gur = &immap->im_gur;
  36
  37         gur->gpiocr |= 0x88aa5500; /* DIU16, IR1, UART0, UART2 */
  38
  39         return 0;
  40 }
  41
  42 int misc_init_r(void)
  43 {
  44         u8 tmp_val, version;
  45         u8 *pixis_base = (u8 *)PIXIS_BASE;
  46
  47         /*Do not use 8259PIC*/
  48         tmp_val = in_8(pixis_base + PIXIS_BRDCFG0);
  49         out_8(pixis_base + PIXIS_BRDCFG0, tmp_val | 0x80);
  50
  51         /*For FPGA V7 or higher, set the IRQMAPSEL to 0 to use MAP0 interrupt*/
  52         version = in_8(pixis_base + PIXIS_PVER);
  53         if(version >= 0x07) {
  54                 tmp_val = in_8(pixis_base + PIXIS_BRDCFG0);
  55                 out_8(pixis_base + PIXIS_BRDCFG0, tmp_val & 0xbf);
  56         }
  57
  58         /* Using this for DIU init before the driver in linux takes over
  59          *  Enable the TFP410 Encoder (I2C address 0x38)
  60          */
  61
  62         tmp_val = 0xBF;
  63         i2c_write(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
  64         /* Verify if enabled */
  65         tmp_val = 0;
  66         i2c_read(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
  67         debug("DVI Encoder Read: 0x%02x\n", tmp_val);
  68
  69         tmp_val = 0x10;
  70         i2c_write(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
  71         /* Verify if enabled */
  72         tmp_val = 0;
  73         i2c_read(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
  74         debug("DVI Encoder Read: 0x%02x\n", tmp_val);
  75
  76         return 0;
  77 }
  78
  79 int checkboard(void)
  80 {
  81         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
  82         volatile ccsr_local_mcm_t *mcm = &immap->im_local_mcm;
  83         u8 *pixis_base = (u8 *)PIXIS_BASE;
  84
  85         printf ("Board: MPC8610HPCD, Sys ID: 0x%02x, "
  86                 "Sys Ver: 0x%02x, FPGA Ver: 0x%02x, ",
  87                 in_8(pixis_base + PIXIS_ID), in_8(pixis_base + PIXIS_VER),
  88                 in_8(pixis_base + PIXIS_PVER));
  89
  90         /*
  91          * The MPC8610 HPCD workbook says that LBMAP=11 is the "normal" boot
  92          * bank and LBMAP=00 is the alternate bank.  However, the pixis
  93          * altbank code can only set bits, not clear them, so we treat 00 as
  94          * the normal bank and 11 as the alternate.
  95          */
  96         switch (in_8(pixis_base + PIXIS_VBOOT) & 0xC0) {
  97         case 0:
  98                 puts("vBank: Standard\n");
  99                 break;
 100         case 0x40:
 101                 puts("Promjet\n");
 102                 break;
 103         case 0x80:
 104                 puts("NAND\n");
 105                 break;
 106         case 0xC0:
 107                 puts("vBank: Alternate\n");
 108                 break;
 109         }
 110
 111         mcm->abcr |= 0x00010000; /* 0 */
 112         mcm->hpmr3 = 0x80000008; /* 4c */
 113         mcm->hpmr0 = 0;
 114         mcm->hpmr1 = 0;
 115         mcm->hpmr2 = 0;
 116         mcm->hpmr4 = 0;
 117         mcm->hpmr5 = 0;
 118
 119         return 0;
 120 }
 121
 122
 123 int dram_init(void)
 124 {
 125         phys_size_t dram_size = 0;
 126
 127 #if defined(CONFIG_SPD_EEPROM)
 128         dram_size = fsl_ddr_sdram();
 129 #else
 130         dram_size = fixed_sdram();
 131 #endif
 132
 133         setup_ddr_bat(dram_size);
 134
 135         debug(" DDR: ");
 136         gd->ram_size = dram_size;
 137
 138         return 0;
 139 }
 140
 141
 142 #if !defined(CONFIG_SPD_EEPROM)
 143 /*
 144  * Fixed sdram init -- doesn't use serial presence detect.
 145  */
 146
 147 phys_size_t fixed_sdram(void)
 148 {
 149 #if !defined(CONFIG_SYS_RAMBOOT)
 150         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 151         struct ccsr_ddr __iomem *ddr = &immap->im_ddr1;
 152         uint d_init;
 153
 154         ddr->cs0_bnds = 0x0000001f;
 155         ddr->cs0_config = 0x80010202;
 156
 157         ddr->timing_cfg_3 = 0x00000000;
 158         ddr->timing_cfg_0 = 0x00260802;
 159         ddr->timing_cfg_1 = 0x3935d322;
 160         ddr->timing_cfg_2 = 0x14904cc8;
 161         ddr->sdram_mode = 0x00480432;
 162         ddr->sdram_mode_2 = 0x00000000;
 163         ddr->sdram_interval = 0x06180fff; /* 0x06180100; */
 164         ddr->sdram_data_init = 0xDEADBEEF;
 165         ddr->sdram_clk_cntl = 0x03800000;
 166         ddr->sdram_cfg_2 = 0x04400010;
 167
 168 #if defined(CONFIG_DDR_ECC)
 169         ddr->err_int_en = 0x0000000d;
 170         ddr->err_disable = 0x00000000;
 171         ddr->err_sbe = 0x00010000;
 172 #endif
 173         asm("sync;isync");
 174
 175         udelay(500);
 176
 177         ddr->sdram_cfg = 0xc3000000; /* 0xe3008000;*/
 178
 179
 180 #if defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 181         d_init = 1;
 182         debug("DDR - 1st controller: memory initializing\n");
 183         /*
 184          * Poll until memory is initialized.
 185          * 512 Meg at 400 might hit this 200 times or so.
 186          */
 187         while ((ddr->sdram_cfg_2 & (d_init << 4)) != 0)
 188                 udelay(1000);
 189
 190         debug("DDR: memory initialized\n\n");
 191         asm("sync; isync");
 192         udelay(500);
 193 #endif
 194
 195         return 512 * 1024 * 1024;
 196 #endif
 197         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 198 }
 199
 200 #endif
 201
 202 #if defined(CONFIG_PCI)
 203 /*
 204  * Initialize PCI Devices, report devices found.
 205  */
 206
 207 #ifndef CONFIG_PCI_PNP
 208 static struct pci_config_table pci_fsl86xxads_config_table[] = {
 209         {PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 210          PCI_IDSEL_NUMBER, PCI_ANY_ID,
 211          pci_cfgfunc_config_device, {PCI_ENET0_IOADDR,
 212                                  PCI_ENET0_MEMADDR,
 213                                  PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER} },
 214         {}
 215 };
 216 #endif
 217
 218
 219 static struct pci_controller pci1_hose;
 220 #endif /* CONFIG_PCI */
 221
 222 void pci_init_board(void)
 223 {
 224         volatile immap_t *immap = (immap_t *) CONFIG_SYS_CCSRBAR;
 225         volatile ccsr_gur_t *gur = &immap->im_gur;
 226         struct fsl_pci_info pci_info;
 227         u32 devdisr;
 228         int first_free_busno;
 229         int pci_agent;
 230
 231         devdisr = in_be32(&gur->devdisr);
 232
 233         first_free_busno = fsl_pcie_init_board(0);
 234
 235 #ifdef CONFIG_PCI1
 236         if (!(devdisr & MPC86xx_DEVDISR_PCI1)) {
 237                 SET_STD_PCI_INFO(pci_info, 1);
 238                 set_next_law(pci_info.mem_phys,
 239                         law_size_bits(pci_info.mem_size), pci_info.law);
 240                 set_next_law(pci_info.io_phys,
 241                         law_size_bits(pci_info.io_size), pci_info.law);
 242
 243                 pci_agent = fsl_setup_hose(&pci1_hose, pci_info.regs);
 244                 printf("PCI: connected to PCI slots as %s" \
 245                         " (base address %lx)\n",
 246                         pci_agent ? "Agent" : "Host",
 247                         pci_info.regs);
 248 #ifndef CONFIG_PCI_PNP
 249                 pci1_hose.config_table = pci_mpc86xxcts_config_table;
 250 #endif
 251                 first_free_busno = fsl_pci_init_port(&pci_info,
 252                                         &pci1_hose, first_free_busno);
 253         } else {
 254                 printf("PCI: disabled\n");
 255         }
 256
 257         puts("\n");
 258 #else
 259         setbits_be32(&gur->devdisr, MPC86xx_DEVDISR_PCI1); /* disable */
 260 #endif
 261
 262         fsl_pcie_init_board(first_free_busno);
 263 }
 264
 265 #if defined(CONFIG_OF_BOARD_SETUP)
 266 int ft_board_setup(void *blob, bd_t *bd)
 267 {
 268         ft_cpu_setup(blob, bd);
 269
 270         FT_FSL_PCI_SETUP;
 271
 272         return 0;
 273 }
 274 #endif
 275
 276 /*
 277  * get_board_sys_clk
 278  * Reads the FPGA on board for CONFIG_SYS_CLK_FREQ
 279  */
 280
 281 unsigned long
 282 get_board_sys_clk(ulong dummy)
 283 {
 284         u8 i;
 285         ulong val = 0;
 286         u8 *pixis_base = (u8 *)PIXIS_BASE;
 287
 288         i = in_8(pixis_base + PIXIS_SPD);
 289         i &= 0x07;
 290
 291         switch (i) {
 292         case 0:
 293                 val = 33333000;
 294                 break;
 295         case 1:
 296                 val = 39999600;
 297                 break;
 298         case 2:
 299                 val = 49999500;
 300                 break;
 301         case 3:
 302                 val = 66666000;
 303                 break;
 304         case 4:
 305                 val = 83332500;
 306                 break;
 307         case 5:
 308                 val = 99999000;
 309                 break;
 310         case 6:
 311                 val = 133332000;
 312                 break;
 313         case 7:
 314                 val = 166665000;
 315                 break;
 316         }
 317
 318         return val;
 319 }
 320
 321 int board_eth_init(bd_t *bis)
 322 {
 323         return pci_eth_init(bis);
 324 }
 325
 326 void board_reset(void)
 327 {
 328         u8 *pixis_base = (u8 *)PIXIS_BASE;
 329
 330         out_8(pixis_base + PIXIS_RST, 0);
 331
 332         while (1)
 333                 ;
 334 }