board/freescale/mpc8569mds/mpc8569mds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2009-2010 Freescale Semiconductor.
   4  *
   5  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   6  */
   7
   8 #include <common.h>
   9 #include <console.h>
  10 #include <flash.h>
  11 #include <hwconfig.h>
  12 #include <init.h>
  13 #include <log.h>
  14 #include <pci.h>
  15 #include <asm/processor.h>
  16 #include <asm/mmu.h>
  17 #include <asm/cache.h>
  18 #include <asm/immap_85xx.h>
  19 #include <asm/fsl_pci.h>
  20 #include <fsl_ddr_sdram.h>
  21 #include <asm/fsl_serdes.h>
  22 #include <asm/io.h>
  23 #include <spd_sdram.h>
  24 #include <i2c.h>
  25 #include <ioports.h>
  26 #include <linux/libfdt.h>
  27 #include <fdt_support.h>
  28 #include <fsl_esdhc.h>
  29 #include <phy.h>
  30
  31 #include "bcsr.h"
  32 #if defined(CONFIG_PQ_MDS_PIB)
  33 #include "../common/pq-mds-pib.h"
  34 #endif
  35
  36 const qe_iop_conf_t qe_iop_conf_tab[] = {
  37         /* QE_MUX_MDC */
  38         {2,  31, 1, 0, 1}, /* QE_MUX_MDC               */
  39
  40         /* QE_MUX_MDIO */
  41         {2,  30, 3, 0, 2}, /* QE_MUX_MDIO              */
  42
  43 #if defined(CONFIG_SYS_UCC_RGMII_MODE)
  44         /* UCC_1_RGMII */
  45         {2, 11, 2, 0, 1}, /* CLK12 */
  46         {0,  0, 1, 0, 3}, /* ENET1_TXD0_SER1_TXD0      */
  47         {0,  1, 1, 0, 3}, /* ENET1_TXD1_SER1_TXD1      */
  48         {0,  2, 1, 0, 1}, /* ENET1_TXD2_SER1_TXD2      */
  49         {0,  3, 1, 0, 2}, /* ENET1_TXD3_SER1_TXD3      */
  50         {0,  6, 2, 0, 3}, /* ENET1_RXD0_SER1_RXD0      */
  51         {0,  7, 2, 0, 1}, /* ENET1_RXD1_SER1_RXD1      */
  52         {0,  8, 2, 0, 2}, /* ENET1_RXD2_SER1_RXD2      */
  53         {0,  9, 2, 0, 2}, /* ENET1_RXD3_SER1_RXD3      */
  54         {0,  4, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
  55         {0, 12, 2, 0, 3}, /* ENET1_RX_DV_SER1_CTS_B    */
  56         {2,  8, 2, 0, 1}, /* ENET1_GRXCLK              */
  57         {2, 20, 1, 0, 2}, /* ENET1_GTXCLK              */
  58
  59         /* UCC_2_RGMII */
  60         {2, 16, 2, 0, 3}, /* CLK17 */
  61         {0, 14, 1, 0, 2}, /* ENET2_TXD0_SER2_TXD0      */
  62         {0, 15, 1, 0, 2}, /* ENET2_TXD1_SER2_TXD1      */
  63         {0, 16, 1, 0, 1}, /* ENET2_TXD2_SER2_TXD2      */
  64         {0, 17, 1, 0, 1}, /* ENET2_TXD3_SER2_TXD3      */
  65         {0, 20, 2, 0, 2}, /* ENET2_RXD0_SER2_RXD0      */
  66         {0, 21, 2, 0, 1}, /* ENET2_RXD1_SER2_RXD1      */
  67         {0, 22, 2, 0, 1}, /* ENET2_RXD2_SER2_RXD2      */
  68         {0, 23, 2, 0, 1}, /* ENET2_RXD3_SER2_RXD3      */
  69         {0, 18, 1, 0, 2}, /* ENET2_TX_EN_SER2_RTS_B    */
  70         {0, 26, 2, 0, 3}, /* ENET2_RX_DV_SER2_CTS_B    */
  71         {2,  3, 2, 0, 1}, /* ENET2_GRXCLK              */
  72         {2,  2, 1, 0, 2}, /* ENET2_GTXCLK              */
  73
  74         /* UCC_3_RGMII */
  75         {2, 11, 2, 0, 1}, /* CLK12 */
  76         {0, 29, 1, 0, 2}, /* ENET3_TXD0_SER3_TXD0      */
  77         {0, 30, 1, 0, 3}, /* ENET3_TXD1_SER3_TXD1      */
  78         {0, 31, 1, 0, 2}, /* ENET3_TXD2_SER3_TXD2      */
  79         {1,  0, 1, 0, 3}, /* ENET3_TXD3_SER3_TXD3      */
  80         {1,  3, 2, 0, 3}, /* ENET3_RXD0_SER3_RXD0      */
  81         {1,  4, 2, 0, 1}, /* ENET3_RXD1_SER3_RXD1      */
  82         {1,  5, 2, 0, 2}, /* ENET3_RXD2_SER3_RXD2      */
  83         {1,  6, 2, 0, 3}, /* ENET3_RXD3_SER3_RXD3      */
  84         {1,  1, 1, 0, 1}, /* ENET3_TX_EN_SER3_RTS_B    */
  85         {1,  9, 2, 0, 3}, /* ENET3_RX_DV_SER3_CTS_B    */
  86         {2,  9, 2, 0, 2}, /* ENET3_GRXCLK              */
  87         {2, 25, 1, 0, 2}, /* ENET3_GTXCLK              */
  88
  89         /* UCC_4_RGMII */
  90         {2, 16, 2, 0, 3}, /* CLK17 */
  91         {1, 12, 1, 0, 2}, /* ENET4_TXD0_SER4_TXD0      */
  92         {1, 13, 1, 0, 2}, /* ENET4_TXD1_SER4_TXD1      */
  93         {1, 14, 1, 0, 1}, /* ENET4_TXD2_SER4_TXD2      */
  94         {1, 15, 1, 0, 2}, /* ENET4_TXD3_SER4_TXD3      */
  95         {1, 18, 2, 0, 2}, /* ENET4_RXD0_SER4_RXD0      */
  96         {1, 19, 2, 0, 1}, /* ENET4_RXD1_SER4_RXD1      */
  97         {1, 20, 2, 0, 1}, /* ENET4_RXD2_SER4_RXD2      */
  98         {1, 21, 2, 0, 2}, /* ENET4_RXD3_SER4_RXD3      */
  99         {1, 16, 1, 0, 2}, /* ENET4_TX_EN_SER4_RTS_B    */
 100         {1, 24, 2, 0, 3}, /* ENET4_RX_DV_SER4_CTS_B    */
 101         {2, 17, 2, 0, 2}, /* ENET4_GRXCLK              */
 102         {2, 24, 1, 0, 2}, /* ENET4_GTXCLK              */
 103
 104 #elif defined(CONFIG_SYS_UCC_RMII_MODE)
 105         /* UCC_1_RMII */
 106         {2, 15, 2, 0, 1}, /* CLK16 */
 107         {0,  0, 1, 0, 3}, /* ENET1_TXD0_SER1_TXD0      */
 108         {0,  1, 1, 0, 3}, /* ENET1_TXD1_SER1_TXD1      */
 109         {0,  6, 2, 0, 3}, /* ENET1_RXD0_SER1_RXD0      */
 110         {0,  7, 2, 0, 1}, /* ENET1_RXD1_SER1_RXD1      */
 111         {0,  4, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
 112         {0, 12, 2, 0, 3}, /* ENET1_RX_DV_SER1_CTS_B    */
 113
 114         /* UCC_2_RMII */
 115         {2, 15, 2, 0, 1}, /* CLK16 */
 116         {0, 14, 1, 0, 2}, /* ENET2_TXD0_SER2_TXD0      */
 117         {0, 15, 1, 0, 2}, /* ENET2_TXD1_SER2_TXD1      */
 118         {0, 20, 2, 0, 2}, /* ENET2_RXD0_SER2_RXD0      */
 119         {0, 21, 2, 0, 1}, /* ENET2_RXD1_SER2_RXD1      */
 120         {0, 18, 1, 0, 2}, /* ENET2_TX_EN_SER2_RTS_B    */
 121         {0, 26, 2, 0, 3}, /* ENET2_RX_DV_SER2_CTS_B    */
 122
 123         /* UCC_3_RMII */
 124         {2, 15, 2, 0, 1}, /* CLK16 */
 125         {0, 29, 1, 0, 2}, /* ENET3_TXD0_SER3_TXD0      */
 126         {0, 30, 1, 0, 3}, /* ENET3_TXD1_SER3_TXD1      */
 127         {1,  3, 2, 0, 3}, /* ENET3_RXD0_SER3_RXD0      */
 128         {1,  4, 2, 0, 1}, /* ENET3_RXD1_SER3_RXD1      */
 129         {1,  1, 1, 0, 1}, /* ENET3_TX_EN_SER3_RTS_B    */
 130         {1,  9, 2, 0, 3}, /* ENET3_RX_DV_SER3_CTS_B    */
 131
 132         /* UCC_4_RMII */
 133         {2, 15, 2, 0, 1}, /* CLK16 */
 134         {1, 12, 1, 0, 2}, /* ENET4_TXD0_SER4_TXD0      */
 135         {1, 13, 1, 0, 2}, /* ENET4_TXD1_SER4_TXD1      */
 136         {1, 18, 2, 0, 2}, /* ENET4_RXD0_SER4_RXD0      */
 137         {1, 19, 2, 0, 1}, /* ENET4_RXD1_SER4_RXD1      */
 138         {1, 16, 1, 0, 2}, /* ENET4_TX_EN_SER4_RTS_B    */
 139         {1, 24, 2, 0, 3}, /* ENET4_RX_DV_SER4_CTS_B    */
 140 #endif
 141
 142         /* UART1 is muxed with QE PortF bit [9-12].*/
 143         {5, 12, 2, 0, 3}, /* UART1_SIN */
 144         {5, 9,  1, 0, 3}, /* UART1_SOUT */
 145         {5, 10, 2, 0, 3}, /* UART1_CTS_B */
 146         {5, 11, 1, 0, 2}, /* UART1_RTS_B */
 147
 148         /* QE UART                                     */
 149         {0, 19, 1, 0, 2}, /* QEUART_TX                 */
 150         {1, 17, 2, 0, 3}, /* QEUART_RX                 */
 151         {0, 25, 1, 0, 1}, /* QEUART_RTS                */
 152         {1, 23, 2, 0, 1}, /* QEUART_CTS                */
 153
 154         /* QE USB                                      */
 155         {5,  3, 1, 0, 1}, /* USB_OE                    */
 156         {5,  4, 1, 0, 2}, /* USB_TP                    */
 157         {5,  5, 1, 0, 2}, /* USB_TN                    */
 158         {5,  6, 2, 0, 2}, /* USB_RP                    */
 159         {5,  7, 2, 0, 1}, /* USB_RX                    */
 160         {5,  8, 2, 0, 1}, /* USB_RN                    */
 161         {2,  4, 2, 0, 2}, /* CLK5                      */
 162
 163         /* SPI Flash, M25P40                           */
 164         {4, 27, 3, 0, 1}, /* SPI_MOSI                  */
 165         {4, 28, 3, 0, 1}, /* SPI_MISO                  */
 166         {4, 29, 3, 0, 1}, /* SPI_CLK                   */
 167         {4, 30, 1, 0, 0}, /* SPI_SEL, GPIO             */
 168
 169         {0,  0, 0, 0, QE_IOP_TAB_END} /* END of table */
 170 };
 171
 172 void local_bus_init(void);
 173
 174 int board_early_init_f (void)
 175 {
 176         /*
 177          * Initialize local bus.
 178          */
 179         local_bus_init ();
 180
 181         enable_8569mds_flash_write();
 182
 183 #ifdef CONFIG_QE
 184         enable_8569mds_qe_uec();
 185 #endif
 186
 187 #if CONFIG_SYS_I2C2_OFFSET
 188         /* Enable I2C2 signals instead of SD signals */
 189         volatile struct ccsr_gur *gur;
 190         gur = (struct ccsr_gur *)(CONFIG_SYS_IMMR + 0xe0000);
 191         gur->plppar1 &= ~PLPPAR1_I2C_BIT_MASK;
 192         gur->plppar1 |= PLPPAR1_I2C2_VAL;
 193         gur->plpdir1 &= ~PLPDIR1_I2C_BIT_MASK;
 194         gur->plpdir1 |= PLPDIR1_I2C2_VAL;
 195
 196         disable_8569mds_brd_eeprom_write_protect();
 197 #endif
 198
 199         return 0;
 200 }
 201
 202 int board_early_init_r(void)
 203 {
 204         const unsigned int flashbase = CONFIG_SYS_NAND_BASE;
 205         const u8 flash_esel = 0;
 206
 207         /*
 208          * Remap Boot flash to caching-inhibited
 209          * so that flash can be erased properly.
 210          */
 211
 212         /* Flush d-cache and invalidate i-cache of any FLASH data */
 213         flush_dcache();
 214         invalidate_icache();
 215
 216         /* invalidate existing TLB entry for flash */
 217         disable_tlb(flash_esel);
 218
 219         set_tlb(1, flashbase, CONFIG_SYS_NAND_BASE,     /* tlb, epn, rpn */
 220                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G, /* perms, wimge */
 221                 0, flash_esel,                          /* ts, esel */
 222                 BOOKE_PAGESZ_64M, 1);                   /* tsize, iprot */
 223
 224         return 0;
 225 }
 226
 227 int checkboard (void)
 228 {
 229         printf ("Board: 8569 MDS\n");
 230
 231         return 0;
 232 }
 233
 234 #if !defined(CONFIG_SPD_EEPROM)
 235 phys_size_t fixed_sdram(void)
 236 {
 237         struct ccsr_ddr __iomem *ddr =
 238                 (struct ccsr_ddr __iomem *)CONFIG_SYS_FSL_DDR_ADDR;
 239         uint d_init;
 240
 241         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
 242         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
 243         out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
 244         out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
 245         out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
 246         out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
 247         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_SDRAM_CFG);
 248         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_SDRAM_CFG_2);
 249         out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_SDRAM_MODE);
 250         out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_SDRAM_MODE_2);
 251         out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_SDRAM_INTERVAL);
 252         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
 253         out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_SDRAM_CLK_CNTL);
 254         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
 255         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
 256         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CNTL);
 257         out_be32(&ddr->ddr_wrlvl_cntl, CONFIG_SYS_DDR_WRLVL_CNTL);
 258         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_SDRAM_CFG_2);
 259 #if defined (CONFIG_DDR_ECC)
 260         out_be32(&ddr->err_int_en, CONFIG_SYS_DDR_ERR_INT_EN);
 261         out_be32(&ddr->err_disable, CONFIG_SYS_DDR_ERR_DIS);
 262         out_be32(&ddr->err_sbe, CONFIG_SYS_DDR_SBE);
 263 #endif
 264         udelay(500);
 265
 266         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL);
 267 #if defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 268         d_init = 1;
 269         debug("DDR - 1st controller: memory initializing\n");
 270         /*
 271          * Poll until memory is initialized.
 272          * 512 Meg at 400 might hit this 200 times or so.
 273          */
 274         while ((ddr->sdram_cfg_2 & (d_init << 4)) != 0) {
 275                 udelay(1000);
 276         }
 277         debug("DDR: memory initialized\n\n");
 278         udelay(500);
 279 #endif
 280         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 281 }
 282 #endif
 283
 284 /*
 285  * Initialize Local Bus
 286  */
 287 void
 288 local_bus_init(void)
 289 {
 290         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 291         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
 292
 293         uint clkdiv;
 294         sys_info_t sysinfo;
 295
 296         get_sys_info(&sysinfo);
 297         clkdiv = (lbc->lcrr & LCRR_CLKDIV) * 2;
 298
 299         out_be32(&gur->lbiuiplldcr1, 0x00078080);
 300         if (clkdiv == 16)
 301                 out_be32(&gur->lbiuiplldcr0, 0x7c0f1bf0);
 302         else if (clkdiv == 8)
 303                 out_be32(&gur->lbiuiplldcr0, 0x6c0f1bf0);
 304         else if (clkdiv == 4)
 305                 out_be32(&gur->lbiuiplldcr0, 0x5c0f1bf0);
 306
 307         out_be32(&lbc->lcrr, (u32)in_be32(&lbc->lcrr)| 0x00030000);
 308 }
 309
 310 static void fdt_board_disable_serial(void *blob, bd_t *bd, const char *alias)
 311 {
 312         const char *status = "disabled";
 313         int off;
 314         int err;
 315
 316         off = fdt_path_offset(blob, alias);
 317         if (off < 0) {
 318                 printf("WARNING: could not find %s alias: %s.\n", alias,
 319                         fdt_strerror(off));
 320                 return;
 321         }
 322
 323         err = fdt_setprop(blob, off, "status", status, strlen(status) + 1);
 324         if (err) {
 325                 printf("WARNING: could not set status for serial0: %s.\n",
 326                         fdt_strerror(err));
 327                 return;
 328         }
 329 }
 330
 331 /*
 332  * Because of an erratum in prototype boards it is impossible to use eSDHC
 333  * without disabling UART0 (which makes it quite easy to 'brick' the board
 334  * by simply issung 'setenv hwconfig esdhc', and not able to interact with
 335  * U-Boot anylonger).
 336  *
 337  * So, but default we assume that the board is a prototype, which is a most
 338  * safe assumption. There is no way to determine board revision from a
 339  * register, so we use hwconfig.
 340  */
 341
 342 static int prototype_board(void)
 343 {
 344         if (hwconfig_subarg("board", "rev", NULL))
 345                 return hwconfig_subarg_cmp("board", "rev", "prototype");
 346         return 1;
 347 }
 348
 349 static int esdhc_disables_uart0(void)
 350 {
 351         return prototype_board() ||
 352                hwconfig_subarg_cmp("esdhc", "mode", "4-bits");
 353 }
 354
 355 static void fdt_board_fixup_qe_uart(void *blob, bd_t *bd)
 356 {
 357         u8 *bcsr = (u8 *)CONFIG_SYS_BCSR_BASE;
 358         const char *devtype = "serial";
 359         const char *compat = "ucc_uart";
 360         const char *clk = "brg9";
 361         u32 portnum = 0;
 362         int off = -1;
 363
 364         if (!hwconfig("qe_uart"))
 365                 return;
 366
 367         if (hwconfig("esdhc") && esdhc_disables_uart0()) {
 368                 printf("QE UART: won't enable with esdhc.\n");
 369                 return;
 370         }
 371
 372         fdt_board_disable_serial(blob, bd, "serial1");
 373
 374         while (1) {
 375                 const u32 *idx;
 376                 int len;
 377
 378                 off = fdt_node_offset_by_compatible(blob, off, "ucc_geth");
 379                 if (off < 0) {
 380                         printf("WARNING: unable to fixup device tree for "
 381                                 "QE UART\n");
 382                         return;
 383                 }
 384
 385                 idx = fdt_getprop(blob, off, "cell-index", &len);
 386                 if (!idx || len != sizeof(*idx) || *idx != fdt32_to_cpu(2))
 387                         continue;
 388                 break;
 389         }
 390
 391         fdt_setprop(blob, off, "device_type", devtype, strlen(devtype) + 1);
 392         fdt_setprop(blob, off, "compatible", compat, strlen(compat) + 1);
 393         fdt_setprop(blob, off, "tx-clock-name", clk, strlen(clk) + 1);
 394         fdt_setprop(blob, off, "rx-clock-name", clk, strlen(clk) + 1);
 395         fdt_setprop(blob, off, "port-number", &portnum, sizeof(portnum));
 396
 397         setbits_8(&bcsr[15], BCSR15_QEUART_EN);
 398 }
 399
 400 #ifdef CONFIG_FSL_ESDHC
 401
 402 int board_mmc_init(bd_t *bd)
 403 {
 404         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
 405         u8 *bcsr = (u8 *)CONFIG_SYS_BCSR_BASE;
 406         u8 bcsr6 = BCSR6_SD_CARD_1BIT;
 407
 408         if (!hwconfig("esdhc"))
 409                 return 0;
 410
 411         printf("Enabling eSDHC...\n"
 412                "  For eSDHC to function, I2C2 ");
 413         if (esdhc_disables_uart0()) {
 414                 printf("and UART0 should be disabled.\n");
 415                 printf("  Redirecting stderr, stdout and stdin to UART1...\n");
 416                 console_assign(stderr, "eserial1");
 417                 console_assign(stdout, "eserial1");
 418                 console_assign(stdin, "eserial1");
 419                 printf("Switched to UART1 (initial log has been printed to "
 420                        "UART0).\n");
 421
 422                 clrsetbits_be32(&gur->plppar1, PLPPAR1_UART0_BIT_MASK,
 423                                                PLPPAR1_ESDHC_4BITS_VAL);
 424                 clrsetbits_be32(&gur->plpdir1, PLPDIR1_UART0_BIT_MASK,
 425                                                PLPDIR1_ESDHC_4BITS_VAL);
 426                 bcsr6 |= BCSR6_SD_CARD_4BITS;
 427         } else {
 428                 printf("should be disabled.\n");
 429         }
 430
 431         /* Assign I2C2 signals to eSDHC. */
 432         clrsetbits_be32(&gur->plppar1, PLPPAR1_I2C_BIT_MASK,
 433                                        PLPPAR1_ESDHC_VAL);
 434         clrsetbits_be32(&gur->plpdir1, PLPDIR1_I2C_BIT_MASK,
 435                                        PLPDIR1_ESDHC_VAL);
 436
 437         /* Mux I2C2 (and optionally UART0) signals to eSDHC. */
 438         setbits_8(&bcsr[6], bcsr6);
 439
 440         return fsl_esdhc_mmc_init(bd);
 441 }
 442
 443 static void fdt_board_fixup_esdhc(void *blob, bd_t *bd)
 444 {
 445         const char *status = "disabled";
 446         int off = -1;
 447
 448         if (!hwconfig("esdhc"))
 449                 return;
 450
 451         if (esdhc_disables_uart0())
 452                 fdt_board_disable_serial(blob, bd, "serial0");
 453
 454         while (1) {
 455                 const u32 *idx;
 456                 int len;
 457
 458                 off = fdt_node_offset_by_compatible(blob, off, "fsl-i2c");
 459                 if (off < 0)
 460                         break;
 461
 462                 idx = fdt_getprop(blob, off, "cell-index", &len);
 463                 if (!idx || len != sizeof(*idx))
 464                         continue;
 465
 466                 if (*idx == 1) {
 467                         fdt_setprop(blob, off, "status", status,
 468                                     strlen(status) + 1);
 469                         break;
 470                 }
 471         }
 472
 473         if (hwconfig_subarg_cmp("esdhc", "mode", "4-bits")) {
 474                 off = fdt_node_offset_by_compatible(blob, -1, "fsl,esdhc");
 475                 if (off < 0) {
 476                         printf("WARNING: could not find esdhc node\n");
 477                         return;
 478                 }
 479                 fdt_delprop(blob, off, "sdhci,1-bit-only");
 480         }
 481 }
 482 #else
 483 static inline void fdt_board_fixup_esdhc(void *blob, bd_t *bd) {}
 484 #endif
 485
 486 static void fdt_board_fixup_qe_usb(void *blob, bd_t *bd)
 487 {
 488         u8 *bcsr = (u8 *)CONFIG_SYS_BCSR_BASE;
 489
 490         if (hwconfig_subarg_cmp("qe_usb", "speed", "low"))
 491                 clrbits_8(&bcsr[17], BCSR17_nUSBLOWSPD);
 492         else
 493                 setbits_8(&bcsr[17], BCSR17_nUSBLOWSPD);
 494
 495         if (hwconfig_subarg_cmp("qe_usb", "mode", "peripheral")) {
 496                 clrbits_8(&bcsr[17], BCSR17_USBVCC);
 497                 clrbits_8(&bcsr[17], BCSR17_USBMODE);
 498                 do_fixup_by_compat(blob, "fsl,mpc8569-qe-usb", "mode",
 499                                    "peripheral", sizeof("peripheral"), 1);
 500         } else {
 501                 setbits_8(&bcsr[17], BCSR17_USBVCC);
 502                 setbits_8(&bcsr[17], BCSR17_USBMODE);
 503         }
 504
 505         clrbits_8(&bcsr[17], BCSR17_nUSBEN);
 506 }
 507
 508 #ifdef CONFIG_PCI
 509 void pci_init_board(void)
 510 {
 511 #if defined(CONFIG_PQ_MDS_PIB)
 512         pib_init();
 513 #endif
 514
 515         fsl_pcie_init_board(0);
 516 }
 517 #endif /* CONFIG_PCI */
 518
 519 #if defined(CONFIG_OF_BOARD_SETUP)
 520 int ft_board_setup(void *blob, bd_t *bd)
 521 {
 522 #if defined(CONFIG_SYS_UCC_RMII_MODE)
 523         int nodeoff, off, err;
 524         unsigned int val;
 525         const u32 *ph;
 526         const u32 *index;
 527
 528         /* fixup device tree for supporting rmii mode */
 529         nodeoff = -1;
 530         while ((nodeoff = fdt_node_offset_by_compatible(blob, nodeoff,
 531                                 "ucc_geth")) >= 0) {
 532                 err = fdt_setprop_string(blob, nodeoff, "tx-clock-name",
 533                                                 "clk16");
 534                 if (err < 0) {
 535                         printf("WARNING: could not set tx-clock-name %s.\n",
 536                                 fdt_strerror(err));
 537                         break;
 538                 }
 539
 540                 err = fdt_fixup_phy_connection(blob, nodeoff,
 541                                 PHY_INTERFACE_MODE_RMII);
 542
 543                 if (err < 0) {
 544                         printf("WARNING: could not set phy-connection-type "
 545                                 "%s.\n", fdt_strerror(err));
 546                         break;
 547                 }
 548
 549                 index = fdt_getprop(blob, nodeoff, "cell-index", 0);
 550                 if (index == NULL) {
 551                         printf("WARNING: could not get cell-index of ucc\n");
 552                         break;
 553                 }
 554
 555                 ph = fdt_getprop(blob, nodeoff, "phy-handle", 0);
 556                 if (ph == NULL) {
 557                         printf("WARNING: could not get phy-handle of ucc\n");
 558                         break;
 559                 }
 560
 561                 off = fdt_node_offset_by_phandle(blob, *ph);
 562                 if (off < 0) {
 563                         printf("WARNING: could not get phy node %s.\n",
 564                                 fdt_strerror(err));
 565                         break;
 566                 }
 567
 568                 val = 0x7 + *index; /* RMII phy address starts from 0x8 */
 569
 570                 err = fdt_setprop(blob, off, "reg", &val, sizeof(u32));
 571                 if (err < 0) {
 572                         printf("WARNING: could not set reg for phy-handle "
 573                                 "%s.\n", fdt_strerror(err));
 574                         break;
 575                 }
 576         }
 577 #endif
 578         ft_cpu_setup(blob, bd);
 579
 580         FT_FSL_PCI_SETUP;
 581
 582         fdt_board_fixup_esdhc(blob, bd);
 583         fdt_board_fixup_qe_uart(blob, bd);
 584         fdt_board_fixup_qe_usb(blob, bd);
 585
 586         return 0;
 587 }
 588 #endif