board/freescale/mpc8548cds/mpc8548cds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004, 2007, 2009-2011 Freescale Semiconductor, Inc.
   4  *
   5  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   6  */
   7
   8 #include <common.h>
   9 #include <init.h>
  10 #include <net.h>
  11 #include <pci.h>
  12 #include <vsprintf.h>
  13 #include <asm/processor.h>
  14 #include <asm/mmu.h>
  15 #include <asm/immap_85xx.h>
  16 #include <asm/fsl_pci.h>
  17 #include <fsl_ddr_sdram.h>
  18 #include <asm/fsl_serdes.h>
  19 #include <miiphy.h>
  20 #include <linux/libfdt.h>
  21 #include <fdt_support.h>
  22 #include <tsec.h>
  23 #include <fsl_mdio.h>
  24 #include <netdev.h>
  25
  26 #include "../common/cadmus.h"
  27 #include "../common/eeprom.h"
  28 #include "../common/via.h"
  29
  30 void local_bus_init(void);
  31
  32 int checkboard (void)
  33 {
  34         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  35         volatile ccsr_local_ecm_t *ecm = (void *)(CONFIG_SYS_MPC85xx_ECM_ADDR);
  36
  37         /* PCI slot in USER bits CSR[6:7] by convention. */
  38         uint pci_slot = get_pci_slot ();
  39
  40         uint cpu_board_rev = get_cpu_board_revision ();
  41
  42         puts("Board: MPC8548CDS");
  43         printf(" Carrier Rev: 0x%02x, PCI Slot %d\n",
  44                         get_board_version(), pci_slot);
  45         printf("       Daughtercard Rev: %d.%d (0x%04x)\n",
  46                 MPC85XX_CPU_BOARD_MAJOR (cpu_board_rev),
  47                 MPC85XX_CPU_BOARD_MINOR (cpu_board_rev), cpu_board_rev);
  48         /*
  49          * Initialize local bus.
  50          */
  51         local_bus_init ();
  52
  53         /*
  54          * Hack TSEC 3 and 4 IO voltages.
  55          */
  56         gur->tsec34ioovcr = 0xe7e0;     /*  1110 0111 1110 0xxx */
  57
  58         ecm->eedr = 0xffffffff;         /* clear ecm errors */
  59         ecm->eeer = 0xffffffff;         /* enable ecm errors */
  60         return 0;
  61 }
  62
  63 /*
  64  * Initialize Local Bus
  65  */
  66 void
  67 local_bus_init(void)
  68 {
  69         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  70         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
  71
  72         uint clkdiv;
  73         sys_info_t sysinfo;
  74
  75         get_sys_info(&sysinfo);
  76         clkdiv = (lbc->lcrr & LCRR_CLKDIV) * 2;
  77
  78         gur->lbiuiplldcr1 = 0x00078080;
  79         if (clkdiv == 16) {
  80                 gur->lbiuiplldcr0 = 0x7c0f1bf0;
  81         } else if (clkdiv == 8) {
  82                 gur->lbiuiplldcr0 = 0x6c0f1bf0;
  83         } else if (clkdiv == 4) {
  84                 gur->lbiuiplldcr0 = 0x5c0f1bf0;
  85         }
  86
  87         lbc->lcrr |= 0x00030000;
  88
  89         asm("sync;isync;msync");
  90
  91         lbc->ltesr = 0xffffffff;        /* Clear LBC error interrupts */
  92         lbc->lteir = 0xffffffff;        /* Enable LBC error interrupts */
  93 }
  94
  95 /*
  96  * Initialize SDRAM memory on the Local Bus.
  97  */
  98 void lbc_sdram_init(void)
  99 {
 100 #if defined(CONFIG_SYS_OR2_PRELIM) && defined(CONFIG_SYS_BR2_PRELIM)
 101
 102         uint idx;
 103         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
 104         uint *sdram_addr = (uint *)CONFIG_SYS_LBC_SDRAM_BASE;
 105         uint lsdmr_common;
 106
 107         puts("LBC SDRAM: ");
 108         print_size(CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024,
 109                    "\n");
 110
 111         /*
 112          * Setup SDRAM Base and Option Registers
 113          */
 114         set_lbc_or(2, CONFIG_SYS_OR2_PRELIM);
 115         set_lbc_br(2, CONFIG_SYS_BR2_PRELIM);
 116         lbc->lbcr = CONFIG_SYS_LBC_LBCR;
 117         asm("msync");
 118
 119         lbc->lsrt = CONFIG_SYS_LBC_LSRT;
 120         lbc->mrtpr = CONFIG_SYS_LBC_MRTPR;
 121         asm("msync");
 122
 123         /*
 124          * MPC8548 uses "new" 15-16 style addressing.
 125          */
 126         lsdmr_common = CONFIG_SYS_LBC_LSDMR_COMMON;
 127         lsdmr_common |= LSDMR_BSMA1516;
 128
 129         /*
 130          * Issue PRECHARGE ALL command.
 131          */
 132         lbc->lsdmr = lsdmr_common | LSDMR_OP_PCHALL;
 133         asm("sync;msync");
 134         *sdram_addr = 0xff;
 135         ppcDcbf((unsigned long) sdram_addr);
 136         udelay(100);
 137
 138         /*
 139          * Issue 8 AUTO REFRESH commands.
 140          */
 141         for (idx = 0; idx < 8; idx++) {
 142                 lbc->lsdmr = lsdmr_common | LSDMR_OP_ARFRSH;
 143                 asm("sync;msync");
 144                 *sdram_addr = 0xff;
 145                 ppcDcbf((unsigned long) sdram_addr);
 146                 udelay(100);
 147         }
 148
 149         /*
 150          * Issue 8 MODE-set command.
 151          */
 152         lbc->lsdmr = lsdmr_common | LSDMR_OP_MRW;
 153         asm("sync;msync");
 154         *sdram_addr = 0xff;
 155         ppcDcbf((unsigned long) sdram_addr);
 156         udelay(100);
 157
 158         /*
 159          * Issue NORMAL OP command.
 160          */
 161         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 162         asm("sync;msync");
 163         *sdram_addr = 0xff;
 164         ppcDcbf((unsigned long) sdram_addr);
 165         udelay(200);    /* Overkill. Must wait > 200 bus cycles */
 166
 167 #endif  /* enable SDRAM init */
 168 }
 169
 170 #if (defined(CONFIG_PCI) || defined(CONFIG_PCI1)) && !defined(CONFIG_DM_PCI)
 171 /* For some reason the Tundra PCI bridge shows up on itself as a
 172  * different device.  Work around that by refusing to configure it.
 173  */
 174 void dummy_func(struct pci_controller* hose, pci_dev_t dev, struct pci_config_table *tab) { }
 175
 176 static struct pci_config_table pci_mpc85xxcds_config_table[] = {
 177         {0x10e3, 0x0513, PCI_ANY_ID, 1, 3, PCI_ANY_ID, dummy_func, {0,0,0}},
 178         {0x1106, 0x0686, PCI_ANY_ID, 1, VIA_ID, 0, mpc85xx_config_via, {0,0,0}},
 179         {0x1106, 0x0571, PCI_ANY_ID, 1, VIA_ID, 1,
 180                 mpc85xx_config_via_usbide, {0,0,0}},
 181         {0x1105, 0x3038, PCI_ANY_ID, 1, VIA_ID, 2,
 182                 mpc85xx_config_via_usb, {0,0,0}},
 183         {0x1106, 0x3038, PCI_ANY_ID, 1, VIA_ID, 3,
 184                 mpc85xx_config_via_usb2, {0,0,0}},
 185         {0x1106, 0x3058, PCI_ANY_ID, 1, VIA_ID, 5,
 186                 mpc85xx_config_via_power, {0,0,0}},
 187         {0x1106, 0x3068, PCI_ANY_ID, 1, VIA_ID, 6,
 188                 mpc85xx_config_via_ac97, {0,0,0}},
 189         {},
 190 };
 191
 192 static struct pci_controller pci1_hose;
 193 #endif  /* CONFIG_PCI */
 194
 195 #if !defined(CONFIG_DM_PCI)
 196 void pci_init_board(void)
 197 {
 198         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 199         struct fsl_pci_info pci_info;
 200         u32 devdisr, pordevsr, io_sel;
 201         u32 porpllsr, pci_agent, pci_speed, pci_32, pci_arb, pci_clk_sel;
 202         int first_free_busno = 0;
 203         char buf[32];
 204
 205         devdisr = in_be32(&gur->devdisr);
 206         pordevsr = in_be32(&gur->pordevsr);
 207         porpllsr = in_be32(&gur->porpllsr);
 208         io_sel = (pordevsr & MPC85xx_PORDEVSR_IO_SEL) >> 19;
 209
 210         debug ("   pci_init_board: devdisr=%x, io_sel=%x\n", devdisr, io_sel);
 211
 212 #ifdef CONFIG_PCI1
 213         pci_speed = get_clock_freq ();  /* PCI PSPEED in [4:5] */
 214         pci_32 = pordevsr & MPC85xx_PORDEVSR_PCI1_PCI32;        /* PORDEVSR[15] */
 215         pci_arb = pordevsr & MPC85xx_PORDEVSR_PCI1_ARB;
 216         pci_clk_sel = porpllsr & MPC85xx_PORDEVSR_PCI1_SPD;
 217
 218         if (!(devdisr & MPC85xx_DEVDISR_PCI1)) {
 219                 SET_STD_PCI_INFO(pci_info, 1);
 220                 set_next_law(pci_info.mem_phys,
 221                         law_size_bits(pci_info.mem_size), pci_info.law);
 222                 set_next_law(pci_info.io_phys,
 223                         law_size_bits(pci_info.io_size), pci_info.law);
 224
 225                 pci_agent = fsl_setup_hose(&pci1_hose, pci_info.regs);
 226                 printf("PCI1: %d bit, %s MHz, %s, %s, %s (base address %lx)\n",
 227                         (pci_32) ? 32 : 64,
 228                         strmhz(buf, pci_speed),
 229                         pci_clk_sel ? "sync" : "async",
 230                         pci_agent ? "agent" : "host",
 231                         pci_arb ? "arbiter" : "external-arbiter",
 232                         pci_info.regs);
 233
 234                 pci1_hose.config_table = pci_mpc85xxcds_config_table;
 235                 first_free_busno = fsl_pci_init_port(&pci_info,
 236                                         &pci1_hose, first_free_busno);
 237
 238 #ifdef CONFIG_PCIX_CHECK
 239                 if (!(pordevsr & MPC85xx_PORDEVSR_PCI1)) {
 240                         /* PCI-X init */
 241                         if (CONFIG_SYS_CLK_FREQ < 66000000)
 242                                 printf("PCI-X will only work at 66 MHz\n");
 243
 244                         reg16 = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 245                                 | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 246                         pci_hose_write_config_word(hose, bus, PCIX_COMMAND, reg16);
 247                 }
 248 #endif
 249         } else {
 250                 printf("PCI1: disabled\n");
 251         }
 252
 253         puts("\n");
 254 #else
 255         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCI1); /* disable */
 256 #endif
 257
 258 #ifdef CONFIG_PCI2
 259 {
 260         uint pci2_clk_sel = porpllsr & 0x4000;  /* PORPLLSR[17] */
 261         uint pci_dual = get_pci_dual ();        /* PCI DUAL in CM_PCI[3] */
 262         if (pci_dual) {
 263                 printf("PCI2: 32 bit, 66 MHz, %s\n",
 264                         pci2_clk_sel ? "sync" : "async");
 265         } else {
 266                 printf("PCI2: disabled\n");
 267         }
 268 }
 269 #else
 270         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCI2); /* disable */
 271 #endif /* CONFIG_PCI2 */
 272
 273         fsl_pcie_init_board(first_free_busno);
 274 }
 275 #endif
 276
 277 void configure_rgmii(void)
 278 {
 279         unsigned short temp;
 280
 281         /* Change the resistors for the PHY */
 282         /* This is needed to get the RGMII working for the 1.3+
 283          * CDS cards */
 284         if (get_board_version() ==  0x13) {
 285                 miiphy_write(DEFAULT_MII_NAME,
 286                                 TSEC1_PHY_ADDR, 29, 18);
 287
 288                 miiphy_read(DEFAULT_MII_NAME,
 289                                 TSEC1_PHY_ADDR, 30, &temp);
 290
 291                 temp = (temp & 0xf03f);
 292                 temp |= 2 << 9;         /* 36 ohm */
 293                 temp |= 2 << 6;         /* 39 ohm */
 294
 295                 miiphy_write(DEFAULT_MII_NAME,
 296                                 TSEC1_PHY_ADDR, 30, temp);
 297
 298                 miiphy_write(DEFAULT_MII_NAME,
 299                                 TSEC1_PHY_ADDR, 29, 3);
 300
 301                 miiphy_write(DEFAULT_MII_NAME,
 302                                 TSEC1_PHY_ADDR, 30, 0x8000);
 303         }
 304
 305         return;
 306 }
 307
 308 int board_eth_init(bd_t *bis)
 309 {
 310 #ifdef CONFIG_TSEC_ENET
 311         struct fsl_pq_mdio_info mdio_info;
 312         struct tsec_info_struct tsec_info[4];
 313         int num = 0;
 314
 315 #ifdef CONFIG_TSEC1
 316         SET_STD_TSEC_INFO(tsec_info[num], 1);
 317         num++;
 318 #endif
 319 #ifdef CONFIG_TSEC2
 320         SET_STD_TSEC_INFO(tsec_info[num], 2);
 321         num++;
 322 #endif
 323 #ifdef CONFIG_TSEC3
 324         /* initialize TSEC3 only if Carrier is 1.3 or above on CDS */
 325         if (get_board_version() >= 0x13) {
 326                 SET_STD_TSEC_INFO(tsec_info[num], 3);
 327                 tsec_info[num].interface = PHY_INTERFACE_MODE_RGMII_ID;
 328                 num++;
 329         }
 330 #endif
 331 #ifdef CONFIG_TSEC4
 332         /* initialize TSEC4 only if Carrier is 1.3 or above on CDS */
 333         if (get_board_version() >= 0x13) {
 334                 SET_STD_TSEC_INFO(tsec_info[num], 4);
 335                 tsec_info[num].interface = PHY_INTERFACE_MODE_RGMII_ID;
 336                 num++;
 337         }
 338 #endif
 339
 340         if (!num) {
 341                 printf("No TSECs initialized\n");
 342
 343                 return 0;
 344         }
 345
 346         mdio_info.regs = (struct tsec_mii_mng *)CONFIG_SYS_MDIO_BASE_ADDR;
 347         mdio_info.name = DEFAULT_MII_NAME;
 348         fsl_pq_mdio_init(bis, &mdio_info);
 349
 350         tsec_eth_init(bis, tsec_info, num);
 351         configure_rgmii();
 352 #endif
 353
 354         return pci_eth_init(bis);
 355 }
 356
 357 #if defined(CONFIG_OF_BOARD_SETUP) && !defined(CONFIG_DM_PCI)
 358 void ft_pci_setup(void *blob, bd_t *bd)
 359 {
 360         FT_FSL_PCI_SETUP;
 361 }
 362 #endif