board/freescale/mpc8536ds/mpc8536ds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2008-2012 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <command.h>
   8 #include <init.h>
   9 #include <log.h>
  10 #include <net.h>
  11 #include <pci.h>
  12 #include <asm/processor.h>
  13 #include <asm/mmu.h>
  14 #include <asm/cache.h>
  15 #include <asm/immap_85xx.h>
  16 #include <asm/fsl_pci.h>
  17 #include <fsl_ddr_sdram.h>
  18 #include <asm/io.h>
  19 #include <asm/fsl_serdes.h>
  20 #include <spd.h>
  21 #include <miiphy.h>
  22 #include <linux/delay.h>
  23 #include <linux/libfdt.h>
  24 #include <spd_sdram.h>
  25 #include <fdt_support.h>
  26 #include <fsl_mdio.h>
  27 #include <tsec.h>
  28 #include <netdev.h>
  29 #include <sata.h>
  30
  31 #include "../common/sgmii_riser.h"
  32
  33 int board_early_init_f (void)
  34 {
  35 #ifdef CONFIG_MMC
  36         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  37
  38         setbits_be32(&gur->pmuxcr,
  39                         (MPC85xx_PMUXCR_SDHC_CD |
  40                          MPC85xx_PMUXCR_SDHC_WP));
  41
  42         /* The MPC8536DS board insert the SDHC_WP pin for erratum NMG_eSDHC118,
  43          * however, this erratum only applies to MPC8536 Rev1.0.
  44          * So set SDHC_WP to active-low when use MPC8536 Rev1.1 and greater.*/
  45         if ((((SVR_MAJ(get_svr()) & 0x7) == 0x1) &&
  46                         (SVR_MIN(get_svr()) >= 0x1))
  47                         || (SVR_MAJ(get_svr() & 0x7) > 0x1))
  48                 setbits_be32(&gur->gencfgr, MPC85xx_GENCFGR_SDHC_WP_INV);
  49 #endif
  50         return 0;
  51 }
  52
  53 int checkboard (void)
  54 {
  55         u8 vboot;
  56         u8 *pixis_base = (u8 *)PIXIS_BASE;
  57
  58         printf("Board: MPC8536DS Sys ID: 0x%02x, "
  59                 "Sys Ver: 0x%02x, FPGA Ver: 0x%02x, ",
  60                 in_8(pixis_base + PIXIS_ID), in_8(pixis_base + PIXIS_VER),
  61                 in_8(pixis_base + PIXIS_PVER));
  62
  63         vboot = in_8(pixis_base + PIXIS_VBOOT);
  64         switch ((vboot & PIXIS_VBOOT_LBMAP) >> 5) {
  65                 case PIXIS_VBOOT_LBMAP_NOR0:
  66                         puts ("vBank: 0\n");
  67                         break;
  68                 case PIXIS_VBOOT_LBMAP_NOR1:
  69                         puts ("vBank: 1\n");
  70                         break;
  71                 case PIXIS_VBOOT_LBMAP_NOR2:
  72                         puts ("vBank: 2\n");
  73                         break;
  74                 case PIXIS_VBOOT_LBMAP_NOR3:
  75                         puts ("vBank: 3\n");
  76                         break;
  77                 case PIXIS_VBOOT_LBMAP_PJET:
  78                         puts ("Promjet\n");
  79                         break;
  80                 case PIXIS_VBOOT_LBMAP_NAND:
  81                         puts ("NAND\n");
  82                         break;
  83         }
  84
  85         return 0;
  86 }
  87
  88 #if !defined(CONFIG_SPD_EEPROM)
  89 /*
  90  * Fixed sdram init -- doesn't use serial presence detect.
  91  */
  92
  93 phys_size_t fixed_sdram (void)
  94 {
  95         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
  96         struct ccsr_ddr __iomem *ddr = &immap->im_ddr;
  97         uint d_init;
  98
  99         ddr->cs0_bnds = CONFIG_SYS_DDR_CS0_BNDS;
 100         ddr->cs0_config = CONFIG_SYS_DDR_CS0_CONFIG;
 101
 102         ddr->timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3;
 103         ddr->timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0;
 104         ddr->timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 105         ddr->timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 106         ddr->sdram_mode = CONFIG_SYS_DDR_MODE_1;
 107         ddr->sdram_mode_2 = CONFIG_SYS_DDR_MODE_2;
 108         ddr->sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 109         ddr->sdram_data_init = CONFIG_SYS_DDR_DATA_INIT;
 110         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CTRL;
 111         ddr->sdram_cfg_2 = CONFIG_SYS_DDR_CONTROL2;
 112
 113 #if defined (CONFIG_DDR_ECC)
 114         ddr->err_int_en = CONFIG_SYS_DDR_ERR_INT_EN;
 115         ddr->err_disable = CONFIG_SYS_DDR_ERR_DIS;
 116         ddr->err_sbe = CONFIG_SYS_DDR_SBE;
 117 #endif
 118         asm("sync;isync");
 119
 120         udelay(500);
 121
 122         ddr->sdram_cfg = CONFIG_SYS_DDR_CONTROL;
 123
 124 #if defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 125         d_init = 1;
 126         debug("DDR - 1st controller: memory initializing\n");
 127         /*
 128          * Poll until memory is initialized.
 129          * 512 Meg at 400 might hit this 200 times or so.
 130          */
 131         while ((ddr->sdram_cfg_2 & (d_init << 4)) != 0) {
 132                 udelay(1000);
 133         }
 134         debug("DDR: memory initialized\n\n");
 135         asm("sync; isync");
 136         udelay(500);
 137 #endif
 138
 139         return 512 * 1024 * 1024;
 140 }
 141
 142 #endif
 143
 144 #ifdef CONFIG_PCI1
 145 static struct pci_controller pci1_hose;
 146 #endif
 147
 148 #ifdef CONFIG_PCI
 149 void pci_init_board(void)
 150 {
 151         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 152         struct fsl_pci_info pci_info;
 153         u32 devdisr, pordevsr;
 154         u32 porpllsr, pci_agent, pci_speed, pci_32, pci_arb, pci_clk_sel;
 155         int first_free_busno;
 156
 157         first_free_busno = fsl_pcie_init_board(0);
 158
 159 #ifdef CONFIG_PCI1
 160         devdisr = in_be32(&gur->devdisr);
 161         pordevsr = in_be32(&gur->pordevsr);
 162         porpllsr = in_be32(&gur->porpllsr);
 163
 164         pci_speed = 66666000;
 165         pci_32 = 1;
 166         pci_arb = pordevsr & MPC85xx_PORDEVSR_PCI1_ARB;
 167         pci_clk_sel = porpllsr & MPC85xx_PORDEVSR_PCI1_SPD;
 168
 169         if (!(devdisr & MPC85xx_DEVDISR_PCI1)) {
 170                 SET_STD_PCI_INFO(pci_info, 1);
 171                 set_next_law(pci_info.mem_phys,
 172                         law_size_bits(pci_info.mem_size), pci_info.law);
 173                 set_next_law(pci_info.io_phys,
 174                         law_size_bits(pci_info.io_size), pci_info.law);
 175
 176                 pci_agent = fsl_setup_hose(&pci1_hose, pci_info.regs);
 177                 printf("PCI: %d bit, %s MHz, %s, %s, %s (base address %lx)\n",
 178                         (pci_32) ? 32 : 64,
 179                         (pci_speed == 33333000) ? "33" :
 180                         (pci_speed == 66666000) ? "66" : "unknown",
 181                         pci_clk_sel ? "sync" : "async",
 182                         pci_agent ? "agent" : "host",
 183                         pci_arb ? "arbiter" : "external-arbiter",
 184                         pci_info.regs);
 185
 186                 first_free_busno = fsl_pci_init_port(&pci_info,
 187                                         &pci1_hose, first_free_busno);
 188         } else {
 189                 printf("PCI: disabled\n");
 190         }
 191
 192         puts("\n");
 193 #else
 194         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCI1); /* disable */
 195 #endif
 196 }
 197 #endif
 198
 199 int board_early_init_r(void)
 200 {
 201         const unsigned int flashbase = CONFIG_SYS_FLASH_BASE;
 202         int flash_esel = find_tlb_idx((void *)flashbase, 1);
 203
 204         /*
 205          * Remap Boot flash + PROMJET region to caching-inhibited
 206          * so that flash can be erased properly.
 207          */
 208
 209         /* Flush d-cache and invalidate i-cache of any FLASH data */
 210         flush_dcache();
 211         invalidate_icache();
 212
 213         if (flash_esel == -1) {
 214                 /* very unlikely unless something is messed up */
 215                 puts("Error: Could not find TLB for FLASH BASE\n");
 216                 flash_esel = 1; /* give our best effort to continue */
 217         } else {
 218                 /* invalidate existing TLB entry for flash + promjet */
 219                 disable_tlb(flash_esel);
 220         }
 221
 222         set_tlb(1, flashbase, CONFIG_SYS_FLASH_BASE_PHYS,       /* tlb, epn, rpn */
 223                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G, /* perms, wimge */
 224                 0, flash_esel, BOOKE_PAGESZ_256M, 1);   /* ts, esel, tsize, iprot */
 225
 226         return 0;
 227 }
 228
 229 int board_eth_init(bd_t *bis)
 230 {
 231 #ifdef CONFIG_TSEC_ENET
 232         struct fsl_pq_mdio_info mdio_info;
 233         struct tsec_info_struct tsec_info[2];
 234         int num = 0;
 235
 236 #ifdef CONFIG_TSEC1
 237         SET_STD_TSEC_INFO(tsec_info[num], 1);
 238         if (is_serdes_configured(SGMII_TSEC1)) {
 239                 puts("eTSEC1 is in sgmii mode.\n");
 240                 tsec_info[num].phyaddr = 0;
 241                 tsec_info[num].flags |= TSEC_SGMII;
 242         }
 243         num++;
 244 #endif
 245 #ifdef CONFIG_TSEC3
 246         SET_STD_TSEC_INFO(tsec_info[num], 3);
 247         if (is_serdes_configured(SGMII_TSEC3)) {
 248                 puts("eTSEC3 is in sgmii mode.\n");
 249                 tsec_info[num].phyaddr = 1;
 250                 tsec_info[num].flags |= TSEC_SGMII;
 251         }
 252         num++;
 253 #endif
 254
 255         if (!num) {
 256                 printf("No TSECs initialized\n");
 257                 return 0;
 258         }
 259
 260 #ifdef CONFIG_FSL_SGMII_RISER
 261         if (is_serdes_configured(SGMII_TSEC1) ||
 262             is_serdes_configured(SGMII_TSEC3)) {
 263                 fsl_sgmii_riser_init(tsec_info, num);
 264         }
 265 #endif
 266
 267         mdio_info.regs = (struct tsec_mii_mng *)CONFIG_SYS_MDIO_BASE_ADDR;
 268         mdio_info.name = DEFAULT_MII_NAME;
 269         fsl_pq_mdio_init(bis, &mdio_info);
 270
 271         tsec_eth_init(bis, tsec_info, num);
 272 #endif
 273         return pci_eth_init(bis);
 274 }
 275
 276 #if defined(CONFIG_OF_BOARD_SETUP)
 277 int ft_board_setup(void *blob, bd_t *bd)
 278 {
 279         ft_cpu_setup(blob, bd);
 280
 281         FT_FSL_PCI_SETUP;
 282
 283 #ifdef CONFIG_FSL_SGMII_RISER
 284         fsl_sgmii_riser_fdt_fixup(blob);
 285 #endif
 286
 287 #ifdef CONFIG_HAS_FSL_MPH_USB
 288         fsl_fdt_fixup_dr_usb(blob, bd);
 289 #endif
 290
 291         return 0;
 292 }
 293 #endif