board/freescale/m5253demo/m5253demo.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2000-2003
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  *
   6  * Copyright (C) 2004-2007, 2012 Freescale Semiconductor, Inc.
   7  * Hayden Fraser (Hayden.Fraser@freescale.com)
   8  */
   9
  10 #include <common.h>
  11 #include <init.h>
  12 #include <net.h>
  13 #include <asm/immap.h>
  14 #include <netdev.h>
  15 #include <asm/io.h>
  16 #include <linux/delay.h>
  17
  18 DECLARE_GLOBAL_DATA_PTR;
  19
  20 int checkboard(void)
  21 {
  22         puts("Board: ");
  23         puts("Freescale MCF5253 DEMO\n");
  24         return 0;
  25 };
  26
  27 int dram_init(void)
  28 {
  29         u32 dramsize = 0;
  30
  31         /*
  32          * Check to see if the SDRAM has already been initialized
  33          * by a run control tool
  34          */
  35         if (!(mbar_readLong(MCFSIM_DCR) & 0x8000)) {
  36                 u32 RC, temp;
  37
  38                 RC = (CONFIG_SYS_CLK / 1000000) >> 1;
  39                 RC = (RC * 15) >> 4;
  40
  41                 /* Initialize DRAM Control Register: DCR */
  42                 mbar_writeShort(MCFSIM_DCR, (0x8400 | RC));
  43                 __asm__("nop");
  44
  45                 mbar_writeLong(MCFSIM_DACR0, 0x00003224);
  46                 __asm__("nop");
  47
  48                 /* Initialize DMR0 */
  49                 dramsize = (CONFIG_SYS_SDRAM_SIZE << 20);
  50                 temp = (dramsize - 1) & 0xFFFC0000;
  51                 mbar_writeLong(MCFSIM_DMR0, temp | 1);
  52                 __asm__("nop");
  53
  54                 mbar_writeLong(MCFSIM_DACR0, 0x0000322c);
  55                 mb();
  56                 __asm__("nop");
  57
  58                 /* Write to this block to initiate precharge */
  59                 *(u32 *) (CONFIG_SYS_SDRAM_BASE) = 0xa5a5a5a5;
  60                 mb();
  61                 __asm__("nop");
  62
  63                 /* Set RE bit in DACR */
  64                 mbar_writeLong(MCFSIM_DACR0,
  65                                mbar_readLong(MCFSIM_DACR0) | 0x8000);
  66                 __asm__("nop");
  67
  68                 /* Wait for at least 8 auto refresh cycles to occur */
  69                 udelay(500);
  70
  71                 /* Finish the configuration by issuing the MRS */
  72                 mbar_writeLong(MCFSIM_DACR0,
  73                                mbar_readLong(MCFSIM_DACR0) | 0x0040);
  74                 __asm__("nop");
  75
  76                 *(u32 *) (CONFIG_SYS_SDRAM_BASE + 0x800) = 0xa5a5a5a5;
  77                 mb();
  78         }
  79
  80         gd->ram_size = dramsize;
  81
  82         return 0;
  83 }
  84
  85 int testdram(void)
  86 {
  87         /* TODO: XXX XXX XXX */
  88         printf("DRAM test not implemented!\n");
  89
  90         return (0);
  91 }
  92
  93 #ifdef CONFIG_IDE
  94 #include <ata.h>
  95 int ide_preinit(void)
  96 {
  97         return (0);
  98 }
  99
 100 void ide_set_reset(int idereset)
 101 {
 102         atac_t *ata = (atac_t *) CONFIG_SYS_ATA_BASE_ADDR;
 103         long period;
 104         /*  t1,  t2,  t3,  t4,  t5,  t6,  t9, tRD,  tA */
 105         int piotms[5][9] = { {70, 165, 60, 30, 50, 5, 20, 0, 35},       /* PIO 0 */
 106         {50, 125, 45, 20, 35, 5, 15, 0, 35},    /* PIO 1 */
 107         {30, 100, 30, 15, 20, 5, 10, 0, 35},    /* PIO 2 */
 108         {30, 80, 30, 10, 20, 5, 10, 0, 35},     /* PIO 3 */
 109         {25, 70, 20, 10, 20, 5, 10, 0, 35}      /* PIO 4 */
 110         };
 111
 112         if (idereset) {
 113                 /* control reset */
 114                 out_8(&ata->cr, 0);
 115                 udelay(100);
 116         } else {
 117                 mbar2_writeLong(CIM_MISCCR, CIM_MISCCR_CPUEND);
 118
 119 #define CALC_TIMING(t) (t + period - 1) / period
 120                 period = 1000000000 / (CONFIG_SYS_CLK / 2);     /* period in ns */
 121
 122                 /*ata->ton = CALC_TIMING (180); */
 123                 out_8(&ata->t1, CALC_TIMING(piotms[2][0]));
 124                 out_8(&ata->t2w, CALC_TIMING(piotms[2][1]));
 125                 out_8(&ata->t2r, CALC_TIMING(piotms[2][1]));
 126                 out_8(&ata->ta, CALC_TIMING(piotms[2][8]));
 127                 out_8(&ata->trd, CALC_TIMING(piotms[2][7]));
 128                 out_8(&ata->t4, CALC_TIMING(piotms[2][3]));
 129                 out_8(&ata->t9, CALC_TIMING(piotms[2][6]));
 130
 131                 /* IORDY enable */
 132                 out_8(&ata->cr, 0x40);
 133                 udelay(2000);
 134                 /* IORDY enable */
 135                 setbits_8(&ata->cr, 0x01);
 136         }
 137 }
 138 #endif                          /* CONFIG_IDE */
 139
 140
 141 #ifdef CONFIG_DRIVER_DM9000
 142 int board_eth_init(bd_t *bis)
 143 {
 144         return dm9000_initialize(bis);
 145 }
 146 #endif