board/freescale/ls1021aiot/ls1021aiot.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2016 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <clock_legacy.h>
   8 #include <fdt_support.h>
   9 #include <init.h>
  10 #include <net.h>
  11 #include <asm/arch/immap_ls102xa.h>
  12 #include <asm/arch/clock.h>
  13 #include <asm/arch/fsl_serdes.h>
  14 #include <asm/arch/ls102xa_stream_id.h>
  15
  16 #include <asm/arch/ls102xa_devdis.h>
  17 #include <asm/arch/ls102xa_soc.h>
  18 #include <fsl_csu.h>
  19 #include <fsl_immap.h>
  20 #include <netdev.h>
  21 #include <fsl_mdio.h>
  22 #include <tsec.h>
  23 #include <spl.h>
  24
  25 #include <fsl_validate.h>
  26 #include "../common/sleep.h"
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 #define DDR_SIZE                0x40000000
  31
  32
  33 int checkboard(void)
  34 {
  35         puts("Board: LS1021AIOT\n");
  36
  37 #ifndef CONFIG_QSPI_BOOT
  38         struct ccsr_gur *dcfg = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
  39         u32 cpldrev;
  40
  41         cpldrev = in_be32(&dcfg->gpporcr1);
  42
  43         printf("CPLD:  V%d.%d\n", ((cpldrev >> 28) & 0xf), ((cpldrev >> 24) &
  44                 0xf));
  45 #endif
  46         return 0;
  47 }
  48
  49 void ddrmc_init(void)
  50 {
  51         struct ccsr_ddr *ddr = (struct ccsr_ddr *)CONFIG_SYS_FSL_DDR_ADDR;
  52         u32 temp_sdram_cfg, tmp;
  53
  54         out_be32(&ddr->sdram_cfg, DDR_SDRAM_CFG);
  55
  56         out_be32(&ddr->cs0_bnds, DDR_CS0_BNDS);
  57         out_be32(&ddr->cs0_config, DDR_CS0_CONFIG);
  58
  59         out_be32(&ddr->timing_cfg_0, DDR_TIMING_CFG_0);
  60         out_be32(&ddr->timing_cfg_1, DDR_TIMING_CFG_1);
  61         out_be32(&ddr->timing_cfg_2, DDR_TIMING_CFG_2);
  62         out_be32(&ddr->timing_cfg_3, DDR_TIMING_CFG_3);
  63         out_be32(&ddr->timing_cfg_4, DDR_TIMING_CFG_4);
  64         out_be32(&ddr->timing_cfg_5, DDR_TIMING_CFG_5);
  65
  66         out_be32(&ddr->sdram_cfg_2, DDR_SDRAM_CFG_2);
  67         out_be32(&ddr->ddr_cdr2, DDR_DDR_CDR2);
  68
  69         out_be32(&ddr->sdram_mode, DDR_SDRAM_MODE);
  70         out_be32(&ddr->sdram_mode_2, DDR_SDRAM_MODE_2);
  71
  72         out_be32(&ddr->sdram_interval, DDR_SDRAM_INTERVAL);
  73
  74         out_be32(&ddr->ddr_wrlvl_cntl, DDR_DDR_WRLVL_CNTL);
  75
  76         out_be32(&ddr->ddr_wrlvl_cntl_2, DDR_DDR_WRLVL_CNTL_2);
  77         out_be32(&ddr->ddr_wrlvl_cntl_3, DDR_DDR_WRLVL_CNTL_3);
  78
  79         out_be32(&ddr->ddr_cdr1, DDR_DDR_CDR1);
  80
  81         out_be32(&ddr->sdram_clk_cntl, DDR_SDRAM_CLK_CNTL);
  82         out_be32(&ddr->ddr_zq_cntl, DDR_DDR_ZQ_CNTL);
  83
  84         out_be32(&ddr->cs0_config_2, DDR_CS0_CONFIG_2);
  85
  86         /* DDR erratum A-009942 */
  87         tmp = in_be32(&ddr->debug[28]);
  88         out_be32(&ddr->debug[28], tmp | 0x0070006f);
  89
  90         udelay(500);
  91
  92         temp_sdram_cfg = (DDR_SDRAM_CFG_MEM_EN & ~SDRAM_CFG_BI);
  93
  94         out_be32(&ddr->sdram_cfg, DDR_SDRAM_CFG | temp_sdram_cfg);
  95 }
  96
  97 int dram_init(void)
  98 {
  99 #if (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 100         ddrmc_init();
 101 #endif
 102
 103         erratum_a008850_post();
 104
 105         gd->ram_size = DDR_SIZE;
 106         return 0;
 107 }
 108
 109 #ifdef CONFIG_TSEC_ENET
 110 int board_eth_init(bd_t *bis)
 111 {
 112         struct fsl_pq_mdio_info mdio_info;
 113         struct tsec_info_struct tsec_info[4];
 114         int num = 0;
 115
 116 #ifdef CONFIG_TSEC1
 117         SET_STD_TSEC_INFO(tsec_info[num], 1);
 118         if (is_serdes_configured(SGMII_TSEC1)) {
 119                 puts("eTSEC1 is in sgmii mode.\n");
 120                 tsec_info[num].flags |= TSEC_SGMII;
 121         }
 122         num++;
 123 #endif
 124 #ifdef CONFIG_TSEC2
 125         SET_STD_TSEC_INFO(tsec_info[num], 2);
 126         if (is_serdes_configured(SGMII_TSEC2)) {
 127                 puts("eTSEC2 is in sgmii mode.\n");
 128                 tsec_info[num].flags |= TSEC_SGMII;
 129         }
 130         num++;
 131 #endif
 132         if (!num) {
 133                 printf("No TSECs initialized\n");
 134                 return 0;
 135         }
 136
 137         mdio_info.regs = (struct tsec_mii_mng *)CONFIG_SYS_MDIO_BASE_ADDR;
 138         mdio_info.name = DEFAULT_MII_NAME;
 139         fsl_pq_mdio_init(bis, &mdio_info);
 140
 141         tsec_eth_init(bis, tsec_info, num);
 142
 143         return pci_eth_init(bis);
 144 }
 145 #endif
 146
 147 int board_early_init_f(void)
 148 {
 149         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 150
 151 #ifdef CONFIG_TSEC_ENET
 152         /* clear BD & FR bits for BE BD's and frame data */
 153         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 154         out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 155
 156 #endif
 157
 158         arch_soc_init();
 159
 160         return 0;
 161 }
 162
 163 #ifdef CONFIG_SPL_BUILD
 164 void board_init_f(ulong dummy)
 165 {
 166         /* Clear the BSS */
 167         memset(__bss_start, 0, __bss_end - __bss_start);
 168
 169         get_clocks();
 170
 171         preloader_console_init();
 172
 173         dram_init();
 174
 175         /* Allow OCRAM access permission as R/W */
 176
 177 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 178         enable_layerscape_ns_access();
 179 #endif
 180
 181         board_init_r(NULL, 0);
 182 }
 183 #endif
 184
 185 int board_init(void)
 186 {
 187 #ifndef CONFIG_SYS_FSL_NO_SERDES
 188         fsl_serdes_init();
 189 #endif
 190
 191         ls102xa_smmu_stream_id_init();
 192
 193         return 0;
 194 }
 195
 196 #ifdef CONFIG_BOARD_LATE_INIT
 197 int board_late_init(void)
 198 {
 199         return 0;
 200 }
 201 #endif
 202
 203 #if defined(CONFIG_MISC_INIT_R)
 204 int misc_init_r(void)
 205 {
 206 #ifdef CONFIG_FSL_DEVICE_DISABLE
 207         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 208
 209 #endif
 210
 211 #ifdef CONFIG_FSL_CAAM
 212         return sec_init();
 213 #endif
 214 }
 215 #endif
 216
 217 int ft_board_setup(void *blob, bd_t *bd)
 218 {
 219         ft_cpu_setup(blob, bd);
 220
 221 #ifdef CONFIG_PCI
 222         ft_pci_setup(blob, bd);
 223 #endif
 224
 225         return 0;
 226 }
 227
 228 void flash_write16(u16 val, void *addr)
 229 {
 230         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 231
 232         __raw_writew(shftval, addr);
 233 }
 234
 235 u16 flash_read16(void *addr)
 236 {
 237         u16 val = __raw_readw(addr);
 238
 239         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 240 }