arch/x86/cpu/quark/quark.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2015, Bin Meng <bmeng.cn@gmail.com>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu_func.h>
   8 #include <init.h>
   9 #include <mmc.h>
  10 #include <asm/cache.h>
  11 #include <asm/io.h>
  12 #include <asm/ioapic.h>
  13 #include <asm/irq.h>
  14 #include <asm/mrccache.h>
  15 #include <asm/mtrr.h>
  16 #include <asm/pci.h>
  17 #include <asm/post.h>
  18 #include <asm/arch/device.h>
  19 #include <asm/arch/msg_port.h>
  20 #include <asm/arch/quark.h>
  21
  22 static void quark_setup_mtrr(void)
  23 {
  24         u32 base, mask;
  25         int i;
  26
  27         disable_caches();
  28
  29         /* mark the VGA RAM area as uncacheable */
  30         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_16K_A0000,
  31                        MTRR_FIX_TYPE(MTRR_TYPE_UNCACHEABLE));
  32         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_16K_B0000,
  33                        MTRR_FIX_TYPE(MTRR_TYPE_UNCACHEABLE));
  34
  35         /* mark other fixed range areas as cacheable */
  36         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_64K_00000,
  37                        MTRR_FIX_TYPE(MTRR_TYPE_WRBACK));
  38         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_64K_40000,
  39                        MTRR_FIX_TYPE(MTRR_TYPE_WRBACK));
  40         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_16K_80000,
  41                        MTRR_FIX_TYPE(MTRR_TYPE_WRBACK));
  42         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_FIX_16K_90000,
  43                        MTRR_FIX_TYPE(MTRR_TYPE_WRBACK));
  44         for (i = MTRR_FIX_4K_C0000; i <= MTRR_FIX_4K_FC000; i++)
  45                 msg_port_write(MSG_PORT_HOST_BRIDGE, i,
  46                                MTRR_FIX_TYPE(MTRR_TYPE_WRBACK));
  47
  48         /* variable range MTRR#0: ROM area */
  49         mask = ~(CONFIG_SYS_MONITOR_LEN - 1);
  50         base = CONFIG_SYS_TEXT_BASE & mask;
  51         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_VAR_PHYBASE(MTRR_VAR_ROM),
  52                        base | MTRR_TYPE_WRBACK);
  53         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_VAR_PHYMASK(MTRR_VAR_ROM),
  54                        mask | MTRR_PHYS_MASK_VALID);
  55
  56         /* variable range MTRR#1: eSRAM area */
  57         mask = ~(ESRAM_SIZE - 1);
  58         base = CONFIG_ESRAM_BASE & mask;
  59         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_VAR_PHYBASE(MTRR_VAR_ESRAM),
  60                        base | MTRR_TYPE_WRBACK);
  61         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_VAR_PHYMASK(MTRR_VAR_ESRAM),
  62                        mask | MTRR_PHYS_MASK_VALID);
  63
  64         /* enable both variable and fixed range MTRRs */
  65         msg_port_write(MSG_PORT_HOST_BRIDGE, MTRR_DEF_TYPE,
  66                        MTRR_DEF_TYPE_EN | MTRR_DEF_TYPE_FIX_EN);
  67
  68         enable_caches();
  69 }
  70
  71 static void quark_setup_bars(void)
  72 {
  73         /* GPIO - D31:F0:R44h */
  74         qrk_pci_write_config_dword(QUARK_LEGACY_BRIDGE, LB_GBA,
  75                                    CONFIG_GPIO_BASE | IO_BAR_EN);
  76
  77         /* ACPI PM1 Block - D31:F0:R48h */
  78         qrk_pci_write_config_dword(QUARK_LEGACY_BRIDGE, LB_PM1BLK,
  79                                    CONFIG_ACPI_PM1_BASE | IO_BAR_EN);
  80
  81         /* GPE0 - D31:F0:R4Ch */
  82         qrk_pci_write_config_dword(QUARK_LEGACY_BRIDGE, LB_GPE0BLK,
  83                                    CONFIG_ACPI_GPE0_BASE | IO_BAR_EN);
  84
  85         /* WDT - D31:F0:R84h */
  86         qrk_pci_write_config_dword(QUARK_LEGACY_BRIDGE, LB_WDTBA,
  87                                    CONFIG_WDT_BASE | IO_BAR_EN);
  88
  89         /* RCBA - D31:F0:RF0h */
  90         qrk_pci_write_config_dword(QUARK_LEGACY_BRIDGE, LB_RCBA,
  91                                    CONFIG_RCBA_BASE | MEM_BAR_EN);
  92
  93         /* ACPI P Block - Msg Port 04:R70h */
  94         msg_port_write(MSG_PORT_RMU, PBLK_BA,
  95                        CONFIG_ACPI_PBLK_BASE | IO_BAR_EN);
  96
  97         /* SPI DMA - Msg Port 04:R7Ah */
  98         msg_port_write(MSG_PORT_RMU, SPI_DMA_BA,
  99                        CONFIG_SPI_DMA_BASE | IO_BAR_EN);
 100
 101         /* PCIe ECAM */
 102         msg_port_write(MSG_PORT_MEM_ARBITER, AEC_CTRL,
 103                        CONFIG_PCIE_ECAM_BASE | MEM_BAR_EN);
 104         msg_port_write(MSG_PORT_HOST_BRIDGE, HEC_REG,
 105                        CONFIG_PCIE_ECAM_BASE | MEM_BAR_EN);
 106 }
 107
 108 static void quark_pcie_early_init(void)
 109 {
 110         /*
 111          * Step1: Assert PCIe signal PERST#
 112          *
 113          * The CPU interface to the PERST# signal is platform dependent.
 114          * Call the board-specific codes to perform this task.
 115          */
 116         board_assert_perst();
 117
 118         /* Step2: PHY common lane reset */
 119         msg_port_alt_setbits(MSG_PORT_SOC_UNIT, PCIE_CFG, PCIE_PHY_LANE_RST);
 120         /* wait 1 ms for PHY common lane reset */
 121         mdelay(1);
 122
 123         /* Step3: PHY sideband interface reset and controller main reset */
 124         msg_port_alt_setbits(MSG_PORT_SOC_UNIT, PCIE_CFG,
 125                              PCIE_PHY_SB_RST | PCIE_CTLR_MAIN_RST);
 126         /* wait 80ms for PLL to lock */
 127         mdelay(80);
 128
 129         /* Step4: Controller sideband interface reset */
 130         msg_port_alt_setbits(MSG_PORT_SOC_UNIT, PCIE_CFG, PCIE_CTLR_SB_RST);
 131         /* wait 20ms for controller sideband interface reset */
 132         mdelay(20);
 133
 134         /* Step5: De-assert PERST# */
 135         board_deassert_perst();
 136
 137         /* Step6: Controller primary interface reset */
 138         msg_port_alt_setbits(MSG_PORT_SOC_UNIT, PCIE_CFG, PCIE_CTLR_PRI_RST);
 139
 140         /* Mixer Load Lane 0 */
 141         msg_port_io_clrbits(MSG_PORT_PCIE_AFE, PCIE_RXPICTRL0_L0,
 142                             (1 << 6) | (1 << 7));
 143
 144         /* Mixer Load Lane 1 */
 145         msg_port_io_clrbits(MSG_PORT_PCIE_AFE, PCIE_RXPICTRL0_L1,
 146                             (1 << 6) | (1 << 7));
 147 }
 148
 149 static void quark_usb_early_init(void)
 150 {
 151         /* The sequence below comes from Quark firmware writer guide */
 152
 153         msg_port_alt_clrsetbits(MSG_PORT_USB_AFE, USB2_GLOBAL_PORT,
 154                                 1 << 1, (1 << 6) | (1 << 7));
 155
 156         msg_port_alt_clrsetbits(MSG_PORT_USB_AFE, USB2_COMPBG,
 157                                 (1 << 8) | (1 << 9), (1 << 7) | (1 << 10));
 158
 159         msg_port_alt_setbits(MSG_PORT_USB_AFE, USB2_PLL2, 1 << 29);
 160
 161         msg_port_alt_setbits(MSG_PORT_USB_AFE, USB2_PLL1, 1 << 1);
 162
 163         msg_port_alt_clrsetbits(MSG_PORT_USB_AFE, USB2_PLL1,
 164                                 (1 << 3) | (1 << 4) | (1 << 5), 1 << 6);
 165
 166         msg_port_alt_clrbits(MSG_PORT_USB_AFE, USB2_PLL2, 1 << 29);
 167
 168         msg_port_alt_setbits(MSG_PORT_USB_AFE, USB2_PLL2, 1 << 24);
 169 }
 170
 171 static void quark_thermal_early_init(void)
 172 {
 173         /* The sequence below comes from Quark firmware writer guide */
 174
 175         /* thermal sensor mode config */
 176         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG1,
 177                                 (1 << 3) | (1 << 4) | (1 << 5), 1 << 5);
 178         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG1,
 179                                 (1 << 8) | (1 << 9) | (1 << 10) | (1 << 11) |
 180                                 (1 << 12), 1 << 9);
 181         msg_port_alt_setbits(MSG_PORT_SOC_UNIT, TS_CFG1, 1 << 14);
 182         msg_port_alt_clrbits(MSG_PORT_SOC_UNIT, TS_CFG1, 1 << 17);
 183         msg_port_alt_clrbits(MSG_PORT_SOC_UNIT, TS_CFG1, 1 << 18);
 184         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG2, 0xffff, 0x011f);
 185         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG3, 0xff, 0x17);
 186         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG3,
 187                                 (1 << 8) | (1 << 9), 1 << 8);
 188         msg_port_alt_clrbits(MSG_PORT_SOC_UNIT, TS_CFG3, 0xff000000);
 189         msg_port_alt_clrsetbits(MSG_PORT_SOC_UNIT, TS_CFG4,
 190                                 0x7ff800, 0xc8 << 11);
 191
 192         /* thermal monitor catastrophic trip set point (105 celsius) */
 193         msg_port_clrsetbits(MSG_PORT_RMU, TS_TRIP, 0xff, 155);
 194
 195         /* thermal monitor catastrophic trip clear point (0 celsius) */
 196         msg_port_clrsetbits(MSG_PORT_RMU, TS_TRIP, 0xff0000, 50 << 16);
 197
 198         /* take thermal sensor out of reset */
 199         msg_port_alt_clrbits(MSG_PORT_SOC_UNIT, TS_CFG4, 1 << 0);
 200
 201         /* enable thermal monitor */
 202         msg_port_setbits(MSG_PORT_RMU, TS_MODE, 1 << 15);
 203
 204         /* lock all thermal configuration */
 205         msg_port_setbits(MSG_PORT_RMU, RMU_CTRL, (1 << 5) | (1 << 6));
 206 }
 207
 208 static void quark_enable_legacy_seg(void)
 209 {
 210         msg_port_setbits(MSG_PORT_HOST_BRIDGE, HMISC2,
 211                          HMISC2_SEGE | HMISC2_SEGF | HMISC2_SEGAB);
 212 }
 213
 214 int arch_cpu_init(void)
 215 {
 216         int ret;
 217
 218         post_code(POST_CPU_INIT);
 219
 220         ret = x86_cpu_init_f();
 221         if (ret)
 222                 return ret;
 223
 224         /*
 225          * Quark SoC does not support MSR MTRRs. Fixed and variable range MTRRs
 226          * are accessed indirectly via the message port and not the traditional
 227          * MSR mechanism. Only UC, WT and WB cache types are supported.
 228          */
 229         quark_setup_mtrr();
 230
 231         /*
 232          * Quark SoC has some non-standard BARs (excluding PCI standard BARs)
 233          * which need be initialized with suggested values
 234          */
 235         quark_setup_bars();
 236
 237         /* Initialize USB2 PHY */
 238         quark_usb_early_init();
 239
 240         /* Initialize thermal sensor */
 241         quark_thermal_early_init();
 242
 243         /* Turn on legacy segments (A/B/E/F) decode to system RAM */
 244         quark_enable_legacy_seg();
 245
 246         return 0;
 247 }
 248
 249 int arch_cpu_init_dm(void)
 250 {
 251         /*
 252          * Initialize PCIe controller
 253          *
 254          * Quark SoC holds the PCIe controller in reset following a power on.
 255          * U-Boot needs to release the PCIe controller from reset. The PCIe
 256          * controller (D23:F0/F1) will not be visible in PCI configuration
 257          * space and any access to its PCI configuration registers will cause
 258          * system hang while it is held in reset.
 259          */
 260         quark_pcie_early_init();
 261
 262         return 0;
 263 }
 264
 265 int checkcpu(void)
 266 {
 267         return 0;
 268 }
 269
 270 int print_cpuinfo(void)
 271 {
 272         post_code(POST_CPU_INFO);
 273         return default_print_cpuinfo();
 274 }
 275
 276 static void quark_pcie_init(void)
 277 {
 278         u32 val;
 279
 280         /* PCIe upstream non-posted & posted request size */
 281         qrk_pci_write_config_dword(QUARK_PCIE0, PCIE_RP_CCFG,
 282                                    CCFG_UPRS | CCFG_UNRS);
 283         qrk_pci_write_config_dword(QUARK_PCIE1, PCIE_RP_CCFG,
 284                                    CCFG_UPRS | CCFG_UNRS);
 285
 286         /* PCIe packet fast transmit mode (IPF) */
 287         qrk_pci_write_config_dword(QUARK_PCIE0, PCIE_RP_MPC2, MPC2_IPF);
 288         qrk_pci_write_config_dword(QUARK_PCIE1, PCIE_RP_MPC2, MPC2_IPF);
 289
 290         /* PCIe message bus idle counter (SBIC) */
 291         qrk_pci_read_config_dword(QUARK_PCIE0, PCIE_RP_MBC, &val);
 292         val |= MBC_SBIC;
 293         qrk_pci_write_config_dword(QUARK_PCIE0, PCIE_RP_MBC, val);
 294         qrk_pci_read_config_dword(QUARK_PCIE1, PCIE_RP_MBC, &val);
 295         val |= MBC_SBIC;
 296         qrk_pci_write_config_dword(QUARK_PCIE1, PCIE_RP_MBC, val);
 297 }
 298
 299 static void quark_usb_init(void)
 300 {
 301         u32 bar;
 302
 303         /* Change USB EHCI packet buffer OUT/IN threshold */
 304         qrk_pci_read_config_dword(QUARK_USB_EHCI, PCI_BASE_ADDRESS_0, &bar);
 305         writel((0x7f << 16) | 0x7f, bar + EHCI_INSNREG01);
 306
 307         /* Disable USB device interrupts */
 308         qrk_pci_read_config_dword(QUARK_USB_DEVICE, PCI_BASE_ADDRESS_0, &bar);
 309         writel(0x7f, bar + USBD_INT_MASK);
 310         writel((0xf << 16) | 0xf, bar + USBD_EP_INT_MASK);
 311         writel((0xf << 16) | 0xf, bar + USBD_EP_INT_STS);
 312 }
 313
 314 static void quark_irq_init(void)
 315 {
 316         struct quark_rcba *rcba;
 317         u32 base;
 318
 319         qrk_pci_read_config_dword(QUARK_LEGACY_BRIDGE, LB_RCBA, &base);
 320         base &= ~MEM_BAR_EN;
 321         rcba = (struct quark_rcba *)base;
 322
 323         /*
 324          * Route Quark PCI device interrupt pin to PIRQ
 325          *
 326          * Route device#23's INTA/B/C/D to PIRQA/B/C/D
 327          * Route device#20,21's INTA/B/C/D to PIRQE/F/G/H
 328          */
 329         writew(PIRQC, &rcba->rmu_ir);
 330         writew(PIRQA | (PIRQB << 4) | (PIRQC << 8) | (PIRQD << 12),
 331                &rcba->d23_ir);
 332         writew(PIRQD, &rcba->core_ir);
 333         writew(PIRQE | (PIRQF << 4) | (PIRQG << 8) | (PIRQH << 12),
 334                &rcba->d20d21_ir);
 335 }
 336
 337 int arch_early_init_r(void)
 338 {
 339         quark_pcie_init();
 340
 341         quark_usb_init();
 342
 343         quark_irq_init();
 344
 345         return 0;
 346 }
 347
 348 int arch_misc_init(void)
 349 {
 350 #ifdef CONFIG_ENABLE_MRC_CACHE
 351         /*
 352          * We intend not to check any return value here, as even MRC cache
 353          * is not saved successfully, it is not a severe error that will
 354          * prevent system from continuing to boot.
 355          */
 356         mrccache_save();
 357 #endif
 358
 359         /* Assign a unique I/O APIC ID */
 360         io_apic_set_id(1);
 361
 362         return 0;
 363 }
 364
 365 void board_final_cleanup(void)
 366 {
 367         struct quark_rcba *rcba;
 368         u32 base, val;
 369
 370         qrk_pci_read_config_dword(QUARK_LEGACY_BRIDGE, LB_RCBA, &base);
 371         base &= ~MEM_BAR_EN;
 372         rcba = (struct quark_rcba *)base;
 373
 374         /* Initialize 'Component ID' to zero */
 375         val = readl(&rcba->esd);
 376         val &= ~0xff0000;
 377         writel(val, &rcba->esd);
 378
 379         /* Lock HMBOUND for security */
 380         msg_port_setbits(MSG_PORT_HOST_BRIDGE, HM_BOUND, HM_BOUND_LOCK);
 381
 382         return;
 383 }