arch/x86/cpu/ivybridge/sdram.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (c) 2011 The Chromium OS Authors.
   4  * (C) Copyright 2010,2011
   5  * Graeme Russ, <graeme.russ@gmail.com>
   6  *
   7  * Portions from Coreboot mainboard/google/link/romstage.c
   8  * Copyright (C) 2007-2010 coresystems GmbH
   9  * Copyright (C) 2011 Google Inc.
  10  */
  11
  12 #include <common.h>
  13 #include <errno.h>
  14 #include <fdtdec.h>
  15 #include <init.h>
  16 #include <log.h>
  17 #include <malloc.h>
  18 #include <net.h>
  19 #include <rtc.h>
  20 #include <spi.h>
  21 #include <spi_flash.h>
  22 #include <syscon.h>
  23 #include <sysreset.h>
  24 #include <asm/cpu.h>
  25 #include <asm/processor.h>
  26 #include <asm/gpio.h>
  27 #include <asm/global_data.h>
  28 #include <asm/intel_regs.h>
  29 #include <asm/mrccache.h>
  30 #include <asm/mrc_common.h>
  31 #include <asm/mtrr.h>
  32 #include <asm/pci.h>
  33 #include <asm/report_platform.h>
  34 #include <asm/arch/me.h>
  35 #include <asm/arch/pei_data.h>
  36 #include <asm/arch/pch.h>
  37 #include <asm/post.h>
  38 #include <asm/arch/sandybridge.h>
  39
  40 DECLARE_GLOBAL_DATA_PTR;
  41
  42 #define CMOS_OFFSET_MRC_SEED            152
  43 #define CMOS_OFFSET_MRC_SEED_S3         156
  44 #define CMOS_OFFSET_MRC_SEED_CHK        160
  45
  46 ulong board_get_usable_ram_top(ulong total_size)
  47 {
  48         return mrc_common_board_get_usable_ram_top(total_size);
  49 }
  50
  51 int dram_init_banksize(void)
  52 {
  53         mrc_common_dram_init_banksize();
  54
  55         return 0;
  56 }
  57
  58 static int read_seed_from_cmos(struct pei_data *pei_data)
  59 {
  60         u16 c1, c2, checksum, seed_checksum;
  61         struct udevice *dev;
  62         int ret = 0;
  63
  64         ret = uclass_get_device(UCLASS_RTC, 0, &dev);
  65         if (ret) {
  66                 debug("Cannot find RTC: err=%d\n", ret);
  67                 return -ENODEV;
  68         }
  69
  70         /*
  71          * Read scrambler seeds from CMOS RAM. We don't want to store them in
  72          * SPI flash since they change on every boot and that would wear down
  73          * the flash too much. So we store these in CMOS and the large MRC
  74          * data in SPI flash.
  75          */
  76         ret = rtc_read32(dev, CMOS_OFFSET_MRC_SEED, &pei_data->scrambler_seed);
  77         if (!ret) {
  78                 ret = rtc_read32(dev, CMOS_OFFSET_MRC_SEED_S3,
  79                                  &pei_data->scrambler_seed_s3);
  80         }
  81         if (ret) {
  82                 debug("Failed to read from RTC %s\n", dev->name);
  83                 return ret;
  84         }
  85
  86         debug("Read scrambler seed    0x%08x from CMOS 0x%02x\n",
  87               pei_data->scrambler_seed, CMOS_OFFSET_MRC_SEED);
  88         debug("Read S3 scrambler seed 0x%08x from CMOS 0x%02x\n",
  89               pei_data->scrambler_seed_s3, CMOS_OFFSET_MRC_SEED_S3);
  90
  91         /* Compute seed checksum and compare */
  92         c1 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed,
  93                                  sizeof(u32));
  94         c2 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed_s3,
  95                                  sizeof(u32));
  96         checksum = add_ip_checksums(sizeof(u32), c1, c2);
  97
  98         seed_checksum = rtc_read8(dev, CMOS_OFFSET_MRC_SEED_CHK);
  99         seed_checksum |= rtc_read8(dev, CMOS_OFFSET_MRC_SEED_CHK + 1) << 8;
 100
 101         if (checksum != seed_checksum) {
 102                 debug("%s: invalid seed checksum\n", __func__);
 103                 pei_data->scrambler_seed = 0;
 104                 pei_data->scrambler_seed_s3 = 0;
 105                 return -EINVAL;
 106         }
 107
 108         return 0;
 109 }
 110
 111 static int prepare_mrc_cache(struct pei_data *pei_data)
 112 {
 113         struct mrc_data_container *mrc_cache;
 114         struct mrc_region entry;
 115         int ret;
 116
 117         ret = read_seed_from_cmos(pei_data);
 118         if (ret)
 119                 return ret;
 120         ret = mrccache_get_region(MRC_TYPE_NORMAL, NULL, &entry);
 121         if (ret)
 122                 return ret;
 123         mrc_cache = mrccache_find_current(&entry);
 124         if (!mrc_cache)
 125                 return -ENOENT;
 126
 127         pei_data->mrc_input = mrc_cache->data;
 128         pei_data->mrc_input_len = mrc_cache->data_size;
 129         debug("%s: at %p, size %x checksum %04x\n", __func__,
 130               pei_data->mrc_input, pei_data->mrc_input_len,
 131               mrc_cache->checksum);
 132
 133         return 0;
 134 }
 135
 136 static int write_seeds_to_cmos(struct pei_data *pei_data)
 137 {
 138         u16 c1, c2, checksum;
 139         struct udevice *dev;
 140         int ret = 0;
 141
 142         ret = uclass_get_device(UCLASS_RTC, 0, &dev);
 143         if (ret) {
 144                 debug("Cannot find RTC: err=%d\n", ret);
 145                 return -ENODEV;
 146         }
 147
 148         /* Save the MRC seed values to CMOS */
 149         rtc_write32(dev, CMOS_OFFSET_MRC_SEED, pei_data->scrambler_seed);
 150         debug("Save scrambler seed    0x%08x to CMOS 0x%02x\n",
 151               pei_data->scrambler_seed, CMOS_OFFSET_MRC_SEED);
 152
 153         rtc_write32(dev, CMOS_OFFSET_MRC_SEED_S3, pei_data->scrambler_seed_s3);
 154         debug("Save s3 scrambler seed 0x%08x to CMOS 0x%02x\n",
 155               pei_data->scrambler_seed_s3, CMOS_OFFSET_MRC_SEED_S3);
 156
 157         /* Save a simple checksum of the seed values */
 158         c1 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed,
 159                                  sizeof(u32));
 160         c2 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed_s3,
 161                                  sizeof(u32));
 162         checksum = add_ip_checksums(sizeof(u32), c1, c2);
 163
 164         rtc_write8(dev, CMOS_OFFSET_MRC_SEED_CHK, checksum & 0xff);
 165         rtc_write8(dev, CMOS_OFFSET_MRC_SEED_CHK + 1, (checksum >> 8) & 0xff);
 166
 167         return 0;
 168 }
 169
 170 /* Use this hook to save our SDRAM parameters */
 171 int misc_init_r(void)
 172 {
 173         int ret;
 174
 175         ret = mrccache_save();
 176         if (ret)
 177                 printf("Unable to save MRC data: %d\n", ret);
 178
 179         return 0;
 180 }
 181
 182 static void post_system_agent_init(struct udevice *dev, struct udevice *me_dev,
 183                                    struct pei_data *pei_data)
 184 {
 185         uint16_t done;
 186
 187         /*
 188          * Send ME init done for SandyBridge here.  This is done inside the
 189          * SystemAgent binary on IvyBridge
 190          */
 191         dm_pci_read_config16(dev, PCI_DEVICE_ID, &done);
 192         done &= BASE_REV_MASK;
 193         if (BASE_REV_SNB == done)
 194                 intel_early_me_init_done(dev, me_dev, ME_INIT_STATUS_SUCCESS);
 195         else
 196                 intel_me_status(me_dev);
 197
 198         /* If PCIe init is skipped, set the PEG clock gating */
 199         if (!pei_data->pcie_init)
 200                 setbits_le32(MCHBAR_REG(0x7010), 1);
 201 }
 202
 203 static int recovery_mode_enabled(void)
 204 {
 205         return false;
 206 }
 207
 208 static int copy_spd(struct udevice *dev, struct pei_data *peid)
 209 {
 210         const void *data;
 211         int ret;
 212
 213         ret = mrc_locate_spd(dev, sizeof(peid->spd_data[0]), &data);
 214         if (ret) {
 215                 debug("%s: Could not locate SPD (ret=%d)\n", __func__, ret);
 216                 return ret;
 217         }
 218
 219         memcpy(peid->spd_data[0], data, sizeof(peid->spd_data[0]));
 220
 221         return 0;
 222 }
 223
 224 /**
 225  * sdram_find() - Find available memory
 226  *
 227  * This is a bit complicated since on x86 there are system memory holes all
 228  * over the place. We create a list of available memory blocks
 229  *
 230  * @dev:        Northbridge device
 231  */
 232 static int sdram_find(struct udevice *dev)
 233 {
 234         struct memory_info *info = &gd->arch.meminfo;
 235         uint32_t tseg_base, uma_size, tolud;
 236         uint64_t tom, me_base, touud;
 237         uint64_t uma_memory_base = 0;
 238         unsigned long long tomk;
 239         uint16_t ggc;
 240         u32 val;
 241
 242         /* Total Memory 2GB example:
 243          *
 244          *  00000000  0000MB-1992MB  1992MB  RAM     (writeback)
 245          *  7c800000  1992MB-2000MB     8MB  TSEG    (SMRR)
 246          *  7d000000  2000MB-2002MB     2MB  GFX GTT (uncached)
 247          *  7d200000  2002MB-2034MB    32MB  GFX UMA (uncached)
 248          *  7f200000   2034MB TOLUD
 249          *  7f800000   2040MB MEBASE
 250          *  7f800000  2040MB-2048MB     8MB  ME UMA  (uncached)
 251          *  80000000   2048MB TOM
 252          * 100000000  4096MB-4102MB     6MB  RAM     (writeback)
 253          *
 254          * Total Memory 4GB example:
 255          *
 256          *  00000000  0000MB-2768MB  2768MB  RAM     (writeback)
 257          *  ad000000  2768MB-2776MB     8MB  TSEG    (SMRR)
 258          *  ad800000  2776MB-2778MB     2MB  GFX GTT (uncached)
 259          *  ada00000  2778MB-2810MB    32MB  GFX UMA (uncached)
 260          *  afa00000   2810MB TOLUD
 261          *  ff800000   4088MB MEBASE
 262          *  ff800000  4088MB-4096MB     8MB  ME UMA  (uncached)
 263          * 100000000   4096MB TOM
 264          * 100000000  4096MB-5374MB  1278MB  RAM     (writeback)
 265          * 14fe00000   5368MB TOUUD
 266          */
 267
 268         /* Top of Upper Usable DRAM, including remap */
 269         dm_pci_read_config32(dev, TOUUD + 4, &val);
 270         touud = (uint64_t)val << 32;
 271         dm_pci_read_config32(dev, TOUUD, &val);
 272         touud |= val;
 273
 274         /* Top of Lower Usable DRAM */
 275         dm_pci_read_config32(dev, TOLUD, &tolud);
 276
 277         /* Top of Memory - does not account for any UMA */
 278         dm_pci_read_config32(dev, 0xa4, &val);
 279         tom = (uint64_t)val << 32;
 280         dm_pci_read_config32(dev, 0xa0, &val);
 281         tom |= val;
 282
 283         debug("TOUUD %llx TOLUD %08x TOM %llx\n", touud, tolud, tom);
 284
 285         /* ME UMA needs excluding if total memory <4GB */
 286         dm_pci_read_config32(dev, 0x74, &val);
 287         me_base = (uint64_t)val << 32;
 288         dm_pci_read_config32(dev, 0x70, &val);
 289         me_base |= val;
 290
 291         debug("MEBASE %llx\n", me_base);
 292
 293         /* TODO: Get rid of all this shifting by 10 bits */
 294         tomk = tolud >> 10;
 295         if (me_base == tolud) {
 296                 /* ME is from MEBASE-TOM */
 297                 uma_size = (tom - me_base) >> 10;
 298                 /* Increment TOLUD to account for ME as RAM */
 299                 tolud += uma_size << 10;
 300                 /* UMA starts at old TOLUD */
 301                 uma_memory_base = tomk * 1024ULL;
 302                 debug("ME UMA base %llx size %uM\n", me_base, uma_size >> 10);
 303         }
 304
 305         /* Graphics memory comes next */
 306         dm_pci_read_config16(dev, GGC, &ggc);
 307         if (!(ggc & 2)) {
 308                 debug("IGD decoded, subtracting ");
 309
 310                 /* Graphics memory */
 311                 uma_size = ((ggc >> 3) & 0x1f) * 32 * 1024ULL;
 312                 debug("%uM UMA", uma_size >> 10);
 313                 tomk -= uma_size;
 314                 uma_memory_base = tomk * 1024ULL;
 315
 316                 /* GTT Graphics Stolen Memory Size (GGMS) */
 317                 uma_size = ((ggc >> 8) & 0x3) * 1024ULL;
 318                 tomk -= uma_size;
 319                 uma_memory_base = tomk * 1024ULL;
 320                 debug(" and %uM GTT\n", uma_size >> 10);
 321         }
 322
 323         /* Calculate TSEG size from its base which must be below GTT */
 324         dm_pci_read_config32(dev, 0xb8, &tseg_base);
 325         uma_size = (uma_memory_base - tseg_base) >> 10;
 326         tomk -= uma_size;
 327         uma_memory_base = tomk * 1024ULL;
 328         debug("TSEG base 0x%08x size %uM\n", tseg_base, uma_size >> 10);
 329
 330         debug("Available memory below 4GB: %lluM\n", tomk >> 10);
 331
 332         /* Report the memory regions */
 333         mrc_add_memory_area(info, 1 << 20, 2 << 28);
 334         mrc_add_memory_area(info, (2 << 28) + (2 << 20), 4 << 28);
 335         mrc_add_memory_area(info, (4 << 28) + (2 << 20), tseg_base);
 336         mrc_add_memory_area(info, 1ULL << 32, touud);
 337
 338         /* Add MTRRs for memory */
 339         mtrr_add_request(MTRR_TYPE_WRBACK, 0, 2ULL << 30);
 340         mtrr_add_request(MTRR_TYPE_WRBACK, 2ULL << 30, 512 << 20);
 341         mtrr_add_request(MTRR_TYPE_WRBACK, 0xaULL << 28, 256 << 20);
 342         mtrr_add_request(MTRR_TYPE_UNCACHEABLE, tseg_base, 16 << 20);
 343         mtrr_add_request(MTRR_TYPE_UNCACHEABLE, tseg_base + (16 << 20),
 344                          32 << 20);
 345
 346         /*
 347          * If >= 4GB installed then memory from TOLUD to 4GB
 348          * is remapped above TOM, TOUUD will account for both
 349          */
 350         if (touud > (1ULL << 32ULL)) {
 351                 debug("Available memory above 4GB: %lluM\n",
 352                       (touud >> 20) - 4096);
 353         }
 354
 355         return 0;
 356 }
 357
 358 static void rcba_config(void)
 359 {
 360         /*
 361          *             GFX    INTA -> PIRQA (MSI)
 362          * D28IP_P3IP  WLAN   INTA -> PIRQB
 363          * D29IP_E1P   EHCI1  INTA -> PIRQD
 364          * D26IP_E2P   EHCI2  INTA -> PIRQF
 365          * D31IP_SIP   SATA   INTA -> PIRQF (MSI)
 366          * D31IP_SMIP  SMBUS  INTB -> PIRQH
 367          * D31IP_TTIP  THRT   INTC -> PIRQA
 368          * D27IP_ZIP   HDA    INTA -> PIRQA (MSI)
 369          *
 370          * TRACKPAD                -> PIRQE (Edge Triggered)
 371          * TOUCHSCREEN             -> PIRQG (Edge Triggered)
 372          */
 373
 374         /* Device interrupt pin register (board specific) */
 375         writel((INTC << D31IP_TTIP) | (NOINT << D31IP_SIP2) |
 376                (INTB << D31IP_SMIP) | (INTA << D31IP_SIP), RCB_REG(D31IP));
 377         writel(NOINT << D30IP_PIP, RCB_REG(D30IP));
 378         writel(INTA << D29IP_E1P, RCB_REG(D29IP));
 379         writel(INTA << D28IP_P3IP, RCB_REG(D28IP));
 380         writel(INTA << D27IP_ZIP, RCB_REG(D27IP));
 381         writel(INTA << D26IP_E2P, RCB_REG(D26IP));
 382         writel(NOINT << D25IP_LIP, RCB_REG(D25IP));
 383         writel(NOINT << D22IP_MEI1IP, RCB_REG(D22IP));
 384
 385         /* Device interrupt route registers */
 386         writel(DIR_ROUTE(PIRQB, PIRQH, PIRQA, PIRQC), RCB_REG(D31IR));
 387         writel(DIR_ROUTE(PIRQD, PIRQE, PIRQF, PIRQG), RCB_REG(D29IR));
 388         writel(DIR_ROUTE(PIRQB, PIRQC, PIRQD, PIRQE), RCB_REG(D28IR));
 389         writel(DIR_ROUTE(PIRQA, PIRQH, PIRQA, PIRQB), RCB_REG(D27IR));
 390         writel(DIR_ROUTE(PIRQF, PIRQE, PIRQG, PIRQH), RCB_REG(D26IR));
 391         writel(DIR_ROUTE(PIRQA, PIRQB, PIRQC, PIRQD), RCB_REG(D25IR));
 392         writel(DIR_ROUTE(PIRQA, PIRQB, PIRQC, PIRQD), RCB_REG(D22IR));
 393
 394         /* Enable IOAPIC (generic) */
 395         writew(0x0100, RCB_REG(OIC));
 396         /* PCH BWG says to read back the IOAPIC enable register */
 397         (void)readw(RCB_REG(OIC));
 398
 399         /* Disable unused devices (board specific) */
 400         setbits_le32(RCB_REG(FD), PCH_DISABLE_ALWAYS);
 401 }
 402
 403 int dram_init(void)
 404 {
 405         struct pei_data _pei_data __aligned(8) = {
 406                 .pei_version = PEI_VERSION,
 407                 .mchbar = MCH_BASE_ADDRESS,
 408                 .dmibar = DEFAULT_DMIBAR,
 409                 .epbar = DEFAULT_EPBAR,
 410                 .pciexbar = CONFIG_PCIE_ECAM_BASE,
 411                 .smbusbar = SMBUS_IO_BASE,
 412                 .wdbbar = 0x4000000,
 413                 .wdbsize = 0x1000,
 414                 .hpet_address = CONFIG_HPET_ADDRESS,
 415                 .rcba = DEFAULT_RCBABASE,
 416                 .pmbase = DEFAULT_PMBASE,
 417                 .gpiobase = DEFAULT_GPIOBASE,
 418                 .thermalbase = 0xfed08000,
 419                 .system_type = 0, /* 0 Mobile, 1 Desktop/Server */
 420                 .tseg_size = CONFIG_SMM_TSEG_SIZE,
 421                 .ts_addresses = { 0x00, 0x00, 0x00, 0x00 },
 422                 .ec_present = 1,
 423                 .ddr3lv_support = 1,
 424                 /*
 425                  * 0 = leave channel enabled
 426                  * 1 = disable dimm 0 on channel
 427                  * 2 = disable dimm 1 on channel
 428                  * 3 = disable dimm 0+1 on channel
 429                  */
 430                 .dimm_channel0_disabled = 2,
 431                 .dimm_channel1_disabled = 2,
 432                 .max_ddr3_freq = 1600,
 433                 .usb_port_config = {
 434                         /*
 435                          * Empty and onboard Ports 0-7, set to un-used pin
 436                          * OC3
 437                          */
 438                         { 0, 3, 0x0000 }, /* P0= Empty */
 439                         { 1, 0, 0x0040 }, /* P1= Left USB 1  (OC0) */
 440                         { 1, 1, 0x0040 }, /* P2= Left USB 2  (OC1) */
 441                         { 1, 3, 0x0040 }, /* P3= SDCARD      (no OC) */
 442                         { 0, 3, 0x0000 }, /* P4= Empty */
 443                         { 1, 3, 0x0040 }, /* P5= WWAN        (no OC) */
 444                         { 0, 3, 0x0000 }, /* P6= Empty */
 445                         { 0, 3, 0x0000 }, /* P7= Empty */
 446                         /*
 447                          * Empty and onboard Ports 8-13, set to un-used pin
 448                          * OC4
 449                          */
 450                         { 1, 4, 0x0040 }, /* P8= Camera      (no OC) */
 451                         { 1, 4, 0x0040 }, /* P9= Bluetooth   (no OC) */
 452                         { 0, 4, 0x0000 }, /* P10= Empty */
 453                         { 0, 4, 0x0000 }, /* P11= Empty */
 454                         { 0, 4, 0x0000 }, /* P12= Empty */
 455                         { 0, 4, 0x0000 }, /* P13= Empty */
 456                 },
 457         };
 458         struct pei_data *pei_data = &_pei_data;
 459         struct udevice *dev, *me_dev;
 460         int ret;
 461
 462         /* We need the pinctrl set up early */
 463         ret = syscon_get_by_driver_data(X86_SYSCON_PINCONF, &dev);
 464         if (ret) {
 465                 debug("%s: Could not get pinconf (ret=%d)\n", __func__, ret);
 466                 return ret;
 467         }
 468
 469         ret = uclass_first_device_err(UCLASS_NORTHBRIDGE, &dev);
 470         if (ret) {
 471                 debug("%s: Could not get northbridge (ret=%d)\n", __func__,
 472                       ret);
 473                 return ret;
 474         }
 475         ret = syscon_get_by_driver_data(X86_SYSCON_ME, &me_dev);
 476         if (ret) {
 477                 debug("%s: Could not get ME (ret=%d)\n", __func__, ret);
 478                 return ret;
 479         }
 480         ret = copy_spd(dev, pei_data);
 481         if (ret) {
 482                 debug("%s: Could not get SPD (ret=%d)\n", __func__, ret);
 483                 return ret;
 484         }
 485         pei_data->boot_mode = gd->arch.pei_boot_mode;
 486         debug("Boot mode %d\n", gd->arch.pei_boot_mode);
 487         debug("mrc_input %p\n", pei_data->mrc_input);
 488
 489         /*
 490          * Do not pass MRC data in for recovery mode boot,
 491          * Always pass it in for S3 resume.
 492          */
 493         if (!recovery_mode_enabled() ||
 494             pei_data->boot_mode == PEI_BOOT_RESUME) {
 495                 ret = prepare_mrc_cache(pei_data);
 496                 if (ret)
 497                         debug("prepare_mrc_cache failed: %d\n", ret);
 498         }
 499
 500         /* If MRC data is not found we cannot continue S3 resume. */
 501         if (pei_data->boot_mode == PEI_BOOT_RESUME && !pei_data->mrc_input) {
 502                 debug("Giving up in sdram_initialize: No MRC data\n");
 503                 sysreset_walk_halt(SYSRESET_COLD);
 504         }
 505
 506         /* Pass console handler in pei_data */
 507         pei_data->tx_byte = sdram_console_tx_byte;
 508
 509         /* Wait for ME to be ready */
 510         ret = intel_early_me_init(me_dev);
 511         if (ret) {
 512                 debug("%s: Could not init ME (ret=%d)\n", __func__, ret);
 513                 return ret;
 514         }
 515         ret = intel_early_me_uma_size(me_dev);
 516         if (ret < 0) {
 517                 debug("%s: Could not get UMA size (ret=%d)\n", __func__, ret);
 518                 return ret;
 519         }
 520
 521         ret = mrc_common_init(dev, pei_data, false);
 522         if (ret) {
 523                 debug("%s: mrc_common_init() failed (ret=%d)\n", __func__, ret);
 524                 return ret;
 525         }
 526
 527         ret = sdram_find(dev);
 528         if (ret) {
 529                 debug("%s: sdram_find() failed (ret=%d)\n", __func__, ret);
 530                 return ret;
 531         }
 532         gd->ram_size = gd->arch.meminfo.total_32bit_memory;
 533
 534         debug("MRC output data length %#x at %p\n", pei_data->mrc_output_len,
 535               pei_data->mrc_output);
 536
 537         post_system_agent_init(dev, me_dev, pei_data);
 538         report_memory_config();
 539
 540         /* S3 resume: don't save scrambler seed or MRC data */
 541         if (pei_data->boot_mode != PEI_BOOT_RESUME) {
 542                 struct mrc_output *mrc = &gd->arch.mrc[MRC_TYPE_NORMAL];
 543
 544                 /*
 545                  * This will be copied to SDRAM in reserve_arch(), then written
 546                  * to SPI flash in mrccache_save()
 547                  */
 548                 mrc->buf = (char *)pei_data->mrc_output;
 549                 mrc->len = pei_data->mrc_output_len;
 550                 ret = write_seeds_to_cmos(pei_data);
 551                 if (ret)
 552                         debug("Failed to write seeds to CMOS: %d\n", ret);
 553         }
 554
 555         writew(0xCAFE, MCHBAR_REG(SSKPD));
 556         if (ret)
 557                 return ret;
 558
 559         rcba_config();
 560
 561         return 0;
 562 }