arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <init.h>
  15 #include <irq_func.h>
  16 #include <log.h>
  17 #include <time.h>
  18 #include <vsprintf.h>
  19 #include <watchdog.h>
  20 #include <command.h>
  21 #include <fsl_esdhc.h>
  22 #include <asm/cache.h>
  23 #include <asm/io.h>
  24 #include <asm/mmu.h>
  25 #include <fsl_ifc.h>
  26 #include <asm/fsl_law.h>
  27 #include <asm/fsl_lbc.h>
  28 #include <post.h>
  29 #include <asm/processor.h>
  30 #include <fsl_ddr_sdram.h>
  31 #include <asm/ppc.h>
  32 #include <linux/delay.h>
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 /*
  37  * Default board reset function
  38  */
  39 static void
  40 __board_reset(void)
  41 {
  42         /* Do nothing */
  43 }
  44 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  45
  46 int checkcpu (void)
  47 {
  48         sys_info_t sysinfo;
  49         uint pvr, svr;
  50         uint ver;
  51         uint major, minor;
  52         struct cpu_type *cpu;
  53         char buf1[32], buf2[32];
  54 #if defined(CONFIG_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  55         ccsr_gur_t __iomem *gur =
  56                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  57 #endif
  58
  59         /*
  60          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  61          * mode. Previous platform use ddr ratio to do the same. This
  62          * information is only for display here.
  63          */
  64 #ifdef CONFIG_FSL_CORENET
  65 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  66         u32 ddr_sync = 0;       /* only async mode is supported */
  67 #else
  68         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  69                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  70 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  71 #else   /* CONFIG_FSL_CORENET */
  72 #ifdef CONFIG_DDR_CLK_FREQ
  73         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  74                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  75 #else
  76         u32 ddr_ratio = 0;
  77 #endif /* CONFIG_DDR_CLK_FREQ */
  78 #endif /* CONFIG_FSL_CORENET */
  79
  80         unsigned int i, core, nr_cores = cpu_numcores();
  81         u32 mask = cpu_mask();
  82
  83 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  84         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  85         u32 dsp_mask = cpu_dsp_mask();
  86 #endif
  87
  88         svr = get_svr();
  89         major = SVR_MAJ(svr);
  90         minor = SVR_MIN(svr);
  91
  92 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  93         if (SVR_SOC_VER(svr) == SVR_T4080) {
  94                 ccsr_rcpm_t *rcpm =
  95                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
  96
  97                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
  98                              FSL_CORENET_DEVDISR2_DTSEC1_9);
  99                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
 100                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
 101
 102                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
 103                 for (i = 4; i < 8; i++)
 104                         cpu_disable(i);
 105
 106                 /* request core4~7 into PH20 state, prior to entering PCL10
 107                  * state, all cores in cluster should be placed in PH20 state.
 108                  */
 109                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 110
 111                 /* put the 2nd cluster into PCL10 state */
 112                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 113         }
 114 #endif
 115
 116         if (cpu_numcores() > 1) {
 117 #ifndef CONFIG_MP
 118                 puts("Unicore software on multiprocessor system!!\n"
 119                      "To enable mutlticore build define CONFIG_MP\n");
 120 #endif
 121                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 122                 printf("CPU%d:  ", pic->whoami);
 123         } else {
 124                 puts("CPU:   ");
 125         }
 126
 127         cpu = gd->arch.cpu;
 128
 129         puts(cpu->name);
 130         if (IS_E_PROCESSOR(svr))
 131                 puts("E");
 132
 133         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 134
 135         pvr = get_pvr();
 136         ver = PVR_VER(pvr);
 137         major = PVR_MAJ(pvr);
 138         minor = PVR_MIN(pvr);
 139
 140         printf("Core:  ");
 141         switch(ver) {
 142         case PVR_VER_E500_V1:
 143         case PVR_VER_E500_V2:
 144                 puts("e500");
 145                 break;
 146         case PVR_VER_E500MC:
 147                 puts("e500mc");
 148                 break;
 149         case PVR_VER_E5500:
 150                 puts("e5500");
 151                 break;
 152         case PVR_VER_E6500:
 153                 puts("e6500");
 154                 break;
 155         default:
 156                 puts("Unknown");
 157                 break;
 158         }
 159
 160         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 161
 162         if (nr_cores > CONFIG_MAX_CPUS) {
 163                 panic("\nUnexpected number of cores: %d, max is %d\n",
 164                         nr_cores, CONFIG_MAX_CPUS);
 165         }
 166
 167         get_sys_info(&sysinfo);
 168
 169 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 170         if (sysinfo.diff_sysclk == 1)
 171                 puts("Single Source Clock Configuration\n");
 172 #endif
 173
 174         puts("Clock Configuration:");
 175         for_each_cpu(i, core, nr_cores, mask) {
 176                 if (!(i & 3))
 177                         printf ("\n       ");
 178                 printf("CPU%d:%-4s MHz, ", core,
 179                         strmhz(buf1, sysinfo.freq_processor[core]));
 180         }
 181
 182 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 183         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 184                 if (!(j & 3))
 185                         printf("\n       ");
 186                 printf("DSP CPU%d:%-4s MHz, ", j,
 187                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 188         }
 189 #endif
 190
 191         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 192         printf("\n");
 193
 194 #ifdef CONFIG_FSL_CORENET
 195         if (ddr_sync == 1) {
 196                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 197                         "(Synchronous), ",
 198                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 199                         strmhz(buf2, sysinfo.freq_ddrbus));
 200         } else {
 201                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 202                         "(Asynchronous), ",
 203                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 204                         strmhz(buf2, sysinfo.freq_ddrbus));
 205         }
 206 #else
 207         switch (ddr_ratio) {
 208         case 0x0:
 209                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 210                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 211                         strmhz(buf2, sysinfo.freq_ddrbus));
 212                 break;
 213         case 0x7:
 214                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 215                         "(Synchronous), ",
 216                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 217                         strmhz(buf2, sysinfo.freq_ddrbus));
 218                 break;
 219         default:
 220                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 221                         "(Asynchronous), ",
 222                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 223                         strmhz(buf2, sysinfo.freq_ddrbus));
 224                 break;
 225         }
 226 #endif
 227
 228 #if defined(CONFIG_FSL_LBC)
 229         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 230                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 231         } else {
 232                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 233                        sysinfo.freq_localbus);
 234         }
 235 #endif
 236
 237 #if defined(CONFIG_FSL_IFC)
 238         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 239 #endif
 240
 241 #ifdef CONFIG_CPM2
 242         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freq_systembus));
 243 #endif
 244
 245 #ifdef CONFIG_QE
 246         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 247 #endif
 248
 249 #if defined(CONFIG_SYS_CPRI)
 250         printf("       ");
 251         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 252 #endif
 253
 254 #if defined(CONFIG_SYS_MAPLE)
 255         printf("\n       ");
 256         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 257         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 258         printf("MAPLE-eTVPE:%-4s MHz\n",
 259                strmhz(buf1, sysinfo.freq_maple_etvpe));
 260 #endif
 261
 262 #ifdef CONFIG_SYS_DPAA_FMAN
 263         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 264                 printf("       FMAN%d: %s MHz\n", i + 1,
 265                         strmhz(buf1, sysinfo.freq_fman[i]));
 266         }
 267 #endif
 268
 269 #ifdef CONFIG_SYS_DPAA_QBMAN
 270         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 271 #endif
 272
 273 #ifdef CONFIG_SYS_DPAA_PME
 274         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 275 #endif
 276
 277         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 278
 279 #ifdef CONFIG_FSL_CORENET
 280         /* Display the RCW, so that no one gets confused as to what RCW
 281          * we're actually using for this boot.
 282          */
 283         puts("Reset Configuration Word (RCW):");
 284         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 285                 u32 rcw = in_be32(&gur->rcwsr[i]);
 286
 287                 if ((i % 4) == 0)
 288                         printf("\n       %08x:", i * 4);
 289                 printf(" %08x", rcw);
 290         }
 291         puts("\n");
 292 #endif
 293
 294         return 0;
 295 }
 296
 297
 298 /* ------------------------------------------------------------------------- */
 299
 300 int do_reset(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 301 {
 302 /* Everything after the first generation of PQ3 parts has RSTCR */
 303 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8541) || \
 304         defined(CONFIG_ARCH_MPC8555) || defined(CONFIG_ARCH_MPC8560)
 305         unsigned long val, msr;
 306
 307         /*
 308          * Initiate hard reset in debug control register DBCR0
 309          * Make sure MSR[DE] = 1.  This only resets the core.
 310          */
 311         msr = mfmsr ();
 312         msr |= MSR_DE;
 313         mtmsr (msr);
 314
 315         val = mfspr(DBCR0);
 316         val |= 0x70000000;
 317         mtspr(DBCR0,val);
 318 #else
 319         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 320
 321         /* Attempt board-specific reset */
 322         board_reset();
 323
 324         /* Next try asserting HRESET_REQ */
 325         out_be32(&gur->rstcr, 0x2);
 326         udelay(100);
 327 #endif
 328
 329         return 1;
 330 }
 331
 332
 333 /*
 334  * Get timebase clock frequency
 335  */
 336 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 337 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 338 #endif
 339 __weak unsigned long get_tbclk(void)
 340 {
 341         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 342
 343         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 344 }
 345
 346
 347 #if defined(CONFIG_WATCHDOG)
 348 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 349 void
 350 init_85xx_watchdog(void)
 351 {
 352         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 353               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 354 }
 355
 356 void
 357 reset_85xx_watchdog(void)
 358 {
 359         /*
 360          * Clear TSR(WIS) bit by writing 1
 361          */
 362         mtspr(SPRN_TSR, TSR_WIS);
 363 }
 364
 365 void
 366 watchdog_reset(void)
 367 {
 368         int re_enable = disable_interrupts();
 369
 370         reset_85xx_watchdog();
 371         if (re_enable)
 372                 enable_interrupts();
 373 }
 374 #endif  /* CONFIG_WATCHDOG */
 375
 376 /*
 377  * Initializes on-chip MMC controllers.
 378  * to override, implement board_mmc_init()
 379  */
 380 int cpu_mmc_init(bd_t *bis)
 381 {
 382 #ifdef CONFIG_FSL_ESDHC
 383         return fsl_esdhc_mmc_init(bis);
 384 #else
 385         return 0;
 386 #endif
 387 }
 388
 389 /*
 390  * Print out the state of various machine registers.
 391  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 392  * parameters for IFC and TLBs
 393  */
 394 void print_reginfo(void)
 395 {
 396         print_tlbcam();
 397         print_laws();
 398 #if defined(CONFIG_FSL_LBC)
 399         print_lbc_regs();
 400 #endif
 401 #ifdef CONFIG_FSL_IFC
 402         print_ifc_regs();
 403 #endif
 404
 405 }
 406
 407 /* Common ddr init for non-corenet fsl 85xx platforms */
 408 #ifndef CONFIG_FSL_CORENET
 409 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 410         !defined(CONFIG_SYS_INIT_L2_ADDR)
 411 int dram_init(void)
 412 {
 413 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 414         defined(CONFIG_ARCH_QEMU_E500)
 415         gd->ram_size = fsl_ddr_sdram_size();
 416 #else
 417         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 418 #endif
 419
 420         return 0;
 421 }
 422 #else /* CONFIG_SYS_RAMBOOT */
 423 int dram_init(void)
 424 {
 425         phys_size_t dram_size = 0;
 426
 427 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 428         {
 429                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 430                 unsigned int x = 10;
 431                 unsigned int i;
 432
 433                 /*
 434                  * Work around to stabilize DDR DLL
 435                  */
 436                 out_be32(&gur->ddrdllcr, 0x81000000);
 437                 asm("sync;isync;msync");
 438                 udelay(200);
 439                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 440                         setbits_be32(&gur->devdisr, 0x00010000);
 441                         for (i = 0; i < x; i++)
 442                                 ;
 443                         clrbits_be32(&gur->devdisr, 0x00010000);
 444                         x++;
 445                 }
 446         }
 447 #endif
 448
 449 #if     defined(CONFIG_SPD_EEPROM)      || \
 450         defined(CONFIG_DDR_SPD)         || \
 451         defined(CONFIG_SYS_DDR_RAW_TIMING)
 452         dram_size = fsl_ddr_sdram();
 453 #else
 454         dram_size = fixed_sdram();
 455 #endif
 456         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 457         dram_size *= 0x100000;
 458
 459 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 460         /*
 461          * Initialize and enable DDR ECC.
 462          */
 463         ddr_enable_ecc(dram_size);
 464 #endif
 465
 466 #if defined(CONFIG_FSL_LBC)
 467         /* Some boards also have sdram on the lbc */
 468         lbc_sdram_init();
 469 #endif
 470
 471         debug("DDR: ");
 472         gd->ram_size = dram_size;
 473
 474         return 0;
 475 }
 476 #endif /* CONFIG_SYS_RAMBOOT */
 477 #endif
 478
 479 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 480
 481 /* Board-specific functions defined in each board's ddr.c */
 482 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 483         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 484 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 485                        phys_addr_t *rpn);
 486 unsigned int
 487         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 488
 489 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 490
 491 static void dump_spd_ddr_reg(void)
 492 {
 493         int i, j, k, m;
 494         u8 *p_8;
 495         u32 *p_32;
 496         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 497         generic_spd_eeprom_t
 498                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 499
 500         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 501                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 502
 503         puts("SPD data of all dimms (zero value is omitted)...\n");
 504         puts("Byte (hex)  ");
 505         k = 1;
 506         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 507                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 508                         printf("Dimm%d ", k++);
 509         }
 510         puts("\n");
 511         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 512                 m = 0;
 513                 printf("%3d (0x%02x)  ", k, k);
 514                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 515                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 516                                 p_8 = (u8 *) &spd[i][j];
 517                                 if (p_8[k]) {
 518                                         printf("0x%02x  ", p_8[k]);
 519                                         m++;
 520                                 } else
 521                                         puts("      ");
 522                         }
 523                 }
 524                 if (m)
 525                         puts("\n");
 526                 else
 527                         puts("\r");
 528         }
 529
 530         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 531                 switch (i) {
 532                 case 0:
 533                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 534                         break;
 535 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 536                 case 1:
 537                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 538                         break;
 539 #endif
 540 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 541                 case 2:
 542                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 543                         break;
 544 #endif
 545 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 546                 case 3:
 547                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 548                         break;
 549 #endif
 550                 default:
 551                         printf("%s unexpected controller number = %u\n",
 552                                 __func__, i);
 553                         return;
 554                 }
 555         }
 556         printf("DDR registers dump for all controllers "
 557                 "(zero value is omitted)...\n");
 558         puts("Offset (hex)   ");
 559         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 560                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 561         puts("\n");
 562         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 563                 m = 0;
 564                 printf("%6d (0x%04x)", k * 4, k * 4);
 565                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 566                         p_32 = (u32 *) ddr[i];
 567                         if (p_32[k]) {
 568                                 printf("        0x%08x", p_32[k]);
 569                                 m++;
 570                         } else
 571                                 puts("                  ");
 572                 }
 573                 if (m)
 574                         puts("\n");
 575                 else
 576                         puts("\r");
 577         }
 578         puts("\n");
 579 }
 580
 581 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 582 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 583 {
 584         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 585         unsigned long epn;
 586         u32 tsize, valid, ptr;
 587         int ddr_esel;
 588
 589         clear_ddr_tlbs_phys(p_addr, size>>20);
 590
 591         /* Setup new tlb to cover the physical address */
 592         setup_ddr_tlbs_phys(p_addr, size>>20);
 593
 594         ptr = vstart;
 595         ddr_esel = find_tlb_idx((void *)ptr, 1);
 596         if (ddr_esel != -1) {
 597                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 598         } else {
 599                 printf("TLB error in function %s\n", __func__);
 600                 return -1;
 601         }
 602
 603         return 0;
 604 }
 605
 606 /*
 607  * slide the testing window up to test another area
 608  * for 32_bit system, the maximum testable memory is limited to
 609  * CONFIG_MAX_MEM_MAPPED
 610  */
 611 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 612 {
 613         phys_addr_t test_cap, p_addr;
 614         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 615
 616 #if !defined(CONFIG_PHYS_64BIT) || \
 617     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 618         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 619                 test_cap = p_size;
 620 #else
 621                 test_cap = gd->ram_size;
 622 #endif
 623         p_addr = (*vstart) + (*size) + (*phys_offset);
 624         if (p_addr < test_cap - 1) {
 625                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 626                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 627                         return -1;
 628                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 629                 *size = (u32) p_size;
 630                 printf("Testing 0x%08llx - 0x%08llx\n",
 631                         (u64)(*vstart) + (*phys_offset),
 632                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 633         } else
 634                 return 1;
 635
 636         return 0;
 637 }
 638
 639 /* initialization for testing area */
 640 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 641 {
 642         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 643
 644         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 645         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 646         *phys_offset = 0;
 647
 648 #if !defined(CONFIG_PHYS_64BIT) || \
 649     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 650         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 651                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 652                         puts("Cannot test more than ");
 653                         print_size(CONFIG_MAX_MEM_MAPPED,
 654                                 " without proper 36BIT support.\n");
 655                 }
 656 #endif
 657         printf("Testing 0x%08llx - 0x%08llx\n",
 658                 (u64)(*vstart) + (*phys_offset),
 659                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 660
 661         return 0;
 662 }
 663
 664 /* invalid TLBs for DDR and remap as normal after testing */
 665 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 666 {
 667         unsigned long epn;
 668         u32 tsize, valid, ptr;
 669         phys_addr_t rpn = 0;
 670         int ddr_esel;
 671
 672         /* disable the TLBs for this testing */
 673         ptr = *vstart;
 674
 675         while (ptr < (*vstart) + (*size)) {
 676                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 677                 if (ddr_esel != -1) {
 678                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 679                         disable_tlb(ddr_esel);
 680                 }
 681                 ptr += TSIZE_TO_BYTES(tsize);
 682         }
 683
 684         puts("Remap DDR ");
 685         setup_ddr_tlbs(gd->ram_size>>20);
 686         puts("\n");
 687
 688         return 0;
 689 }
 690
 691 void arch_memory_failure_handle(void)
 692 {
 693         dump_spd_ddr_reg();
 694 }
 695 #endif