arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <init.h>
  15 #include <irq_func.h>
  16 #include <log.h>
  17 #include <time.h>
  18 #include <vsprintf.h>
  19 #include <watchdog.h>
  20 #include <command.h>
  21 #include <fsl_esdhc.h>
  22 #include <asm/cache.h>
  23 #include <asm/io.h>
  24 #include <asm/mmu.h>
  25 #include <fsl_ifc.h>
  26 #include <asm/fsl_law.h>
  27 #include <asm/fsl_lbc.h>
  28 #include <post.h>
  29 #include <asm/processor.h>
  30 #include <fsl_ddr_sdram.h>
  31 #include <asm/ppc.h>
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 /*
  36  * Default board reset function
  37  */
  38 static void
  39 __board_reset(void)
  40 {
  41         /* Do nothing */
  42 }
  43 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  44
  45 int checkcpu (void)
  46 {
  47         sys_info_t sysinfo;
  48         uint pvr, svr;
  49         uint ver;
  50         uint major, minor;
  51         struct cpu_type *cpu;
  52         char buf1[32], buf2[32];
  53 #if defined(CONFIG_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  54         ccsr_gur_t __iomem *gur =
  55                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  56 #endif
  57
  58         /*
  59          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  60          * mode. Previous platform use ddr ratio to do the same. This
  61          * information is only for display here.
  62          */
  63 #ifdef CONFIG_FSL_CORENET
  64 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  65         u32 ddr_sync = 0;       /* only async mode is supported */
  66 #else
  67         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  68                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  69 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  70 #else   /* CONFIG_FSL_CORENET */
  71 #ifdef CONFIG_DDR_CLK_FREQ
  72         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  73                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  74 #else
  75         u32 ddr_ratio = 0;
  76 #endif /* CONFIG_DDR_CLK_FREQ */
  77 #endif /* CONFIG_FSL_CORENET */
  78
  79         unsigned int i, core, nr_cores = cpu_numcores();
  80         u32 mask = cpu_mask();
  81
  82 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  83         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  84         u32 dsp_mask = cpu_dsp_mask();
  85 #endif
  86
  87         svr = get_svr();
  88         major = SVR_MAJ(svr);
  89         minor = SVR_MIN(svr);
  90
  91 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  92         if (SVR_SOC_VER(svr) == SVR_T4080) {
  93                 ccsr_rcpm_t *rcpm =
  94                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
  95
  96                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
  97                              FSL_CORENET_DEVDISR2_DTSEC1_9);
  98                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
  99                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
 100
 101                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
 102                 for (i = 4; i < 8; i++)
 103                         cpu_disable(i);
 104
 105                 /* request core4~7 into PH20 state, prior to entering PCL10
 106                  * state, all cores in cluster should be placed in PH20 state.
 107                  */
 108                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 109
 110                 /* put the 2nd cluster into PCL10 state */
 111                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 112         }
 113 #endif
 114
 115         if (cpu_numcores() > 1) {
 116 #ifndef CONFIG_MP
 117                 puts("Unicore software on multiprocessor system!!\n"
 118                      "To enable mutlticore build define CONFIG_MP\n");
 119 #endif
 120                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 121                 printf("CPU%d:  ", pic->whoami);
 122         } else {
 123                 puts("CPU:   ");
 124         }
 125
 126         cpu = gd->arch.cpu;
 127
 128         puts(cpu->name);
 129         if (IS_E_PROCESSOR(svr))
 130                 puts("E");
 131
 132         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 133
 134         pvr = get_pvr();
 135         ver = PVR_VER(pvr);
 136         major = PVR_MAJ(pvr);
 137         minor = PVR_MIN(pvr);
 138
 139         printf("Core:  ");
 140         switch(ver) {
 141         case PVR_VER_E500_V1:
 142         case PVR_VER_E500_V2:
 143                 puts("e500");
 144                 break;
 145         case PVR_VER_E500MC:
 146                 puts("e500mc");
 147                 break;
 148         case PVR_VER_E5500:
 149                 puts("e5500");
 150                 break;
 151         case PVR_VER_E6500:
 152                 puts("e6500");
 153                 break;
 154         default:
 155                 puts("Unknown");
 156                 break;
 157         }
 158
 159         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 160
 161         if (nr_cores > CONFIG_MAX_CPUS) {
 162                 panic("\nUnexpected number of cores: %d, max is %d\n",
 163                         nr_cores, CONFIG_MAX_CPUS);
 164         }
 165
 166         get_sys_info(&sysinfo);
 167
 168 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 169         if (sysinfo.diff_sysclk == 1)
 170                 puts("Single Source Clock Configuration\n");
 171 #endif
 172
 173         puts("Clock Configuration:");
 174         for_each_cpu(i, core, nr_cores, mask) {
 175                 if (!(i & 3))
 176                         printf ("\n       ");
 177                 printf("CPU%d:%-4s MHz, ", core,
 178                         strmhz(buf1, sysinfo.freq_processor[core]));
 179         }
 180
 181 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 182         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 183                 if (!(j & 3))
 184                         printf("\n       ");
 185                 printf("DSP CPU%d:%-4s MHz, ", j,
 186                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 187         }
 188 #endif
 189
 190         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 191         printf("\n");
 192
 193 #ifdef CONFIG_FSL_CORENET
 194         if (ddr_sync == 1) {
 195                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 196                         "(Synchronous), ",
 197                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 198                         strmhz(buf2, sysinfo.freq_ddrbus));
 199         } else {
 200                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 201                         "(Asynchronous), ",
 202                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 203                         strmhz(buf2, sysinfo.freq_ddrbus));
 204         }
 205 #else
 206         switch (ddr_ratio) {
 207         case 0x0:
 208                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 209                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 210                         strmhz(buf2, sysinfo.freq_ddrbus));
 211                 break;
 212         case 0x7:
 213                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 214                         "(Synchronous), ",
 215                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 216                         strmhz(buf2, sysinfo.freq_ddrbus));
 217                 break;
 218         default:
 219                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 220                         "(Asynchronous), ",
 221                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 222                         strmhz(buf2, sysinfo.freq_ddrbus));
 223                 break;
 224         }
 225 #endif
 226
 227 #if defined(CONFIG_FSL_LBC)
 228         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 229                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 230         } else {
 231                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 232                        sysinfo.freq_localbus);
 233         }
 234 #endif
 235
 236 #if defined(CONFIG_FSL_IFC)
 237         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 238 #endif
 239
 240 #ifdef CONFIG_CPM2
 241         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freq_systembus));
 242 #endif
 243
 244 #ifdef CONFIG_QE
 245         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 246 #endif
 247
 248 #if defined(CONFIG_SYS_CPRI)
 249         printf("       ");
 250         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 251 #endif
 252
 253 #if defined(CONFIG_SYS_MAPLE)
 254         printf("\n       ");
 255         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 256         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 257         printf("MAPLE-eTVPE:%-4s MHz\n",
 258                strmhz(buf1, sysinfo.freq_maple_etvpe));
 259 #endif
 260
 261 #ifdef CONFIG_SYS_DPAA_FMAN
 262         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 263                 printf("       FMAN%d: %s MHz\n", i + 1,
 264                         strmhz(buf1, sysinfo.freq_fman[i]));
 265         }
 266 #endif
 267
 268 #ifdef CONFIG_SYS_DPAA_QBMAN
 269         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 270 #endif
 271
 272 #ifdef CONFIG_SYS_DPAA_PME
 273         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 274 #endif
 275
 276         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 277
 278 #ifdef CONFIG_FSL_CORENET
 279         /* Display the RCW, so that no one gets confused as to what RCW
 280          * we're actually using for this boot.
 281          */
 282         puts("Reset Configuration Word (RCW):");
 283         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 284                 u32 rcw = in_be32(&gur->rcwsr[i]);
 285
 286                 if ((i % 4) == 0)
 287                         printf("\n       %08x:", i * 4);
 288                 printf(" %08x", rcw);
 289         }
 290         puts("\n");
 291 #endif
 292
 293         return 0;
 294 }
 295
 296
 297 /* ------------------------------------------------------------------------- */
 298
 299 int do_reset(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 300 {
 301 /* Everything after the first generation of PQ3 parts has RSTCR */
 302 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8541) || \
 303         defined(CONFIG_ARCH_MPC8555) || defined(CONFIG_ARCH_MPC8560)
 304         unsigned long val, msr;
 305
 306         /*
 307          * Initiate hard reset in debug control register DBCR0
 308          * Make sure MSR[DE] = 1.  This only resets the core.
 309          */
 310         msr = mfmsr ();
 311         msr |= MSR_DE;
 312         mtmsr (msr);
 313
 314         val = mfspr(DBCR0);
 315         val |= 0x70000000;
 316         mtspr(DBCR0,val);
 317 #else
 318         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 319
 320         /* Attempt board-specific reset */
 321         board_reset();
 322
 323         /* Next try asserting HRESET_REQ */
 324         out_be32(&gur->rstcr, 0x2);
 325         udelay(100);
 326 #endif
 327
 328         return 1;
 329 }
 330
 331
 332 /*
 333  * Get timebase clock frequency
 334  */
 335 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 336 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 337 #endif
 338 __weak unsigned long get_tbclk(void)
 339 {
 340         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 341
 342         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 343 }
 344
 345
 346 #if defined(CONFIG_WATCHDOG)
 347 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 348 void
 349 init_85xx_watchdog(void)
 350 {
 351         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 352               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 353 }
 354
 355 void
 356 reset_85xx_watchdog(void)
 357 {
 358         /*
 359          * Clear TSR(WIS) bit by writing 1
 360          */
 361         mtspr(SPRN_TSR, TSR_WIS);
 362 }
 363
 364 void
 365 watchdog_reset(void)
 366 {
 367         int re_enable = disable_interrupts();
 368
 369         reset_85xx_watchdog();
 370         if (re_enable)
 371                 enable_interrupts();
 372 }
 373 #endif  /* CONFIG_WATCHDOG */
 374
 375 /*
 376  * Initializes on-chip MMC controllers.
 377  * to override, implement board_mmc_init()
 378  */
 379 int cpu_mmc_init(bd_t *bis)
 380 {
 381 #ifdef CONFIG_FSL_ESDHC
 382         return fsl_esdhc_mmc_init(bis);
 383 #else
 384         return 0;
 385 #endif
 386 }
 387
 388 /*
 389  * Print out the state of various machine registers.
 390  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 391  * parameters for IFC and TLBs
 392  */
 393 void print_reginfo(void)
 394 {
 395         print_tlbcam();
 396         print_laws();
 397 #if defined(CONFIG_FSL_LBC)
 398         print_lbc_regs();
 399 #endif
 400 #ifdef CONFIG_FSL_IFC
 401         print_ifc_regs();
 402 #endif
 403
 404 }
 405
 406 /* Common ddr init for non-corenet fsl 85xx platforms */
 407 #ifndef CONFIG_FSL_CORENET
 408 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 409         !defined(CONFIG_SYS_INIT_L2_ADDR)
 410 int dram_init(void)
 411 {
 412 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 413         defined(CONFIG_ARCH_QEMU_E500)
 414         gd->ram_size = fsl_ddr_sdram_size();
 415 #else
 416         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 417 #endif
 418
 419         return 0;
 420 }
 421 #else /* CONFIG_SYS_RAMBOOT */
 422 int dram_init(void)
 423 {
 424         phys_size_t dram_size = 0;
 425
 426 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 427         {
 428                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 429                 unsigned int x = 10;
 430                 unsigned int i;
 431
 432                 /*
 433                  * Work around to stabilize DDR DLL
 434                  */
 435                 out_be32(&gur->ddrdllcr, 0x81000000);
 436                 asm("sync;isync;msync");
 437                 udelay(200);
 438                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 439                         setbits_be32(&gur->devdisr, 0x00010000);
 440                         for (i = 0; i < x; i++)
 441                                 ;
 442                         clrbits_be32(&gur->devdisr, 0x00010000);
 443                         x++;
 444                 }
 445         }
 446 #endif
 447
 448 #if     defined(CONFIG_SPD_EEPROM)      || \
 449         defined(CONFIG_DDR_SPD)         || \
 450         defined(CONFIG_SYS_DDR_RAW_TIMING)
 451         dram_size = fsl_ddr_sdram();
 452 #else
 453         dram_size = fixed_sdram();
 454 #endif
 455         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 456         dram_size *= 0x100000;
 457
 458 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 459         /*
 460          * Initialize and enable DDR ECC.
 461          */
 462         ddr_enable_ecc(dram_size);
 463 #endif
 464
 465 #if defined(CONFIG_FSL_LBC)
 466         /* Some boards also have sdram on the lbc */
 467         lbc_sdram_init();
 468 #endif
 469
 470         debug("DDR: ");
 471         gd->ram_size = dram_size;
 472
 473         return 0;
 474 }
 475 #endif /* CONFIG_SYS_RAMBOOT */
 476 #endif
 477
 478 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 479
 480 /* Board-specific functions defined in each board's ddr.c */
 481 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 482         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 483 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 484                        phys_addr_t *rpn);
 485 unsigned int
 486         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 487
 488 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 489
 490 static void dump_spd_ddr_reg(void)
 491 {
 492         int i, j, k, m;
 493         u8 *p_8;
 494         u32 *p_32;
 495         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 496         generic_spd_eeprom_t
 497                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 498
 499         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 500                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 501
 502         puts("SPD data of all dimms (zero value is omitted)...\n");
 503         puts("Byte (hex)  ");
 504         k = 1;
 505         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 506                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 507                         printf("Dimm%d ", k++);
 508         }
 509         puts("\n");
 510         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 511                 m = 0;
 512                 printf("%3d (0x%02x)  ", k, k);
 513                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 514                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 515                                 p_8 = (u8 *) &spd[i][j];
 516                                 if (p_8[k]) {
 517                                         printf("0x%02x  ", p_8[k]);
 518                                         m++;
 519                                 } else
 520                                         puts("      ");
 521                         }
 522                 }
 523                 if (m)
 524                         puts("\n");
 525                 else
 526                         puts("\r");
 527         }
 528
 529         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 530                 switch (i) {
 531                 case 0:
 532                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 533                         break;
 534 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 535                 case 1:
 536                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 537                         break;
 538 #endif
 539 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 540                 case 2:
 541                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 542                         break;
 543 #endif
 544 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 545                 case 3:
 546                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 547                         break;
 548 #endif
 549                 default:
 550                         printf("%s unexpected controller number = %u\n",
 551                                 __func__, i);
 552                         return;
 553                 }
 554         }
 555         printf("DDR registers dump for all controllers "
 556                 "(zero value is omitted)...\n");
 557         puts("Offset (hex)   ");
 558         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 559                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 560         puts("\n");
 561         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 562                 m = 0;
 563                 printf("%6d (0x%04x)", k * 4, k * 4);
 564                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 565                         p_32 = (u32 *) ddr[i];
 566                         if (p_32[k]) {
 567                                 printf("        0x%08x", p_32[k]);
 568                                 m++;
 569                         } else
 570                                 puts("                  ");
 571                 }
 572                 if (m)
 573                         puts("\n");
 574                 else
 575                         puts("\r");
 576         }
 577         puts("\n");
 578 }
 579
 580 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 581 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 582 {
 583         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 584         unsigned long epn;
 585         u32 tsize, valid, ptr;
 586         int ddr_esel;
 587
 588         clear_ddr_tlbs_phys(p_addr, size>>20);
 589
 590         /* Setup new tlb to cover the physical address */
 591         setup_ddr_tlbs_phys(p_addr, size>>20);
 592
 593         ptr = vstart;
 594         ddr_esel = find_tlb_idx((void *)ptr, 1);
 595         if (ddr_esel != -1) {
 596                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 597         } else {
 598                 printf("TLB error in function %s\n", __func__);
 599                 return -1;
 600         }
 601
 602         return 0;
 603 }
 604
 605 /*
 606  * slide the testing window up to test another area
 607  * for 32_bit system, the maximum testable memory is limited to
 608  * CONFIG_MAX_MEM_MAPPED
 609  */
 610 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 611 {
 612         phys_addr_t test_cap, p_addr;
 613         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 614
 615 #if !defined(CONFIG_PHYS_64BIT) || \
 616     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 617         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 618                 test_cap = p_size;
 619 #else
 620                 test_cap = gd->ram_size;
 621 #endif
 622         p_addr = (*vstart) + (*size) + (*phys_offset);
 623         if (p_addr < test_cap - 1) {
 624                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 625                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 626                         return -1;
 627                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 628                 *size = (u32) p_size;
 629                 printf("Testing 0x%08llx - 0x%08llx\n",
 630                         (u64)(*vstart) + (*phys_offset),
 631                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 632         } else
 633                 return 1;
 634
 635         return 0;
 636 }
 637
 638 /* initialization for testing area */
 639 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 640 {
 641         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 642
 643         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 644         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 645         *phys_offset = 0;
 646
 647 #if !defined(CONFIG_PHYS_64BIT) || \
 648     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 649         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 650                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 651                         puts("Cannot test more than ");
 652                         print_size(CONFIG_MAX_MEM_MAPPED,
 653                                 " without proper 36BIT support.\n");
 654                 }
 655 #endif
 656         printf("Testing 0x%08llx - 0x%08llx\n",
 657                 (u64)(*vstart) + (*phys_offset),
 658                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 659
 660         return 0;
 661 }
 662
 663 /* invalid TLBs for DDR and remap as normal after testing */
 664 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 665 {
 666         unsigned long epn;
 667         u32 tsize, valid, ptr;
 668         phys_addr_t rpn = 0;
 669         int ddr_esel;
 670
 671         /* disable the TLBs for this testing */
 672         ptr = *vstart;
 673
 674         while (ptr < (*vstart) + (*size)) {
 675                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 676                 if (ddr_esel != -1) {
 677                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 678                         disable_tlb(ddr_esel);
 679                 }
 680                 ptr += TSIZE_TO_BYTES(tsize);
 681         }
 682
 683         puts("Remap DDR ");
 684         setup_ddr_tlbs(gd->ram_size>>20);
 685         puts("\n");
 686
 687         return 0;
 688 }
 689
 690 void arch_memory_failure_handle(void)
 691 {
 692         dump_spd_ddr_reg();
 693 }
 694 #endif