arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <vsprintf.h>
  15 #include <watchdog.h>
  16 #include <command.h>
  17 #include <fsl_esdhc.h>
  18 #include <asm/cache.h>
  19 #include <asm/io.h>
  20 #include <asm/mmu.h>
  21 #include <fsl_ifc.h>
  22 #include <asm/fsl_law.h>
  23 #include <asm/fsl_lbc.h>
  24 #include <post.h>
  25 #include <asm/processor.h>
  26 #include <fsl_ddr_sdram.h>
  27 #include <asm/ppc.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 /*
  32  * Default board reset function
  33  */
  34 static void
  35 __board_reset(void)
  36 {
  37         /* Do nothing */
  38 }
  39 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  40
  41 int checkcpu (void)
  42 {
  43         sys_info_t sysinfo;
  44         uint pvr, svr;
  45         uint ver;
  46         uint major, minor;
  47         struct cpu_type *cpu;
  48         char buf1[32], buf2[32];
  49 #if defined(CONFIG_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  50         ccsr_gur_t __iomem *gur =
  51                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  52 #endif
  53
  54         /*
  55          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  56          * mode. Previous platform use ddr ratio to do the same. This
  57          * information is only for display here.
  58          */
  59 #ifdef CONFIG_FSL_CORENET
  60 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  61         u32 ddr_sync = 0;       /* only async mode is supported */
  62 #else
  63         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  64                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  65 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  66 #else   /* CONFIG_FSL_CORENET */
  67 #ifdef CONFIG_DDR_CLK_FREQ
  68         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  69                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  70 #else
  71         u32 ddr_ratio = 0;
  72 #endif /* CONFIG_DDR_CLK_FREQ */
  73 #endif /* CONFIG_FSL_CORENET */
  74
  75         unsigned int i, core, nr_cores = cpu_numcores();
  76         u32 mask = cpu_mask();
  77
  78 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  79         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  80         u32 dsp_mask = cpu_dsp_mask();
  81 #endif
  82
  83         svr = get_svr();
  84         major = SVR_MAJ(svr);
  85         minor = SVR_MIN(svr);
  86
  87 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  88         if (SVR_SOC_VER(svr) == SVR_T4080) {
  89                 ccsr_rcpm_t *rcpm =
  90                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
  91
  92                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
  93                              FSL_CORENET_DEVDISR2_DTSEC1_9);
  94                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
  95                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
  96
  97                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
  98                 for (i = 4; i < 8; i++)
  99                         cpu_disable(i);
 100
 101                 /* request core4~7 into PH20 state, prior to entering PCL10
 102                  * state, all cores in cluster should be placed in PH20 state.
 103                  */
 104                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 105
 106                 /* put the 2nd cluster into PCL10 state */
 107                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 108         }
 109 #endif
 110
 111         if (cpu_numcores() > 1) {
 112 #ifndef CONFIG_MP
 113                 puts("Unicore software on multiprocessor system!!\n"
 114                      "To enable mutlticore build define CONFIG_MP\n");
 115 #endif
 116                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 117                 printf("CPU%d:  ", pic->whoami);
 118         } else {
 119                 puts("CPU:   ");
 120         }
 121
 122         cpu = gd->arch.cpu;
 123
 124         puts(cpu->name);
 125         if (IS_E_PROCESSOR(svr))
 126                 puts("E");
 127
 128         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 129
 130         pvr = get_pvr();
 131         ver = PVR_VER(pvr);
 132         major = PVR_MAJ(pvr);
 133         minor = PVR_MIN(pvr);
 134
 135         printf("Core:  ");
 136         switch(ver) {
 137         case PVR_VER_E500_V1:
 138         case PVR_VER_E500_V2:
 139                 puts("e500");
 140                 break;
 141         case PVR_VER_E500MC:
 142                 puts("e500mc");
 143                 break;
 144         case PVR_VER_E5500:
 145                 puts("e5500");
 146                 break;
 147         case PVR_VER_E6500:
 148                 puts("e6500");
 149                 break;
 150         default:
 151                 puts("Unknown");
 152                 break;
 153         }
 154
 155         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 156
 157         if (nr_cores > CONFIG_MAX_CPUS) {
 158                 panic("\nUnexpected number of cores: %d, max is %d\n",
 159                         nr_cores, CONFIG_MAX_CPUS);
 160         }
 161
 162         get_sys_info(&sysinfo);
 163
 164 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 165         if (sysinfo.diff_sysclk == 1)
 166                 puts("Single Source Clock Configuration\n");
 167 #endif
 168
 169         puts("Clock Configuration:");
 170         for_each_cpu(i, core, nr_cores, mask) {
 171                 if (!(i & 3))
 172                         printf ("\n       ");
 173                 printf("CPU%d:%-4s MHz, ", core,
 174                         strmhz(buf1, sysinfo.freq_processor[core]));
 175         }
 176
 177 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 178         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 179                 if (!(j & 3))
 180                         printf("\n       ");
 181                 printf("DSP CPU%d:%-4s MHz, ", j,
 182                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 183         }
 184 #endif
 185
 186         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 187         printf("\n");
 188
 189 #ifdef CONFIG_FSL_CORENET
 190         if (ddr_sync == 1) {
 191                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 192                         "(Synchronous), ",
 193                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 194                         strmhz(buf2, sysinfo.freq_ddrbus));
 195         } else {
 196                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 197                         "(Asynchronous), ",
 198                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 199                         strmhz(buf2, sysinfo.freq_ddrbus));
 200         }
 201 #else
 202         switch (ddr_ratio) {
 203         case 0x0:
 204                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 205                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 206                         strmhz(buf2, sysinfo.freq_ddrbus));
 207                 break;
 208         case 0x7:
 209                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 210                         "(Synchronous), ",
 211                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 212                         strmhz(buf2, sysinfo.freq_ddrbus));
 213                 break;
 214         default:
 215                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 216                         "(Asynchronous), ",
 217                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 218                         strmhz(buf2, sysinfo.freq_ddrbus));
 219                 break;
 220         }
 221 #endif
 222
 223 #if defined(CONFIG_FSL_LBC)
 224         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 225                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 226         } else {
 227                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 228                        sysinfo.freq_localbus);
 229         }
 230 #endif
 231
 232 #if defined(CONFIG_FSL_IFC)
 233         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 234 #endif
 235
 236 #ifdef CONFIG_CPM2
 237         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freq_systembus));
 238 #endif
 239
 240 #ifdef CONFIG_QE
 241         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 242 #endif
 243
 244 #if defined(CONFIG_SYS_CPRI)
 245         printf("       ");
 246         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 247 #endif
 248
 249 #if defined(CONFIG_SYS_MAPLE)
 250         printf("\n       ");
 251         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 252         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 253         printf("MAPLE-eTVPE:%-4s MHz\n",
 254                strmhz(buf1, sysinfo.freq_maple_etvpe));
 255 #endif
 256
 257 #ifdef CONFIG_SYS_DPAA_FMAN
 258         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 259                 printf("       FMAN%d: %s MHz\n", i + 1,
 260                         strmhz(buf1, sysinfo.freq_fman[i]));
 261         }
 262 #endif
 263
 264 #ifdef CONFIG_SYS_DPAA_QBMAN
 265         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 266 #endif
 267
 268 #ifdef CONFIG_SYS_DPAA_PME
 269         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 270 #endif
 271
 272         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 273
 274 #ifdef CONFIG_FSL_CORENET
 275         /* Display the RCW, so that no one gets confused as to what RCW
 276          * we're actually using for this boot.
 277          */
 278         puts("Reset Configuration Word (RCW):");
 279         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 280                 u32 rcw = in_be32(&gur->rcwsr[i]);
 281
 282                 if ((i % 4) == 0)
 283                         printf("\n       %08x:", i * 4);
 284                 printf(" %08x", rcw);
 285         }
 286         puts("\n");
 287 #endif
 288
 289         return 0;
 290 }
 291
 292
 293 /* ------------------------------------------------------------------------- */
 294
 295 int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 296 {
 297 /* Everything after the first generation of PQ3 parts has RSTCR */
 298 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8541) || \
 299         defined(CONFIG_ARCH_MPC8555) || defined(CONFIG_ARCH_MPC8560)
 300         unsigned long val, msr;
 301
 302         /*
 303          * Initiate hard reset in debug control register DBCR0
 304          * Make sure MSR[DE] = 1.  This only resets the core.
 305          */
 306         msr = mfmsr ();
 307         msr |= MSR_DE;
 308         mtmsr (msr);
 309
 310         val = mfspr(DBCR0);
 311         val |= 0x70000000;
 312         mtspr(DBCR0,val);
 313 #else
 314         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 315
 316         /* Attempt board-specific reset */
 317         board_reset();
 318
 319         /* Next try asserting HRESET_REQ */
 320         out_be32(&gur->rstcr, 0x2);
 321         udelay(100);
 322 #endif
 323
 324         return 1;
 325 }
 326
 327
 328 /*
 329  * Get timebase clock frequency
 330  */
 331 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 332 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 333 #endif
 334 __weak unsigned long get_tbclk (void)
 335 {
 336         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 337
 338         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 339 }
 340
 341
 342 #if defined(CONFIG_WATCHDOG)
 343 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 344 void
 345 init_85xx_watchdog(void)
 346 {
 347         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 348               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 349 }
 350
 351 void
 352 reset_85xx_watchdog(void)
 353 {
 354         /*
 355          * Clear TSR(WIS) bit by writing 1
 356          */
 357         mtspr(SPRN_TSR, TSR_WIS);
 358 }
 359
 360 void
 361 watchdog_reset(void)
 362 {
 363         int re_enable = disable_interrupts();
 364
 365         reset_85xx_watchdog();
 366         if (re_enable)
 367                 enable_interrupts();
 368 }
 369 #endif  /* CONFIG_WATCHDOG */
 370
 371 /*
 372  * Initializes on-chip MMC controllers.
 373  * to override, implement board_mmc_init()
 374  */
 375 int cpu_mmc_init(bd_t *bis)
 376 {
 377 #ifdef CONFIG_FSL_ESDHC
 378         return fsl_esdhc_mmc_init(bis);
 379 #else
 380         return 0;
 381 #endif
 382 }
 383
 384 /*
 385  * Print out the state of various machine registers.
 386  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 387  * parameters for IFC and TLBs
 388  */
 389 void print_reginfo(void)
 390 {
 391         print_tlbcam();
 392         print_laws();
 393 #if defined(CONFIG_FSL_LBC)
 394         print_lbc_regs();
 395 #endif
 396 #ifdef CONFIG_FSL_IFC
 397         print_ifc_regs();
 398 #endif
 399
 400 }
 401
 402 /* Common ddr init for non-corenet fsl 85xx platforms */
 403 #ifndef CONFIG_FSL_CORENET
 404 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 405         !defined(CONFIG_SYS_INIT_L2_ADDR)
 406 int dram_init(void)
 407 {
 408 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 409         defined(CONFIG_ARCH_QEMU_E500)
 410         gd->ram_size = fsl_ddr_sdram_size();
 411 #else
 412         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 413 #endif
 414
 415         return 0;
 416 }
 417 #else /* CONFIG_SYS_RAMBOOT */
 418 int dram_init(void)
 419 {
 420         phys_size_t dram_size = 0;
 421
 422 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 423         {
 424                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 425                 unsigned int x = 10;
 426                 unsigned int i;
 427
 428                 /*
 429                  * Work around to stabilize DDR DLL
 430                  */
 431                 out_be32(&gur->ddrdllcr, 0x81000000);
 432                 asm("sync;isync;msync");
 433                 udelay(200);
 434                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 435                         setbits_be32(&gur->devdisr, 0x00010000);
 436                         for (i = 0; i < x; i++)
 437                                 ;
 438                         clrbits_be32(&gur->devdisr, 0x00010000);
 439                         x++;
 440                 }
 441         }
 442 #endif
 443
 444 #if     defined(CONFIG_SPD_EEPROM)      || \
 445         defined(CONFIG_DDR_SPD)         || \
 446         defined(CONFIG_SYS_DDR_RAW_TIMING)
 447         dram_size = fsl_ddr_sdram();
 448 #else
 449         dram_size = fixed_sdram();
 450 #endif
 451         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 452         dram_size *= 0x100000;
 453
 454 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 455         /*
 456          * Initialize and enable DDR ECC.
 457          */
 458         ddr_enable_ecc(dram_size);
 459 #endif
 460
 461 #if defined(CONFIG_FSL_LBC)
 462         /* Some boards also have sdram on the lbc */
 463         lbc_sdram_init();
 464 #endif
 465
 466         debug("DDR: ");
 467         gd->ram_size = dram_size;
 468
 469         return 0;
 470 }
 471 #endif /* CONFIG_SYS_RAMBOOT */
 472 #endif
 473
 474 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 475
 476 /* Board-specific functions defined in each board's ddr.c */
 477 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 478         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 479 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 480                        phys_addr_t *rpn);
 481 unsigned int
 482         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 483
 484 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 485
 486 static void dump_spd_ddr_reg(void)
 487 {
 488         int i, j, k, m;
 489         u8 *p_8;
 490         u32 *p_32;
 491         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 492         generic_spd_eeprom_t
 493                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 494
 495         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 496                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 497
 498         puts("SPD data of all dimms (zero value is omitted)...\n");
 499         puts("Byte (hex)  ");
 500         k = 1;
 501         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 502                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 503                         printf("Dimm%d ", k++);
 504         }
 505         puts("\n");
 506         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 507                 m = 0;
 508                 printf("%3d (0x%02x)  ", k, k);
 509                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 510                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 511                                 p_8 = (u8 *) &spd[i][j];
 512                                 if (p_8[k]) {
 513                                         printf("0x%02x  ", p_8[k]);
 514                                         m++;
 515                                 } else
 516                                         puts("      ");
 517                         }
 518                 }
 519                 if (m)
 520                         puts("\n");
 521                 else
 522                         puts("\r");
 523         }
 524
 525         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 526                 switch (i) {
 527                 case 0:
 528                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 529                         break;
 530 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 531                 case 1:
 532                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 533                         break;
 534 #endif
 535 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 536                 case 2:
 537                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 538                         break;
 539 #endif
 540 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 541                 case 3:
 542                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 543                         break;
 544 #endif
 545                 default:
 546                         printf("%s unexpected controller number = %u\n",
 547                                 __func__, i);
 548                         return;
 549                 }
 550         }
 551         printf("DDR registers dump for all controllers "
 552                 "(zero value is omitted)...\n");
 553         puts("Offset (hex)   ");
 554         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 555                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 556         puts("\n");
 557         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 558                 m = 0;
 559                 printf("%6d (0x%04x)", k * 4, k * 4);
 560                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 561                         p_32 = (u32 *) ddr[i];
 562                         if (p_32[k]) {
 563                                 printf("        0x%08x", p_32[k]);
 564                                 m++;
 565                         } else
 566                                 puts("                  ");
 567                 }
 568                 if (m)
 569                         puts("\n");
 570                 else
 571                         puts("\r");
 572         }
 573         puts("\n");
 574 }
 575
 576 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 577 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 578 {
 579         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 580         unsigned long epn;
 581         u32 tsize, valid, ptr;
 582         int ddr_esel;
 583
 584         clear_ddr_tlbs_phys(p_addr, size>>20);
 585
 586         /* Setup new tlb to cover the physical address */
 587         setup_ddr_tlbs_phys(p_addr, size>>20);
 588
 589         ptr = vstart;
 590         ddr_esel = find_tlb_idx((void *)ptr, 1);
 591         if (ddr_esel != -1) {
 592                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 593         } else {
 594                 printf("TLB error in function %s\n", __func__);
 595                 return -1;
 596         }
 597
 598         return 0;
 599 }
 600
 601 /*
 602  * slide the testing window up to test another area
 603  * for 32_bit system, the maximum testable memory is limited to
 604  * CONFIG_MAX_MEM_MAPPED
 605  */
 606 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 607 {
 608         phys_addr_t test_cap, p_addr;
 609         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 610
 611 #if !defined(CONFIG_PHYS_64BIT) || \
 612     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 613         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 614                 test_cap = p_size;
 615 #else
 616                 test_cap = gd->ram_size;
 617 #endif
 618         p_addr = (*vstart) + (*size) + (*phys_offset);
 619         if (p_addr < test_cap - 1) {
 620                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 621                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 622                         return -1;
 623                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 624                 *size = (u32) p_size;
 625                 printf("Testing 0x%08llx - 0x%08llx\n",
 626                         (u64)(*vstart) + (*phys_offset),
 627                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 628         } else
 629                 return 1;
 630
 631         return 0;
 632 }
 633
 634 /* initialization for testing area */
 635 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 636 {
 637         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 638
 639         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 640         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 641         *phys_offset = 0;
 642
 643 #if !defined(CONFIG_PHYS_64BIT) || \
 644     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 645         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 646                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 647                         puts("Cannot test more than ");
 648                         print_size(CONFIG_MAX_MEM_MAPPED,
 649                                 " without proper 36BIT support.\n");
 650                 }
 651 #endif
 652         printf("Testing 0x%08llx - 0x%08llx\n",
 653                 (u64)(*vstart) + (*phys_offset),
 654                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 655
 656         return 0;
 657 }
 658
 659 /* invalid TLBs for DDR and remap as normal after testing */
 660 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 661 {
 662         unsigned long epn;
 663         u32 tsize, valid, ptr;
 664         phys_addr_t rpn = 0;
 665         int ddr_esel;
 666
 667         /* disable the TLBs for this testing */
 668         ptr = *vstart;
 669
 670         while (ptr < (*vstart) + (*size)) {
 671                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 672                 if (ddr_esel != -1) {
 673                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 674                         disable_tlb(ddr_esel);
 675                 }
 676                 ptr += TSIZE_TO_BYTES(tsize);
 677         }
 678
 679         puts("Remap DDR ");
 680         setup_ddr_tlbs(gd->ram_size>>20);
 681         puts("\n");
 682
 683         return 0;
 684 }
 685
 686 void arch_memory_failure_handle(void)
 687 {
 688         dump_spd_ddr_reg();
 689 }
 690 #endif