arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <irq_func.h>
  15 #include <vsprintf.h>
  16 #include <watchdog.h>
  17 #include <command.h>
  18 #include <fsl_esdhc.h>
  19 #include <asm/cache.h>
  20 #include <asm/io.h>
  21 #include <asm/mmu.h>
  22 #include <fsl_ifc.h>
  23 #include <asm/fsl_law.h>
  24 #include <asm/fsl_lbc.h>
  25 #include <post.h>
  26 #include <asm/processor.h>
  27 #include <fsl_ddr_sdram.h>
  28 #include <asm/ppc.h>
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 /*
  33  * Default board reset function
  34  */
  35 static void
  36 __board_reset(void)
  37 {
  38         /* Do nothing */
  39 }
  40 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  41
  42 int checkcpu (void)
  43 {
  44         sys_info_t sysinfo;
  45         uint pvr, svr;
  46         uint ver;
  47         uint major, minor;
  48         struct cpu_type *cpu;
  49         char buf1[32], buf2[32];
  50 #if defined(CONFIG_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  51         ccsr_gur_t __iomem *gur =
  52                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  53 #endif
  54
  55         /*
  56          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  57          * mode. Previous platform use ddr ratio to do the same. This
  58          * information is only for display here.
  59          */
  60 #ifdef CONFIG_FSL_CORENET
  61 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  62         u32 ddr_sync = 0;       /* only async mode is supported */
  63 #else
  64         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  65                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  66 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  67 #else   /* CONFIG_FSL_CORENET */
  68 #ifdef CONFIG_DDR_CLK_FREQ
  69         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  70                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  71 #else
  72         u32 ddr_ratio = 0;
  73 #endif /* CONFIG_DDR_CLK_FREQ */
  74 #endif /* CONFIG_FSL_CORENET */
  75
  76         unsigned int i, core, nr_cores = cpu_numcores();
  77         u32 mask = cpu_mask();
  78
  79 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  80         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  81         u32 dsp_mask = cpu_dsp_mask();
  82 #endif
  83
  84         svr = get_svr();
  85         major = SVR_MAJ(svr);
  86         minor = SVR_MIN(svr);
  87
  88 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  89         if (SVR_SOC_VER(svr) == SVR_T4080) {
  90                 ccsr_rcpm_t *rcpm =
  91                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
  92
  93                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
  94                              FSL_CORENET_DEVDISR2_DTSEC1_9);
  95                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
  96                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
  97
  98                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
  99                 for (i = 4; i < 8; i++)
 100                         cpu_disable(i);
 101
 102                 /* request core4~7 into PH20 state, prior to entering PCL10
 103                  * state, all cores in cluster should be placed in PH20 state.
 104                  */
 105                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 106
 107                 /* put the 2nd cluster into PCL10 state */
 108                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 109         }
 110 #endif
 111
 112         if (cpu_numcores() > 1) {
 113 #ifndef CONFIG_MP
 114                 puts("Unicore software on multiprocessor system!!\n"
 115                      "To enable mutlticore build define CONFIG_MP\n");
 116 #endif
 117                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 118                 printf("CPU%d:  ", pic->whoami);
 119         } else {
 120                 puts("CPU:   ");
 121         }
 122
 123         cpu = gd->arch.cpu;
 124
 125         puts(cpu->name);
 126         if (IS_E_PROCESSOR(svr))
 127                 puts("E");
 128
 129         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 130
 131         pvr = get_pvr();
 132         ver = PVR_VER(pvr);
 133         major = PVR_MAJ(pvr);
 134         minor = PVR_MIN(pvr);
 135
 136         printf("Core:  ");
 137         switch(ver) {
 138         case PVR_VER_E500_V1:
 139         case PVR_VER_E500_V2:
 140                 puts("e500");
 141                 break;
 142         case PVR_VER_E500MC:
 143                 puts("e500mc");
 144                 break;
 145         case PVR_VER_E5500:
 146                 puts("e5500");
 147                 break;
 148         case PVR_VER_E6500:
 149                 puts("e6500");
 150                 break;
 151         default:
 152                 puts("Unknown");
 153                 break;
 154         }
 155
 156         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 157
 158         if (nr_cores > CONFIG_MAX_CPUS) {
 159                 panic("\nUnexpected number of cores: %d, max is %d\n",
 160                         nr_cores, CONFIG_MAX_CPUS);
 161         }
 162
 163         get_sys_info(&sysinfo);
 164
 165 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 166         if (sysinfo.diff_sysclk == 1)
 167                 puts("Single Source Clock Configuration\n");
 168 #endif
 169
 170         puts("Clock Configuration:");
 171         for_each_cpu(i, core, nr_cores, mask) {
 172                 if (!(i & 3))
 173                         printf ("\n       ");
 174                 printf("CPU%d:%-4s MHz, ", core,
 175                         strmhz(buf1, sysinfo.freq_processor[core]));
 176         }
 177
 178 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 179         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 180                 if (!(j & 3))
 181                         printf("\n       ");
 182                 printf("DSP CPU%d:%-4s MHz, ", j,
 183                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 184         }
 185 #endif
 186
 187         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 188         printf("\n");
 189
 190 #ifdef CONFIG_FSL_CORENET
 191         if (ddr_sync == 1) {
 192                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 193                         "(Synchronous), ",
 194                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 195                         strmhz(buf2, sysinfo.freq_ddrbus));
 196         } else {
 197                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 198                         "(Asynchronous), ",
 199                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 200                         strmhz(buf2, sysinfo.freq_ddrbus));
 201         }
 202 #else
 203         switch (ddr_ratio) {
 204         case 0x0:
 205                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 206                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 207                         strmhz(buf2, sysinfo.freq_ddrbus));
 208                 break;
 209         case 0x7:
 210                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 211                         "(Synchronous), ",
 212                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 213                         strmhz(buf2, sysinfo.freq_ddrbus));
 214                 break;
 215         default:
 216                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 217                         "(Asynchronous), ",
 218                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 219                         strmhz(buf2, sysinfo.freq_ddrbus));
 220                 break;
 221         }
 222 #endif
 223
 224 #if defined(CONFIG_FSL_LBC)
 225         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 226                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 227         } else {
 228                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 229                        sysinfo.freq_localbus);
 230         }
 231 #endif
 232
 233 #if defined(CONFIG_FSL_IFC)
 234         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 235 #endif
 236
 237 #ifdef CONFIG_CPM2
 238         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freq_systembus));
 239 #endif
 240
 241 #ifdef CONFIG_QE
 242         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 243 #endif
 244
 245 #if defined(CONFIG_SYS_CPRI)
 246         printf("       ");
 247         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 248 #endif
 249
 250 #if defined(CONFIG_SYS_MAPLE)
 251         printf("\n       ");
 252         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 253         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 254         printf("MAPLE-eTVPE:%-4s MHz\n",
 255                strmhz(buf1, sysinfo.freq_maple_etvpe));
 256 #endif
 257
 258 #ifdef CONFIG_SYS_DPAA_FMAN
 259         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 260                 printf("       FMAN%d: %s MHz\n", i + 1,
 261                         strmhz(buf1, sysinfo.freq_fman[i]));
 262         }
 263 #endif
 264
 265 #ifdef CONFIG_SYS_DPAA_QBMAN
 266         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 267 #endif
 268
 269 #ifdef CONFIG_SYS_DPAA_PME
 270         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 271 #endif
 272
 273         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 274
 275 #ifdef CONFIG_FSL_CORENET
 276         /* Display the RCW, so that no one gets confused as to what RCW
 277          * we're actually using for this boot.
 278          */
 279         puts("Reset Configuration Word (RCW):");
 280         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 281                 u32 rcw = in_be32(&gur->rcwsr[i]);
 282
 283                 if ((i % 4) == 0)
 284                         printf("\n       %08x:", i * 4);
 285                 printf(" %08x", rcw);
 286         }
 287         puts("\n");
 288 #endif
 289
 290         return 0;
 291 }
 292
 293
 294 /* ------------------------------------------------------------------------- */
 295
 296 int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 297 {
 298 /* Everything after the first generation of PQ3 parts has RSTCR */
 299 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8541) || \
 300         defined(CONFIG_ARCH_MPC8555) || defined(CONFIG_ARCH_MPC8560)
 301         unsigned long val, msr;
 302
 303         /*
 304          * Initiate hard reset in debug control register DBCR0
 305          * Make sure MSR[DE] = 1.  This only resets the core.
 306          */
 307         msr = mfmsr ();
 308         msr |= MSR_DE;
 309         mtmsr (msr);
 310
 311         val = mfspr(DBCR0);
 312         val |= 0x70000000;
 313         mtspr(DBCR0,val);
 314 #else
 315         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 316
 317         /* Attempt board-specific reset */
 318         board_reset();
 319
 320         /* Next try asserting HRESET_REQ */
 321         out_be32(&gur->rstcr, 0x2);
 322         udelay(100);
 323 #endif
 324
 325         return 1;
 326 }
 327
 328
 329 /*
 330  * Get timebase clock frequency
 331  */
 332 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 333 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 334 #endif
 335 __weak unsigned long get_tbclk (void)
 336 {
 337         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 338
 339         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 340 }
 341
 342
 343 #if defined(CONFIG_WATCHDOG)
 344 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 345 void
 346 init_85xx_watchdog(void)
 347 {
 348         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 349               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 350 }
 351
 352 void
 353 reset_85xx_watchdog(void)
 354 {
 355         /*
 356          * Clear TSR(WIS) bit by writing 1
 357          */
 358         mtspr(SPRN_TSR, TSR_WIS);
 359 }
 360
 361 void
 362 watchdog_reset(void)
 363 {
 364         int re_enable = disable_interrupts();
 365
 366         reset_85xx_watchdog();
 367         if (re_enable)
 368                 enable_interrupts();
 369 }
 370 #endif  /* CONFIG_WATCHDOG */
 371
 372 /*
 373  * Initializes on-chip MMC controllers.
 374  * to override, implement board_mmc_init()
 375  */
 376 int cpu_mmc_init(bd_t *bis)
 377 {
 378 #ifdef CONFIG_FSL_ESDHC
 379         return fsl_esdhc_mmc_init(bis);
 380 #else
 381         return 0;
 382 #endif
 383 }
 384
 385 /*
 386  * Print out the state of various machine registers.
 387  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 388  * parameters for IFC and TLBs
 389  */
 390 void print_reginfo(void)
 391 {
 392         print_tlbcam();
 393         print_laws();
 394 #if defined(CONFIG_FSL_LBC)
 395         print_lbc_regs();
 396 #endif
 397 #ifdef CONFIG_FSL_IFC
 398         print_ifc_regs();
 399 #endif
 400
 401 }
 402
 403 /* Common ddr init for non-corenet fsl 85xx platforms */
 404 #ifndef CONFIG_FSL_CORENET
 405 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 406         !defined(CONFIG_SYS_INIT_L2_ADDR)
 407 int dram_init(void)
 408 {
 409 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 410         defined(CONFIG_ARCH_QEMU_E500)
 411         gd->ram_size = fsl_ddr_sdram_size();
 412 #else
 413         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 414 #endif
 415
 416         return 0;
 417 }
 418 #else /* CONFIG_SYS_RAMBOOT */
 419 int dram_init(void)
 420 {
 421         phys_size_t dram_size = 0;
 422
 423 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 424         {
 425                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 426                 unsigned int x = 10;
 427                 unsigned int i;
 428
 429                 /*
 430                  * Work around to stabilize DDR DLL
 431                  */
 432                 out_be32(&gur->ddrdllcr, 0x81000000);
 433                 asm("sync;isync;msync");
 434                 udelay(200);
 435                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 436                         setbits_be32(&gur->devdisr, 0x00010000);
 437                         for (i = 0; i < x; i++)
 438                                 ;
 439                         clrbits_be32(&gur->devdisr, 0x00010000);
 440                         x++;
 441                 }
 442         }
 443 #endif
 444
 445 #if     defined(CONFIG_SPD_EEPROM)      || \
 446         defined(CONFIG_DDR_SPD)         || \
 447         defined(CONFIG_SYS_DDR_RAW_TIMING)
 448         dram_size = fsl_ddr_sdram();
 449 #else
 450         dram_size = fixed_sdram();
 451 #endif
 452         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 453         dram_size *= 0x100000;
 454
 455 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 456         /*
 457          * Initialize and enable DDR ECC.
 458          */
 459         ddr_enable_ecc(dram_size);
 460 #endif
 461
 462 #if defined(CONFIG_FSL_LBC)
 463         /* Some boards also have sdram on the lbc */
 464         lbc_sdram_init();
 465 #endif
 466
 467         debug("DDR: ");
 468         gd->ram_size = dram_size;
 469
 470         return 0;
 471 }
 472 #endif /* CONFIG_SYS_RAMBOOT */
 473 #endif
 474
 475 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 476
 477 /* Board-specific functions defined in each board's ddr.c */
 478 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 479         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 480 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 481                        phys_addr_t *rpn);
 482 unsigned int
 483         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 484
 485 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 486
 487 static void dump_spd_ddr_reg(void)
 488 {
 489         int i, j, k, m;
 490         u8 *p_8;
 491         u32 *p_32;
 492         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 493         generic_spd_eeprom_t
 494                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 495
 496         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 497                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 498
 499         puts("SPD data of all dimms (zero value is omitted)...\n");
 500         puts("Byte (hex)  ");
 501         k = 1;
 502         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 503                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 504                         printf("Dimm%d ", k++);
 505         }
 506         puts("\n");
 507         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 508                 m = 0;
 509                 printf("%3d (0x%02x)  ", k, k);
 510                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 511                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 512                                 p_8 = (u8 *) &spd[i][j];
 513                                 if (p_8[k]) {
 514                                         printf("0x%02x  ", p_8[k]);
 515                                         m++;
 516                                 } else
 517                                         puts("      ");
 518                         }
 519                 }
 520                 if (m)
 521                         puts("\n");
 522                 else
 523                         puts("\r");
 524         }
 525
 526         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 527                 switch (i) {
 528                 case 0:
 529                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 530                         break;
 531 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 532                 case 1:
 533                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 534                         break;
 535 #endif
 536 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 537                 case 2:
 538                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 539                         break;
 540 #endif
 541 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 542                 case 3:
 543                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 544                         break;
 545 #endif
 546                 default:
 547                         printf("%s unexpected controller number = %u\n",
 548                                 __func__, i);
 549                         return;
 550                 }
 551         }
 552         printf("DDR registers dump for all controllers "
 553                 "(zero value is omitted)...\n");
 554         puts("Offset (hex)   ");
 555         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 556                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 557         puts("\n");
 558         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 559                 m = 0;
 560                 printf("%6d (0x%04x)", k * 4, k * 4);
 561                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 562                         p_32 = (u32 *) ddr[i];
 563                         if (p_32[k]) {
 564                                 printf("        0x%08x", p_32[k]);
 565                                 m++;
 566                         } else
 567                                 puts("                  ");
 568                 }
 569                 if (m)
 570                         puts("\n");
 571                 else
 572                         puts("\r");
 573         }
 574         puts("\n");
 575 }
 576
 577 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 578 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 579 {
 580         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 581         unsigned long epn;
 582         u32 tsize, valid, ptr;
 583         int ddr_esel;
 584
 585         clear_ddr_tlbs_phys(p_addr, size>>20);
 586
 587         /* Setup new tlb to cover the physical address */
 588         setup_ddr_tlbs_phys(p_addr, size>>20);
 589
 590         ptr = vstart;
 591         ddr_esel = find_tlb_idx((void *)ptr, 1);
 592         if (ddr_esel != -1) {
 593                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 594         } else {
 595                 printf("TLB error in function %s\n", __func__);
 596                 return -1;
 597         }
 598
 599         return 0;
 600 }
 601
 602 /*
 603  * slide the testing window up to test another area
 604  * for 32_bit system, the maximum testable memory is limited to
 605  * CONFIG_MAX_MEM_MAPPED
 606  */
 607 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 608 {
 609         phys_addr_t test_cap, p_addr;
 610         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 611
 612 #if !defined(CONFIG_PHYS_64BIT) || \
 613     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 614         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 615                 test_cap = p_size;
 616 #else
 617                 test_cap = gd->ram_size;
 618 #endif
 619         p_addr = (*vstart) + (*size) + (*phys_offset);
 620         if (p_addr < test_cap - 1) {
 621                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 622                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 623                         return -1;
 624                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 625                 *size = (u32) p_size;
 626                 printf("Testing 0x%08llx - 0x%08llx\n",
 627                         (u64)(*vstart) + (*phys_offset),
 628                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 629         } else
 630                 return 1;
 631
 632         return 0;
 633 }
 634
 635 /* initialization for testing area */
 636 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 637 {
 638         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 639
 640         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 641         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 642         *phys_offset = 0;
 643
 644 #if !defined(CONFIG_PHYS_64BIT) || \
 645     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 646         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 647                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 648                         puts("Cannot test more than ");
 649                         print_size(CONFIG_MAX_MEM_MAPPED,
 650                                 " without proper 36BIT support.\n");
 651                 }
 652 #endif
 653         printf("Testing 0x%08llx - 0x%08llx\n",
 654                 (u64)(*vstart) + (*phys_offset),
 655                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 656
 657         return 0;
 658 }
 659
 660 /* invalid TLBs for DDR and remap as normal after testing */
 661 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 662 {
 663         unsigned long epn;
 664         u32 tsize, valid, ptr;
 665         phys_addr_t rpn = 0;
 666         int ddr_esel;
 667
 668         /* disable the TLBs for this testing */
 669         ptr = *vstart;
 670
 671         while (ptr < (*vstart) + (*size)) {
 672                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 673                 if (ddr_esel != -1) {
 674                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 675                         disable_tlb(ddr_esel);
 676                 }
 677                 ptr += TSIZE_TO_BYTES(tsize);
 678         }
 679
 680         puts("Remap DDR ");
 681         setup_ddr_tlbs(gd->ram_size>>20);
 682         puts("\n");
 683
 684         return 0;
 685 }
 686
 687 void arch_memory_failure_handle(void)
 688 {
 689         dump_spd_ddr_reg();
 690 }
 691 #endif