arch/powerpc/cpu/mpc83xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2004-2007 Freescale Semiconductor, Inc.
   4  */
   5
   6 /*
   7  * CPU specific code for the MPC83xx family.
   8  *
   9  * Derived from the MPC8260 and MPC85xx.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <vsprintf.h>
  15 #include <watchdog.h>
  16 #include <command.h>
  17 #include <mpc83xx.h>
  18 #include <asm/processor.h>
  19 #include <linux/libfdt.h>
  20 #include <tsec.h>
  21 #include <netdev.h>
  22 #include <fsl_esdhc.h>
  23 #if defined(CONFIG_BOOTCOUNT_LIMIT) && !defined(CONFIG_ARCH_MPC831X)
  24 #include <linux/immap_qe.h>
  25 #include <asm/io.h>
  26 #endif
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 #ifndef CONFIG_CPU_MPC83XX
  31 int checkcpu(void)
  32 {
  33         volatile immap_t *immr;
  34         ulong clock = gd->cpu_clk;
  35         u32 pvr = get_pvr();
  36         u32 spridr;
  37         char buf[32];
  38         int ret;
  39         int i;
  40
  41         const struct cpu_type {
  42                 char name[15];
  43                 u32 partid;
  44         } cpu_type_list [] = {
  45                 CPU_TYPE_ENTRY(8308),
  46                 CPU_TYPE_ENTRY(8309),
  47                 CPU_TYPE_ENTRY(8311),
  48                 CPU_TYPE_ENTRY(8313),
  49                 CPU_TYPE_ENTRY(8314),
  50                 CPU_TYPE_ENTRY(8315),
  51                 CPU_TYPE_ENTRY(8321),
  52                 CPU_TYPE_ENTRY(8323),
  53                 CPU_TYPE_ENTRY(8343),
  54                 CPU_TYPE_ENTRY(8347_TBGA_),
  55                 CPU_TYPE_ENTRY(8347_PBGA_),
  56                 CPU_TYPE_ENTRY(8349),
  57                 CPU_TYPE_ENTRY(8358_TBGA_),
  58                 CPU_TYPE_ENTRY(8358_PBGA_),
  59                 CPU_TYPE_ENTRY(8360),
  60                 CPU_TYPE_ENTRY(8377),
  61                 CPU_TYPE_ENTRY(8378),
  62                 CPU_TYPE_ENTRY(8379),
  63         };
  64
  65         immr = (immap_t *)CONFIG_SYS_IMMR;
  66
  67         ret = prt_83xx_rsr();
  68         if (ret)
  69                 return ret;
  70
  71         puts("CPU:   ");
  72
  73         switch (pvr & 0xffff0000) {
  74                 case PVR_E300C1:
  75                         printf("e300c1, ");
  76                         break;
  77
  78                 case PVR_E300C2:
  79                         printf("e300c2, ");
  80                         break;
  81
  82                 case PVR_E300C3:
  83                         printf("e300c3, ");
  84                         break;
  85
  86                 case PVR_E300C4:
  87                         printf("e300c4, ");
  88                         break;
  89
  90                 default:
  91                         printf("Unknown core, ");
  92         }
  93
  94         spridr = immr->sysconf.spridr;
  95
  96         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  97                 if (cpu_type_list[i].partid == PARTID_NO_E(spridr)) {
  98                         puts("MPC");
  99                         puts(cpu_type_list[i].name);
 100                         if (IS_E_PROCESSOR(spridr))
 101                                 puts("E");
 102                         if ((SPR_FAMILY(spridr) == SPR_834X_FAMILY ||
 103                              SPR_FAMILY(spridr) == SPR_836X_FAMILY) &&
 104                             REVID_MAJOR(spridr) >= 2)
 105                                 puts("A");
 106                         printf(", Rev: %d.%d", REVID_MAJOR(spridr),
 107                                REVID_MINOR(spridr));
 108                         break;
 109                 }
 110
 111         if (i == ARRAY_SIZE(cpu_type_list))
 112                 printf("(SPRIDR %08x unknown), ", spridr);
 113
 114         printf(" at %s MHz, ", strmhz(buf, clock));
 115
 116         printf("CSB: %s MHz\n", strmhz(buf, gd->arch.csb_clk));
 117
 118         return 0;
 119 }
 120 #endif
 121
 122 #ifndef CONFIG_SYSRESET
 123 int
 124 do_reset (cmd_tbl_t * cmdtp, int flag, int argc, char * const argv[])
 125 {
 126         ulong msr;
 127 #ifndef MPC83xx_RESET
 128         ulong addr;
 129 #endif
 130
 131         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
 132
 133         puts("Resetting the board.\n");
 134
 135 #ifdef MPC83xx_RESET
 136
 137         /* Interrupts and MMU off */
 138         msr = mfmsr();
 139         msr &= ~(MSR_EE | MSR_IR | MSR_DR);
 140         mtmsr(msr);
 141
 142         /* enable Reset Control Reg */
 143         immap->reset.rpr = 0x52535445;
 144         sync();
 145         isync();
 146
 147         /* confirm Reset Control Reg is enabled */
 148         while(!((immap->reset.rcer) & RCER_CRE))
 149                 ;
 150
 151         udelay(200);
 152
 153         /* perform reset, only one bit */
 154         immap->reset.rcr = RCR_SWHR;
 155
 156 #else   /* ! MPC83xx_RESET */
 157
 158         immap->reset.rmr = RMR_CSRE;    /* Checkstop Reset enable */
 159
 160         /* Interrupts and MMU off */
 161         msr = mfmsr();
 162         msr &= ~(MSR_ME | MSR_EE | MSR_IR | MSR_DR);
 163         mtmsr(msr);
 164
 165         /*
 166          * Trying to execute the next instruction at a non-existing address
 167          * should cause a machine check, resulting in reset
 168          */
 169         addr = CONFIG_SYS_RESET_ADDRESS;
 170
 171         ((void (*)(void)) addr) ();
 172 #endif  /* MPC83xx_RESET */
 173
 174         return 1;
 175 }
 176 #endif
 177
 178 /*
 179  * Get timebase clock frequency (like cpu_clk in Hz)
 180  */
 181 #ifndef CONFIG_TIMER
 182 unsigned long get_tbclk(void)
 183 {
 184         return (gd->bus_clk + 3L) / 4L;
 185 }
 186 #endif
 187
 188 #if defined(CONFIG_WATCHDOG)
 189 void watchdog_reset (void)
 190 {
 191         int re_enable = disable_interrupts();
 192
 193         /* Reset the 83xx watchdog */
 194         volatile immap_t *immr = (immap_t *) CONFIG_SYS_IMMR;
 195         immr->wdt.swsrr = 0x556c;
 196         immr->wdt.swsrr = 0xaa39;
 197
 198         if (re_enable)
 199                 enable_interrupts();
 200 }
 201 #endif
 202
 203 #ifndef CONFIG_DM_ETH
 204 /*
 205  * Initializes on-chip ethernet controllers.
 206  * to override, implement board_eth_init()
 207  */
 208 int cpu_eth_init(bd_t *bis)
 209 {
 210 #if defined(CONFIG_UEC_ETH)
 211         uec_standard_init(bis);
 212 #endif
 213
 214 #if defined(CONFIG_TSEC_ENET)
 215         tsec_standard_init(bis);
 216 #endif
 217         return 0;
 218 }
 219 #endif /* !CONFIG_DM_ETH */
 220
 221 /*
 222  * Initializes on-chip MMC controllers.
 223  * to override, implement board_mmc_init()
 224  */
 225 int cpu_mmc_init(bd_t *bis)
 226 {
 227 #ifdef CONFIG_FSL_ESDHC
 228         return fsl_esdhc_mmc_init(bis);
 229 #else
 230         return 0;
 231 #endif
 232 }
 233
 234 void ppcDWstore(unsigned int *addr, unsigned int *value)
 235 {
 236         asm("lfd 1, 0(%1)\n\t"
 237             "stfd 1, 0(%0)"
 238             :
 239             : "r" (addr), "r" (value)
 240             : "memory");
 241 }
 242
 243 void ppcDWload(unsigned int *addr, unsigned int *ret)
 244 {
 245         asm("lfd 1, 0(%0)\n\t"
 246             "stfd 1, 0(%1)"
 247             :
 248             : "r" (addr), "r" (ret)
 249             : "memory");
 250 }