arch/mips/mach-jz47xx/jz4780/sdram.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * JZ4780 DDR initialization
   4  *
   5  * Copyright (c) 2013 Imagination Technologies
   6  * Author: Paul Burton <paul.burton@imgtec.com>
   7  *
   8  * Based on spl/common/{jz4780_ddr,jz_ddr3_init}.c from X-Boot
   9  * Copyright (c) 2006-2013 Ingenic Semiconductor
  10  */
  11
  12 #include <common.h>
  13 #include <hang.h>
  14 #include <init.h>
  15 #include <asm/io.h>
  16 #include <mach/jz4780.h>
  17 #include <mach/jz4780_dram.h>
  18
  19 static const u32 get_mem_clk(void)
  20 {
  21         const u32 mpll_out = ((u64)JZ4780_SYS_EXTAL * JZ4780_MPLL_M) /
  22                              (JZ4780_MPLL_N * JZ4780_MPLL_OD);
  23         return mpll_out / JZ4780_SYS_MEM_DIV;
  24 }
  25
  26 u32 sdram_size(int cs)
  27 {
  28         u32 dw = DDR_DW32 ? 4 : 2;
  29         u32 banks = DDR_BANK8 ? 8 : 4;
  30         u32 size = 0;
  31
  32         if ((cs == 0) && DDR_CS0EN) {
  33                 size = (1 << (DDR_ROW + DDR_COL)) * dw * banks;
  34                 if (DDR_CS1EN && (size > 0x20000000))
  35                         size = 0x20000000;
  36         } else if ((cs == 1) && DDR_CS1EN) {
  37                 size = (1 << (DDR_ROW + DDR_COL)) * dw * banks;
  38         }
  39
  40         return size;
  41 }
  42
  43 static void ddr_cfg_init(void)
  44 {
  45         void __iomem *ddr_ctl_regs = (void __iomem *)DDRC_BASE;
  46         u32 ddrc_cfg, tmp;
  47
  48         tmp = DDR_CL;
  49         if (tmp)
  50                 tmp--;
  51         if (tmp > 4)
  52                 tmp = 4;
  53
  54         ddrc_cfg = DDRC_CFG_TYPE_DDR3 | DDRC_CFG_IMBA |
  55                    DDR_DW32 | DDRC_CFG_MPRT | ((tmp | 0x8) << 2) |
  56                    ((DDR_ROW - 12) << 11) | ((DDR_COL - 8) << 8) |
  57                    (DDR_CS0EN << 6) | (DDR_BANK8 << 1) |
  58                    ((DDR_ROW - 12) << 27) | ((DDR_COL - 8) << 24) |
  59                    (DDR_CS1EN << 7) | (DDR_BANK8 << 23);
  60
  61         if (DDR_BL > 4)
  62                 ddrc_cfg |= BIT(21);
  63
  64         writel(ddrc_cfg, ddr_ctl_regs + DDRC_CFG);
  65 }
  66
  67 static void ddr_phy_init(const struct jz4780_ddr_config *ddr_config)
  68 {
  69         void __iomem *ddr_ctl_regs = (void __iomem *)DDRC_BASE;
  70         void __iomem *ddr_phy_regs = ddr_ctl_regs + DDR_PHY_OFFSET;
  71         unsigned int count = 0, i;
  72         u32 reg, mask;
  73
  74         writel(DDRP_DCR_TYPE_DDR3 | (DDR_BANK8 << 3), ddr_phy_regs + DDRP_DCR);
  75
  76         writel(ddr_config->mr0, ddr_phy_regs + DDRP_MR0);
  77         writel(ddr_config->mr1, ddr_phy_regs + DDRP_MR1);
  78         writel(0, ddr_phy_regs + DDRP_ODTCR);
  79         writel(0, ddr_phy_regs + DDRP_MR2);
  80
  81         writel(ddr_config->ptr0, ddr_phy_regs + DDRP_PTR0);
  82         writel(ddr_config->ptr1, ddr_phy_regs + DDRP_PTR1);
  83         writel(ddr_config->ptr2, ddr_phy_regs + DDRP_PTR2);
  84
  85         writel(ddr_config->dtpr0, ddr_phy_regs + DDRP_DTPR0);
  86         writel(ddr_config->dtpr1, ddr_phy_regs + DDRP_DTPR1);
  87         writel(ddr_config->dtpr2, ddr_phy_regs + DDRP_DTPR2);
  88
  89         writel(DDRP_PGCR_DQSCFG | (7 << DDRP_PGCR_CKEN_BIT) |
  90                (2 << DDRP_PGCR_CKDV_BIT) |
  91                (DDR_CS0EN | (DDR_CS1EN << 1)) << DDRP_PGCR_RANKEN_BIT |
  92                DDRP_PGCR_ZCKSEL_32 | DDRP_PGCR_PDDISDX,
  93                ddr_phy_regs + DDRP_PGCR);
  94
  95         for (i = 0; i < 8; i++)
  96                 clrbits_le32(ddr_phy_regs + DDRP_DXGCR(i), 0x3 << 9);
  97
  98         count = 0;
  99         mask = DDRP_PGSR_IDONE | DDRP_PGSR_DLDONE | DDRP_PGSR_ZCDONE;
 100         for (;;) {
 101                 reg = readl(ddr_phy_regs + DDRP_PGSR);
 102                 if ((reg == mask) || (reg == 0x1f))
 103                         break;
 104                 if (count++ == 10000)
 105                         hang();
 106         }
 107
 108         /* DQS extension and early set to 1 */
 109         clrsetbits_le32(ddr_phy_regs + DDRP_DSGCR, 0x7E << 4, 0x12 << 4);
 110
 111         /* 500 pull up and 500 pull down */
 112         clrsetbits_le32(ddr_phy_regs + DDRP_DXCCR, 0xFF << 4, 0xC4 << 4);
 113
 114         /* Initialise phy */
 115         writel(DDRP_PIR_INIT | DDRP_PIR_DRAMINT | DDRP_PIR_DRAMRST,
 116                ddr_phy_regs + DDRP_PIR);
 117
 118         count = 0;
 119         mask |= DDRP_PGSR_DIDONE;
 120         for (;;) {
 121                 reg = readl(ddr_phy_regs + DDRP_PGSR);
 122                 if ((reg == mask) || (reg == 0x1f))
 123                         break;
 124                 if (count++ == 20000)
 125                         hang();
 126         }
 127
 128         writel(DDRP_PIR_INIT | DDRP_PIR_QSTRN, ddr_phy_regs + DDRP_PIR);
 129
 130         count = 0;
 131         mask |= DDRP_PGSR_DTDONE;
 132         for (;;) {
 133                 reg = readl(ddr_phy_regs + DDRP_PGSR);
 134                 if (reg == mask)
 135                         break;
 136                 if (count++ != 50000)
 137                         continue;
 138                 reg &= DDRP_PGSR_DTDONE | DDRP_PGSR_DTERR | DDRP_PGSR_DTIERR;
 139                 if (reg)
 140                         hang();
 141                 count = 0;
 142         }
 143
 144         /* Override impedance */
 145         clrsetbits_le32(ddr_phy_regs + DDRP_ZQXCR0(0), 0x3ff,
 146                 ((ddr_config->pullup & 0x1f) << DDRP_ZQXCR_PULLUP_IMPE_BIT) |
 147                 ((ddr_config->pulldn & 0x1f) << DDRP_ZQXCR_PULLDOWN_IMPE_BIT) |
 148                 DDRP_ZQXCR_ZDEN);
 149 }
 150
 151 #define JZBIT(bit) ((bit % 4) * 8)
 152 #define JZMASK(bit) (0x1f << JZBIT(bit))
 153
 154 static void remap_swap(int a, int b)
 155 {
 156         void __iomem *ddr_ctl_regs = (void __iomem *)DDRC_BASE;
 157         u32 remmap[2], tmp[2];
 158
 159         remmap[0] = readl(ddr_ctl_regs + DDRC_REMMAP(a / 4));
 160         remmap[1] = readl(ddr_ctl_regs + DDRC_REMMAP(b / 4));
 161
 162         tmp[0] = (remmap[0] & JZMASK(a)) >> JZBIT(a);
 163         tmp[1] = (remmap[1] & JZMASK(b)) >> JZBIT(b);
 164
 165         remmap[0] &= ~JZMASK(a);
 166         remmap[1] &= ~JZMASK(b);
 167
 168         writel(remmap[0] | (tmp[1] << JZBIT(a)),
 169                ddr_ctl_regs + DDRC_REMMAP(a / 4));
 170         writel(remmap[1] | (tmp[0] << JZBIT(b)),
 171                ddr_ctl_regs + DDRC_REMMAP(b / 4));
 172 }
 173
 174 static void mem_remap(void)
 175 {
 176         u32 start = (DDR_ROW + DDR_COL + (DDR_DW32 ? 4 : 2) / 2) - 12;
 177         u32 num = DDR_BANK8 ? 3 : 2;
 178
 179         if (DDR_CS0EN && DDR_CS1EN)
 180                 num++;
 181
 182         for (; num > 0; num--)
 183                 remap_swap(0 + num - 1, start + num - 1);
 184 }
 185
 186 /* Fetch DRAM config from board file */
 187 __weak const struct jz4780_ddr_config *jz4780_get_ddr_config(void)
 188 {
 189         return NULL;
 190 }
 191
 192 void sdram_init(void)
 193 {
 194         const struct jz4780_ddr_config *ddr_config = jz4780_get_ddr_config();
 195         void __iomem *ddr_ctl_regs = (void __iomem *)DDRC_BASE;
 196         void __iomem *ddr_phy_regs = ddr_ctl_regs + DDR_PHY_OFFSET;
 197         void __iomem *cpm_regs = (void __iomem *)CPM_BASE;
 198         u32 mem_clk, tmp, i;
 199         u32 mem_base0, mem_base1;
 200         u32 mem_mask0, mem_mask1;
 201         u32 mem_size0, mem_size1;
 202
 203         if (!ddr_config)
 204                 hang();
 205
 206         /* Reset DLL in DDR PHY */
 207         writel(0x3, cpm_regs + 0xd0);
 208         mdelay(400);
 209         writel(0x1, cpm_regs + 0xd0);
 210         mdelay(400);
 211
 212         /* Enter reset */
 213         writel(0xf << 20, ddr_ctl_regs + DDRC_CTRL);
 214
 215         mem_clk = get_mem_clk();
 216
 217         tmp = 1000000000 / mem_clk;
 218         if (1000000000 % mem_clk)
 219                 tmp++;
 220         tmp = DDR_tREFI / tmp;
 221         tmp = tmp / (16 * (1 << DDR_CLK_DIV)) - 1;
 222         if (tmp > 0xff)
 223                 tmp = 0xff;
 224         if (tmp < 1)
 225                 tmp = 1;
 226
 227         writel(0x0, ddr_ctl_regs + DDRC_CTRL);
 228
 229         writel(0x150000, ddr_phy_regs + DDRP_DTAR);
 230         ddr_phy_init(ddr_config);
 231
 232         writel(DDRC_CTRL_CKE | DDRC_CTRL_ALH, ddr_ctl_regs + DDRC_CTRL);
 233         writel(0x0, ddr_ctl_regs + DDRC_CTRL);
 234
 235         ddr_cfg_init();
 236
 237         for (i = 0; i < 6; i++)
 238                 writel(ddr_config->timing[i], ddr_ctl_regs + DDRC_TIMING(i));
 239
 240         mem_size0 = sdram_size(0);
 241         mem_size1 = sdram_size(1);
 242
 243         if (!mem_size1 && mem_size0 > 0x20000000) {
 244                 mem_base0 = 0x0;
 245                 mem_mask0 = ~(((mem_size0 * 2) >> 24) - 1) & DDRC_MMAP_MASK_MASK;
 246         } else {
 247                 mem_base0 = (DDR_MEM_PHY_BASE >> 24) & 0xff;
 248                 mem_mask0 = ~((mem_size0 >> 24) - 1) & DDRC_MMAP_MASK_MASK;
 249         }
 250
 251         if (mem_size1) {
 252                 mem_mask1 = ~((mem_size1 >> 24) - 1) & DDRC_MMAP_MASK_MASK;
 253                 mem_base1 = ((DDR_MEM_PHY_BASE + mem_size0) >> 24) & 0xff;
 254         } else {
 255                 mem_mask1 = 0;
 256                 mem_base1 = 0xff;
 257         }
 258
 259         writel(mem_base0 << DDRC_MMAP_BASE_BIT | mem_mask0,
 260                ddr_ctl_regs + DDRC_MMAP0);
 261         writel(mem_base1 << DDRC_MMAP_BASE_BIT | mem_mask1,
 262                ddr_ctl_regs + DDRC_MMAP1);
 263         writel(DDRC_CTRL_CKE | DDRC_CTRL_ALH, ddr_ctl_regs + DDRC_CTRL);
 264         writel((DDR_CLK_DIV << 1) | DDRC_REFCNT_REF_EN |
 265                (tmp << DDRC_REFCNT_CON_BIT),
 266                ddr_ctl_regs + DDRC_REFCNT);
 267         writel((1 << 15) | (4 << 12) | (1 << 11) | (1 << 8) | (0 << 6) |
 268                (1 << 4) | (1 << 3) | (1 << 2) | (1 << 1),
 269                ddr_ctl_regs + DDRC_CTRL);
 270         mem_remap();
 271         clrbits_le32(ddr_ctl_regs + DDRC_ST, 0x40);
 272 }