arch/mips/mach-ath79/ar934x/clk.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2016 Marek Vasut <marex@denx.de>
   4  */
   5
   6 #include <common.h>
   7 #include <clock_legacy.h>
   8 #include <command.h>
   9 #include <hang.h>
  10 #include <asm/io.h>
  11 #include <asm/addrspace.h>
  12 #include <asm/types.h>
  13 #include <mach/ar71xx_regs.h>
  14 #include <mach/ath79.h>
  15 #include <wait_bit.h>
  16
  17 DECLARE_GLOBAL_DATA_PTR;
  18
  19 /*
  20  * The math for calculating PLL:
  21  *                                       NFRAC * 2^8
  22  *                               NINT + -------------
  23  *                XTAL [MHz]              2^(18 - 1)
  24  *   PLL [MHz] = ------------ * ----------------------
  25  *                  REFDIV              2^OUTDIV
  26  *
  27  * Unfortunatelly, there is no way to reliably compute the variables.
  28  * The vendor U-Boot port contains macros for various combinations of
  29  * CPU PLL / DDR PLL / AHB bus speed and there is no obvious pattern
  30  * in those numbers.
  31  */
  32 struct ar934x_pll_config {
  33         u8      range;
  34         u8      refdiv;
  35         u8      outdiv;
  36         /* Index 0 is for XTAL=25MHz , Index 1 is for XTAL=40MHz */
  37         u8      nint[2];
  38 };
  39
  40 struct ar934x_clock_config {
  41         u16                             cpu_freq;
  42         u16                             ddr_freq;
  43         u16                             ahb_freq;
  44
  45         struct ar934x_pll_config        cpu_pll;
  46         struct ar934x_pll_config        ddr_pll;
  47 };
  48
  49 static const struct ar934x_clock_config ar934x_clock_config[] = {
  50         { 300, 300, 150, { 1, 1, 1, { 24, 15 } }, { 1, 1, 1, { 24, 15 } } },
  51         { 400, 200, 200, { 1, 1, 1, { 32, 20 } }, { 1, 1, 2, { 32, 20 } } },
  52         { 400, 400, 200, { 0, 1, 1, { 32, 20 } }, { 0, 1, 1, { 32, 20 } } },
  53         { 500, 400, 200, { 1, 1, 0, { 20, 12 } }, { 0, 1, 1, { 32, 20 } } },
  54         { 533, 400, 200, { 1, 1, 0, { 21, 13 } }, { 0, 1, 1, { 32, 20 } } },
  55         { 533, 500, 250, { 1, 1, 0, { 21, 13 } }, { 0, 1, 0, { 20, 12 } } },
  56         { 560, 480, 240, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 19, 12 } } },
  57         { 566, 400, 200, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 16, 10 } } },
  58         { 566, 450, 225, { 1, 1, 0, { 22, 14 } }, { 0, 1, 1, { 36, 22 } } },
  59         { 566, 475, 237, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 19, 11 } } },
  60         { 566, 500, 250, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 20, 12 } } },
  61         { 566, 525, 262, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 21, 13 } } },
  62         { 566, 550, 275, { 1, 1, 0, { 22, 14 } }, { 1, 1, 0, { 22, 13 } } },
  63         { 600, 266, 133, { 0, 1, 0, { 24, 15 } }, { 1, 1, 1, { 21, 16 } } },
  64         { 600, 266, 200, { 0, 1, 0, { 24, 15 } }, { 1, 1, 1, { 21, 16 } } },
  65         { 600, 300, 150, { 0, 1, 0, { 24, 15 } }, { 0, 1, 1, { 24, 15 } } },
  66         { 600, 332, 166, { 0, 1, 0, { 24, 15 } }, { 1, 1, 1, { 26, 16 } } },
  67         { 600, 332, 200, { 0, 1, 0, { 24, 15 } }, { 1, 1, 1, { 26, 16 } } },
  68         { 600, 400, 200, { 0, 1, 0, { 24, 15 } }, { 0, 1, 1, { 32, 20 } } },
  69         { 600, 450, 200, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 18, 20 } } },
  70         { 600, 500, 250, { 0, 1, 0, { 24, 15 } }, { 1, 1, 0, { 20, 12 } } },
  71         { 600, 525, 262, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 21, 20 } } },
  72         { 600, 550, 275, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 22, 20 } } },
  73         { 600, 575, 287, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 23, 14 } } },
  74         { 600, 600, 300, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 24, 20 } } },
  75         { 600, 650, 325, { 0, 1, 0, { 24, 15 } }, { 0, 1, 0, { 26, 20 } } },
  76         { 650, 600, 300, { 0, 1, 0, { 26, 15 } }, { 0, 1, 0, { 24, 20 } } },
  77         { 700, 400, 200, { 3, 1, 0, { 28, 17 } }, { 0, 1, 1, { 32, 20 } } },
  78 };
  79
  80 static void ar934x_srif_pll_cfg(void __iomem *pll_reg_base, const u32 srif_val)
  81 {
  82         u32 reg;
  83         do {
  84                 writel(0x10810f00, pll_reg_base + 0x4);
  85                 writel(srif_val, pll_reg_base + 0x0);
  86                 writel(0xd0810f00, pll_reg_base + 0x4);
  87                 writel(0x03000000, pll_reg_base + 0x8);
  88                 writel(0xd0800f00, pll_reg_base + 0x4);
  89
  90                 clrbits_be32(pll_reg_base + 0x8, BIT(30));
  91                 udelay(5);
  92                 setbits_be32(pll_reg_base + 0x8, BIT(30));
  93                 udelay(5);
  94
  95                 wait_for_bit_le32(pll_reg_base + 0xc, BIT(3), 1, 10, 0);
  96
  97                 clrbits_be32(pll_reg_base + 0x8, BIT(30));
  98                 udelay(5);
  99
 100                 /* Check if CPU SRIF PLL locked. */
 101                 reg = readl(pll_reg_base + 0x8);
 102                 reg = (reg & 0x7ffff8) >> 3;
 103         } while (reg >= 0x40000);
 104 }
 105
 106 void ar934x_pll_init(const u16 cpu_mhz, const u16 ddr_mhz, const u16 ahb_mhz)
 107 {
 108         void __iomem *srif_regs = map_physmem(AR934X_SRIF_BASE,
 109                                               AR934X_SRIF_SIZE, MAP_NOCACHE);
 110         void __iomem *pll_regs = map_physmem(AR71XX_PLL_BASE,
 111                                              AR71XX_PLL_SIZE, MAP_NOCACHE);
 112         const struct ar934x_pll_config *pll_cfg;
 113         int i, pll_nint, pll_refdiv, xtal_40 = 0;
 114         u32 reg, cpu_pll, cpu_srif, ddr_pll, ddr_srif;
 115
 116         /* Configure SRIF PLL with initial values. */
 117         writel(0x13210f00, srif_regs + AR934X_SRIF_CPU_DPLL2_REG);
 118         writel(0x03000000, srif_regs + AR934X_SRIF_CPU_DPLL3_REG);
 119         writel(0x13210f00, srif_regs + AR934X_SRIF_DDR_DPLL2_REG);
 120         writel(0x03000000, srif_regs + AR934X_SRIF_DDR_DPLL3_REG);
 121         writel(0x03000000, srif_regs + 0x188); /* Undocumented reg :-) */
 122
 123         /* Test for 40MHz XTAL */
 124         reg = ath79_get_bootstrap();
 125         if (reg & AR934X_BOOTSTRAP_REF_CLK_40) {
 126                 xtal_40 = 1;
 127                 cpu_srif = 0x41c00000;
 128                 ddr_srif = 0x41680000;
 129         } else {
 130                 xtal_40 = 0;
 131                 cpu_srif = 0x29c00000;
 132                 ddr_srif = 0x29680000;
 133         }
 134
 135         /* Locate CPU/DDR PLL configuration */
 136         for (i = 0; i < ARRAY_SIZE(ar934x_clock_config); i++) {
 137                 if (cpu_mhz != ar934x_clock_config[i].cpu_freq)
 138                         continue;
 139                 if (ddr_mhz != ar934x_clock_config[i].ddr_freq)
 140                         continue;
 141                 if (ahb_mhz != ar934x_clock_config[i].ahb_freq)
 142                         continue;
 143
 144                 /* Entry found */
 145                 pll_cfg = &ar934x_clock_config[i].cpu_pll;
 146                 pll_nint = pll_cfg->nint[xtal_40];
 147                 pll_refdiv = pll_cfg->refdiv;
 148                 cpu_pll =
 149                         (pll_nint << AR934X_PLL_CPU_CONFIG_NINT_SHIFT) |
 150                         (pll_refdiv << AR934X_PLL_CPU_CONFIG_REFDIV_SHIFT) |
 151                         (pll_cfg->range << AR934X_PLL_CPU_CONFIG_RANGE_SHIFT) |
 152                         (pll_cfg->outdiv << AR934X_PLL_CPU_CONFIG_OUTDIV_SHIFT);
 153
 154                 pll_cfg = &ar934x_clock_config[i].ddr_pll;
 155                 pll_nint = pll_cfg->nint[xtal_40];
 156                 pll_refdiv = pll_cfg->refdiv;
 157                 ddr_pll =
 158                         (pll_nint << AR934X_PLL_DDR_CONFIG_NINT_SHIFT) |
 159                         (pll_refdiv << AR934X_PLL_DDR_CONFIG_REFDIV_SHIFT) |
 160                         (pll_cfg->range << AR934X_PLL_DDR_CONFIG_RANGE_SHIFT) |
 161                         (pll_cfg->outdiv << AR934X_PLL_DDR_CONFIG_OUTDIV_SHIFT);
 162                 break;
 163         }
 164
 165         /* PLL configuration not found, hang. */
 166         if (i == ARRAY_SIZE(ar934x_clock_config))
 167                 hang();
 168
 169         /* Set PLL Bypass */
 170         setbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 171                      AR934X_PLL_CLK_CTRL_CPU_PLL_BYPASS);
 172         setbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 173                      AR934X_PLL_CLK_CTRL_DDR_PLL_BYPASS);
 174         setbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 175                      AR934X_PLL_CLK_CTRL_AHB_PLL_BYPASS);
 176
 177         /* Configure CPU PLL */
 178         writel(cpu_pll | AR934X_PLL_CPU_CONFIG_PLLPWD,
 179                pll_regs + AR934X_PLL_CPU_CONFIG_REG);
 180         /* Configure DDR PLL */
 181         writel(ddr_pll | AR934X_PLL_DDR_CONFIG_PLLPWD,
 182                pll_regs + AR934X_PLL_DDR_CONFIG_REG);
 183         /* Configure PLL routing */
 184         writel(AR934X_PLL_CLK_CTRL_CPU_PLL_BYPASS |
 185                AR934X_PLL_CLK_CTRL_DDR_PLL_BYPASS |
 186                AR934X_PLL_CLK_CTRL_AHB_PLL_BYPASS |
 187                (0 << AR934X_PLL_CLK_CTRL_CPU_POST_DIV_SHIFT) |
 188                (0 << AR934X_PLL_CLK_CTRL_DDR_POST_DIV_SHIFT) |
 189                (1 << AR934X_PLL_CLK_CTRL_AHB_POST_DIV_SHIFT) |
 190                AR934X_PLL_CLK_CTRL_CPUCLK_FROM_CPUPLL |
 191                AR934X_PLL_CLK_CTRL_DDRCLK_FROM_DDRPLL |
 192                AR934X_PLL_CLK_CTRL_AHBCLK_FROM_DDRPLL,
 193                pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG);
 194
 195         /* Configure SRIF PLLs, which is completely undocumented :-) */
 196         ar934x_srif_pll_cfg(srif_regs + AR934X_SRIF_CPU_DPLL1_REG, cpu_srif);
 197         ar934x_srif_pll_cfg(srif_regs + AR934X_SRIF_DDR_DPLL1_REG, ddr_srif);
 198
 199         /* Unset PLL Bypass */
 200         clrbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 201                      AR934X_PLL_CLK_CTRL_CPU_PLL_BYPASS);
 202         clrbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 203                      AR934X_PLL_CLK_CTRL_DDR_PLL_BYPASS);
 204         clrbits_be32(pll_regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG,
 205                      AR934X_PLL_CLK_CTRL_AHB_PLL_BYPASS);
 206
 207         /* Enable PLL dithering */
 208         writel((1 << AR934X_PLL_DDR_DIT_FRAC_STEP_SHIFT) |
 209                (0xf << AR934X_PLL_DDR_DIT_UPD_CNT_SHIFT),
 210                pll_regs + AR934X_PLL_DDR_DIT_FRAC_REG);
 211         writel(48 << AR934X_PLL_CPU_DIT_UPD_CNT_SHIFT,
 212                pll_regs + AR934X_PLL_CPU_DIT_FRAC_REG);
 213 }
 214
 215 static u32 ar934x_get_xtal(void)
 216 {
 217         u32 val;
 218
 219         val = ath79_get_bootstrap();
 220         if (val & AR934X_BOOTSTRAP_REF_CLK_40)
 221                 return 40000000;
 222         else
 223                 return 25000000;
 224 }
 225
 226 int get_serial_clock(void)
 227 {
 228         return ar934x_get_xtal();
 229 }
 230
 231 static u32 ar934x_cpupll_to_hz(const u32 regval)
 232 {
 233         const u32 outdiv = (regval >> AR934X_PLL_CPU_CONFIG_OUTDIV_SHIFT) &
 234                            AR934X_PLL_CPU_CONFIG_OUTDIV_MASK;
 235         const u32 refdiv = (regval >> AR934X_PLL_CPU_CONFIG_REFDIV_SHIFT) &
 236                            AR934X_PLL_CPU_CONFIG_REFDIV_MASK;
 237         const u32 nint = (regval >> AR934X_PLL_CPU_CONFIG_NINT_SHIFT) &
 238                            AR934X_PLL_CPU_CONFIG_NINT_MASK;
 239         const u32 nfrac = (regval >> AR934X_PLL_CPU_CONFIG_NFRAC_SHIFT) &
 240                            AR934X_PLL_CPU_CONFIG_NFRAC_MASK;
 241         const u32 xtal = ar934x_get_xtal();
 242
 243         return (xtal * (nint + (nfrac >> 9))) / (refdiv * (1 << outdiv));
 244 }
 245
 246 static u32 ar934x_ddrpll_to_hz(const u32 regval)
 247 {
 248         const u32 outdiv = (regval >> AR934X_PLL_DDR_CONFIG_OUTDIV_SHIFT) &
 249                            AR934X_PLL_DDR_CONFIG_OUTDIV_MASK;
 250         const u32 refdiv = (regval >> AR934X_PLL_DDR_CONFIG_REFDIV_SHIFT) &
 251                            AR934X_PLL_DDR_CONFIG_REFDIV_MASK;
 252         const u32 nint = (regval >> AR934X_PLL_DDR_CONFIG_NINT_SHIFT) &
 253                            AR934X_PLL_DDR_CONFIG_NINT_MASK;
 254         const u32 nfrac = (regval >> AR934X_PLL_DDR_CONFIG_NFRAC_SHIFT) &
 255                            AR934X_PLL_DDR_CONFIG_NFRAC_MASK;
 256         const u32 xtal = ar934x_get_xtal();
 257
 258         return (xtal * (nint + (nfrac >> 9))) / (refdiv * (1 << outdiv));
 259 }
 260
 261 static void ar934x_update_clock(void)
 262 {
 263         void __iomem *regs;
 264         u32 ctrl, cpu, cpupll, ddr, ddrpll;
 265         u32 cpudiv, ddrdiv, busdiv;
 266         u32 cpuclk, ddrclk, busclk;
 267
 268         regs = map_physmem(AR71XX_PLL_BASE, AR71XX_PLL_SIZE,
 269                            MAP_NOCACHE);
 270
 271         cpu = readl(regs + AR934X_PLL_CPU_CONFIG_REG);
 272         ddr = readl(regs + AR934X_PLL_DDR_CONFIG_REG);
 273         ctrl = readl(regs + AR934X_PLL_CPU_DDR_CLK_CTRL_REG);
 274
 275         cpupll = ar934x_cpupll_to_hz(cpu);
 276         ddrpll = ar934x_ddrpll_to_hz(ddr);
 277
 278         if (ctrl & AR934X_PLL_CLK_CTRL_CPU_PLL_BYPASS)
 279                 cpuclk = ar934x_get_xtal();
 280         else if (ctrl & AR934X_PLL_CLK_CTRL_CPUCLK_FROM_CPUPLL)
 281                 cpuclk = cpupll;
 282         else
 283                 cpuclk = ddrpll;
 284
 285         if (ctrl & AR934X_PLL_CLK_CTRL_DDR_PLL_BYPASS)
 286                 ddrclk = ar934x_get_xtal();
 287         else if (ctrl & AR934X_PLL_CLK_CTRL_DDRCLK_FROM_DDRPLL)
 288                 ddrclk = ddrpll;
 289         else
 290                 ddrclk = cpupll;
 291
 292         if (ctrl & AR934X_PLL_CLK_CTRL_AHB_PLL_BYPASS)
 293                 busclk = ar934x_get_xtal();
 294         else if (ctrl & AR934X_PLL_CLK_CTRL_AHBCLK_FROM_DDRPLL)
 295                 busclk = ddrpll;
 296         else
 297                 busclk = cpupll;
 298
 299         cpudiv = (ctrl >> AR934X_PLL_CLK_CTRL_CPU_POST_DIV_SHIFT) &
 300                  AR934X_PLL_CLK_CTRL_CPU_POST_DIV_MASK;
 301         ddrdiv = (ctrl >> AR934X_PLL_CLK_CTRL_DDR_POST_DIV_SHIFT) &
 302                  AR934X_PLL_CLK_CTRL_DDR_POST_DIV_MASK;
 303         busdiv = (ctrl >> AR934X_PLL_CLK_CTRL_AHB_POST_DIV_SHIFT) &
 304                  AR934X_PLL_CLK_CTRL_AHB_POST_DIV_MASK;
 305
 306         gd->cpu_clk = cpuclk / (cpudiv + 1);
 307         gd->mem_clk = ddrclk / (ddrdiv + 1);
 308         gd->bus_clk = busclk / (busdiv + 1);
 309 }
 310
 311 ulong get_bus_freq(ulong dummy)
 312 {
 313         ar934x_update_clock();
 314         return gd->bus_clk;
 315 }
 316
 317 ulong get_ddr_freq(ulong dummy)
 318 {
 319         ar934x_update_clock();
 320         return gd->mem_clk;
 321 }
 322
 323 int do_ar934x_showclk(struct cmd_tbl *cmdtp, int flag, int argc,
 324                       char *const argv[])
 325 {
 326         ar934x_update_clock();
 327         printf("CPU:       %8ld MHz\n", gd->cpu_clk / 1000000);
 328         printf("Memory:    %8ld MHz\n", gd->mem_clk / 1000000);
 329         printf("AHB:       %8ld MHz\n", gd->bus_clk / 1000000);
 330         return 0;
 331 }
 332
 333 U_BOOT_CMD(
 334         clocks, CONFIG_SYS_MAXARGS, 1, do_ar934x_showclk,
 335         "display clocks",
 336         ""
 337 );