arch/mips/cpu/start.S

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  *  Startup Code for MIPS32 CPU-core
   4  *
   5  *  Copyright (c) 2003  Wolfgang Denk <wd@denx.de>
   6  */
   7
   8 #include <asm-offsets.h>
   9 #include <config.h>
  10 #include <asm/asm.h>
  11 #include <asm/regdef.h>
  12 #include <asm/mipsregs.h>
  13
  14 #ifndef CONFIG_SYS_INIT_SP_ADDR
  15 #define CONFIG_SYS_INIT_SP_ADDR (CONFIG_SYS_SDRAM_BASE + \
  16                                 CONFIG_SYS_INIT_SP_OFFSET)
  17 #endif
  18
  19 #ifdef CONFIG_32BIT
  20 # define MIPS_RELOC     3
  21 # define STATUS_SET     0
  22 #endif
  23
  24 #ifdef CONFIG_64BIT
  25 # ifdef CONFIG_SYS_LITTLE_ENDIAN
  26 #  define MIPS64_R_INFO(ssym, r_type3, r_type2, r_type) \
  27         (((r_type) << 24) | ((r_type2) << 16) | ((r_type3) << 8) | (ssym))
  28 # else
  29 #  define MIPS64_R_INFO(ssym, r_type3, r_type2, r_type) \
  30         ((r_type) | ((r_type2) << 8) | ((r_type3) << 16) | (ssym) << 24)
  31 # endif
  32 # define MIPS_RELOC     MIPS64_R_INFO(0x00, 0x00, 0x12, 0x03)
  33 # define STATUS_SET     ST0_KX
  34 #endif
  35
  36         .set noreorder
  37
  38         .macro init_wr sel
  39         MTC0    zero, CP0_WATCHLO,\sel
  40         mtc0    t1, CP0_WATCHHI,\sel
  41         mfc0    t0, CP0_WATCHHI,\sel
  42         bgez    t0, wr_done
  43          nop
  44         .endm
  45
  46         .macro uhi_mips_exception
  47         move    k0, t9          # preserve t9 in k0
  48         move    k1, a0          # preserve a0 in k1
  49         li      t9, 15          # UHI exception operation
  50         li      a0, 0           # Use hard register context
  51         sdbbp   1               # Invoke UHI operation
  52         .endm
  53
  54         .macro setup_stack_gd
  55         li      t0, -16
  56         PTR_LI  t1, CONFIG_SYS_INIT_SP_ADDR
  57         and     sp, t1, t0              # force 16 byte alignment
  58         PTR_SUBU \
  59                 sp, sp, GD_SIZE         # reserve space for gd
  60         and     sp, sp, t0              # force 16 byte alignment
  61         move    k0, sp                  # save gd pointer
  62 #if CONFIG_VAL(SYS_MALLOC_F_LEN)
  63         li      t2, CONFIG_VAL(SYS_MALLOC_F_LEN)
  64         PTR_SUBU \
  65                 sp, sp, t2              # reserve space for early malloc
  66         and     sp, sp, t0              # force 16 byte alignment
  67 #endif
  68         move    fp, sp
  69
  70         /* Clear gd */
  71         move    t0, k0
  72 1:
  73         PTR_S   zero, 0(t0)
  74         PTR_ADDIU t0, PTRSIZE
  75         blt     t0, t1, 1b
  76          nop
  77
  78 #if CONFIG_VAL(SYS_MALLOC_F_LEN)
  79         PTR_S   sp, GD_MALLOC_BASE(k0)  # gd->malloc_base offset
  80 #endif
  81         .endm
  82
  83 ENTRY(_start)
  84         /* U-Boot entry point */
  85         b       reset
  86          mtc0   zero, CP0_COUNT # clear cp0 count for most accurate boot timing
  87
  88 #if defined(CONFIG_MIPS_INSERT_BOOT_CONFIG)
  89         /*
  90          * Store some board-specific boot configuration. This is used by some
  91          * MIPS systems like Malta.
  92          */
  93         .org 0x10
  94         .word CONFIG_MIPS_BOOT_CONFIG_WORD0
  95         .word CONFIG_MIPS_BOOT_CONFIG_WORD1
  96 #endif
  97
  98 #if defined(CONFIG_ROM_EXCEPTION_VECTORS)
  99         /*
 100          * Exception vector entry points. When running from ROM, an exception
 101          * cannot be handled. Halt execution and transfer control to debugger,
 102          * if one is attached.
 103          */
 104         .org 0x200
 105         /* TLB refill, 32 bit task */
 106         uhi_mips_exception
 107
 108         .org 0x280
 109         /* XTLB refill, 64 bit task */
 110         uhi_mips_exception
 111
 112         .org 0x300
 113         /* Cache error exception */
 114         uhi_mips_exception
 115
 116         .org 0x380
 117         /* General exception */
 118         uhi_mips_exception
 119
 120         .org 0x400
 121         /* Catch interrupt exceptions */
 122         uhi_mips_exception
 123
 124         .org 0x480
 125         /* EJTAG debug exception */
 126 1:      b       1b
 127          nop
 128
 129         .org 0x500
 130 #endif
 131
 132 reset:
 133 #if __mips_isa_rev >= 6
 134         mfc0    t0, CP0_CONFIG, 5
 135         and     t0, t0, MIPS_CONF5_VP
 136         beqz    t0, 1f
 137          nop
 138
 139         b       2f
 140          mfc0   t0, CP0_GLOBALNUMBER
 141 #endif
 142
 143 #ifdef CONFIG_ARCH_BMIPS
 144 1:      mfc0    t0, CP0_DIAGNOSTIC, 3
 145         and     t0, t0, (1 << 31)
 146 #else
 147 1:      mfc0    t0, CP0_EBASE
 148         and     t0, t0, EBASE_CPUNUM
 149 #endif
 150
 151         /* Hang if this isn't the first CPU in the system */
 152 2:      beqz    t0, 4f
 153          nop
 154 3:      wait
 155         b       3b
 156          nop
 157
 158         /* Init CP0 Status */
 159 4:      mfc0    t0, CP0_STATUS
 160         and     t0, ST0_IMPL
 161         or      t0, ST0_BEV | ST0_ERL | STATUS_SET
 162         mtc0    t0, CP0_STATUS
 163
 164         /*
 165          * Check whether CP0 Config1 is implemented. If not continue
 166          * with legacy Watch register initialization.
 167          */
 168         mfc0    t0, CP0_CONFIG
 169         bgez    t0, wr_legacy
 170          nop
 171
 172         /*
 173          * Check WR bit in CP0 Config1 to determine if Watch registers
 174          * are implemented.
 175          */
 176         mfc0    t0, CP0_CONFIG, 1
 177         andi    t0, (1 << 3)
 178         beqz    t0, wr_done
 179          nop
 180
 181         /* Clear Watch Status bits and disable watch exceptions */
 182         li      t1, 0x7         # Clear I, R and W conditions
 183         init_wr 0
 184         init_wr 1
 185         init_wr 2
 186         init_wr 3
 187         init_wr 4
 188         init_wr 5
 189         init_wr 6
 190         init_wr 7
 191         b       wr_done
 192          nop
 193
 194 wr_legacy:
 195         MTC0    zero, CP0_WATCHLO
 196         mtc0    zero, CP0_WATCHHI
 197
 198 wr_done:
 199         /* Clear WP, IV and SW interrupts */
 200         mtc0    zero, CP0_CAUSE
 201
 202         /* Clear timer interrupt (CP0_COUNT cleared on branch to 'reset') */
 203         mtc0    zero, CP0_COMPARE
 204
 205 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 206         mfc0    t0, CP0_CONFIG
 207         and     t0, t0, MIPS_CONF_IMPL
 208         or      t0, t0, CONF_CM_UNCACHED
 209         mtc0    t0, CP0_CONFIG
 210         ehb
 211 #endif
 212
 213 #ifdef CONFIG_MIPS_CM
 214         PTR_LA  t9, mips_cm_map
 215         jalr    t9
 216          nop
 217 #endif
 218
 219 #ifdef CONFIG_MIPS_INIT_STACK_IN_SRAM
 220 #ifdef CONFIG_MIPS_SRAM_INIT
 221         /* Initialize the SRAM first */
 222         PTR_LA  t9, mips_sram_init
 223         jalr    t9
 224          nop
 225 #endif
 226
 227         /* Set up initial stack and global data */
 228         setup_stack_gd
 229
 230 # ifdef CONFIG_DEBUG_UART
 231         /* Earliest point to set up debug uart */
 232         PTR_LA  t9, debug_uart_init
 233         jalr    t9
 234          nop
 235 # endif
 236 #endif
 237
 238 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 239 # ifdef CONFIG_SYS_MIPS_CACHE_INIT_RAM_LOAD
 240         /* Initialize any external memory */
 241         PTR_LA  t9, lowlevel_init
 242         jalr    t9
 243          nop
 244 # endif
 245
 246         /* Initialize caches... */
 247         PTR_LA  t9, mips_cache_reset
 248         jalr    t9
 249          nop
 250
 251 # ifndef CONFIG_SYS_MIPS_CACHE_INIT_RAM_LOAD
 252         /* Initialize any external memory */
 253         PTR_LA  t9, lowlevel_init
 254         jalr    t9
 255          nop
 256 # endif
 257 #endif
 258
 259 #ifndef CONFIG_MIPS_INIT_STACK_IN_SRAM
 260         /* Set up initial stack and global data */
 261         setup_stack_gd
 262
 263 # ifdef CONFIG_DEBUG_UART
 264         /* Earliest point to set up debug uart */
 265         PTR_LA  t9, debug_uart_init
 266         jalr    t9
 267          nop
 268 # endif
 269 #endif
 270
 271         move    a0, zero                # a0 <-- boot_flags = 0
 272         PTR_LA  t9, board_init_f
 273
 274         jr      t9
 275          move   ra, zero
 276
 277         END(_start)